TWI471871B - 移除字元線間之寄生耦合電容量之半導體記憶裝置 - Google Patents

Description

移除字元線間之寄生耦合電容量之半導體記憶裝置

本申請案係基於並主張2008年3月19日申請之第10-2008-0025452號之韓國專利申請案之優先權，以參照的方式將其全文併入於此。

本發明大體上係關於半導體記憶裝置，並更特別地，係關於一種移除於字元線間所產生之寄生耦合電容之技術。

近年來相應於微型化技術趨勢，已採用垂直型胞元電晶體。當使用該垂直型胞元電晶體時，增加字元線之間的電容量而造成胞元操作上的缺陷。該操作缺陷隨著微型化技術之持續發展而增加。

超過100nm之胞元電晶體已被用來作為平面閘。在超過100nm之胞元電晶體中，閘極的操作不會造成鄰近閘極的故障。然而，鄰近閘極之操作導致傳統使用堀入閘極(recess gate)而小於100nm之胞元電晶體的故障。

於使用堀入閘極而小於100nm之胞元電晶體中由鄰近閘極之操作所產生之故障可在晶圓階段測試時能被感測到。上面討論的該故障之頻率隨著微型化技術之持續發展而增加。

隨著半導體記憶體之積體化的容量及等級持續增加，也在持續試圖降低晶片尺寸。因此，增加在一個晶圓中可產出的淨晶粒(net dies)之數量藉以改善成本之競爭力是令人期望的。

基於此，發展一製程技術以及針對此技術降低電路臨界尺寸是重要的。臨界尺寸的降低快速減少信號線之間的間隔。二導電材料間的電容量係反比於該間隔，以及因此信號線之間間隔的減少造成信號間寄生耦合電容量的增加。

第1圖為顯示傳統半導體記憶裝置之字元線配置之圖示。如第1圖中所示，八個相鄰的字元線係被驅動。

一般來說，DRAM之記憶組包括胞元叢集(cell mat)，其為一群用以儲存一個位元資料之胞元。記憶體之全部容量係取決於胞元叢集之配置及數量來決定。字元線與位元線之數量係由該記憶體之全部容量來決定。

該記憶體組包括複數次字元線驅動單元SWLD0~SWLD7，用以驅動次字元線SWL0~SWL7。該等次字元線驅動單元SWLD0_0~SWLD7_0係連接至主要字元線MWLB0。該等次字元線驅動單元SWLD0_1~SWLD7_1係連接至主要字元線MWLB1。

該等次字元線驅動單元SWLD0、SWLD2、SWLD4以及SWLD6係配置於該等次字元線驅動單元SWLD0_0~SWLD7_0之偶數行中，並藉由字元線驅動信號FX0、FX2、FX4以及FX6來驅動。該等次字元線驅動單元SWLD1、SWLD3、SWLD5以及SWLD7係配置於該等次字元線驅動單元SWLD0_0~SWLD7_0之奇數行中，並藉由字元線驅動信號FX1、FX3、FX5以及FX7來驅動。

該等次字元線SWL係於每一主動及預充電記憶操作中驅動，並配置於胞元叢集之狹窄空間中。由於此空間限制，耦合電容造成字元線因相鄰字元線而不啟動。

第2圖為例示第1圖之該等次字元線驅動單元SWLD的電路圖。

該次字元線驅動單元SWLD包括PMOS電晶體P1及NMOS電晶體N1、N2。

該PMOS電晶體P1係連接於字元線驅動信號FX端與該次字元線SWL之間，以及該PMOS電晶體P1之閘極係連接至該主要字元線MWLB。該NMOS電晶體N1係連接於該次字元線SWL與接地電壓端之間，以及該NMOS電晶體N1之閘極係連接至該主要字元線MWLB。

該NMOS電晶體N2係連接至該次字元線SWL與該接地電壓端，以及該NMOS電晶體N2之閘極接收字元線驅動信號FXB。該字元線驅動信號FXB為該字元線驅動信號FX之反向信號。

該PMOS電晶體P1與該NMOS電晶體N1具有一共同閘極，用以接收具有相同準位之主要字元線MWLB信號。當該主要字元線MWLB信號致能為低準位時，則該PMOS電晶體P1導通。一次字元線SWL係依照該字元線驅動信號FX之準位來啟動，其中該字元線驅動信號FX係施加至該PMOS電晶體P1之源極。

於該次字元線驅動電路中連接至相同主要字元線MWLB之該等相鄰字元線因耦合電容而增加該次字元線之準位。亦即，當該PMOS電晶體P1回應該主要字元線MWLB信號而導通時，耦合電容係藉由該字元線驅動信號FX之不啟動而產生。

當藉由該字元線驅動信號FX選擇一個次字元線SWL時，因為受限的空間，故該耦合電容回應被致能為低準位之該主要字元線MWLB信號而影響一沒有被選擇之次字元線SWL。

因此，可能會在應不被啟動之次字元線中發生不期望之準位的增加。在此情況下，用以防止漏電流及確保資料準確之電荷量可能會損失。

本發明之各種實施例包括以配置次字元線於一***系統(interleave system)中，用以移除於字元線間所產生之寄生耦合電容，藉以防止漏電流及資料損失。

依照本發明之一實施例，半導體記憶裝置包含：主要字元線，由複數叢集(mats)所共用，每一叢集包含複數次字元線；解碼單元，將列位址位元解碼，用以輸出字元線驅動信號；以及複數次字元線驅動單元，該等次字元線驅動單元之每一者係被構造成回應該字元線驅動信號，以啟動該等次字元線之一。該等複數次字元線驅動單元之相鄰的次字元線驅動單元係連接至不同的主要字元線。

依照本發明之一實施例，半導體記憶裝置包含：第一主要字元線；第二主要字元線；第一次字元線驅動單元，連接至該第一主要字元線並依照第一字元線驅動信號驅動第一次字元線；以及第二次字元線驅動單元，連接至該第二主要字元線並依照第二字元線驅動信號驅動第二次字元線。該第一次字元線驅動單元係配置成與該第二次字元線驅動單元相鄰。

第3圖為例示依照本發明實施例之半導體記憶裝置之字元線配置之圖示。

該半導體記憶裝置包含複數次字元線驅動單元SWLD0~SWLD7、主要字元線MWLB0~MWLB1，以及連接至叢集之複數次字元線SWL0~SWL15。

該等次字元線驅動單元SWLD係配置於相鄰叢集之間。一條主要字元線MWLB係與複數該等叢集共同連接。一對相鄰叢集係由一條次字元線SWL所共用。該次字元線SWL係連接至胞元電晶體之閘極(未顯示)。

該等次字元線驅動單元SWLD係隨機分散，且該等主要字元線MWLB係以***(或排列(banked))方式來配置，用以移除該等相鄰次字元線之間所產生之寄生耦合電容，藉以防止漏電流及資料損失。

例如，如第3圖中所示，該等偶數次字元線驅動單元SWLD0、SWLD2、SWLD4及SWLD6之次字元線驅動單元SWLD6_0、SWLD0_0、SWLD2_1以及SWLD6_1係配置於相同行中。

該等上次字元線驅動單元SWLD6_0及SWLD0_0係連接至該主要字元線MWLB0。該次字元線驅動單元SWLD之標號”_0”表示該次字元線驅動單元SWLD係連接至該主要字元線MWLB0。

該等下次字元線驅動單元SWLD2_1及SWLD6_1係連接至該主要字元線MWLB1。該次字元線驅動單元SWLD之標號”_1”表示該次字元線驅動單元SWLD係連接至該主要字元線MWLB1。

同樣地，該等奇數次字元線驅動單元SWLD1、SWLD3、SWLD5及SWLD7之次字元線驅動單元SWLD7_1、SWLD1_1、SWLD3_0以及SWLD7_0係配置於相同行中。

該等上次字元線驅動單元SWLD7_1及SWLD1_1係連接至該主要字元線MWLB1。該次字元線驅動單元SWLD之標號”_1”表示該次字元線驅動單元SWLD係連接至該主要字元線MWLB1。

該等下次字元線驅動單元SWLD3_0及SWLD7_0係連接至該主要字元線MWLB0。該次字元線驅動單元SWLD之標號”_0”表示該次字元線驅動單元SWLD係連接至該主要字元線MWLB0。

同樣地，該等偶數次字元線驅動單元SWLD0、SWLD2、SWLD4及SWLD6之次字元線驅動單元SWLD4_0、SWLD2_0、SWLD0_1以及SWLD4_1係配置於相同行中。

該等上次字元線驅動單元SWLD4_0及SWLD2_0係連接至該主要字元線MWLB0。該次字元線驅動單元SWLD之標號”_0”表示該次字元線驅動單元SWLD係連接至該主要字元線MWLB0。

該等下次字元線驅動單元SWLD0_1及SWLD4_1係連接至該主要字元線MWLB1。該次字元線驅動單元SWLD之標號”_1”表示該次字元線驅動單元SWLD係連接至該主要字元線MWLB1。

同樣地，該等奇數次字元線驅動單元SWLD1、SWLD3、SWLD5及SWLD7之次字元線驅動單元SWLD5_1、SWLD3_1、SWLD1_0以及SWLD5_0係配置於相同行中。

該等上次字元線驅動單元SWLD5_1及SWLD3_1係連接至該主要字元線MWLB1。該次字元線驅動單元SWLD之標號”_1”表示該次字元線驅動單元SWLD係連接至該主要字元線MWLB1。

該等下次字元線驅動單元SWLD1_0及SWLD5_0係連接至該主要字元線MWLB0。該次字元線驅動單元SWLD之標號”_0”表示該次字元線驅動單元SWLD係連接至該主要字元線MWLB0。

亦即，次字元線驅動單元SWLD係分別連接至不同於水平及垂直地相鄰之該等次字元線驅動單元SWLD的主要字元線MWLB。該等次字元線驅動單元SWLD係成對的且連接至主要字元線MWLB。該等次字元線驅動單元之對的每一對次字元線驅動單元係連接至不同於該等相鄰次字元線驅動單元SWLD之主要字元線MWLB。

例如，假定該次字元線SWL0係依照如第3圖中所示之該次字元線驅動單元SWLD6_0來啟動。在此情況下，該次字元線驅動單元SWLD6_0係連接至該主要字元線MWLB0。當該主要字元線MWLB0致能為低準位時，該次字元線SWL0係被該字元線驅動信號FX6所啟動。

與該次字元線驅動單元SWLD6_0相鄰之該次字元線驅動單元SWLD7_1係連接至該主要字元線MWLB1。因為該次字元線驅動單元SWLD7_1需要保持在不啟動的(inactivated)狀態，故該主要字元線MWLB1致能為高準位。因此，該相鄰次字元線SWL1回應沒有被選擇的字元線驅動信號FX7而保持該不啟動的狀態。

該相鄰的次字元線SWL1係透過下拉MOS電晶體(第2圖之NMOS電晶體N2)而去能為低準位。該相鄰的次字元線SWL1不受該已啟動之次字元線SWL0影響，以及因此禁止藉由耦合來增加電壓。

當***該次字元線驅動單元SWLD時，該次字元線SWL可藉由列位址(X位址)之解碼而被以不連續方式來配置。

如第4圖中所示，為了防止該等次字元線之不連續配置，依照本發明實施例之半導體記憶裝置包含解碼單元400，其構造成將字元線驅動信號FX解碼。該解碼單元400將對應於已分散次字元線驅動單元SWLD之字元線驅動信號FX解碼，使得該等次字元線SWL可被連續配置。

該解碼單元包括複數反相器IV1~IV3、包括複數NAND閘ND1~ND8之邏輯運算單元200、複數選擇單元100~130以及包括複數反相器IV4~IV11之驅動單元300。

該NAND閘ND1於列位址位元A1與被該等反相器IV2與IV3所反向之列位址位元A2及A3上執行邏輯NAND運算。該NAND閘ND2於被該反相器IV1所反向之該列位址位元A1與該等列位址位元A2與A3上執行邏輯NAND運算。

該NAND閘ND3於該等列位址位元A1及A3與被該反相器IV2所反向之列位址位元A2上執行邏輯NAND運算。該NAND閘ND4於被該等反相器IV1與IV3所反向之該等列位址位元A1及A3與該列位址位元A2上執行邏輯NAND運算。

該NAND閘ND5於被該等反相器IV1與IV2所反向之該等列位址位元A1及A2與該列位址位元A3上執行邏輯NAND運算。該NAND閘ND6於列位址位元A1~A3上執行邏輯NAND運算。

該NAND閘ND7於被該等反相器IV1~IV3所反向之該等列位址位元A1~A3上執行邏輯NAND運算。該NAND閘ND8於該等列位址位元A1及A2與被該反相器IV3所反向之列位址位元A3上執行邏輯NAND運算。

該選擇單元100依照該列位址位元A0而選擇性地輸出由該等NAND閘ND1與ND2所輸出之信號。該等反相器IV4與IV5係使該選擇單元100之輸出信號反向，以輸出字元線驅動信號FX0與FX1。

該選擇單元110依照該列位址位元A0而選擇性地輸出由該等NAND閘ND3與ND4所輸出之信號。該等反相器IV6與IV7係使該選擇單元110之輸出信號反向，以輸出字元線驅動信號FX2與FX3。

該選擇單元120依照該列位址位元A0而選擇性地輸出由該等NAND閘ND5與ND6所輸出之信號。該等反相器IV8與IV9係使該選擇單元120之輸出信號反向，以輸出字元線驅動信號FX4與FX5。

該選擇單元130依照該列位址位元A0而選擇性地輸出由該等NAND閘ND7與ND8所輸出之信號。該等反相器IV10與IV11係使該選擇單元130之輸出信號反向，以輸出字元線驅動信號FX6與FX7。

該主要字元線MWLB之值係藉由將該等列位址位元A3~A8解碼而決定。該字元線驅動信號FX之值係藉由將各具有低位元之該等列位址位元A0~A3解碼而決定。

該等次字元線驅動單元SWLD為成對且彼此相鄰配置。該成對的次字元線驅動單元SWLD之每一次字元線驅動單元SWLD係連接至相同的主要字元線MWLB。依照本發明之實施例，連接至相同主要字元線MWLB信號之該次字元線驅動單元SWLD沒有彼此相鄰配置，藉以防止耦合電容。

對應於該等列位址位元A3~A8之最低(最小有效)位元(決定該主要字元線MWLB)之該列位址位元A3係有關於該字元線驅動信號FX之解碼。

亦即，該等列位址位元A0~A3之三個列位址位元A1~A3先被解碼。該等選擇單元100~130取決於該列位址位元A0之高或低態而決定輸出。

第5圖為顯示第4圖之該選擇單元100之電路圖。該選擇單元100包括含有傳輸閘T1~T2之第一選擇單元部101以及含有傳輸閘T3~T4之第二選擇單元部102。

該傳輸閘T1包括PMOS電晶體，並且該PMOS電晶體之閘極接收該列位址位元A0。該傳輸閘T1也包括NMOS電晶體，並且該NMOS電晶體之閘極接收列位址位元/A0。該列位址位元A0具有相反於該列位址位元/A0之相位。當該列位址位元A0為低準位時，輸出該節點NODE1之信號作為該字元線驅動信號FX0。

該傳輸閘T2包括PMOS電晶體，並且該PMOS電晶體之閘極接收該列位址位元/A0。該傳輸閘T2也包括NMOS電晶體，並且該NMOS電晶體之閘極接收該列位址位元A0。當該列位址位元A0為高準位時，輸出該節點NODE1之信號作為該字元線驅動信號FX1。

該傳輸閘T3包括PMOS電晶體，並且該PMOS電晶體之閘極接收該列位址位元A0。該傳輸閘T3也包括NMOS電晶體，並且該NMOS電晶體之閘極接收列位址位元/A0。當該列位址位元A0為低準位時，輸出該節點NODE2之信號作為該字元線驅動信號FX1。

該傳輸閘T4包括PMOS電晶體，該PMOS電晶體之閘極接收該列位址位元/A0。該傳輸閘T4也包括NMOS電晶體，該NMOS電晶體之閘極接收該列位址位元A0。當該列位址位元A0為高準位時，輸出該節點NODE2之信號作為該字元線驅動信號FX0。

亦即，當該列位址位元A0為低準位時，輸出該節點NODE1之信號作為該字元線驅動信號FX0，以及輸出該節點NODE2之信號作為該字元線驅動信號FX1。當該列位址位元A0為高準位時，輸出該節點NODE1之信號作為該字元線驅動信號FX1，以及輸出該節點NODE2之信號作為該字元線驅動信號FX0。

在一實施例中，該等主要字元線MWLB係以***方式分散。相鄰之次字元線SWL係藉由不同主要字元線MWLB信號來控制，以防止該等次字元線SWL之間的耦合。

該解碼單元接收該列位址位元A0，以將該主要字元線MWLB信號解碼。因此，相鄰的次字元線SWL取決於該列位址位元A0藉由不同主要字元線MWLB信號控制。基於此，可防止因耦合而增加相鄰的次字元線SWL之準位。

表1為取決於該等列位址位元A0~A3之該次字元線SWL之啟動真值表。

例如，如表1中所示，當每一列位址位A1~A3等於”0”時，由該等反相器IV1~IV3之每一者所輸出之信號等於”1”。因此，由該NAND閘ND7所輸出之信號等於”0”，以及由該NAND閘ND8所輸出之信號等於”1”。

當該位址A0等於”0”時，啟動該主要字元線MWLB<0>。在此情況下，導通該等傳輸閘T1與T3。因此，該等NAND閘ND7與ND8之輸出信號輸入至該等反相器IV10與IV11。

該字元線驅動信號FX16係依照該反相器IV10之輸出而啟動。當啟動該字元線驅動信號FX6時，啟動該對應之次字元線SWL0。

如上所述，依照本發明實施例之半導體裝置消除字元線間所產生之寄生耦合電容，以及因此防止漏電流與及資料損失，甚至在具有細微製程之小臨界尺寸及信號線間之小空間的環境中。

本發明之上述實施例僅為例示說明而非侷限於此。各種替代方式及等效物均為可行的。本發明不侷限於任何特定類型之半導體裝置。例如，本發明可被具體實施在動態隨機存取記憶(DRAM)裝置或非揮發性記憶裝置中。鑒於本揭示，其它附加、刪減、或修改均為顯而易知且為落入隨附申請專利範圍之範圍中。

100、110、120、130．．．選擇單元

200．．．邏輯運算單元

300．．．驅動單元

400．．．解碼單元

101．．．第一選擇單元部

102．．．第二選擇單元部

第1圖為顯示傳統半導體記憶裝置之字元線配置之圖示。

第2圖為顯示第1圖之該等次字元線驅動單元的電路圖。

第3圖為依照本發明實施例顯示半導體記憶裝置之字元線配置之圖示。

第4圖為顯示裝配以產生第3圖之字元線驅動信號FX之解碼單元之電路圖。

第5圖為顯示第4圖之選擇單元之電路圖。

Claims (19)

1. 一種半導體記憶裝置，包含：複數個主要字元線，由複數叢集(mats)所共用，每一叢集包含複數次字元線，其中該等複數個次字元線係連續地配置；解碼單元，將列位址位元解碼，用以輸出字元線驅動信號；複數次字元線驅動單元，該等次字元線驅動單元之每一者係被構造成回應該字元線驅動信號，以啟動該等次字元線之一，其中該等複數個次字元線中相鄰的次字元線係非連續地啟動以對應該字元線驅動信號；以及其中該等複數次字元線驅動單元之相鄰近次字元線驅動單元係連接至不同的主要字元線；其中該等次字元線驅動單元中之複數個偶數次字元線驅動單元係配置於相同行，以及該等次字元線驅動單元中之複數個奇數次字元線驅動單元係配置於相同行；以及該等複數個次字元線驅動單元之標號係分別地不匹配連接到該等複數個次字元線驅動單元的該等複數個次字元線之標號。
2. 如申請專利範圍第1項之半導體記憶裝置，其中該等次字元線驅動單元係成對配置，且該等次字元線係於該等叢集之間以格狀型態來配置。
3. 如申請專利範圍第2項之半導體記憶裝置，其中該成對的次字元線驅動單元之每一者係配置成在列方向彼此相 鄰且連接至該不同主要字元線。
4. 如申請專利範圍第2項之半導體記憶裝置，其中配置成在行方向互相鄰近的該成對的次字元線驅動單元係連接至該不同主要字元線。
5. 如申請專利範圍第1項之半導體記憶裝置，其中該解碼單元包含：邏輯運算單元，於複數列位址位元上執行邏輯運算；複數選擇單元，每一選擇單元依照第一列位址位元選擇性地控制該邏輯單元之輸出信號；以及驅動單元，驅動該選擇單元之輸出信號，並輸出複數字元線驅動信號。
6. 如申請專利範圍第5項之半導體記憶裝置，其中該第一列位址位元具有最小位元。
7. 如申請專利範圍第5項之半導體記憶裝置，其中該第一列位址位元為選擇該主要字元線之位址。
8. 如申請專利範圍第5項之半導體記憶裝置，其中該等複數列位址位元包括第二列位址位元、第三列位址位元，以及除了該第一列位址位元外具有最小位元位址之第四列位址位元。
9. 如申請專利範圍第5項之半導體記憶裝置，其中每一選擇單元包含：第一選擇單元部，依照該第一列位址位元之邏輯狀態，選擇性地輸出自該邏輯運算單元所接收之第一輸出 信號；以及第二選擇單元部，依照該第一列位址位元之邏輯狀態，選擇性地輸出自該邏輯運算單元所接收之第二輸出信號。
10. 如申請專利範圍第9項之半導體記憶裝置，其中該第一選擇單元部包含：第一傳輸閘，在該第一列位址位元啟動時，輸出該第一輸出信號作第二字元線驅動信號；以及第二傳輸閘，在該第一列位址位元不啟動時，輸出該第一輸出信號作為第一字元線驅動信號。
11. 如申請專利範圍第9項之半導體記憶裝置，其中該第二選擇單元包含：第三傳輸閘，在該第一列位址位元啟動時，輸出該第二輸出信號作為該第一字元線驅動信號；以及第四傳輸閘，在該第一列位址位元不啟動時，輸出該第二輸出信號作為該第二字元線驅動信號。
12. 一種半導體記憶裝置，包含：第一主要字元線；第二主要字元線；該第一主要字元線與該第二主要字元線係由複數叢集所共用；第一次字元線驅動單元，連接至該第一主要字元線並依照第一字元線驅動信號驅動第一次字元線； 第二次字元線驅動單元，連接至該第二主要字元線並依照第二字元線驅動信號驅動第二次字元線；以及解碼單元，將列位址位元解碼，以及輸出該第一字元線驅動信號及該第二字元線驅動信號；其中該第一次字元線驅動單元係配置成與該第二次字元線驅動單元相鄰；以及該第一次字元線及該第二次字元線係連續地設置，該第一次字元線及該第二次字元線係非連續地啟動，以對應該第一字元線驅動信號及該第二字元線驅動信號；該第一次字元線單元之標號及該第二次字元線單元之標號係個別地不匹配連接到該第一次字元線驅動單元及該第二次字元線驅動單元的該第一次字元線的標號及該第二次字元線的標號。
13. 如申請專利範圍第12項之半導體記憶裝置，其中該解碼單元包含：複數邏輯運算單元，於複數列位址位元上執行邏輯運算；複數選擇單元，依照第一列位址位元選擇性地控制該邏輯運算單元之輸出信號；以及驅動單元，驅動該選擇單元之輸出信號以及輸出複數字元線驅動信號。
14. 如申請專利範圍第13項之半導體記憶裝置，其中第一列位址具有最小位元。
15. 如申請專利範圍第13項之半導體記憶裝置，其中該第一列位址位元為用以選擇該第一主要字元線與該第二主要字元線之一的位址。
16. 如申請專利範圍第13項之半導體記憶裝置，其中該等複數列位址位元包括第二列位址位元、第三列位址位元，以及除了該第一列位址位元外具有該最小位元位址之第四列位址位元。
17. 如申請專利範圍第13項之半導體記憶裝置，其中每一選擇單元包括：第一選擇單元部，依照該第一列位址位元之邏輯狀態，選擇性地輸出自該邏輯運算單元所接收之第一輸出信號；以及第二選擇單元部，依照該第一列位址位元之邏輯狀態，選擇性地輸出自該邏輯運算單元所接收之第二輸出信號。
18. 如申請專利範圍第17項之半導體記憶裝置，其中該第一選擇單元部包含：第一傳輸閘，在該第一列位址位元啟動時，輸出該第一輸出信號作為第二字元線驅動信號；以及第二傳輸閘，在該第一列位址位元不啟動時，輸出該第一輸出信號作為第一字元線驅動信號。
19. 如申請專利範圍第17項之半導體記憶裝置，其中該第二選擇單元部包含： 第三傳輸閘，在該第一列位址位元啟動時，輸出該第二輸出信號作為該第一字元線驅動信號；以及第四傳輸閘，在該第一列位址位元不啟動時，輸出該第二輸出信號作為該第二字元線驅動信號。