JP2011119510A - 半導体装置の製造方法および半導体装置 - Google Patents
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Abstract
【課題】ゲート電極の上部にシリサイドを形成するときに、隣接するワード線(導電層)が近づくことを防止する。
【解決手段】半導体基板1上にゲート絶縁膜7、電荷蓄積層8、電極間絶縁膜9、シリコン層10を積層し、シリコン層10、電極間絶縁膜9および電荷蓄積層8を加工して複数のゲート構造を形成し、複数のゲート構造間の溝18にメモリセル間絶縁膜11を形成し、シリコン層10の上部が露出するように加工し、メモリセル間絶縁膜11およびシリコン層10上に金属膜21を形成し、第1の温度で加熱してシリコン層10を金属膜21と反応させシリサイド化し、未反応の金属膜21を除去し、メモリセル間絶縁膜11およびシリサイド化されたシリコン層10をライナー絶縁膜12で被覆し、第1の温度よりも高い第2の温度でシリサイド化されたシリコン層10を加熱した。
【選択図】図3
【解決手段】半導体基板1上にゲート絶縁膜7、電荷蓄積層8、電極間絶縁膜9、シリコン層10を積層し、シリコン層10、電極間絶縁膜9および電荷蓄積層8を加工して複数のゲート構造を形成し、複数のゲート構造間の溝18にメモリセル間絶縁膜11を形成し、シリコン層10の上部が露出するように加工し、メモリセル間絶縁膜11およびシリコン層10上に金属膜21を形成し、第1の温度で加熱してシリコン層10を金属膜21と反応させシリサイド化し、未反応の金属膜21を除去し、メモリセル間絶縁膜11およびシリサイド化されたシリコン層10をライナー絶縁膜12で被覆し、第1の温度よりも高い第2の温度でシリサイド化されたシリコン層10を加熱した。
【選択図】図3
Description
本発明は、電荷蓄積層と制御ゲート電極との間に絶縁膜を設けて構成されたメモリセルを複数備えた半導体装置の製造方法および半導体装置に関する。
例えばNAND型フラッシュメモリ装置などの不揮発性半導体記憶装置においては、各メモリセルは、制御ゲート電極から電荷を蓄積する浮遊ゲート電極に電界を印加することによってデータの書込/消去/読出等の処理が行われる。メモリセルを高集積化するためには、半導体製造技術の微細化が必要であり、半導体製造技術の微細化が進むと、さまざまな問題が発生しており、その一つとしてワード線(即ち、制御ゲート電極)の寄生抵抗増大がある。
ワード線の抵抗値を低減させる構成として、例えば特許文献1に記載された構成がある。これは、メモリセルのゲート電極の上部にチタンシリサイドなどのシリサイド層を有する構成のものであり、これによって多結晶シリコン層などにより形成されるワード線の抵抗値を低減させることが可能である。低抵抗を実現できるシリサイドの金属材料としてはチタン(Ti)の他にニッケル(Ni),コバルト(Co)などがある。これらの金属材料は、タングステン(W)などと異なり低融点材料であるから、デバイス形成の際の熱処理を考慮すると、最初からチタンシリサイド(TiSi2)、ニッケルシリサイド(NiSi)、コバルトシリサイド(CoSi2)膜を形成しておくことができず、あとから自己整合的にシリサイド化する必要がある。このため、ゲート電極の構成を成膜して加工した後、チタン膜、ニッケル膜あるいはコバルト膜を形成し、熱処理を行うことで自己整合的にシリサイドを形成する。しかし、この熱処理の際、シリサイドが形成されるときに体積の膨張を伴うため、隣接するワード線(制御ゲート電極)が近づき、ショートの発生や、リーク電流の増大や、耐圧の劣化などの問題が発生するおそれがある。
本発明は、ゲート電極の上部にシリサイドを形成するときに、隣接するワード線(導電層)が近づくことを防止できる半導体装置の製造方法および半導体装置を提供することを目的とする。
本発明の一態様の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に電荷蓄積層を形成する工程と、前記電荷蓄積層上に電極間絶縁膜を形成する工程と、前記電極間絶縁膜上に制御ゲート電極用のシリコン層を形成する工程と、前記シリコン層、前記電極間絶縁膜および前記電荷蓄積層を加工して複数のゲート構造を形成する工程と、前記複数のゲート構造間の溝にメモリセル間絶縁膜を形成し、前記シリコン層の上部が露出するように加工する工程と、前記メモリセル間絶縁膜、および前記シリコン層上に金属膜を形成する工程と、第1の温度で加熱することにより前記シリコン層を前記金属膜と反応させシリサイド化する工程と、未反応の前記金属膜を除去した後、前記メモリセル間絶縁膜、およびシリサイド化された前記シリコン層をライナー絶縁膜で被覆する工程と、前記ライナー絶縁膜で被覆された状態で前記第1の温度よりも高い第2の温度でシリサイド化された前記シリコン層を加熱する工程と、前記ライナー絶縁膜上に層間絶縁膜を形成する工程とを備えたところに特徴を有する。
本発明の一態様の半導体装置は、半導体基板と、前記半導体基板上にゲート絶縁膜を介して形成され、それぞれ電荷蓄積層、電極間絶縁膜、および上部または全部が金属シリサイド化された導電層がこの順で積層された複数のゲート電極と、前記複数のゲート電極間を分離する溝に形成され、上面の高さが前記導電層の上面よりも低いメモリセル間絶縁膜と、前記メモリセル間絶縁膜の上面、並びに、前記導電層の上面および側面の上に形成され、酸化膜よりも高密度のライナー絶縁膜と、前記ライナー絶縁膜上に形成された層間絶縁膜とを備えたところに特徴を有する。
本発明によれば、ゲート電極の上部にシリサイドを形成するときに、隣接するワード線(導電層)が互いに近づくことを防止できる。
(第1実施形態)
以下、本発明をNAND型フラッシュメモリ装置に適用した場合の一実施形態について、図面を参照しながら説明する。尚、以下の図面の記載において、同一又は類似の部分は同一又は類似の符号で表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。
以下、本発明をNAND型フラッシュメモリ装置に適用した場合の一実施形態について、図面を参照しながら説明する。尚、以下の図面の記載において、同一又は類似の部分は同一又は類似の符号で表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。
まず、本実施形態のNAND型フラッシュメモリ装置の構成を説明する。
図1は、NAND型のフラッシュメモリ装置のメモリセル領域に形成されるメモリセルアレイの一部を示す等価回路図である。NAND型フラッシュメモリ装置のメモリセルアレイは、2個の選択ゲートトランジスタTrs1、Trs2と、当該選択ゲートトランジスタTrs1、Trs2間に対して直列接続された複数個(例えば32個)のメモリセルトランジスタTrmとからなるNANDセルユニットSUが行列状に形成されることにより構成されている。NANDセルユニットSU内において、複数個のメモリセルトランジスタTrmは隣接するもの同士でソース/ドレイン領域を共用して形成されている。
図1は、NAND型のフラッシュメモリ装置のメモリセル領域に形成されるメモリセルアレイの一部を示す等価回路図である。NAND型フラッシュメモリ装置のメモリセルアレイは、2個の選択ゲートトランジスタTrs1、Trs2と、当該選択ゲートトランジスタTrs1、Trs2間に対して直列接続された複数個(例えば32個)のメモリセルトランジスタTrmとからなるNANDセルユニットSUが行列状に形成されることにより構成されている。NANDセルユニットSU内において、複数個のメモリセルトランジスタTrmは隣接するもの同士でソース/ドレイン領域を共用して形成されている。
図1中X方向(ワード線方向、ゲート幅方向に相当)に配列されたメモリセルトランジスタTrmは、ワード線WLにより共通接続されている。また、図1中X方向に配列された選択ゲートトランジスタTrs1は選択ゲート線SGL1で共通接続され、選択ゲートトランジスタTrs2は選択ゲート線SGL2で共通接続されている。選択ゲートトランジスタTrs1のドレイン領域にはビット線コンタクトCBが接続されている。このビット線コンタクトCBは、図1中X方向に直交するY方向(ゲート長方向、ビット線方向に相当)に延びるビット線BLに接続されている。また、選択ゲートトランジスタTrs2はソース領域を介して図1中X方向に延びるソース線SLに接続されている。
図2はメモリセル領域の一部のレイアウトパターンを示す平面図である。半導体基板としてのシリコン基板1に、図2中Y方向に沿って延びる素子分離領域としてのSTI(shallow trench isolation)2が図2中X方向に所定間隔で複数本形成されている。これによって、図2中Y方向に沿って延びる活性領域3が図2中X方向に分離形成されている。メモリセルトランジスタのワード線WLは、活性領域3と直交する方向(図2中X方向)に沿って延びるように形成されると共に、図2中Y方向に所定間隔で複数本形成されている。
また、一対の選択ゲートトランジスタの選択ゲート線SGL1が図2中X方向に沿って延びるように形成されている。一対の選択ゲート線SGL1間の活性領域3にはビット線コンタクトCBがそれぞれ形成されている。ワード線WLと交差する活性領域3上にはメモリセルトランジスタのゲート電極MGが、選択ゲート線SGL1と交差する活性領域3上には選択ゲートトランジスタのゲート電極SGが形成されている。
次に、本実施形態のメモリセル領域におけるゲート電極構造について、図3を参照しながら説明する。図3(a)は、図2の3A−3A線(ビット線方向、Y方向)に沿う断面を模式的に示す図であり、図3(b)は、図2の3B−3B線(ワード線方向、X方向)に沿う断面を模式的に示す図である。
図3(a)、(b)に示すように、p型のシリコン基板1の上部には、素子分離溝4がX方向に離間して複数形成されている。これら素子分離溝4は、活性領域3を図2中のX方向に分離している。素子分離溝4内には、素子分離絶縁膜5が形成されており、素子分離領域(STI)2を構成している。
メモリセルトランジスタは、シリコン基板1に形成されたn型の拡散層6と、シリコン基板1上に形成されたゲート絶縁膜7と、ゲート絶縁膜7上に設けられたゲート電極MGとを含んで構成される。ゲート電極MGは、電荷蓄積層となる浮遊ゲート電極FGと、浮遊ゲート電極FG上に形成された電極間絶縁膜9と、電極間絶縁膜9上に形成された制御ゲート電極CGとを有する。拡散層6は、シリコン基板1の表層におけるメモリセルトランジスタのゲート電極MGの両脇に位置して形成されており、メモリセルトランジスタのソース/ドレイン領域を構成している。
ゲート絶縁膜7は、シリコン基板1(活性領域3)上に形成されており、例えば膜厚が8nm程度のシリコン酸窒化膜から形成されている。浮遊ゲート電極FGは、例えばリン等の不純物がドープされた多結晶シリコン層(導電層)8により構成されている。電極間絶縁膜9は、素子分離絶縁膜5の上面、浮遊ゲート電極FGの上部側面、および、浮遊ゲート電極FGの上面に沿って形成されており、インターポリ絶縁膜、導電層間絶縁膜、電極間の絶縁膜として機能する。電極間絶縁膜9としては、例えばシリコン酸化膜/シリコン窒化膜/シリコン酸化膜の積層構造(それぞれの膜厚が、例えばいずれも3nmから10nmである)の膜、即ち、いわゆるONO膜を用いている。
制御ゲート電極CGは、メモリセルトランジスタのワード線WLとして機能する導電層10で構成される。導電層10は、例えばリン等の不純物がドープされた多結晶シリコン層10aと、この多結晶シリコン層10aの直上に形成されたタングステン(W)、コバルト(Co)、ニッケル(Ni)などの何れかの金属によってシリサイド化されたシリサイド層10bとの積層構造で構成される。シリサイド層10bは、本実施形態の場合、例えばニッケルシリサイド(NiSi)で構成される。尚、導電層10をすべてシリサイド層10b(即ち、シリサイド層単体)で構成しても良い。
また、図3(a)に示すように、メモリセルトランジスタのゲート電極MGは、Y方向に並設されており、各ゲート電極MGは互いに電気的に分離されている。この分離領域内にはメモリセル間絶縁膜11が形成されている。このメモリセル間絶縁膜11は、例えばTEOS(tetraethyl orthosilicate)を用いたシリコン酸化膜または低誘電率絶縁膜により形成されている。
メモリセル間絶縁膜11の上面、制御ゲート電極CGの側面および上面上には、例えばシリコン窒化膜からなるライナー絶縁膜12が形成されている。このライナー絶縁膜12上には、例えばシリコン酸化膜からなる層間絶縁膜13が形成されている。ライナー絶縁膜12は、シリコン酸化膜からなる層間絶縁膜13の形成時に酸化剤が制御ゲート電極CG6へ到達することを防ぎ、特にシリサイド層10bの酸化によるワード線WLの高抵抗化を防ぐ機能を有する。また、ライナー絶縁膜12は、シリサイド層10bの形成時に体積膨張を抑制する機能を有しており、これにより、制御ゲート電極CG間でのショートの防止や、リーク電流低減や、耐圧の向上などを実現できる。また、制御ゲート電極CG間はライナー絶縁膜12を完全に埋め込む構造となっていないことから、寄生容量の増大による配線遅延の影響を低減することが可能である。
次に、本実施形態によるNAND型フラッシュメモリ装置の製造方法の一例を、図4〜図20に示す工程断面図を参照して説明する。尚、図4(a)〜図20(a)は図3(a)に対応する断面構造の製造段階を模式的に示し、図4(b)〜図20(b)は図3(b)に対応する断面構造の製造段階を模式的に示す。
まず、図4に示すように、p型のシリコン基板1(または表層にp型ウエルを形成したシリコン基板)の表面に、ゲート絶縁膜7として例えば膜厚が1〜15nm程度のシリコン酸窒化膜を周知の熱酸化法と熱窒化法を組み合わせて形成する。この後、浮遊ゲート電極FGとなる例えば膜厚が10〜150nm程度のドープト多結晶シリコン層8を減圧化学気相成長法により成膜する。ドープト多結晶シリコン層8の不純物としては、例えばリン(P)を用いる。
次に、図5に示すように、ドープト多結晶シリコン層8上に化学気相成長法によってシリコン窒化膜14を50nmから200nm程度形成し、続いて、シリコン窒化膜14上に化学気相成長法を用いてシリコン酸化膜15を50nmから400nm程度形成する。この後、シリコン酸化膜15上にフォトレジスト(図示せず)を塗布し、露光現像によりレジストをパターニングし、当該レジストをマスクとしてシリコン酸化膜15をRIE(reactive ion etching)法によりエッチング処理する。エッチング後に、フォトレジストを除去し、シリコン酸化膜15をマスクにしてシリコン窒化膜14をエッチングし、次いで、ドープト多結晶シリコン層8(浮遊ゲート電極FG)、ゲート絶縁膜7およびシリコン基板1をエッチングすることにより、素子分離のための溝4を形成する(図6参照)。
次に、図7に示すように、化学気相成長法あるいは塗布技術を用いて例えばシリコン酸化膜を加工後の溝4に埋め込んだ後、CMP(chemical mechanical polishing)を用いて平坦化を行うことにより、素子分離絶縁膜5を形成する。この後、ウエットエッチングまたはドライエッチングを用いて素子分離絶縁膜5を選択的にエッチングすることにより、浮遊ゲート電極FG(ドープト多結晶シリコン層8)間の素子分離絶縁膜5を落とし込み、続いて、ドープト多結晶シリコン層8上に残っているシリコン窒化膜14を選択的にエッチングして除去し、図8に示すような構成を得る。
次いで、図9に示すように、露出したドープト多結晶シリコン層8および素子分離絶縁膜5の表面に、電極間絶縁膜9を、膜厚が5〜20nm程度になるように形成する。この電極間絶縁膜9としては、単体の高誘電率絶縁膜を、または、シリコン酸化膜/高誘電率絶縁膜/シリコン酸化膜の積層構造の膜、または、シリコン酸化膜/シリコン窒化膜/シリコン酸化膜の積層構造の膜、または、シリコン窒化膜/シリコン酸化膜/シリコン窒化膜/シリコン酸化膜/シリコン窒化膜の積層構造の膜を周知のプロセスにより形成する。
この後、図10に示すように、電極間絶縁膜9上に化学気相成長法を用いて導電層10(制御ゲート電極CG)となるドープト多結晶シリコン層を形成する。ドープト多結晶シリコン層の不純物としては、例えばリン(P)を用いる。次いで、ドープト多結晶シリコン層上に化学気相成長法によってシリコン窒化膜16を50nmから200nm程度の膜厚で形成し、さらに、シリコン窒化膜16上に化学気相成長法によってシリコン酸化膜17を50nmから400nm程度の膜厚で形成する。
次に、シリコン酸化膜17上に、フォトレジスト(図示しない)を塗布し、露光現像によりレジストをパターニングする。続いて、フォトレジストを耐エッチングマスクにしてシリコン酸化膜17をエッチングする。エッチング後にフォトレジストを除去し、シリコン酸化膜17をマスクにしてシリコン窒化膜16をエッチングする。次いで、シリコン窒化膜16をマスクとして、制御ゲート電極CGとなる導電層(ドープト多結晶シリコン層)10、電極間絶縁膜9、および、浮遊ゲート電極となるドープト多結晶シリコン層8をエッチングして加工することにより、浮遊ゲート電極FGを形成しつつ、制御ゲート電極CGと電極間絶縁膜9と浮遊ゲート電極FGを分離するための溝18を形成する。その後、シリコン酸化膜17を除去して、図11に示すような複数のゲート構造を得る。
この後、図12に示すように、溝18の内底部のシリコン基板1の表面に、既存のイオン注入法を用いて不純物例えば砒素やリンをドーピングし、その後、不純物の活性化に必要な熱工程を施すことにより、n型拡散層6を形成する。尚、図12には、メモリセル領域のn型拡散層6だけを図示しているが、実際の不揮発性半導体記憶装置には周辺回路が設けられており、周辺回路の動作に必要となる拡散層の形成も本工程と同様な方法にて行う。この拡散層形成の際には、微細化に伴うトランジスタ動作不良の要因であるショートチャネル効果を抑制するため、例えば側壁絶縁膜を用いてトランジスタをLDD(lightly doped drain)構造やDDD(deeply doped drain)構造にすることが好ましい。上記構造は、シリコン酸化膜等を形成した後、異方性エッチングによりこのシリコン酸化膜等をエッチングして、ゲートの側壁として残し、自己整合的にイオン注入を行うことにより形成することができる。
次に、図13に示すように、シリコン窒化膜16の上面および溝18内に、セルゲート間絶縁膜としてメモリセル間絶縁膜11を形成した後、異方性エッチングにより表面を平坦化する。尚、メモリセル間絶縁膜11としては、例えばTEOS(tetraethyl orthosilicate)を用いたシリコン酸化膜、または、セル間容量の増大に伴う回路動作不良を防ぐため低誘電率絶縁膜を使用することが好ましい。また、メモリセル間絶縁膜11として、上記したLDD構造またはDDD構造の側壁として使用した絶縁膜をそのまま使用しても良い。
この後、図14に示すように、シリコン窒化膜16およびメモリセル間絶縁膜8上にバリア絶縁膜19を形成し、更にその上にメモリセル領域以外の凹部を埋め込むための絶縁膜20を形成する。バリア絶縁膜19は、メモリセル間絶縁膜11に対してエッチングレートが異なると共に、水素バリア性を有する絶縁膜であり、例えばシリコン窒化膜を使用する。絶縁膜20は、深く且つ幅広い溝の平坦化に適した絶縁膜であることが好ましく、例えばBPSG(boro-phospho-silicate glass)膜を使用する。次に、絶縁膜20を、例えばバリア絶縁膜19をストッパとしてCMPにより除去して平坦化し、図15に示すような構造を得る。
次いで、図16に示すように、バリア絶縁膜19およびシリコン窒化膜16をエッチングにて除去した後、さらに、異方性エッチングを用いてメモリセル間絶縁膜11を加工して落とし込むことにより、制御ゲート電極CGとなるドープト多結晶シリコン層(導電層)10の上部を露出させる。この場合、メモリセル間絶縁膜11の上面がドープト多結晶シリコン層(導電層)10よりも低くなっていることで、後のシリサイド形成時にシリコンと金属の接触面積が増加し、効率良くシリサイドを形成することができる。
次に、図17に示すように、メモリセル間絶縁膜11の上面、並びに、ドープト多結晶シリコン層(導電層)10の上面および側面の上に、スパッタ法によりニッケル(Ni)層21を形成する。この場合、ニッケルとシリコン界面の清浄度がシリサイド形成において重要な条件であるため、ニッケルスパッタの前に、ウェットエッチングまたはドライエッチングによりシリコン表面の洗浄を行うことが望ましい。
この後、例えばRTA(rapid thermal anneal)法により熱を加えることにより、ドープト多結晶シリコン層(導電層)10の表面にニッケルシリサイド(NiSi)層を形成する。ここで、熱工程によりニッケルシリサイドを形成する場合、絶縁膜上のニッケルは400℃以上の熱工程で加熱すると、容易に凝集してしまい、これはWhiskerと呼ばれるワード線間ショートの要因となったり、意図しない領域でのシリサイド反応に繋がったりするというおそれがあった。これを解消する方法として、例えば特開2005−19705に記載されているように、熱工程を2段階に分ける方法が知られており、本実施形態においては、この熱工程を2段階に分ける方法を使用する。
この方法では、まず、ニッケル層21の成膜後に、1回目の熱工程を、250〜400℃程度の温度(低温)で、5分以内の時間で実行する。これにより、シリコン(ドープト多結晶シリコン層10表面)と接していたニッケル層21は、ダイニッケルシリサイド(Ni2Si)またはダイニッケルシリサイド(Ni2Si)と、ニッケルモノシリサイド(NiSi)との混合物からなるニッケルリッチシリサイド層22となる(図18参照)。そして、上記したような低温で熱工程を行うと、絶縁膜(メモリセル間絶縁膜11)上のニッケルは、凝集せず未反応のまま残留することから、硫酸過水あるいはアルカリ加水で選択的に除去することが可能である。そこで、本実施形態では、硫酸過水あるいはアルカリ加水を用いてメモリセル間絶縁膜11上に残留する未反応のニッケル層21を除去する。
この後、2回目の熱工程を、450℃〜550℃程度の温度(高温)で、5分以内の時間で実行することにより、ニッケルリッチシリサイド層22をニッケルモノシリサイド層へと転換するのであるが、この2回目の熱工程を実行するときに、体積膨張を伴うため、隣接する制御ゲート電極CG(シリサイド層10b、導電層10)が近づき、ショートの発生や、リーク電流の増大等が生ずるおそれがあった。
このような不具合を解消するために、本実施形態においては、次の通りの構成とすることにより、2回目の熱工程の実行時の体積膨張を防止するように構成した。
具体的には、本実施形態では、上記1回目の熱工程を実行し、未反応ニッケル層21の選択除去後に、図19に示すように、メモリセル間絶縁膜11、および、ニッケルリッチシリサイド層22を、例えばシリコン窒化膜からなるライナー絶縁膜12で被覆する。この場合、ライナー絶縁膜12を成膜するときの成膜温度は、シリサイド層の相の転換による体積膨張を伴うことがないように、500℃以下好ましくは400℃以下の低温に設定される。
具体的には、本実施形態では、上記1回目の熱工程を実行し、未反応ニッケル層21の選択除去後に、図19に示すように、メモリセル間絶縁膜11、および、ニッケルリッチシリサイド層22を、例えばシリコン窒化膜からなるライナー絶縁膜12で被覆する。この場合、ライナー絶縁膜12を成膜するときの成膜温度は、シリサイド層の相の転換による体積膨張を伴うことがないように、500℃以下好ましくは400℃以下の低温に設定される。
このような低温でライナー絶縁膜(シリコン窒化膜)12を形成する成膜方法として、例えばプラズマアシスト原子層成長法がある。このプラズマアシスト原子層成長法により、ライナー絶縁膜12として、例えばシリコン窒化膜を成膜する場合、シリコン基板1を高圧下(600Pa以下)のジクロロシラン雰囲気に暴露させて、シリコン元素を含む反応生成物をシリコン基板に吸着させ、不活性ガスを流すことにより、チャンバー内をパージする。この後、シリコン基板1を低圧下(100Pa以下)のアンモニア雰囲気に暴露させることにより、シリコン元素と窒素元素の結合を形成させる。これを1サイクルとして、繰り返すことにより、シリコン窒化膜(ライナー絶縁膜)12を形成させる。この場合、低温(600℃以下)では、アンモニアの反応性が低いため、アンモニアガスの導入口付近でプラズマを発生させることにより、ラジカルを生成させることで、成膜効率を上げることができる。また、プラズマアシスト原子層成長法によれば、膜厚が10nm以下の薄膜を、均一性良く成膜することができ、また、段差に対しても均一に成膜することができる。
この後、図20に示すように、第2の熱工程を、450℃〜550℃程度の温度で、5分以内の時間で行うことにより、導電層(ドープト多結晶シリコン層10a)10の上面にニッケルシリサイド層10bを形成する。ニッケルシリサイド層10bの膜厚は、スパッタ形成するニッケル層21の膜厚を変えることにより、制御することができる。この場合、ライナー絶縁膜(シリコン窒化膜)12で、ニッケルリッチシリサイド層22の上面および側面並びにメモリセル間絶縁膜11の上面が被覆された状態とされているので、上記2回目の熱工程によりニッケルシリサイドを形成するときに生ずる体積膨張を抑えることができる。これにより、隣接する制御ゲート電極CG(シリサイド層10b、導電層10)が近づくことを防止でき、ショートの発生や、リーク電流の増大等を防止できる。
尚、導電層10(制御ゲート電極CG)をニッケルシリサイド層10b単体で構成することも可能である。また、上記第2の熱工程を実行する場合、熱工程専用の加熱装置を使用する代わりに、ライナー絶縁膜12を成膜する成膜装置において、ライナー絶縁膜12の成膜後において、成膜時よりも温度を上げて、400℃〜550℃の温度を数分保持するように設定しても良く、このようにしても上記ニッケルシリサイド層10bを形成することができる。
次に、図3に示すように、ライナー絶縁膜12上に層間絶縁膜13を形成する。この層間絶縁膜13を形成する場合、シリサイド層10bの耐熱性を考慮して、例えばニッケルシリサイド層10bの場合には、成膜温度を600℃以下に設定する。このため、低温で成膜可能なプラズマ化学気相成長法を用いてシリコン酸化膜等を形成し、これを層間絶縁膜13とすることが好ましい。この場合、上記シリコン酸化膜の成膜の際に、ライナー絶縁膜12がシリコン窒化膜で形成されているので、このシリコン窒化膜によって酸化剤が制御ゲート電極CG(導電層10、ニッケルシリサイド層10b)に到達することを防止でき、酸化による導電層10の抵抗増大を防止することができる。
また、本実施形態においては、図16及び図17に示すように、メモリセル間絶縁膜11の上面の高さを、導電層10(ドープト多結晶シリコン層10、制御ゲート電極CG)の上面の高さよりも低くし、導電層10の側面の中間部に位置させるように構成したので、ニッケルシリサイド形成時にドープト多結晶シリコン層10(シリコン)の上面および側面の上にニッケル層21(金属)を形成してそれらの接触面積を増加させることができ、効率良くシリサイド層10bを形成することができる。
(他の実施形態)
本発明は、上記実施形態にのみ限定されるものではなく、次のように変形または拡張できる。
本発明は、上記実施形態にのみ限定されるものではなく、次のように変形または拡張できる。
上記実施形態においては、メモリセル間絶縁膜11の上面の高さを、導電層10(ドープト多結晶シリコン層10、制御ゲート電極CG)の上面の高さよりも低くするように構成したが、これに代えて、メモリセル間絶縁膜11の上面の高さを、導電層10(ドープト多結晶シリコン層10、制御ゲート電極CG)の上面の高さと略同じにするように構成しても良い。このように構成した場合も、メモリセル間絶縁膜11およびニッケルリッチシリサイド層22(ドープト多結晶シリコン層10)上に形成したライナー絶縁膜12(シリコン窒化膜)によって、ニッケルシリサイドを形成するときに生ずる体積膨張を抑えることができる。
また、上記実施形態においては、ライナー絶縁膜12としてシリコン窒化膜を形成したが、他の絶縁膜(好ましくはシリコン酸化膜よりもヤング率の大きい絶縁膜)であっても、ニッケルシリサイド形成時の体積膨張を抑えることができる。更に、酸化膜よりも高密度のものであれば、シリコン窒化膜以外の他の絶縁膜であっても、ゲート電極MGへの周囲からの酸化剤の到達を防いで、シリサイド層10bの酸化防止を図ることができる。
上記実施形態においては、ライナー絶縁膜12としてのシリコン窒化膜を、プラズマアシスト原子層成長法を用いて形成したが、これに限られるものではなく、例えば、シリコン材料ガスとしてヘキサクロロジシラン(HCD)を用いると共に、窒化ガスとしてアンモニア(NH3)を用いて、減圧化学気相成長法によってシリコン窒化膜を形成するように構成しても良い。この場合、ヘキサクロロジシランを用いたシリコン窒化膜形成は、他の材料と比較すると、成膜温度が低温(400〜500℃程度)であっても、比較的高い成長速度を確保することができる。
また、反応性スパッタリング法を用いて上記シリコン窒化膜を形成するように構成しても良い。この場合、反応性スパッタリング法は、シリコン窒化膜を低温(400℃以下)で成膜可能であるため、シリサイド層10bの形成反応に伴う体積膨張を抑え易い。更に、プラズマ化学気相成長法を用いて上記シリコン窒化膜を形成するように構成しても良い。この場合、プラズマ化学気相成長法は、シリコン窒化膜を低温(400℃以下)で成膜可能であるため、シリサイド層10bの形成反応に伴う体積膨張を抑え易い。
更にまた、SPA(slot plane antenna)を用いたラジカル窒化法によって上記シリコン窒化膜を形成するように構成しても良い。この場合、ラジカル窒化法は、低温(400℃以下)で窒化剤を拡散させることで制御ゲート電極CG(導電層10、ニッケルリッチシリサイド層22)並びにメモリセル間絶縁膜11の表面を窒化し、表面のみにシリコン窒化膜に近い組成の部分(膜)を形成することができる。このラジカル窒化法は、気相成長法と異なり、堆積による膜形成ではないため、実効的な制御ゲート電極CG間の距離を確保することができ、耐圧を向上できると共に、リーク電流を抑制することができる。尚、制御ゲート電極CG(導電層10、ニッケルリッチシリサイド層22)の表面に上記ラジカル窒化法を用いてシリコン窒化膜を形成した場合、形成したシリコン窒化膜にニッケル窒化膜(NiN)が少し混じることがあるが、支障はない。
また、上記実施形態では、制御ゲート電極CG(導電層10)の上面にニッケルシリサイド層10bを形成する構成に適用したが、これに限られるものではなく、他の金属シリサイド層、特には、シリサイドの形成反応時に体積が膨張する金属シリサイド層(例えばPd2Si)を形成する構成に適用しても良い。
また、上記実施形態では、浮遊ゲート電極を有する不揮発性半導体記憶装置(NAND型フラッシュメモリ装置)に適用したが、他のゲート電極構造を有する半導体装置であっても、上記実施形態と同様の積層構造を有する素子であれば同様の効果を得ることができる。例えば、電荷トラップ層(電荷蓄積層)としてシリコン窒化膜を用いた電荷トラップ型のセル構造(MONOSと称される)を有する不揮発性半導体記憶装置に適用しても良い。
図面中、1はシリコン基板、2はSTI、3は活性領域、4は素子分離溝、5は素子分離絶縁膜、6は拡散層、7はゲート絶縁膜、8は多結晶シリコン層、9は電極間絶縁膜、10は導電層、11はメモリセル間絶縁膜、12はライナー絶縁膜、13は層間絶縁膜、18は溝、21はニッケル層、22はニッケルリッチシリサイド層である。
Claims (5)
- 半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に電荷蓄積層を形成する工程と、
前記電荷蓄積層上に電極間絶縁膜を形成する工程と、
前記電極間絶縁膜上に制御ゲート電極用のシリコン層を形成する工程と、
前記シリコン層、前記電極間絶縁膜および前記電荷蓄積層を加工して複数のゲート構造を形成する工程と、
前記複数のゲート構造間の溝にメモリセル間絶縁膜を形成し、前記シリコン層の上部が露出するように加工する工程と、
前記メモリセル間絶縁膜、および前記シリコン層上に金属膜を形成する工程と、
第1の温度で加熱することにより前記シリコン層を前記金属膜と反応させシリサイド化する工程と、
未反応の前記金属膜を除去した後、前記メモリセル間絶縁膜、およびシリサイド化された前記シリコン層をライナー絶縁膜で被覆する工程と、
前記ライナー絶縁膜で被覆された状態で前記第1の温度よりも高い第2の温度でシリサイド化された前記シリコン層を加熱する工程と、
前記ライナー絶縁膜上に層間絶縁膜を形成する工程と
を備えたことを特徴とする半導体装置の製造方法。 - 前記ライナー絶縁膜は、窒化膜であることを特徴とする請求項1記載の半導体装置の製造方法。
- 前記窒化膜は、プラズマアシスト原子層成長法、反応性スパッタリング法、減圧化学気相成長法、プラズマ化学気相成長法、または、ラジカル窒化法によって形成されることを特徴とする請求項2記載の半導体装置の製造方法。
- 前記金属膜は、ニッケル膜であることを特徴とする請求項1ないし3のいずれかに記載の半導体装置の製造方法。
- 半導体基板と、
前記半導体基板上にゲート絶縁膜を介して形成され、それぞれ電荷蓄積層、電極間絶縁膜、および上部または全部が金属シリサイド化された導電層がこの順で積層された複数のゲート電極と、
前記複数のゲート電極間を分離する溝に形成され、上面の高さが前記導電層の上面よりも低いメモリセル間絶縁膜と、
前記メモリセル間絶縁膜の上面、並びに、前記導電層の上面および側面の上に形成され、酸化膜よりも高密度のライナー絶縁膜と、
前記ライナー絶縁膜上に形成された層間絶縁膜とを備えてなる半導体装置。
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JP2009276379A JP2011119510A (ja) | 2009-12-04 | 2009-12-04 | 半導体装置の製造方法および半導体装置 |
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-
2009
- 2009-12-04 JP JP2009276379A patent/JP2011119510A/ja active Pending
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