JP5454543B2 - 半導体装置の製造方法 - Google Patents
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びゲート電極表面にシリサイド層18を形成する。
(a)半導体基板上にトンネル絶縁膜を形成し、前記トンネル絶縁膜の上にフローティングゲート電極膜および前記フローティング電極膜上の電極間絶縁膜を堆積した構造を形成する工程と;
(b)前記半導体基板の他の領域にゲート絶縁膜を形成する工程と;
(c)前記電極間絶縁膜および前記ゲート絶縁膜を覆って、導電膜および前記導電膜上の窒化シリコン膜を堆積する工程と;
(d)前記窒化シリコン膜、前記導電膜、前記電極間絶縁膜、および前記フローティングゲート電極膜をパターニングして不揮発性メモリの積層ゲート電極構造を形成する工程と;
(e)前記積層ゲート電極構造の側壁を酸化して、保護絶縁膜を形成する一方、前記他の領域の前記窒化シリコン膜に覆われた前記導電膜は酸化しない工程と;
(g)前記積層ゲート電極構造上および前記他の領域の前記導電膜上の前記窒化シリコン膜を除去する工程と;
(h)前記他の領域の前記導電層をパターニングし、ゲート電極構造を形成する工程と;
を含む半導体装置の製造方法
が提供される。
図1Aに示すように、例えばp型の半導体基板11の表面に素子分離用溝を形成し、絶縁膜を埋め込み、不要部を化学機械研磨(CMP)により除去してSTI型素子分離領域12を形成する。素子分離領域12で画定された活性領域表面を、800℃〜1100℃で熱酸化し、ゲート酸化膜13を形成する。ゲート酸化膜13を覆うように、半導体基板表面上に多結晶シリコン膜を堆積する。ホトレジストパターンをマスクとして多結晶シリコン膜をエッチングすることにより、ゲート電極14をパターニングする。
を例えば550℃、30秒間のラピッドサーマルアニール(RTA)で行い、Siと金属との1次シリサイド化反応を生じさせる。未反応の金属層を除去した後、2次シリサイド化反応を例えば800℃、30秒間のRTAで行い、シリサイド層18を形成する。
1. 半導体基板と;
前記半導体基板上に形成された第1ゲート酸化膜と;
前記第1ゲート酸化膜上に形成された第1ゲート電極と;
前記第1ゲート電極両側の前記半導体基板内に形成された第1ソース/ドレイン領域と;
前記第1ゲート電極側壁上に形成された2層以上の積層サイドウォールスペーサであって、最外層以外の層として窒化膜を含み、最外層は、酸化膜又は酸化窒化膜で形成され、下面が前記半導体基板または第1ゲート酸化膜、又は窒化膜以外の他のサイドウォールスペーサ層と接している第1積層サイドウォールスペーサと;
を有する半導体装置。
2. さらに、前記第1ソース/ドレイン領域上に形成された第1シリサイド層を有する付記第1項記載の半導体装置。
3. 前記第1シリサイド層が、コバルトシリサイド層である付記第2項記載の半導体装置。
4. 前記第1積層サイドウォ―ルスペーサの最外層が、前記第1ゲート酸化膜の側壁を覆い、直接前記半導体基板に接している付記第1項記載の半導体装置。
5. 前記第1積層サイドウォールスペーサの最外層の底面が、前記第1ゲート酸化膜に接し、酸化膜エッチングに対して前記第1ゲート酸化膜より速いエッチングレートを有する付記第1項記載の半導体装置。
6. 前記窒化膜が、前記第1積層サイドウォールスペーサの中間層であり、前記第1積層サイドウォールスペーサが、前記窒化膜と前記第1ゲート電極との間及び前記窒化膜と前記第1ゲート酸化膜との間に形成された酸化膜又は酸化窒化膜を含む、付記第1項記載の半導体装置。
7. 前記第1積層サイドウォ―ルスペーサの最外層が、前記第1ゲート酸化膜の側壁を覆い、直接前記半導体基板に接している付記第6項記載の半導体装置。
8. 前記第1積層サイドウォールスペーサの最外層が、前記第1ゲート酸化膜に接する底面を有し、酸化膜エッチングに対して前記第1ゲート酸化膜より速いエッチングレートを有する付記第6項記載の半導体装置。
9. さらに、
前記半導体基板の上に形成された積層ゲート電極構造であって、
前記半導体基板の上に形成されたトンネル絶縁膜と、
前記トンネル絶縁膜上に形成されたフローティングゲート電極と、
前記フローティング電極上に形成された絶縁膜と、
前記絶縁膜上に形成されたコントロールゲート電極と、
を含む積層ゲート電極構造と;
前記積層ゲート電極構造両側の前記半導体基板内に形成された第2ソース/ドレイン領域と;
前記積層ゲート電極構造の側壁上に形成された3層以上の第2積層サイドウォールスペーサであって、中間層として前記半導体基板に接しない窒化膜を含む第2積層サイドウォールスペーサと;
を有する付記第1項記載の半導体装置。
10. 前記第2積層サイドウォールスペーサが、最内層として熱酸化層を含む付記第9項記載の半導体装置。
11. 前記第2積層サイドウォールスペーサが、最外層として底面が前記半導体基板に接する酸化膜又は酸化窒化膜を含む付記第9項記載の半導体装置。
12. 半導体基板と;
前記半導体基板上に形成された第1ゲート酸化膜と;
前記第1ゲート酸化膜上に形成された第1ゲート電極と;
前記第1ゲート電極両側の前記半導体基板内に形成された第1ソース/ドレイン領域と;
前記第1ゲート電極側壁上に形成された第1サイドウォールスペーサと;
前記半導体基板の上に形成された積層ゲート電極構造であって、
前記半導体基板の上に形成されたトンネル絶縁膜と、
前記トンネル絶縁膜上に形成されたフローティングゲート電極と、
前記フローティング電極上に形成された絶縁膜と、
前記絶縁膜上に形成されたコントロールゲート電極と、
を含む積層ゲート電極構造と;
前記積層ゲート電極構造両側の前記半導体基板内に形成された第2ソース/ドレイン領域と;
前記積層ゲート電極構造の側壁上に形成された3層以上の第2積層サイドウォールスペーサであって、中間層として前記半導体基板に接しない窒化膜を含み、最外サイドウォールスペーサ層は直接前記半導体基盤に接する第2積層サイドウォールスペーサと;
有する半導体装置。
13. 前記第1サイドウォールスペーサは、前記第2積層サイドウォールスペーサの最外サイドウォールスペーサ層と同一層で形成されている付記第12項記載の半導体装置。14. 前記第1サイドウォールスペーサは、2層以上の積層サイドウォールスペーサであって、最外層以外の層として窒化膜を含み、最外層は、酸化膜又は酸化窒化膜で形成され、下面が前記半導体基板または第1ゲート酸化膜、又は窒化膜以外の他のサイドウォールスペーサ層と接している付記第12項記載の半導体装置。
15. 前記第2積層サイドウォールスペーサの中間層である窒化膜は、LPーCVDで形成された窒化シリコン膜である付記第12項記載の半導体装置。
16. (a)半導体基板上にゲート絶縁膜を形成する工程と;
(b)前記ゲート絶縁膜上に導電膜を形成する工程と;
(c)前記導電膜をエッチングし、ゲート電極を形成すると共に、前記ゲート絶縁膜を露出する工程と;
(d)前記ゲート絶縁膜に対し、エッチング選択性を有する第1の絶縁膜を全面に堆積し、異方性エッチングにより前記ゲート電極側壁上に第1サイドウォールスペーサ層を残す工程と;
(e)前記ゲート絶縁膜をエッチングし、前記半導体基板の表面を露出する工程と;
(f)前記半導体基板全面に第2の絶縁膜を堆積し、異方性エッチングにより前記第1のサイドウォールスペーサの側壁上に第2のサイドウォールスペーサ層を残す工程と;
(g)前記第1、第2のサイドウォールスペーサを介してイオン注入を行ない、ソース/ドレイン領域を形成する工程と;
(h)希弗酸水溶液で前記半導体基板表面を露出する工程と;
(i)露出した半導体基板表面にシリサイド層を形成する工程と;
を含む半導体装置の製造方法。
17. さらに、
(j)前記工程(c)と(d)の間に、前記半導体基板全面に第3の絶縁層を堆積する工程
を含み、前記工程(d)は、前記前記第1、第3の絶縁層を異方性エッチングする付記第16項記載の半導体装置の製造方法。
18. (a)半導体基板上にゲート絶縁膜を形成する工程と;
(b)前記ゲート絶縁膜上に導電膜を形成する工程と;
(c)前記導電膜をエッチングし、ゲート電極を形成すると共に、前記ゲート絶縁膜を露出する工程と;
(d)前記ゲート絶縁膜に対し、エッチング選択性を有する第1の絶縁膜を全面に堆積し、異方性エッチングにより前記ゲート電極側壁上に第1サイドウォールスペーサ層を残す工程と;
(e)前記半導体基板全面に前記ゲート絶縁膜よりエッチング速度の速い第2の絶縁膜を堆積し、異方性エッチングにより前記第1のサイドウォールスペーサの側壁上に第2のサイドウォールスペーサ層を残す工程と;
(f)前記ゲート絶縁膜をエッチングし、前記半導体基板の表面を露出する工程と;
(g)前記第1、第2のサイドウォールスペーサを介してイオン注入を行ない、ソース/ドレイン領域を形成する工程と;
(h)希弗酸水溶液で前記半導体基板表面を露出する工程と;
(i)露出した半導体基板表面にシリサイド層を形成する工程と;
を含む半導体装置の製造方法。
19. さらに、
(j)前記工程(c)と(d)の間に、前記半導体基板全面に第3の絶縁層を堆積する工程
を含み、前記工程(d)は、前記前記第1、第3の絶縁層を異方性エッチングする付記第18項記載の半導体装置の製造方法。
20. (a)半導体基板上にトンネル絶縁膜、フローティングゲート電極膜、絶縁膜を堆積し、パターニングしてフローティングゲート電極構造を形成する工程と;
(b)半導体基板の他の領域にゲート絶縁膜を形成する工程と;
(c)前記フローティングゲート電極構造、前記ゲート絶縁膜を覆って、導電膜、エッチストッパ膜を堆積する工程と;
(d)前記エッチストッパ膜、導電膜をエッチングして不揮発性メモリの積層ゲート電極構造を形成する工程と;
(e)前記積層ゲート電極構造の側壁上に、リーク防止用第1絶縁膜を形成する工程と;
(f)前記リーク防止用第1絶縁膜を覆って、LP−CVDにより窒化シリコン膜を堆積し、異方性エッチングで前記積層ゲート電極側壁上に第1サイドウォールスペーサ層を残す工程と;
(g)前記エッチストッパ層を除去する工程と;
(h)前記他の領域の導電層をパターニングし、ゲート電極構造を形成する工程と;
(i)前記半導体基板全面に第2絶縁膜を堆積し、異方性エッチングにより前記積層ゲート電極構造、ゲート電極構造側壁上に第2サイドウォールスペーサを残す工程と;
(j)希弗酸水溶液で前記半導体基板表面を露出する工程と;
(k)露出した前記半導体基板表面にシリサイド層を形成する工程と;
を含む半導体装置の製造方法。
21. 前記工程(i)が、窒化シリコン膜を中間層として含む積層サイドウォールスペーサを形成する付記第20項記載の半導体装置の製造方法。
Claims (3)
- (a)半導体基板上にトンネル絶縁膜を形成し、前記トンネル絶縁膜の上にフローティングゲート電極膜および前記フローティング電極膜上の電極間絶縁膜を堆積した構造を形成する工程と;
(b)前記半導体基板の他の領域にゲート絶縁膜を形成する工程と;
(c)前記電極間絶縁膜および前記ゲート絶縁膜を覆って、導電膜および前記導電膜上の窒化シリコン膜を堆積する工程と;
(d)前記窒化シリコン膜、前記導電膜、前記電極間絶縁膜、および前記フローティングゲート電極膜をパターニングして不揮発性メモリの積層ゲート電極構造を形成する工程と;
(e)前記積層ゲート電極構造の側壁を酸化して、保護絶縁膜を形成する一方、前記他の領域の前記窒化シリコン膜に覆われた前記導電膜は酸化しない工程と;
(g)前記積層ゲート電極構造上および前記他の領域の前記導電膜上の前記窒化シリコン膜を除去する工程と;
(h)前記他の領域の前記導電層をパターニングし、ゲート電極構造を形成する工程と;
を含む半導体装置の製造方法。 - (f)前記工程(g)の前に、前記保護絶縁膜上に窒化シリコン膜の第1サイドウォールスペーサを形成する工程と、
(i)前記工程(h)の後に、前記積層ゲート電極構造、前記第1サイドウォールスペーサ、および前記ゲート電極構造を覆う酸化シリコン膜を形成し、前記酸化シリコン膜をエッチバックすることにより、前記第1サイドウォールスペーサ上に第2サイドウォールスペーサを形成し、前記ゲート電極構造の側壁上に第3サイドウォールスペーサを形成する工程と、
をさらに含む請求項1に記載の半導体装置の製造方法。 - 前記第2サイドウォールスペーサは前記半導体基板と接し、前記第1サイドウォールスペーサは前記半導体基板と離間して形成される請求項2に記載の半導体装置の製造方法。
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