WO2016084158A1 - 炭化珪素半導体装置及びその製造方法 - Google Patents
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Definitions
- the present invention relates to a silicon carbide semiconductor device and a method for manufacturing the same.
- FIG. 17 is a cross-sectional view of a main part of a conventional silicon carbide semiconductor device 900.
- conventional silicon carbide semiconductor device 900 includes an n + type low resistance silicon carbide substrate 910, an n ⁇ type epitaxial layer 912 formed on n + type low resistance silicon carbide substrate 910, a p-type body region 916 formed on the surface of n ⁇ -type epitaxial layer 912, a channel region 918, an n ++ -type source region 920, and a p ++ -type body contact region 922 formed on the surface of p-type body region 916, A gate electrode 926 formed on at least the channel region 918 with a gate insulating film 924 interposed therebetween.
- reference numeral 928 denotes an interlayer insulating film
- reference numeral 930 denotes a source electrode
- reference numeral 932 denotes a drain electrode.
- a method (third method) is considered in which after forming the p-type body region, the channel region is formed by combining the n ++ source region with the p-type body region.
- the third method since the channel region is formed by two mask processes, there is a problem that it is difficult to accurately define the channel length due to a mask alignment error.
- the channel resistance and thus the on-resistance as a device increase, and the gate capacitance also increases.
- An object of the present invention is to provide a silicon carbide semiconductor device and a method for manufacturing the same, which can be accurately defined by a simple process.
- a silicon carbide semiconductor device is formed on a surface of a first conductivity type epitaxial layer and the first conductivity type epitaxial layer, and has an impurity concentration higher than that of the first conductivity type epitaxial layer.
- a first conductivity type first semiconductor region having a high height, a second conductivity type body region formed deeper than the first conductivity type first semiconductor region, and a surface side of the first conductivity type epitaxial layer.
- a second conductivity type channel region formed so as to penetrate the first conductivity type first semiconductor region and reach the second conductivity type body region; and the second conductivity type channel region from the surface side of the first conductivity type epitaxial layer.
- a first conductive type second semiconductor region formed toward the conductive type body region and having an impurity concentration higher than that of the first conductive type first semiconductor region; and the first conductive type epitaxial layer from the surface side of the first conductive type Two lead A second conductivity type body contact region having an impurity concentration higher than that of the second conductivity type body region, and at least formed on the second conductivity type channel region via a gate insulating film. And a gate electrode.
- the second conductivity type channel region and the first conductivity type second semiconductor region are the second conductivity type channel region and the first conductivity type second semiconductor. It is preferable that the first conductive type first semiconductor region is formed in a plane position between the regions.
- the end portion of the gate electrode remains between the second conductivity type channel region and the first conductivity type second semiconductor region in plan view. It is preferable to be located on the first semiconductor region of the first conductivity type.
- the end portion of the gate electrode is positioned on the second semiconductor region of the first conductivity type when seen in a plan view.
- the first conductivity type first semiconductor region remaining between the first conductivity type second semiconductor region and the second conductivity type channel region;
- the end of the gate electrode is positioned on the third semiconductor region of the first conductivity type in plan view.
- a silicon carbide semiconductor device includes a first conductivity type epitaxial layer and a second conductivity type formed at a predetermined depth position on the surface side of the first conductivity type epitaxial layer.
- a first conductivity type second semiconductor region formed toward the two conductivity type body region and having an impurity concentration higher than that of the first conductivity type epitaxial layer; and the second conductivity type from the surface side of the first conductivity type epitaxial layer.
- a second conductivity type body contact region formed so as to reach the type body region and having an impurity concentration higher than that of the second conductivity type body region, and at least the second conductivity type channel region Characterized in that it comprises a gate electrode formed through a gate insulating film.
- the second conductivity type channel region and the first conductivity type second semiconductor region are the second conductivity type channel region and the first conductivity type second semiconductor. It is preferable that the first conductivity type epitaxial layer is formed in a planar position between the region and the region.
- the end portion of the gate electrode remains between the second conductivity type channel region and the first conductivity type second semiconductor region in plan view. It is preferable to be positioned on the first conductivity type epitaxial layer.
- the end portion of the gate electrode is located on the second semiconductor region of the first conductivity type in a plan view.
- the first conductivity type epitaxial layer remaining between the first conductivity type second semiconductor region and the second conductivity type channel region, and the first conductivity type A third semiconductor region of the first conductivity type is formed between the second semiconductor region of the mold and the impurity concentration is higher than that of the first conductivity type epitaxial layer and lower than the second semiconductor region of the first conductivity type;
- the end portion of the gate electrode is preferably located on the third semiconductor region of the first conductivity type when seen in a plan view.
- a method for manufacturing a silicon carbide semiconductor device according to the first aspect of the present invention is a method for manufacturing a silicon carbide semiconductor device for manufacturing the silicon carbide semiconductor device according to the first aspect of the present invention.
- a silicon carbide semiconductor substrate preparing step for preparing a silicon carbide semiconductor substrate provided with the first conductivity type epitaxial layer, and a depth position indicating the maximum concentration of the second conductivity type impurity is the bottom surface of the second conductivity type channel region.
- the second conductivity type channel region and the second conductivity type channel region and the second conductivity type second semiconductor are formed in a planar position where the first conductivity type first semiconductor region remains between the regions.
- an end portion of the gate electrode is seen in plan view with the second conductivity type channel region.
- the gate electrode is formed so as to be located on the first semiconductor region of the first conductivity type remaining between the second semiconductor region of the first conductivity type.
- an end portion of the gate electrode is a second of the first conductivity type as viewed in a plan view.
- the gate electrode is preferably formed so as to be located on the semiconductor region.
- the first conductivity type second semiconductor region and the second conductivity type channel are formed in the second conductivity type channel region forming step.
- the impurity concentration is higher than the first semiconductor region of the first conductivity type between the first semiconductor region of the first conductivity type remaining between the region and the second semiconductor region of the first conductivity type.
- Forming a third semiconductor region of the first conductivity type lower than the second semiconductor region of the first conductivity type, and in the gate electrode forming step, an end portion of the gate electrode is It is preferable to form the gate electrode so as to be located on the conductive third semiconductor region.
- a method for manufacturing a silicon carbide semiconductor device according to the second aspect of the present invention is a method for manufacturing a silicon carbide semiconductor device for manufacturing the silicon carbide semiconductor device according to the second aspect of the present invention.
- the second conductivity type channel region and the first conductivity type second semiconductor region in the step of forming the second conductivity type channel region and the like, are formed at a planar position where the first conductivity type epitaxial layer remains between the first conductivity type and the first conductivity type.
- the gate electrode forming step an end portion of the gate electrode is seen in a plan view and the second conductivity type channel region.
- the gate electrode is formed so as to be positioned on the first conductive type epitaxial layer remaining between the first conductive type second semiconductor region.
- an end portion of the gate electrode is a second of the first conductivity type as viewed in a plan view.
- the gate electrode is preferably formed so as to be located on the semiconductor region.
- the first conductivity type second semiconductor region and the second conductivity type channel are formed in the second conductivity type channel region forming step.
- the first conductivity type epitaxial layer is higher than the first conductivity type epitaxial layer between the first conductivity type epitaxial layer remaining between the region and the first conductivity type second semiconductor region.
- the gate electrode is preferably formed so as to be located on the region.
- the channel region can be formed by a single mask process.
- the problem of being difficult to define well is eliminated.
- the predetermined channel length can be defined without using the double diffusion method or the sidewall as in the first method and the second method described above. Therefore, it is possible to accurately define a channel length sufficiently long so as not to cause a short channel effect by a practical process.
- FIG. 1 is a main part cross-sectional view of a silicon carbide semiconductor device 100 according to a first embodiment. It is a figure shown in order to demonstrate the manufacturing process of the silicon carbide semiconductor device 100 which concerns on Embodiment 1.
- FIG. It is a figure shown in order to demonstrate the manufacturing process of the silicon carbide semiconductor device 100 which concerns on Embodiment 1.
- FIG. It is a figure shown in order to demonstrate the manufacturing process of the silicon carbide semiconductor device 100 which concerns on Embodiment 1.
- FIG. It is a figure shown in order to demonstrate the manufacturing process of the silicon carbide semiconductor device 100 which concerns on Embodiment 1.
- FIG. FIG. 6 is a main-portion cross-sectional view showing the manufacturing process of silicon carbide semiconductor device 100 according to the first embodiment.
- FIG. 6 is a main-portion cross-sectional view showing the manufacturing process of silicon carbide semiconductor device 100 according to the first embodiment.
- FIG. 6 is a main-portion cross-sectional view showing the manufacturing process of silicon carbide semiconductor device 100 according to the first embodiment.
- FIG. 6 is a main-portion cross-sectional view showing the manufacturing process of silicon carbide semiconductor device 100 according to the first embodiment.
- FIG. 4 is a main part cross-sectional view of a silicon carbide semiconductor device 102 according to a second embodiment.
- FIG. 4 is a main part cross-sectional view of a silicon carbide semiconductor device 104 according to a third embodiment.
- FIG. 10 is a main-portion cross-sectional view showing the manufacturing process of the silicon carbide semiconductor device according to the fourth embodiment.
- FIG. 10 is a main-portion cross-sectional view of a silicon carbide semiconductor device 108 according to a fifth embodiment.
- FIG. 10 is a diagram for illustrating a manufacturing process for silicon carbide semiconductor device 108 according to the fifth embodiment.
- FIG. 10 is a diagram for illustrating a manufacturing process for silicon carbide semiconductor device 108 according to the fifth embodiment.
- FIG. 10 is a main part cross-sectional view of a silicon carbide semiconductor device 200 according to a sixth embodiment. It is a principal part sectional view of conventional silicon carbide semiconductor device 900.
- Silicon carbide semiconductor device 100 according to Embodiment 1 is a silicon carbide semiconductor device according to the first aspect of the present invention. Silicon carbide semiconductor device 100 according to the first embodiment is a power MOSFET. FIG. 1 is a cross-sectional view of main parts of a silicon carbide semiconductor device 100 according to the first embodiment.
- the impurity concentration of the conductivity type increases in the order of n ⁇ , n, n + , n ++ in the n type, and in the order of p ⁇ , p, p ++ in the p type.
- the n + -type region is higher than the n ⁇ -type region and the n-type region, and lower than the n + -type region.
- it has an impurity concentration, it does not necessarily have the same specific impurity concentration.
- the n + -type low-resistance silicon carbide substrate 110 is formed on the first main surface side of the surface of the n + -type low-resistance silicon carbide substrate 110 N ⁇ type epitaxial layer 112, n type semiconductor region 114 formed on the surface of n ⁇ type epitaxial layer 112, p type body region 116 formed deeper than n type semiconductor region 114, and n ⁇ P ⁇ type channel region 118 formed so as to pass through n type semiconductor region 114 and reach p type body region 116 from the surface side of p type epitaxial layer 112, and p type body region from the surface side of n ⁇ type epitaxial layer N ++ type source region 120 formed toward the surface and p ++ type body region formed to reach p type body region 116 from the surface side of the n ⁇ type epitaxial layer A tact region 122 and a gate electrode 126 formed on at least the p ⁇ -
- the n ⁇ type epitaxial layer 112 corresponds to the first conductivity type epitaxial layer of the present invention
- the n type semiconductor region 114 corresponds to the first conductivity type first semiconductor region of the present invention
- the p type body region 116 corresponds to the second conductivity type body region of the present invention
- the p ⁇ type channel region 118 corresponds to the second conductivity type channel region of the present invention
- the n ++ type source region corresponds to the second conductivity type body region of the present invention.
- the p ++ body contact region 122 corresponds to the semiconductor region
- the second conductivity type body contact region corresponds to the semiconductor region.
- the n-type semiconductor region 114, the p ⁇ -type channel region 118, the n ++ -type source region 120, and the p ++- type body contact region 122 are all drawn to the same depth. There may be different depths.
- the p ⁇ type channel region 118 and the n ++ type source region 120 are arranged between the p ⁇ type channel region 118 and the n ++ type source region 120. Is formed in a planar position where the residual portion remains. Then, the end portion of the gate electrode 126 is located on the n-type semiconductor region 114 remaining between the p ⁇ -type channel region 118 and the n ++ -type source region 120 in plan view.
- reference numeral 128 denotes an interlayer insulating film
- reference numeral 130 denotes a source electrode
- reference numeral 132 denotes a drain electrode.
- the main surface of the n + type low-resistance silicon carbide substrate 110 and the n ⁇ type epitaxial layer 112 on the side where the n ⁇ type epitaxial layer 112 is formed is referred to as a first main surface.
- the main surface opposite to the first main surface is referred to as the second main surface.
- the n + type low resistance silicon carbide substrate 110 is, for example, a low resistance silicon carbide substrate that is an n + type semiconductor doped with about 1 to 10 ⁇ 10 18 cm ⁇ 3 of nitrogen as an impurity.
- silicon carbide (SiC) has different types of crystal structures such as 2H, 3C, 4H, 6H, 8H, 10H, and 15R depending on the arrangement of C atoms and Si atoms. Even silicon carbide can be used as the n + type low resistance silicon carbide substrate 110.
- the thickness of the n ⁇ type epitaxial layer 112 is, for example, about 5 to 15 ⁇ m.
- the impurity concentration of the n ⁇ type epitaxial layer 112 is, for example, about 0.5 to 1.5 ⁇ 10 16 cm ⁇ 3 .
- the depth of the n-type semiconductor region 114 is, for example, about 0.4 to 0.8 ⁇ m.
- the impurity concentration of the n-type semiconductor region 114 is, for example, about 2 to 3 ⁇ 10 16 cm ⁇ 3 .
- the n-type semiconductor region 114 is formed by implanting n-type impurity ions (for example, N ions) from the surface on the first main surface side of the n ⁇ -type epitaxial layer 112.
- the depth of the shallowest portion of the p-type body region 116 is, for example, about 0.05 to 0.5 ⁇ m, and the depth of the deepest portion of the p-type body region 116 is, for example, about 1.0 to 2.0 ⁇ m. .
- the depth position with the highest impurity concentration is, for example, a depth position of 0.6 to 0.9 ⁇ m, and the impurity concentration of this portion is, for example, 2 ⁇ 10 17 to 1 ⁇ 10 19 cm. -3 or so.
- the p-type body region 116 is formed by implanting p-type impurity ions (for example, Al ions) from the surface of the n ⁇ -type epitaxial layer 112 on the first main surface side.
- the depth of the p ⁇ -type channel region 118 is, for example, about 0.2 to 0.5 ⁇ m (excluding the depth that does not reach the p-type body region 116).
- the impurity concentration of the p ⁇ type channel region 118 is, for example, about 0.5 to 5 ⁇ 10 17 cm ⁇ 3 .
- the p ⁇ type channel region 118 is formed by implanting p type impurity ions (for example, Al ions) from the surface of the n ⁇ type epitaxial layer 112 on the first main surface side.
- the depth of the n ++ type source region 120 is, for example, about 0.2 to 0.6 ⁇ m.
- the impurity concentration of the n ++ type source region 120 is, for example, about 1 to 50 ⁇ 10 19 cm ⁇ 3 .
- the n ++ type source region 120 is formed by implanting n type impurity ions (for example, phosphorus ions) from the surface of the n ⁇ type epitaxial layer 112 on the first main surface side.
- the depth of the p ++ type body contact region 122 is, for example, about 0.2 to 0.6 ⁇ m (excluding the depth that does not reach the p type body region 116).
- the impurity concentration of the p ++ type body contact region 122 is, for example, about 1 to 50 ⁇ 10 19 cm ⁇ 3 .
- the p ++ type body contact region 122 is formed by implanting p type impurity ions (for example, Al ions) from the surface of the n ⁇ type epitaxial layer 112 on the first main surface side.
- the length (channel length) of p ⁇ type channel region 118 along the horizontal direction of the paper surface is, for example, about 0.5 to 1.0 ⁇ m.
- the interval between the p ⁇ type channel region 118 and the n ++ type source region 120 is, for example, about 0.1 to 0.3 ⁇ m.
- Silicon carbide semiconductor device manufacturing method can be manufactured by the following manufacturing method (silicon carbide semiconductor device manufacturing method according to Embodiment 1).
- 2 to 5 are views for explaining the manufacturing process of silicon carbide semiconductor device 100 according to the first embodiment.
- 6 to 9 are main-portion cross-sectional views showing the manufacturing process of silicon carbide semiconductor device 100 according to the first embodiment. 2-5
- FIGS. 2 (a), 3 (a), 4 (a), and 5 (a) are main parts showing the manufacturing steps of the silicon carbide semiconductor device 100 according to the first embodiment.
- 2 (b), FIG. 3 (b), FIG. 4 (b) and FIG. 5 (b) are cross-sectional views, respectively, and FIG. 2 (a), FIG. 3 (a), FIG. 4 (a) and FIG.
- FIG. 5A is a diagram showing an impurity concentration profile along AA ′ in FIG.
- the manufacturing method of the silicon carbide semiconductor device which concerns on Embodiment 1 is demonstrated along a process.
- the horizontal axis direction indicates the depth with respect to the first main surface
- the symbol d 0 indicates the depth in the first main surface
- the symbol d 1 indicates the n-type semiconductor region.
- 114 indicates the depth of the bottom portion
- symbol d 2 indicates the depth of the bottom portion of the p-type body region 116
- symbol d 3 indicates the interface between the n ⁇ type epitaxial layer 112 and the n + type low resistance silicon carbide substrate 110.
- the symbol d 4 indicates the depth in the second main surface.
- Silicon carbide semiconductor substrate preparation step First, the n + -type low-resistance silicon carbide substrate 110, n + -type low-resistance are formed on the surface of the first main surface side of the silicon carbide substrate 110 was n - hydrocarbons and a type epitaxial layer 112 A silicon semiconductor substrate is prepared (see FIG. 2).
- the depth position indicating the maximum concentration of the p-type impurity is deeper than the depth position serving as the bottom surface of the p ⁇ -type channel region 118 (specifically, for example, a depth of 0.6 to 0.9 ⁇ m).
- a p-type body region 116 is formed on the surface of the n ⁇ -type epitaxial layer 112 (see FIG. 3B).
- an n-type semiconductor region 114 is formed on the surface of the n ⁇ -type epitaxial layer 112 by implanting n-type impurity ions (see FIG. 4A). .) At this time, ion implantation is performed in the n-type semiconductor region 114 under the condition that the concentration of the n-type impurity is higher than the concentration of the p-type impurity (see FIG. 4B). N-type semiconductor region 114 is formed over the entire active region in silicon carbide semiconductor device 100.
- p - type channel region such formation step
- p - p -type channel region 118 - -type channel region formation step (. See FIG. 5)
- p ++ type body contact region 122 p ++ -type body contact region forming step of forming a (see FIG. 6.)
- n ++ type semiconductor region forming step of forming a n ++ type source region 120 (see FIG. 7.) are sequentially carried out.
- Step of forming p ⁇ -type channel region First, a predetermined mask M2 is formed on the surface of the n ⁇ -type epitaxial layer 112, and then p-type impurity ions (for example, Al ions) are implanted through the mask M2. Then, a p ⁇ type channel region 118 is formed in the n type semiconductor region 114 (see FIG. 5A). At this time, the p ⁇ type channel region 118 is formed in the n type semiconductor region 114 so as to penetrate the n type semiconductor region 114 and reach the p type body region 116 (see FIG. 5B).
- p-type impurity ions for example, Al ions
- p ++ Type Body Contact Region Formation Step After removing the mask M2, a predetermined mask M3 is formed on the surface of the n ⁇ type epitaxial layer 112, and then p-type impurity ions (for example, Al ions are implanted to form a p ++ type body contact region 122 in the n-type semiconductor region 114 (see FIG. 6). At this time, the p ++ type body contact region 122 is formed in the n type semiconductor region 114 so as to penetrate the n type semiconductor region 114 and reach the p type body region 116.
- p-type impurity ions For example, Al ions are implanted to form a p ++ type body contact region 122 in the n-type semiconductor region 114 (see FIG. 6).
- the p ++ type body contact region 122 is formed in the n type semiconductor region 114 so as to penetrate the n type semiconductor region 114 and reach the p type body region 116.
- n ++ Type Semiconductor Region Formation Step After removing the mask M3, a predetermined mask M4 is formed on the surface of the n ⁇ type epitaxial layer 112, and then n type impurity ions are implanted through the mask M4. Thus, an n ++ type source region 120 is formed in the n type semiconductor region 114 (see FIG. 7). At this time, the n ++ type source region 120 is formed in the n type semiconductor region 114 so as to penetrate the n type semiconductor region 114 and reach the p type body region 116. The n ++ type source region 120 may be formed so as not to reach the p type body region 116.
- a gate electrode 126 is formed on at least the p ⁇ -type channel region 118 via the gate insulating film 124 (see FIG. 8).
- an interlayer insulating film 128 is formed so as to cover the gate electrode 126 and to expose at least part of each of the n ++ type source region 120 and the p ++ type body contact region 122.
- the source electrode 130 is formed to cover the n ⁇ type epitaxial layer 112 and the interlayer insulating film 128 and to make ohmic contact with the n ++ type source region 120 and the p ++ type body contact region 122.
- a drain electrode 132 that is in ohmic contact with the front surface (back surface) of the n + type low resistance silicon carbide semiconductor substrate 110 is formed (see FIG. 1).
- silicon carbide semiconductor device 100 according to the first embodiment can be manufactured.
- the p-type body region forming step, the n-type semiconductor region forming step, the p ⁇ -type channel region forming step and the like are not necessarily performed in the order described above, but there is a possibility that the implanted ions may interfere with each other. In this case, the above-described order is easy to design.
- the p ⁇ type channel region forming step, the p ++ type body contact region forming step, and the n ++ type semiconductor region forming step included in the p ⁇ type channel region forming step are not necessarily performed in the order described above.
- the channel region is formed once, unlike the above-described conventional third method. Since it can be formed by a mask process, the problem that it is difficult to accurately define the channel length due to a mask alignment error is eliminated. Moreover, according to the silicon carbide semiconductor device 100 and the manufacturing method thereof according to the first embodiment, a predetermined channel length can be obtained without using the double diffusion method or the sidewall as in the first method and the second method described above. Therefore, a sufficiently long channel length that does not cause a short channel effect can be defined with a practical process and with high accuracy.
- p ⁇ type channel region 118 and n ++ type source region 120 are formed of p ⁇ type channel region 118 and n ++ type source region 120. Since the n-type semiconductor region 114 is formed in a planar position so that the p - type channel region is formed, the portion into which the p-type impurity ions are implanted in the p ⁇ -type channel region forming step surely becomes the p ⁇ -type channel region 118.
- the region can be formed by a single mask process.
- the end portion of gate electrode 126 is between p ⁇ type channel region 118 and n ++ type source region 120 when viewed in plan. Therefore, even if a slight displacement occurs at the end of the gate electrode 126 when the gate electrode 126 is formed, the gate electrode surely covers the channel region. It becomes like this. For this reason, the channel length is always maintained at a constant value, and the desired channel length can be accurately defined.
- the silicon carbide semiconductor device 100 and the manufacturing method thereof according to the first embodiment since the n-type impurity is introduced into the JFET region immediately below the gate electrode 126 and the resistance is reduced, the on-resistance can be reduced. There is also an effect.
- n ++ type source region 120 and “n type semiconductor region 114 remaining between n ++ type source region 120 and p ⁇ type channel region 118” are used. Constitute the source region of the power MOSFET.
- Silicon carbide semiconductor device 102 according to the second embodiment is a silicon carbide semiconductor device according to the first aspect of the present invention. Silicon carbide semiconductor device 102 according to the second embodiment is a power MOSFET. FIG. 10 is a cross-sectional view of a main part of silicon carbide semiconductor device 102 according to the second embodiment.
- Silicon carbide semiconductor device 102 according to the second embodiment has basically the same configuration as silicon carbide semiconductor device 100 according to the first embodiment, but the planar position of the end portion of the gate electrode is silicon carbide according to the first embodiment. This is different from the case of the semiconductor device 100. In other words, in silicon carbide semiconductor device 102 according to the second embodiment, the end portion of gate electrode 126 is located on n ++ type source region 120 when viewed in plan.
- the silicon carbide semiconductor device 102 according to the second embodiment differs from the silicon carbide semiconductor device 100 according to the first embodiment in the planar position of the end portion of the gate electrode, but the silicon carbide semiconductor device according to the first embodiment. Since the p ⁇ -type channel region 118 is configured in the same manner as in the case of 100, it is possible to define a sufficiently long channel length with a practical process and with high accuracy so as not to cause a short channel effect. It becomes.
- the end portion of gate electrode 126 is located on n ++ type source region 120 when viewed in plan, and therefore silicon carbide semiconductor device according to the first embodiment.
- the gate electrode surely covers the channel region. For this reason, the channel length is always maintained at a constant value, and the desired channel length can be accurately defined.
- the end portion of gate electrode 126 is located on n ++ type source region 120 when viewed in plan, and therefore silicon carbide semiconductor device according to the first embodiment. Since the channel can be surely formed over the entire surface of the p ⁇ -type channel region 118 than in the case of 100, and the surface of the n region is in an accumulated state and the resistance is reduced, the silicon carbide semiconductor device 100 according to the first embodiment The on-resistance is smaller than in the case of.
- Silicon carbide semiconductor device 102 according to the second embodiment has the same configuration as that of silicon carbide semiconductor device 100 according to the first embodiment except for the planar position of the end portion of the gate electrode. It has the effect applicable among the effects which silicon carbide semiconductor device 100 has.
- Silicon carbide semiconductor device 104 according to Embodiment 3 is a silicon carbide semiconductor device according to the first aspect of the present invention.
- Silicon carbide semiconductor device 104 according to the third embodiment is a power MOSFET.
- FIG. 11 is a cross-sectional view of a main part of silicon carbide semiconductor device 104 according to the third embodiment.
- Silicon carbide semiconductor device 104 according to the third embodiment has basically the same configuration as silicon carbide semiconductor device 100 according to the first embodiment, but the planar position of the end portion of the gate electrode is silicon carbide according to the first embodiment. This is different from the case of the semiconductor device 100. That is, in the silicon carbide semiconductor device 104 according to the third embodiment, the end portion of the gate electrode 126, in plan view, is formed between the n ++ type source region 120 and the n-type semiconductor regions 114 n + Located on the type semiconductor region 134. In the third embodiment, the n + type semiconductor region 134 corresponds to the first conductivity type third semiconductor region of the present invention.
- the silicon carbide semiconductor device 104 according to the third embodiment differs from the silicon carbide semiconductor device 100 according to the first embodiment in the planar position of the end portion of the gate electrode, but the silicon carbide semiconductor device according to the first embodiment. Since the p ⁇ -type channel region 118 is configured in the same manner as in the case of 100, it is possible to define a sufficiently long channel length with a practical process and with high accuracy so as not to cause a short channel effect. It becomes.
- the end portion of the gate electrode 126, n ++ type source region 120 and the n-type semiconductor region formed n + -type semiconductor region 134 above between 114 Therefore, as in the case of the silicon carbide semiconductor device 100 according to the first embodiment, even if the end of the gate electrode 126 is misaligned when the gate electrode 126 is formed, the gate electrode is surely The channel region is covered. For this reason, the channel length is always maintained at a constant value, and the desired channel length can be accurately defined.
- the end portion of the gate electrode 126, n ++ type source region 120 and the n-type semiconductor region formed n + -type semiconductor region 134 above between 114 Therefore, the number of crystal defects caused by ion implantation contained in the silicon carbide semiconductor facing the gate electrode 126 is smaller than in the case of the silicon carbide semiconductor device 102 according to the second embodiment. A small device can be obtained.
- Silicon carbide semiconductor device 104 according to the third embodiment has the same configuration as that of silicon carbide semiconductor device 100 according to the first embodiment except for the planar position of the end portion of the gate electrode. It has the effect applicable among the effects which silicon carbide semiconductor device 100 has.
- n ++ type source region 120 between the “n ++ type source region 120”, the “n + type semiconductor region 134”, the “n + type semiconductor region 134, and the p ⁇ type channel region 118”.
- the remaining n-type semiconductor region 114 constitutes the source region of the power MOSFET.
- a silicon carbide semiconductor device (not shown) according to Embodiment 4 is a silicon carbide semiconductor device according to the first aspect of the present invention.
- the silicon carbide semiconductor device according to the fourth embodiment is a power MOSFET.
- the silicon carbide semiconductor device according to the fourth embodiment has basically the same configuration as that of silicon carbide semiconductor device 100 according to the first embodiment.
- FIG. 12 is a cross-sectional view of main parts showing a manufacturing process (n-type semiconductor region forming process) of the silicon carbide semiconductor device according to the fourth embodiment.
- the silicon carbide semiconductor device according to the fourth embodiment has basically the same configuration as that of the silicon carbide semiconductor device 100 according to the first embodiment, but as shown in FIG. 12, the silicon carbide semiconductor device according to the fourth embodiment.
- the manufacturing process n-type semiconductor region forming step
- the manufactured silicon carbide semiconductor device has the p ++- type body contact region 122. Is different from silicon carbide semiconductor device 100 according to the first embodiment in that the n-type impurity ions are not ion-implanted in the portion corresponding to.
- the silicon carbide semiconductor device according to the fourth embodiment is different from the silicon carbide semiconductor device 100 according to the first embodiment in that n-type impurity ions are not ion-implanted into a portion corresponding to the p ++ type body contact region 122.
- n-type impurity ions are not ion-implanted into a portion corresponding to the p ++ type body contact region 122.
- a channel length sufficiently long to cause no short channel effect is practical. It is possible to realize with a simple process and with high accuracy.
- n-type impurity ions are not ion-implanted into the portion corresponding to p ++ type body contact region 122, source electrode 130 and p ++ type body contact region are provided. The effect that the contact resistance with can be further reduced is also obtained.
- the silicon carbide semiconductor device according to the fourth embodiment is different from the silicon carbide semiconductor device 100 according to the first embodiment except that n-type impurity ions are not implanted into a portion corresponding to the p ++ type body contact region 122. Has the same configuration, and thus has a corresponding effect among the effects of silicon carbide semiconductor device 100 according to the first embodiment.
- Silicon carbide semiconductor device 108 according to Embodiment 5 is a silicon carbide semiconductor device according to the second aspect of the present invention.
- Silicon carbide semiconductor device 108 according to the fifth embodiment is a power MOSFET.
- Silicon carbide semiconductor device 108 according to the fifth embodiment has basically the same configuration as silicon carbide semiconductor device 100 according to the first embodiment.
- FIG. 13 is a cross-sectional view of a main part of silicon carbide semiconductor device 108 according to the fifth embodiment.
- 14 and 15 are views for explaining the manufacturing process of the silicon carbide semiconductor device 108 according to the fifth embodiment.
- FIG. 14A and FIG. 15A are cross-sectional views of relevant parts showing manufacturing steps of the silicon carbide semiconductor device 108 according to the fifth embodiment, respectively, and
- FIG. 16 is a diagram showing an impurity concentration profile along AA ′ in FIGS. 14 (a) and 15 (a).
- silicon carbide semiconductor device 108 according to the fifth embodiment has basically the same configuration as silicon carbide semiconductor device 100 according to the first embodiment. However, as shown in FIG. It differs from silicon carbide semiconductor device 100 according to the first embodiment in that it does not have a region. That is, in the silicon carbide semiconductor device 108 according to the fifth embodiment, the “region remaining between the n ++ type source region 120 and the p ⁇ type channel region 118” is not “n type semiconductor region” but “n ⁇ Type epitaxial layer 112 ".
- Silicon carbide semiconductor device 108 includes n + type low resistance silicon carbide substrate 110 and n ⁇ type epitaxial layer 112 formed on the surface on the first main surface side of n + type low resistance silicon carbide substrate 110.
- a p-type body region 116 formed at a predetermined depth position on the surface side of n ⁇ -type epitaxial layer 112, and a p-type body region 116 formed from the surface side of n ⁇ -type epitaxial layer 16.
- p ⁇ type channel region 118, n ++ type source region 120 formed from the surface side of n ⁇ type epitaxial layer 112 toward p type body region 116, and p type body from the surface side of n ⁇ type epitaxial layer 112.
- a p ++ type body contact region 122 formed so as to reach the region 116, at least p - gate on type channel region 118 insulating film 124 And a gate electrode 126 formed over.
- Silicon carbide semiconductor device 108 forms p type body region 116 in a predetermined depth region on the surface of n ⁇ type epitaxial layer 112 in the p type body region forming step (see FIG. 14). , Except that a p ⁇ type channel region 118 (see FIG. 15), an n ++ type source region 120 and a p ++ type body contact region 122 are formed on the surface of the n ⁇ type epitaxial layer 112. It can manufacture by implementing the process similar to the manufacturing method of a silicon carbide semiconductor device.
- silicon carbide semiconductor device 108 according to the first embodiment is different from silicon carbide semiconductor device 100 according to the first embodiment in that it does not have an n-type semiconductor region, but silicon carbide semiconductor device 100 according to the first embodiment. Since the p ⁇ -type channel region 118 is configured in the same manner as in the above case, it is possible to define a sufficiently long channel length with a practical process and with high accuracy so as not to cause a short channel effect. Become.
- the silicon carbide semiconductor device according to the fifth embodiment has the same configuration as that of the silicon carbide semiconductor device 100 according to the first embodiment except that the silicon carbide semiconductor device according to the fifth embodiment does not have an n-type semiconductor region, the carbonization according to the first embodiment. This has a corresponding effect among the effects of silicon semiconductor device 100.
- Silicon carbide semiconductor device 200 according to Embodiment 6 is a silicon carbide semiconductor device according to the first aspect of the present invention. Silicon carbide semiconductor device 200 according to the sixth embodiment is an IGBT. FIG. 16 is a cross-sectional view of main parts of a silicon carbide semiconductor device 200 according to the sixth embodiment. In FIG.
- reference numeral 210 denotes a p + type low resistance silicon carbide substrate
- reference numeral 212 denotes an n ⁇ type epitaxial layer
- reference numeral 214 denotes an n type semiconductor region
- reference numeral 216 denotes a p type body region
- 218 indicates a p ⁇ type channel region
- 220 indicates an n ++ type emitter region
- 222 indicates a p ++ type body contact region
- 224 indicates a gate insulating layer
- 226 indicates a gate electrode
- Reference numeral 228 indicates an interlayer insulating layer
- reference numeral 230 indicates an emitter electrode
- reference numeral 232 indicates a collector electrode.
- the n ++ type emitter region 220 corresponds to the first conductivity type second semiconductor region of the present invention.
- Silicon carbide semiconductor device 200 according to the sixth embodiment has basically the same configuration as that of silicon carbide semiconductor device 100 according to the first embodiment, but p + is used as a low resistance silicon carbide substrate as shown in FIG.
- the present embodiment differs from silicon carbide semiconductor device 100 according to the first embodiment in that it includes a type low resistance silicon carbide substrate 210. That is, silicon carbide semiconductor device 200 according to Embodiment 6 is an IGBT.
- the silicon carbide semiconductor device includes the p + type low resistance silicon carbide substrate 210 as a low resistance silicon carbide substrate, and is different from the silicon carbide semiconductor device 100 according to the first embodiment in that it is an IGBT.
- a p ⁇ -type channel region 118 configured in the same manner as in the case of the silicon carbide semiconductor device 100 according to the first embodiment, a channel length long enough to prevent the short channel effect from being practically used. It is possible to define the process accurately.
- Silicon carbide semiconductor device 200 according to the sixth embodiment includes p + type low resistance silicon carbide substrate 210 as a low resistance silicon carbide substrate, and the silicon carbide semiconductor device according to the first embodiment except for being an IGBT. 100 has the same configuration as that of 100, and therefore has a corresponding effect among the effects of silicon carbide semiconductor device 100 according to the first embodiment.
- the present invention has been described with the first conductivity type being n-type and the second conductivity type being p-type, but the present invention is not limited to this.
- the first conductivity type may be p-type and the second conductivity type may be n-type.
- silicon carbide semiconductor device 110,910 ... n + -type low-resistance silicon carbide substrate, 112,212,912 ... n - -type epitaxial layer, 114,214,914 ... n-type Semiconductor region 116,216,916 ... p-type body region 118,218,318 ... p - type channel region 120,920 ... n ++ type source region 122,222,922 ... p ++ type body contact region 124 , 224, 924 ... gate insulating layer, 126, 226, 926 ... gate electrode, 128, 228, 928 ... interlayer insulating layer, 130, 930 ...
- source electrode 132, 920 ... drain electrode, 134 ... n + type semiconductor region, 210 ... p + -type low-resistance silicon carbide substrate, 220 ... n ++ type emitter region, 230 ... emitter electrode, 232 ... Collector electrode, M1, M2, M3, M4, M5 ... mask
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Abstract
【課題】1回のマスク工程でチャネル領域を形成可能、かつ、短チャネル効果を起こさない程度に十分に長いチャネル長を、実用的なプロセスで、かつ、精度良く画定可能な、炭化珪素半導体装置を提供する。 【解決手段】n-型エピタキシャル層112と、n-型エピタキシャル層112の表面に形成されたn型半導体領域114と、n型半導体領域114よりも深い位置に形成されたp型ボディ領域116と、エピタキシャル層112の表面側からp型ボディ領域116に達するように形成されたp-型チャネル領域118と、n-型エピタキシャル層112の表面側からp型ボディ領域116に向けて形成されたn++型ソース領域120と、n-型エピタキシャル層112の表面側からp型ボディ領域116に達するように形成されたp++型ボディコンタクト領域122とを備える炭化珪素半導体装置100。
Description
本発明は、炭化珪素半導体装置及びその製造方法に関する。
図17は、従来の炭化珪素半導体装置900の要部断面図である。
従来の炭化珪素半導体装置900は、図17に示すように、n+型低抵抗炭化珪素基板910と、n+型低抵抗炭化珪素基板910上に形成されたn-型エピタキシャル層912と、当該n-型エピタキシャル層912の表面に形成されたp型ボディ領域916と、p型ボディ領域916の表面に形成された、チャネル領域918、n++型ソース領域920及びp++型ボディコンタクト領域922と、少なくともチャネル領域918上にゲート絶縁膜924を介して形成されたゲート電極926とを備える。なお、図17中、符号928は層間絶縁膜を示し、符号930はソース電極を示し、符号932はドレイン電極を示す。
従来の炭化珪素半導体装置900は、図17に示すように、n+型低抵抗炭化珪素基板910と、n+型低抵抗炭化珪素基板910上に形成されたn-型エピタキシャル層912と、当該n-型エピタキシャル層912の表面に形成されたp型ボディ領域916と、p型ボディ領域916の表面に形成された、チャネル領域918、n++型ソース領域920及びp++型ボディコンタクト領域922と、少なくともチャネル領域918上にゲート絶縁膜924を介して形成されたゲート電極926とを備える。なお、図17中、符号928は層間絶縁膜を示し、符号930はソース電極を示し、符号932はドレイン電極を示す。
シリコンを用いたパワーMOSFETにおいては、二重拡散法を利用して自己整合的にチャネル領域を形成する方法が広く用いられている。炭化珪素を用いたパワーMOSFETにおいても同様の方法(第一の方法)が開示されている(例えば、上記した特許文献1参照。)。しかしながら、当該第一の方法は、炭化珪素中における不純物の拡散係数が極めて小さいことから、短チャネル効果を起こさない程度に十分に長いチャネル長を有するチャネル領域を形成するために高温長時間の拡散時間を要するため、実用的ではない。
一方、サイドウォールを利用して自己整合的にチャネル領域を形成する方法(第二の方法)も提案されている(例えば、上記した特許文献2参照。)。しかしながら、当該第二の方法では、短チャネル効果を起こさない程度に十分に長いチャネル長を有するチャネル領域を形成するためには、サイドウォールを構成する膜(例えばSiO2膜)を厚く形成する必要があることから、サイドウォールの上面が顕著にラウンド化し、これによりチャネル長を精度良く形成するのが極めて困難であるという問題がある。
そこで、p型ボディ領域を形成した後に当該p型ボディ領域にn++ソース領域を合わせてチャネル領域を形成する方法(第3の方法)が考えられる。しかしながら、当該第3の方法では、2回のマスク工程によりチャネル領域が形成されることから、マスク合わせ誤差によりチャネル長を精度良く画定するのが困難であるという問題がある。
その結果、当該第3の方法においては、マスク合わせ誤差を考慮してチャネル長を長めに設定する必要が生じるため、チャネル抵抗ひいてはデバイスとしてのオン抵抗が大きくなり、また、ゲート容量も大きくなる。
そこで、本発明は、上記した問題を解決するためになされたもので、1回のマスク工程でチャネル領域を形成可能、かつ、短チャネル効果を起こさない程度に十分に長いチャネル長を、実用的なプロセスで、かつ、精度良く画定可能な、炭化珪素半導体装置及びその製造方法を提供することを目的とする。
[1]本発明の第一の態様に係る炭化珪素半導体装置は、第一導電型エピタキシャル層と、前記第一導電型エピタキシャル層の表面に形成され、前記第一導電型エピタキシャル層よりも不純物濃度が高い第一導電型の第一半導体領域と、前記第一導電型の第一半導体領域よりも深い位置に形成された第二導電型ボディ領域と、前記第一導電型エピタキシャル層の表面側から前記第一導電型の第一半導体領域を貫通して前記第二導電型ボディ領域に達するように形成された第二導電型チャネル領域と、前記第一導電型エピタキシャル層の表面側から前記第二導電型ボディ領域に向けて形成され、前記第一導電型の第一半導体領域よりも不純物濃度が高い第一導電型の第二半導体領域と、前記第一導電型エピタキシャル層の表面側から前記第二導電型ボディ領域に達するように形成され、前記第二導電型ボディ領域よりも不純物濃度が高い第二導電型ボディコンタクト領域と、少なくとも前記第二導電型チャネル領域上にゲート絶縁膜を介して形成されたゲート電極とを備えることを特徴とする。
[2]本発明の炭化珪素半導体装置においては、前記第二導電型チャネル領域及び前記第一導電型の第二半導体領域は、前記第二導電型チャネル領域と前記第一導電型の第二半導体領域との間に前記第一導電型の第一半導体領域が残存するような平面位置に形成されていることが好ましい。
[3]本発明の炭化珪素半導体装置においては、前記ゲート電極の端部は、平面的に見て、前記第二導電型チャネル領域と前記第一導電型の第二半導体領域との間に残存する前記第一導電型の第一半導体領域上に位置することが好ましい。
[4]本発明の炭化珪素半導体装置においては、前記ゲート電極の端部は、平面的に見て、前記第一導電型の第二半導体領域上に位置することが好ましい。
[5]本発明の炭化珪素半導体装置においては、前記第一導電型の第二半導体領域と前記第二導電型チャネル領域との間に残存する前記第一導電型の第一半導体領域と、前記第一導電型の第二半導体領域との間に、不純物濃度が前記第一導電型の第一半導体領域より高く前記第一導電型の第二半導体領域より低い第一導電型の第三半導体領域が形成されており、前記ゲート電極の端部は、平面的に見て、前記第一導電型の第三半導体領域上に位置することが好ましい。
[6]本発明の第二の態様に係る炭化珪素半導体装置は、第一導電型エピタキシャル層と、前記第一導電型エピタキシャル層の表面側における所定の深さ位置に形成された第二導電型ボディ領域と、前記第一導電型エピタキシャル層の表面側から前記第二導電型ボディ領域に達するように形成された第二導電型チャネル領域と、前記第一導電型エピタキシャル層の表面側から前記第二導電型ボディ領域に向けて形成され、前記第一導電型エピタキシャル層よりも不純物濃度が高い第一導電型の第二半導体領域と、前記第一導電型エピタキシャル層の表面側から前記第二導電型ボディ領域に達するように形成され、前記第二導電型ボディ領域よりも不純物濃度が高い第二導電型ボディコンタクト領域と、少なくとも前記第二導電型チャネル領域上にゲート絶縁膜を介して形成されたゲート電極とを備えることを特徴とする。
[7]本発明の炭化珪素半導体装置においては、前記第二導電型チャネル領域及び前記第一導電型の第二半導体領域は、前記第二導電型チャネル領域と前記第一導電型の第二半導体領域との間に前記第一導電型エピタキシャル層が残存するような平面位置に形成されていることが好ましい。
[8]本発明の炭化珪素半導体装置においては、前記ゲート電極の端部は、平面的に見て、前記第二導電型チャネル領域と前記第一導電型の第二半導体領域との間に残存する前記第一導電型エピタキシャル層上に位置することが好ましい。
[9]本発明の炭化珪素半導体装置においては、前記ゲート電極の端部は、平面的に見て、前記第一導電型の第二半導体領域上に位置することが好ましい。
[10]本発明の炭化珪素半導体装置においては、前記第一導電型の第二半導体領域と前記第二導電型チャネル領域との間に残存する前記第一導電型エピタキシャル層と、前記第一導電型の第二半導体領域との間に、不純物濃度が前記第一導電型エピタキシャル層より高く前記第一導電型の第二半導体領域より低い第一導電型の第三半導体領域が形成されており、前記ゲート電極の端部は、平面的に見て、前記第一導電型の第三半導体領域上に位置することが好ましい。
[11]本発明の第一の態様に係る炭化珪素半導体装置の製造方法は、上記した本発明の第一の態様に係る炭化珪素半導体装置を製造するための炭化珪素半導体装置の製造方法であって、前記第一導電型エピタキシャル層を備える炭化珪素半導体基板を準備する炭化珪素半導体基板準備工程と、第二導電型不純物の最大濃度を示す深さ位置が、前記第二導電型チャネル領域の底面となる深さ位置よりも深くなるように、前記第一導電型エピタキシャル層の表面に前記第二導電型ボディ領域を形成する第二導電型ボディ領域形成工程と、前記第二導電型ボディ領域の表面に前記第一導電型の第一半導体領域を形成する第一導電型の第一半導体領域形成工程と、前記第一導電型の第一半導体領域内に、前記第二導電型チャネル領域、前記第一導電型の第二半導体領域及び第二導電型ボディコンタクト領域を形成する第二導電型チャネル領域等形成工程と、前記少なくとも前記第二導電型チャネル領域上にゲート絶縁膜を介して前記ゲート電極を形成するゲート電極形成工程とを含むことを特徴とする。
なお、本発明の第一の態様に係る炭化珪素半導体装置の製造方法において、前記第二導電型チャネル領域等形成工程においては、前記第二導電型チャネル領域と前記第一導電型の第二半導体領域との間に前記第一導電型の第一半導体領域が残存するような平面位置に、前記第二導電型チャネル領域及び前記第一導電体層の第二半導体領域を形成することが好ましい。
また、本発明の第一の態様に係る炭化珪素半導体装置の製造方法において、前記ゲート電極形成工程においては、前記ゲート電極の端部が、平面的に見て、前記第二導電型チャネル領域と前記第一導電型の第二半導体領域との間に残存する前記第一導電型の第一半導体領域上に位置するように前記ゲート電極を形成することが好ましい。
また、本発明の第一の態様に係る炭化珪素半導体装置の製造方法において、前記ゲート電極形成工程においては、前記ゲート電極の端部が、平面的に見て、前記第一導電型の第二半導体領域上に位置するように前記ゲート電極を形成することが好ましい。
また、本発明の第一の態様に係る炭化珪素半導体装置の製造方法において、前記第二導電型チャネル領域等形成工程においては、前記第一導電型の第二半導体領域と前記第二導電型チャネル領域との間に残存する前記第一導電型の第一半導体領域と、前記第一導電型の第二半導体領域との間に、不純物濃度が前記第一導電型の第一半導体領域より高く前記第一導電型の第二半導体領域より低い第一導電型の第三半導体領域を形成するとともに、前記ゲート電極形成工程においては、前記ゲート電極の端部が、平面的に見て、前記第一導電型の第三半導体領域上に位置するように前記ゲート電極を形成することが好ましい。
[12]本発明の第二の態様に係る炭化珪素半導体装置の製造方法は、上記した本発明の第二の態様に係る炭化珪素半導体装置を製造するための炭化珪素半導体装置の製造方法であって、前記第一導電型エピタキシャル層を備える炭化珪素半導体基板を準備する炭化珪素半導体基板準備工程と、前記第一導電型エピタキシャル層の表面における、所定の深さ領域に前記第二導電型ボディ領域を形成する第二導電型ボディ領域形成工程と、前記第一導電型エピタキシャル層の表面に、前記第二導電型チャネル領域、前記第一導電型の第二半導体領域及び第二導電型ボディコンタクト領域を形成する第二導電型チャネル領域等形成工程と、前記少なくとも前記第二導電型チャネル領域上にゲート絶縁膜を介して前記ゲート電極を形成するゲート電極形成工程とを含むことを特徴とする。
なお、本発明の第二の態様に係る炭化珪素半導体装置の製造方法において、前記二導電型チャネル領域等形成工程においては、前記第二導電型チャネル領域と前記第一導電型の第二半導体領域との間に前記第一導電型エピタキシャル層が残存するような平面位置に、前記第二導電型チャネル領域及び前記第一導電体層の第二半導体領域を形成することが好ましい。
また、本発明の第二の態様に係る炭化珪素半導体装置の製造方法において、前記ゲート電極形成工程においては、前記ゲート電極の端部が、平面的に見て、前記第二導電型チャネル領域と前記第一導電型の第二半導体領域との間に残存する前記第一導電型エピタキシャル層上に位置するように前記ゲート電極を形成することが好ましい。
また、本発明の第二の態様に係る炭化珪素半導体装置の製造方法において、前記ゲート電極形成工程においては、前記ゲート電極の端部が、平面的に見て、前記第一導電型の第二半導体領域上に位置するように前記ゲート電極を形成することが好ましい。
また、本発明の第二の態様に係る炭化珪素半導体装置の製造方法において、前記第二導電型チャネル領域等形成工程においては、前記第一導電型の第二半導体領域と前記第二導電型チャネル領域との間に残存する前記第一導電型エピタキシャル層と、前記第一導電型の第二半導体領域との間に、不純物濃度が前記第一導電型エピタキシャル層より高く前記第一導電型の第二半導体領域より低い第一導電型の第三半導体領域を形成するとともに、前記ゲート電極形成工程においては、前記ゲート電極の端部が、平面的に見て、前記第一導電型の第三半導体領域上に位置するように前記ゲート電極を形成することが好ましい。
本発明の炭化珪素半導体装置及びその製造方法によれば、上記第3の方法と異なり、チャネル領域を1回のマスク工程で形成することが可能となることから、マスク合わせ誤差によりチャネル長を精度良く画定するのが困難であるという問題がなくなる。また、本発明の炭化珪素半導体装置及びその製造方法によれば、上記した第一の方法や第二の方法のように二重拡散法やサイドウォールを利用することなく所定のチャネル長を画定できることから、短チャネル効果を起こさない程度に十分に長いチャネル長を、実用的なプロセスで、かつ、精度良く画定することが可能となる。
以下、本発明の炭化珪素半導体装置及びその製造方法について、図に示す実施形態に基づいて説明する。
[実施形態1]
1.実施形態1に係る炭化珪素半導体装置
実施形態1に係る炭化珪素半導体装置100は、本発明の第一の態様に係る炭化珪素半導体装置である。実施形態1に係る炭化珪素半導体装置100は、パワーMOSFETである。図1は、実施形態1に係る炭化珪素半導体装置100の要部断面図である。
1.実施形態1に係る炭化珪素半導体装置
実施形態1に係る炭化珪素半導体装置100は、本発明の第一の態様に係る炭化珪素半導体装置である。実施形態1に係る炭化珪素半導体装置100は、パワーMOSFETである。図1は、実施形態1に係る炭化珪素半導体装置100の要部断面図である。
なお、以下の実施形態では、n型においてはn-,n,n+,n++の順に、p型においてはp-,p,p++の順に、それぞれ当該導電型の不純物濃度が高くなっていることを示す。これらは、不純物濃度の相対的な大小の概略を示すものであり、例えばn+型の領域は、n-型の領域及びn型の領域よりも高く、かつ、n++型の領域よりも低い不純物濃度を有するが、必ずしも特定の同じ不純物濃度を有するとは限らない。
実施形態1に係る炭化珪素半導体装置100は、図1に示すように、n+型低抵抗炭化珪素基板110と、n+型低抵抗炭化珪素基板110の第一主面側の表面に形成されたn-型エピタキシャル層112と、n-型エピタキシャル層112の表面に形成されたn型半導体領域114と、n型半導体領域114よりも深い位置に形成されたp型ボディ領域116と、n-型エピタキシャル層112の表面側からn型半導体領域114を貫通してp型ボディ領域116に達するように形成されたp-型チャネル領域118と、n-型エピタキシャル層の表面側からp型ボディ領域に向けて形成されたn++型ソース領域120と、n-型エピタキシャル層の表面側からp型ボディ領域116に達するように形成されたp++型ボディコンタクト領域122と、少なくともp-型チャネル領域118上にゲート絶縁膜124を介して形成されたゲート電極126とを備える。
ここで、n-型エピタキシャル層112が本発明の第一導電型エピタキシャル層に相当し、n型半導体領域114が本発明の第一導電型の第一半導体領域に相当し、p型ボディ領域116が本発明の第二導電型ボディ領域に相当し、p-型チャネル領域118が本発明の第二導電型チャネル領域に相当し、n++型ソース領域が本発明の第一導電型の第二半導体領域に相当し、p++型ボディコンタクト領域122が第二導電型ボディコンタクト領域に相当する。
なお、図1ではn型半導体領域114、p-型チャネル領域118、n++型ソース領域120、p++型ボディコンタクト領域122がすべて同じ深さに描かれているが、必ずしもこの通りである必要はなく、それぞれ異なった深さであってもよい。
実施形態1に係る炭化珪素半導体装置100においては、p-型チャネル領域118及びn++型ソース領域120は、p-型チャネル領域118とn++型ソース領域120との間にn型半導体領域114が残存するような平面位置に形成されている。そして、ゲート電極126の端部は、平面的に見て、p-型チャネル領域118とn++型ソース領域120との間に残存するn型半導体領域114上に位置する。
なお、図1中、符号128は層間絶縁膜を示し、符号130はソース電極を示し、符号132はドレイン電極を示す。また、本明細書において、n+型低抵抗炭化珪素基板110とn-型エピタキシャル層112とのうちn-型エピタキシャル層112が形成されている側の主面を第一主面といい、当該第一主面とは反対側の主面を第二主面という。
n+型低抵抗炭化珪素基板110は、例えば、不純物として窒素が1~10×1018cm-3程度ドープされたn+型の半導体である低抵抗炭化珪素基板である。炭化珪素(SiC)は、周知の通り、C原子およびSi原子の配列によって、2H,3C,4H,6H,8H,10H,15R等の結晶構造の異なる種類が存在するが、いずれの結晶構造の炭化珪素であってもn+型低抵抗炭化珪素基板110として用いることができる。
n-型エピタキシャル層112の厚さは、例えば5~15μm程度である。n-型エピタキシャル層112の不純物濃度は、例えば0.5~1.5×1016cm-3程度である。
n型半導体領域114の深さは、例えば0.4~0.8μm程度である。n型半導体領域114の不純物濃度は、例えば2~3×1016cm-3程度である。n型半導体領域114は、n-型エピタキシャル層112の第一主面側の表面からn型不純物イオン(例えばNイオン)を注入することにより形成する。
p型ボディ領域116の最浅部の深さは、例えば0.05~0.5μm程度であり、p型ボディ領域116の最深部の深さは、例えば1.0~2.0μm程度である。p型ボディ領域116においては最も不純物濃度の高い深さ位置は、例えば0.6~0.9μmの深さ位置であり、その部分の不純物濃度は、例えば2×1017~1×1019cm-3程度である。p型ボディ領域116は、n-型エピタキシャル層112の第一主面側の表面からp型不純物イオン(例えばAlイオン)を注入することにより形成する。
p-型チャネル領域118の深さは、例えば0.2~0.5μm程度(p型ボディ領域116に到達しない深さを除く。)である。p-型チャネル領域118の不純物濃度は、例えば0.5~5×1017cm-3程度である。p-型チャネル領域118は、n-型エピタキシャル層112の第一主面側の表面からp型不純物イオン(例えばAlイオン)を注入することにより形成する。
n++型ソース領域120の深さは、例えば0.2~0.6μm程度である。n++型ソース領域120の不純物濃度は、例えば1~50×1019cm-3程度である。n++型ソース領域120は、n-型エピタキシャル層112の第一主面側の表面からn型不純物イオン(例えばリンイオン)を注入することにより形成する。
p++型ボディコンタクト領域122の深さは、例えば0.2~0.6μm程度(p型ボディ領域116に到達しない深さを除く。)である。p++型ボディコンタクト領域122の不純物濃度は、例えば1~50×1019cm-3程度である。p++型ボディコンタクト領域122は、n-型エピタキシャル層112の第一主面側の表面からp型不純物イオン(例えばAlイオン)を注入することにより形成する。
実施形態1に係る炭化珪素半導体装置100においては、p-型チャネル領域118の紙面の横方向に沿った長さ(チャネル長)は、例えば0.5~1.0μm程度である。また、p-型チャネル領域118とn++型ソース領域120の間隔は、例えば0.1~0.3μm程度である。
2.実施形態1に係る炭化珪素半導体装置の製造方法
実施形態1に係る炭化珪素半導体装置100は、以下に示す製造方法(実施形態1に係る炭化珪素半導体装置の製造方法)により製造することができる。図2~5は、実施形態1に係る炭化珪素半導体装置100の製造工程を説明するために示す図である。図6~9は、実施形態1に係る炭化珪素半導体装置100の製造工程を示す要部断面図である。図2~5のうち、図2(a)、図3(a)、図4(a)、図5(a)はそれぞれ、実施形態1に係る炭化珪素半導体装置100の製造工程を示す要部断面図であり、図2(b)、図3(b)、図4(b)及び図5(b)はそれぞれ、図2(a)、図3(a)、図4(a)及び図5(a)のA-A’に沿った不純物濃度プロファイルを示す図である。
実施形態1に係る炭化珪素半導体装置100は、以下に示す製造方法(実施形態1に係る炭化珪素半導体装置の製造方法)により製造することができる。図2~5は、実施形態1に係る炭化珪素半導体装置100の製造工程を説明するために示す図である。図6~9は、実施形態1に係る炭化珪素半導体装置100の製造工程を示す要部断面図である。図2~5のうち、図2(a)、図3(a)、図4(a)、図5(a)はそれぞれ、実施形態1に係る炭化珪素半導体装置100の製造工程を示す要部断面図であり、図2(b)、図3(b)、図4(b)及び図5(b)はそれぞれ、図2(a)、図3(a)、図4(a)及び図5(a)のA-A’に沿った不純物濃度プロファイルを示す図である。
以下、実施形態1に係る炭化珪素半導体装置の製造方法を工程に沿って説明する。なお、各図(b)中、横軸方向は第一主面を基準とした深さを示しており、符号d0は第一主面における深さを示し、符号d1はn型半導体領域114の底部の深さを示し、符号d2はp型ボディ領域116の底部の深さを示し、符号d3はn-型エピタキシャル層112とn+型低抵抗炭化珪素基板110との境界面の深さを示し、符号d4は第二主面における深さを示す。
1.炭化珪素半導体基板準備工程
まず、n+型低抵抗炭化珪素基板110と、n+型低抵抗炭化珪素基板110の第一主面側の表面に形成されたn-型エピタキシャル層112とを備える炭化珪素半導体基板を準備する(図2参照。)。
まず、n+型低抵抗炭化珪素基板110と、n+型低抵抗炭化珪素基板110の第一主面側の表面に形成されたn-型エピタキシャル層112とを備える炭化珪素半導体基板を準備する(図2参照。)。
2.p型ボディ領域形成工程
次に、n-型エピタキシャル層112の表面に所定のマスクM1を形成した後、当該マスクM1を介してAlイオンを注入することによりp型ボディ領域116を形成する(図3(a)参照。)。このとき、p型不純物の最大濃度を示す深さ位置が、p-型チャネル領域118の底面となる深さ位置よりも深くなるように(具体的には例えば0.6~0.9μmの深さ位置に)、n-型エピタキシャル層112の表面にp型ボディ領域116を形成する(図3(b)参照。)。
次に、n-型エピタキシャル層112の表面に所定のマスクM1を形成した後、当該マスクM1を介してAlイオンを注入することによりp型ボディ領域116を形成する(図3(a)参照。)。このとき、p型不純物の最大濃度を示す深さ位置が、p-型チャネル領域118の底面となる深さ位置よりも深くなるように(具体的には例えば0.6~0.9μmの深さ位置に)、n-型エピタキシャル層112の表面にp型ボディ領域116を形成する(図3(b)参照。)。
3.n型半導体領域形成工程
次に、マスクM1を除去した後、n型不純物イオンを注入することにより、n-型エピタキシャル層112の表面にn型半導体領域114を形成する(図4(a)参照。)。このとき、n型半導体領域114においてn型不純物の濃度がp型不純物の濃度よりも高くなる条件でイオン注入を行う(図4(b)参照。)。n型半導体領域114は、炭化珪素半導体装置100における能動領域の全域に形成する。
次に、マスクM1を除去した後、n型不純物イオンを注入することにより、n-型エピタキシャル層112の表面にn型半導体領域114を形成する(図4(a)参照。)。このとき、n型半導体領域114においてn型不純物の濃度がp型不純物の濃度よりも高くなる条件でイオン注入を行う(図4(b)参照。)。n型半導体領域114は、炭化珪素半導体装置100における能動領域の全域に形成する。
4.p-型チャネル領域等形成工程
次に、n型半導体領域114内に、p-型チャネル領域118を形成するp-型チャネル領域形成工程(図5参照。)と、p++型ボディコンタクト領域122を形成するp++型ボディコンタクト領域形成工程(図6参照。)と、n++型ソース領域120を形成するn++型半導体領域形成工程(図7参照。)を順次実施する。
次に、n型半導体領域114内に、p-型チャネル領域118を形成するp-型チャネル領域形成工程(図5参照。)と、p++型ボディコンタクト領域122を形成するp++型ボディコンタクト領域形成工程(図6参照。)と、n++型ソース領域120を形成するn++型半導体領域形成工程(図7参照。)を順次実施する。
(1)p-型チャネル領域形成工程
まず、n-型エピタキシャル層112の表面に所定のマスクM2を形成した後、当該マスクM2を介してp型不純物イオン(例えばAlイオン)を注入することにより、n型半導体領域114内にp-型チャネル領域118を形成する(図5(a)参照。)。このとき、p-型チャネル領域118は、n型半導体領域114を貫通してp型ボディ領域116に達するようにn型半導体領域114内に形成する(図5(b)参照。)。
まず、n-型エピタキシャル層112の表面に所定のマスクM2を形成した後、当該マスクM2を介してp型不純物イオン(例えばAlイオン)を注入することにより、n型半導体領域114内にp-型チャネル領域118を形成する(図5(a)参照。)。このとき、p-型チャネル領域118は、n型半導体領域114を貫通してp型ボディ領域116に達するようにn型半導体領域114内に形成する(図5(b)参照。)。
(2)p++型ボディコンタクト領域形成工程
次に、マスクM2を除去した後、n-型エピタキシャル層112の表面に所定のマスクM3を形成した後、当該マスクM3を介してp型不純物イオン(例えばAlイオン)を注入することにより、n型半導体領域114内に、p++型ボディコンタクト領域122を形成する(図6参照。)。このとき、p++型ボディコンタクト領域122は、n型半導体領域114を貫通してp型ボディ領域116に達するようにn型半導体領域114内に形成する。
次に、マスクM2を除去した後、n-型エピタキシャル層112の表面に所定のマスクM3を形成した後、当該マスクM3を介してp型不純物イオン(例えばAlイオン)を注入することにより、n型半導体領域114内に、p++型ボディコンタクト領域122を形成する(図6参照。)。このとき、p++型ボディコンタクト領域122は、n型半導体領域114を貫通してp型ボディ領域116に達するようにn型半導体領域114内に形成する。
(3)n++型半導体領域形成工程
次に、マスクM3を除去した後、n-型エピタキシャル層112の表面に所定のマスクM4を形成した後、当該マスクM4を介してn型不純物イオンを注入することにより、n型半導体領域114内に、n++型ソース領域120を形成する(図7参照。)。このとき、n++型ソース領域120は、n型半導体領域114を貫通してp型ボディ領域116に達するようにn型半導体領域114内に形成する。なお、n++型ソース領域120は、p型ボディ領域116に達しないように形成してもよい。
次に、マスクM3を除去した後、n-型エピタキシャル層112の表面に所定のマスクM4を形成した後、当該マスクM4を介してn型不純物イオンを注入することにより、n型半導体領域114内に、n++型ソース領域120を形成する(図7参照。)。このとき、n++型ソース領域120は、n型半導体領域114を貫通してp型ボディ領域116に達するようにn型半導体領域114内に形成する。なお、n++型ソース領域120は、p型ボディ領域116に達しないように形成してもよい。
5.ゲート電極形成工程
次に、マスクM4を除去し、活性化アニールを行った後、少なくともp-型チャネル領域118上にゲート絶縁膜124を介してゲート電極126を形成する(図8参照。)。
次に、マスクM4を除去し、活性化アニールを行った後、少なくともp-型チャネル領域118上にゲート絶縁膜124を介してゲート電極126を形成する(図8参照。)。
6.ソース電極及びドレイン電極形成工程
次に、ゲート電極126を覆うとともに、n++型ソース領域120とp++型ボディコンタクト領域122のそれぞれについて少なくとも一部が露出するように、層間絶縁膜128を形成し(図9参照。)、その後、n-型エピタキシャル層112及び層間絶縁膜128を覆うとともに、n++型ソース領域120とp++型ボディコンタクト領域122にオーミック接触するソース電極130を形成する。さらに、n+型低抵抗炭化珪素半導体基板110の表面(裏面)にオーミック接触するドレイン電極132を形成する(図1参照。)。
次に、ゲート電極126を覆うとともに、n++型ソース領域120とp++型ボディコンタクト領域122のそれぞれについて少なくとも一部が露出するように、層間絶縁膜128を形成し(図9参照。)、その後、n-型エピタキシャル層112及び層間絶縁膜128を覆うとともに、n++型ソース領域120とp++型ボディコンタクト領域122にオーミック接触するソース電極130を形成する。さらに、n+型低抵抗炭化珪素半導体基板110の表面(裏面)にオーミック接触するドレイン電極132を形成する(図1参照。)。
以上の工程を実施することにより、実施形態1に係る炭化珪素半導体装置100を製造することができる。
なお、p型ボディ領域形成工程、n型半導体領域形成工程、p-型チャネル領域等形成工程は、必ずしも上記した順序で行う必要はないが、注入されたイオン同士が干渉する可能性がある場合には、上記した順序とするのが、設計が容易である。また、p-型チャネル領域等形成工程に含まれるp-型チャネル領域形成工程、p++型ボディコンタクト領域形成工程、n++型半導体領域形成工程についても、必ずしも上記した順序で行う必要はない。
3.実施形態1に係る炭化珪素半導体装置及びその製造方法の効果
実施形態1に係る炭化珪素半導体装置100及びその製造方法によれば、上記した従来の第3の方法と異なり、チャネル領域を1回のマスク工程で形成することが可能となることから、マスク合わせ誤差によりチャネル長を精度良く画定するのが困難であるという問題がなくなる。また、実施形態1に係る炭化珪素半導体装置100及びその製造方法によれば、上記した第一の方法や第二の方法のように二重拡散法やサイドウォールを利用することなく所定のチャネル長を画定できることから、短チャネル効果を起こさない程度に十分に長いチャネル長を、実用的なプロセスで、かつ、精度良く画定することが可能となる。
実施形態1に係る炭化珪素半導体装置100及びその製造方法によれば、上記した従来の第3の方法と異なり、チャネル領域を1回のマスク工程で形成することが可能となることから、マスク合わせ誤差によりチャネル長を精度良く画定するのが困難であるという問題がなくなる。また、実施形態1に係る炭化珪素半導体装置100及びその製造方法によれば、上記した第一の方法や第二の方法のように二重拡散法やサイドウォールを利用することなく所定のチャネル長を画定できることから、短チャネル効果を起こさない程度に十分に長いチャネル長を、実用的なプロセスで、かつ、精度良く画定することが可能となる。
また、実施形態1に係る炭化珪素半導体装置100及びその製造方法によれば、p-型チャネル領域118及びn++型ソース領域120は、p-型チャネル領域118とn++型ソース領域120との間にn型半導体領域114が残存するような平面位置に形成されていることから、p-型チャネル領域形成工程においてp型不純物イオンを注入した部分が確実にp-型チャネル領域118となり、チャネル領域を1回のマスク工程で形成することが可能となる。
また、実施形態1に係る炭化珪素半導体装置100及びその製造方法によれば、ゲート電極126の端部が、平面的に見て、p-型チャネル領域118とn++型ソース領域120との間に残存するn型半導体領域114上に位置することから、仮にゲート電極126を形成する際にゲート電極126の端部に若干の位置ずれが生じたとしても、ゲート電極が確実にチャネル領域を覆うようになる。このため、チャネル長は常に一定の値に維持されるようになり、所望のチャネル長を精度良く画定することができる。
また、実施形態1に係る炭化珪素半導体装置100及びその製造方法によれば、ゲート電極126直下のJFET領域にn型不純物が導入されて低抵抗化されていることから、オン抵抗を低減できるという効果もある。
なお、実施形態1に係る炭化珪素半導体装置100においては、「n++型ソース領域120」と「n++型ソース領域120とp-型チャネル領域118との間に残存するn型半導体領域114」とがパワーMOSFETのソース領域を構成することとなる。
[実施形態2]
実施形態2に係る炭化珪素半導体装置102は、本発明の第一の態様に係る炭化珪素半導体装置である。実施形態2に係る炭化珪素半導体装置102は、パワーMOSFETである。図10は、実施形態2に係る炭化珪素半導体装置102の要部断面図である。
実施形態2に係る炭化珪素半導体装置102は、本発明の第一の態様に係る炭化珪素半導体装置である。実施形態2に係る炭化珪素半導体装置102は、パワーMOSFETである。図10は、実施形態2に係る炭化珪素半導体装置102の要部断面図である。
実施形態2に係る炭化珪素半導体装置102は、基本的には実施形態1に係る炭化珪素半導体装置100と同様の構成を有するが、ゲート電極の端部の平面位置が実施形態1に係る炭化珪素半導体装置100の場合と異なる。すなわち、実施形態2に係る炭化珪素半導体装置102においては、ゲート電極126の端部が平面的に見てn++型ソース領域120上に位置する。
このように、実施形態2に係る炭化珪素半導体装置102は、ゲート電極の端部の平面位置が実施形態1に係る炭化珪素半導体装置100の場合と異なるが、実施形態1に係る炭化珪素半導体装置100の場合と同様に構成されたp-型チャネル領域118を有することから、短チャネル効果を起こさない程度に十分に長いチャネル長を、実用的なプロセスで、かつ、精度良く画定することが可能となる。
また、実施形態2に係る炭化珪素半導体装置102によれば、ゲート電極126の端部が平面的に見てn++型ソース領域120上に位置することから、実施形態1に係る炭化珪素半導体装置100の場合と同様に、仮にゲート電極126を形成する際にゲート電極126の端部に若干の位置ずれが生じたとしても、ゲート電極が確実にチャネル領域を覆うようになる。このため、チャネル長は常に一定の値に維持されるようになり、所望のチャネル長を精度良く画定することができる。
また、実施形態2に係る炭化珪素半導体装置102によれば、ゲート電極126の端部が平面的に見てn++型ソース領域120上に位置することから、実施形態1に係る炭化珪素半導体装置100の場合よりもp-型チャネル領域118の表面全域にわたって確実にチャネルを形成でき、また、n領域の表面が蓄積状態になり抵抗が小さくなることから、実施形態1に係る炭化珪素半導体装置100の場合よりもオン抵抗が小さくなる。
実施形態2に係る炭化珪素半導体装置102は、ゲート電極の端部の平面位置以外の点においては実施形態1に係る炭化珪素半導体装置100の場合と同様の構成を有するため、実施形態1に係る炭化珪素半導体装置100が有する効果のうち該当する効果を有する。
[実施形態3]
実施形態3に係る炭化珪素半導体装置104は、本発明の第一の態様に係る炭化珪素半導体装置である。実施形態3に係る炭化珪素半導体装置104は、パワーMOSFETである。図11は、実施形態3に係る炭化珪素半導体装置104の要部断面図である。
実施形態3に係る炭化珪素半導体装置104は、本発明の第一の態様に係る炭化珪素半導体装置である。実施形態3に係る炭化珪素半導体装置104は、パワーMOSFETである。図11は、実施形態3に係る炭化珪素半導体装置104の要部断面図である。
実施形態3に係る炭化珪素半導体装置104は、基本的には実施形態1に係る炭化珪素半導体装置100と同様の構成を有するが、ゲート電極の端部の平面位置が実施形態1に係る炭化珪素半導体装置100の場合と異なる。すなわち、実施形態3に係る炭化珪素半導体装置104においては、ゲート電極126の端部が、平面的に見て、n++型ソース領域120とn型半導体領域114との間に形成されたn+型半導体領域134上に位置する。なお、実施形態3において、n+型半導体領域134が本発明の第一導電型の第三半導体領域に相当する。
このように、実施形態3に係る炭化珪素半導体装置104は、ゲート電極の端部の平面位置が実施形態1に係る炭化珪素半導体装置100の場合と異なるが、実施形態1に係る炭化珪素半導体装置100の場合と同様に構成されたp-型チャネル領域118を有することから、短チャネル効果を起こさない程度に十分に長いチャネル長を、実用的なプロセスで、かつ、精度良く画定することが可能となる。
また、実施形態3に係る炭化珪素半導体装置104によれば、ゲート電極126の端部が、n++型ソース領域120とn型半導体領域114との間に形成されたn+型半導体領域134上に位置することから、実施形態1に係る炭化珪素半導体装置100の場合と同様に、仮にゲート電極126を形成する際にゲート電極126の端部に位置ずれが生じたとしても、ゲート電極が確実にチャネル領域を覆うようになる。このため、チャネル長は常に一定の値に維持されるようになり、所望のチャネル長を精度良く画定することができる。
また、実施形態3に係る炭化珪素半導体装置104によれば、ゲート電極126の端部が、n++型ソース領域120とn型半導体領域114との間に形成されたn+型半導体領域134上に位置することから、実施形態2に係る炭化珪素半導体装置102の場合よりも、ゲート電極126に対向する炭化珪素半導体に含まれるイオン注入に起因する結晶欠陥が少なくなるので、結晶欠陥の影響が小さいデバイスを得ることができる。
実施形態3に係る炭化珪素半導体装置104は、ゲート電極の端部の平面位置以外の点においては実施形態1に係る炭化珪素半導体装置100の場合と同様の構成を有するため、実施形態1に係る炭化珪素半導体装置100が有する効果のうち該当する効果を有する。
なお、実施形態3に係る炭化珪素半導体装置104においては、「n++型ソース領域120」と「n+型半導体領域134」と「n+型半導体領域134とp-型チャネル領域118との間に残存するn型半導体領域114」とがパワーMOSFETのソース領域を構成することとなる。
[実施形態4]
実施形態4に係る炭化珪素半導体装置(図示せず)は、本発明の第一の態様に係る炭化珪素半導体装置である。実施形態4に係る炭化珪素半導体装置は、パワーMOSFETである。実施形態4に係る炭化珪素半導体装置は、基本的には実施形態1に係る炭化珪素半導体装置100とほぼ同様の構成を有する。図12は、実施形態4に係る炭化珪素半導体装置の製造工程(n型半導体領域形成工程)を示す要部断面図である。
実施形態4に係る炭化珪素半導体装置(図示せず)は、本発明の第一の態様に係る炭化珪素半導体装置である。実施形態4に係る炭化珪素半導体装置は、パワーMOSFETである。実施形態4に係る炭化珪素半導体装置は、基本的には実施形態1に係る炭化珪素半導体装置100とほぼ同様の構成を有する。図12は、実施形態4に係る炭化珪素半導体装置の製造工程(n型半導体領域形成工程)を示す要部断面図である。
実施形態4に係る炭化珪素半導体装置は、基本的には実施形態1に係る炭化珪素半導体装置100とほぼ同様の構成を有するが、図12に示すように、実施形態4に係る炭化珪素半導体装置の製造工程(n型半導体領域形成工程)においてp++型ボディコンタクト領域122に対応する部分にn型不純物イオンをイオン注入しないため、製造される炭化珪素半導体装置が、p++型ボディコンタクト領域122に対応する部分にn型不純物イオンがイオン注入されていない炭化珪素半導体装置である点で実施形態1に係る炭化珪素半導体装置100とは異なる。
このように、実施形態4に係る炭化珪素半導体装置は、p++型ボディコンタクト領域122に対応する部分にn型不純物イオンがイオン注入されていない点で実施形態1に係る炭化珪素半導体装置100とは異なるが、実施形態1に係る炭化珪素半導体装置100の場合と同様に構成されたp-型チャネル領域118を有することから、短チャネル効果を起こさない程度に十分に長いチャネル長を、実用的なプロセスで、かつ、精度良く実現することが可能となる。
また、実施形態4に係る炭化珪素半導体装置によれば、p++型ボディコンタクト領域122に対応する部分にn型不純物イオンがイオン注入されていないことから、ソース電極130とp++型ボディコンタクト領域とのコンタクト抵抗をより一層低減できるという効果も得られる。
実施形態4に係る炭化珪素半導体装置は、p++型ボディコンタクト領域122に対応する部分にn型不純物イオンがイオン注入されていない点以外の点においては実施形態1に係る炭化珪素半導体装置100とは同様の構成を有するため、実施形態1に係る炭化珪素半導体装置100が有する効果のうち該当する効果を有する。
なお、本発明においては、p++型ボディコンタクト領域122だけでなく、隣接するn++型ソース領域120に対応する領域の一部についても、n型半導体領域114を形成する際にn型不純物イオンがイオン注入されないようにしてもよい。
[実施形態5]
実施形態5に係る炭化珪素半導体装置108は、本発明の第二の態様に係る炭化珪素半導体装置である。実施形態5に係る炭化珪素半導体装置108は、パワーMOSFETである。実施形態5に係る炭化珪素半導体装置108は、基本的には実施形態1に係る炭化珪素半導体装置100とほぼ同様の構成を有する。図13は、実施形態5に係る炭化珪素半導体装置108の要部断面図である。図14及び図15は、実施形態5に係る炭化珪素半導体装置108の製造工程を説明するために示す図である。図14(a)及び図15(a)はそれぞれ、実施形態5に係る炭化珪素半導体装置108の製造工程を示す要部断面図であり、図14(b)及び図15(b)はそれぞれ、図14(a)及び図15(a)のA-A’に沿った不純物濃度プロファイルを示す図である。
実施形態5に係る炭化珪素半導体装置108は、本発明の第二の態様に係る炭化珪素半導体装置である。実施形態5に係る炭化珪素半導体装置108は、パワーMOSFETである。実施形態5に係る炭化珪素半導体装置108は、基本的には実施形態1に係る炭化珪素半導体装置100とほぼ同様の構成を有する。図13は、実施形態5に係る炭化珪素半導体装置108の要部断面図である。図14及び図15は、実施形態5に係る炭化珪素半導体装置108の製造工程を説明するために示す図である。図14(a)及び図15(a)はそれぞれ、実施形態5に係る炭化珪素半導体装置108の製造工程を示す要部断面図であり、図14(b)及び図15(b)はそれぞれ、図14(a)及び図15(a)のA-A’に沿った不純物濃度プロファイルを示す図である。
実施形態5に係る炭化珪素半導体装置108は、上記したように、基本的には実施形態1に係る炭化珪素半導体装置100とほぼ同様の構成を有するが、図13に示すように、n型半導体領域を有しない点で実施形態1に係る炭化珪素半導体装置100とは異なる。すなわち、実施形態5に係る炭化珪素半導体装置108においては、「n++型ソース領域120とp-型チャネル領域118との間に残存する領域」が「n型半導体領域」ではなくて「n-型エピタキシャル層112」である。
実施形態5に係る炭化珪素半導体装置108は、n+型低抵抗炭化珪素基板110と、n+型低抵抗炭化珪素基板110の第一主面側の表面に形成されたn-型エピタキシャル層112と、n-型エピタキシャル層112の表面側における所定の深さ位置に形成されたp型ボディ領域116と、n-型エピタキシャル層16の表面側からp型ボディ領域116に達するように形成されたp-型チャネル領域118と、n-型エピタキシャル層112の表面側からp型ボディ領域116に向けて形成されたn++型ソース領域120と、n-型エピタキシャル層112の表面側からp型ボディ領域116に達するように形成されたp++型ボディコンタクト領域122と、少なくともp-型チャネル領域118上にゲート絶縁膜124を介して形成されたゲート電極126とを備える。
実施形態5に係る炭化珪素半導体装置108は、p型ボディ領域形成工程において、n-型エピタキシャル層112の表面における、所定の深さ領域にp型ボディ領域116を形成し(図14参照。)、n-型エピタキシャル層112の表面に、p-型チャネル領域118(図15参照。)、n++型ソース領域120及びp++型ボディコンタクト領域122を形成すること以外は、実施形態1に係る炭化珪素半導体装置の製造方法と同様の工程を実施することにより製造することができる。
このように、実施形態5に係る炭化珪素半導体装置108は、n型半導体領域を有しない点で実施形態1に係る炭化珪素半導体装置100とは異なるが、実施形態1に係る炭化珪素半導体装置100の場合と同様に構成されたp-型チャネル領域118を有することから、短チャネル効果を起こさない程度に十分に長いチャネル長を、実用的なプロセスで、かつ、精度良く画定することが可能となる。
また、実施形態5に係る炭化珪素半導体装置によれば、n型半導体領域形成工程を省略できるという効果も得られる。
実施形態5に係る炭化珪素半導体装置は、n型半導体領域を有しない点以外の点においては実施形態1に係る炭化珪素半導体装置100の場合と同様の構成を有するため、実施形態1に係る炭化珪素半導体装置100が有する効果のうち該当する効果を有する。
[実施形態6]
実施形態6に係る炭化珪素半導体装置200は、本発明の第一の態様に係る炭化珪素半導体装置である。実施形態6に係る炭化珪素半導体装置200は、IGBTである。図16は、実施形態6に係る炭化珪素半導体装置200の要部断面図である。図16中、符号210はp+型低抵抗炭化珪素基板を示し、符号212はn-型エピタキシャル層を示し、符号214はn型半導体領域を示し、符号216はp型ボディ領域を示し、符号218はp-型チャネル領域を示し、符号220はn++型エミッタ領域を示し、符号222はp++型ボディコンタクト領域を示し、符号224はゲート絶縁層を示し、符号226はゲート電極を示し、符号228は層間絶縁層を示し、符号230はエミッタ電極を示し、符号232はコレクタ電極を示す。なお、実施形態6において、n++型エミッタ領域220が本発明の第一導電型の第二半導体領域に相当する。
実施形態6に係る炭化珪素半導体装置200は、本発明の第一の態様に係る炭化珪素半導体装置である。実施形態6に係る炭化珪素半導体装置200は、IGBTである。図16は、実施形態6に係る炭化珪素半導体装置200の要部断面図である。図16中、符号210はp+型低抵抗炭化珪素基板を示し、符号212はn-型エピタキシャル層を示し、符号214はn型半導体領域を示し、符号216はp型ボディ領域を示し、符号218はp-型チャネル領域を示し、符号220はn++型エミッタ領域を示し、符号222はp++型ボディコンタクト領域を示し、符号224はゲート絶縁層を示し、符号226はゲート電極を示し、符号228は層間絶縁層を示し、符号230はエミッタ電極を示し、符号232はコレクタ電極を示す。なお、実施形態6において、n++型エミッタ領域220が本発明の第一導電型の第二半導体領域に相当する。
実施形態6に係る炭化珪素半導体装置200は、基本的には実施形態1に係る炭化珪素半導体装置100とほぼ同様の構成を有するが、図16に示すように、低抵抗炭化珪素基板としてp+型低抵抗炭化珪素基板210を備える点で実施形態1に係る炭化珪素半導体装置100とは異なる。すなわち、実施形態6に係る炭化珪素半導体装置200はIGBTである。
このように、実施形態6に係る炭化珪素半導体装置は、低抵抗炭化珪素基板としてp+型低抵抗炭化珪素基板210を備え、IGBTである点で実施形態1に係る炭化珪素半導体装置100とは異なるが、実施形態1に係る炭化珪素半導体装置100の場合と同様に構成されたp-型チャネル領域118を有することから、短チャネル効果を起こさない程度に十分に長いチャネル長を、実用的なプロセスで、かつ、精度良く画定することが可能となる。
なお、実施形態6に係る炭化珪素半導体装置200は、低抵抗炭化珪素基板としてp+型低抵抗炭化珪素基板210を備え、IGBTである点以外の点においては実施形態1に係る炭化珪素半導体装置100の場合と同様の構成を有するため、実施形態1に係る炭化珪素半導体装置100が有する効果のうち該当する効果を有する。
以上、本発明を上記の実施形態に基づいて説明したが、本発明は上記の実施形態に限定されるものではない。その趣旨を逸脱しない範囲において種々の態様において実施することが可能である。
例えば、上記の各実施形態においては、第一導電型をn型、第二導電型をp型として本発明を説明したが、本発明はこれに限定されるものではない。第一導電型をp型、第二導電型をn型としてもよい。
100,102,104,108,200,900…炭化珪素半導体装置、110,910…n+型低抵抗炭化珪素基板、112,212,912…n-型エピタキシャル層、114,214,914…n型半導体領域、116,216,916…p型ボディ領域、118,218,318…p-型チャネル領域、120,920…n++型ソース領域、122,222,922…p++型ボディコンタクト領域、124,224,924…ゲート絶縁層、126,226,926…ゲート電極、128,228,928…層間絶縁層、130,930…ソース電極、132,920…ドレイン電極、134…n+型半導体領域、210…p+型低抵抗炭化珪素基板、220…n++型エミッタ領域、230…エミッタ電極、232…コレクタ電極,M1,M2,M3,M4,M5…マスク
Claims (12)
- 第一導電型エピタキシャル層と、
前記第一導電型エピタキシャル層の表面に形成され、前記第一導電型エピタキシャル層よりも不純物濃度が高い第一導電型の第一半導体領域と、
前記第一導電型の第一半導体領域よりも深い位置に形成された第二導電型ボディ領域と、
前記第一導電型エピタキシャル層の表面側から前記第一導電型の第一半導体領域を貫通して前記第二導電型ボディ領域に達するように形成された第二導電型チャネル領域と、
前記第一導電型エピタキシャル層の表面側から前記第二導電型ボディ領域に向けて形成され、前記第一導電型の第一半導体領域よりも不純物濃度が高い第一導電型の第二半導体領域と、
前記第一導電型エピタキシャル層の表面側から前記第二導電型ボディ領域に達するように形成され、前記第二導電型ボディ領域よりも不純物濃度が高い第二導電型ボディコンタクト領域と、
少なくとも前記第二導電型チャネル領域上にゲート絶縁膜を介して形成されたゲート電極とを備えることを特徴とする炭化珪素半導体装置。 - 前記第二導電型チャネル領域及び前記第一導電型の第二半導体領域は、前記第二導電型チャネル領域と前記第一導電型の第二半導体領域との間に前記第一導電型の第一半導体領域が残存するような平面位置に形成されていることを特徴とする請求項1に記載の炭化珪素半導体装置。
- 前記ゲート電極の端部は、平面的に見て、前記第二導電型チャネル領域と前記第一導電型の第二半導体領域との間に残存する前記第一導電型の第一半導体領域上に位置することを特徴とする請求項2に記載の炭化珪素半導体装置。
- 前記ゲート電極の端部は、平面的に見て、前記第一導電型の第二半導体領域上に位置することを特徴とする請求項2に記載の炭化珪素半導体装置。
- 前記第一導電型の第二半導体領域と前記第二導電型チャネル領域との間に残存する前記第一導電型の第一半導体領域と、前記第一導電型の第二半導体領域との間に、不純物濃度が前記第一導電型の第一半導体領域より高く前記第一導電型の第二半導体領域より低い第一導電型の第三半導体領域が形成されており、
前記ゲート電極の端部は、平面的に見て、前記第一導電型の第三半導体領域上に位置することを特徴とする請求項2に記載の炭化珪素半導体装置。 - 第一導電型エピタキシャル層と、
前記第一導電型エピタキシャル層の表面側における所定の深さ位置に形成された第二導電型ボディ領域と、
前記第一導電型エピタキシャル層の表面側から前記第二導電型ボディ領域に達するように形成された第二導電型チャネル領域と、
前記第一導電型エピタキシャル層の表面側から前記第二導電型ボディ領域に向けて形成され、前記第一導電型エピタキシャル層よりも不純物濃度が高い第一導電型の第二半導体領域と、
前記第一導電型エピタキシャル層の表面側から前記第二導電型ボディ領域に達するように形成され、前記第二導電型ボディ領域よりも不純物濃度が高い第二導電型ボディコンタクト領域と、
少なくとも前記第二導電型チャネル領域上にゲート絶縁膜を介して形成されたゲート電極とを備えることを特徴とする炭化珪素半導体装置。 - 前記第二導電型チャネル領域及び前記第一導電型の第二半導体領域は、前記第二導電型チャネル領域と前記第一導電型の第二半導体領域との間に前記第一導電型エピタキシャル層が残存するような平面位置に形成されていることを特徴とする請求項6に記載の炭化珪素半導体装置。
- 前記ゲート電極の端部は、平面的に見て、前記第二導電型チャネル領域と前記第一導電型の第二半導体領域との間に残存する前記第一導電型エピタキシャル層上に位置することを特徴とする請求項7に記載の炭化珪素半導体装置。
- 前記ゲート電極の端部は、平面的に見て、前記第一導電型の第二半導体領域上に位置することを特徴とする請求項7に記載の炭化珪素半導体装置。
- 前記第一導電型の第二半導体領域と前記第二導電型チャネル領域との間に残存する前記第一導電型エピタキシャル層と、前記第一導電型の第二半導体領域との間に、不純物濃度が前記第一導電型エピタキシャル層より高く前記第一導電型の第二半導体領域より低い第一導電型の第三半導体領域が形成されており、
前記ゲート電極の端部は、平面的に見て、前記第一導電型の第三半導体領域上に位置することを特徴とする請求項7に記載の炭化珪素半導体装置。 - 請求項1に記載の炭化珪素半導体装置を製造するための炭化珪素半導体装置の製造方法であって、
前記第一導電型エピタキシャル層を備える炭化珪素半導体基板を準備する炭化珪素半導体基板準備工程と、
第二導電型不純物の最大濃度を示す深さ位置が、前記第二導電型チャネル領域の底面となる深さ位置よりも深くなるように、前記第一導電型エピタキシャル層の表面に前記第二導電型ボディ領域を形成する第二導電型ボディ領域形成工程と、
前記第二導電型ボディ領域の表面に前記第一導電型の第一半導体領域を形成する第一導電型の第一半導体領域形成工程と、
前記第一導電型の第一半導体領域内に、前記第二導電型チャネル領域、前記第一導電型の第二半導体領域及び第二導電型ボディコンタクト領域を形成する第二導電型チャネル領域等形成工程と、
前記少なくとも前記第二導電型チャネル領域上にゲート絶縁膜を介して前記ゲート電極を形成するゲート電極形成工程とを含むことを特徴とする炭化珪素半導体装置の製造方法。 - 請求項6に記載の炭化珪素半導体装置を製造するための炭化珪素半導体装置の製造方法であって、
前記第一導電型エピタキシャル層を備える炭化珪素半導体基板を準備する炭化珪素半導体基板準備工程と、
前記第一導電型エピタキシャル層の表面における、所定の深さ領域に前記第二導電型ボディ領域を形成する第二導電型ボディ領域形成工程と、
前記第一導電型エピタキシャル層の表面に、前記第二導電型チャネル領域、前記第一導電型の第二半導体領域及び第二導電型ボディコンタクト領域を形成する第二導電型チャネル領域等形成工程と、
前記少なくとも前記第二導電型チャネル領域上にゲート絶縁膜を介して前記ゲート電極を形成するゲート電極形成工程とを含むことを特徴とする炭化珪素半導体装置の製造方法。
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016195226A (ja) * | 2015-04-01 | 2016-11-17 | 富士電機株式会社 | 半導体装置 |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6402773B2 (ja) * | 2014-09-08 | 2018-10-10 | 富士電機株式会社 | 半導体装置及びその製造方法 |
SE542607C2 (en) * | 2018-06-29 | 2020-06-16 | Ascatron Ab | MOSFET in SiC with self-aligned lateral MOS channel |
CN112582461B (zh) * | 2019-09-30 | 2024-05-10 | 比亚迪半导体股份有限公司 | 平面栅SiCMOSFET及其制造方法 |
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US11282951B2 (en) | 2020-06-04 | 2022-03-22 | Wolfspeed, Inc. | Semiconductor power devices having graded lateral doping in the source region |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001094097A (ja) * | 1999-09-21 | 2001-04-06 | Denso Corp | 炭化珪素半導体装置及びその製造方法 |
JP2007013058A (ja) * | 2005-07-04 | 2007-01-18 | Toshiba Corp | 半導体装置 |
JP2012124536A (ja) * | 2012-03-23 | 2012-06-28 | Sumitomo Electric Ind Ltd | 酸化膜電界効果トランジスタおよびその製造方法 |
JP2012142585A (ja) * | 2012-02-16 | 2012-07-26 | Toshiba Corp | 半導体装置の製造方法 |
JP2013089700A (ja) * | 2011-10-14 | 2013-05-13 | Fuji Electric Co Ltd | 半導体装置 |
JP2014029952A (ja) * | 2012-07-31 | 2014-02-13 | Toshiba Corp | トランジスタ及びその製造方法 |
JP2014131008A (ja) * | 2012-11-29 | 2014-07-10 | Fuji Electric Co Ltd | ワイドバンドギャップ半導体装置 |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
SE9602745D0 (sv) | 1996-07-11 | 1996-07-11 | Abb Research Ltd | A method for producing a channel region layer in a SiC-layer for a voltage controlled semiconductor device |
US5917203A (en) * | 1996-07-29 | 1999-06-29 | Motorola, Inc. | Lateral gate vertical drift region transistor |
US5877041A (en) | 1997-06-30 | 1999-03-02 | Harris Corporation | Self-aligned power field effect transistor in silicon carbide |
WO2002084745A2 (en) * | 2001-04-11 | 2002-10-24 | Silicon Wireless Corporation | Power semiconductor devices and methods of forming same |
TW561524B (en) * | 2002-10-24 | 2003-11-11 | Nanya Technology Corp | Method of reducing the collapse of rework photoresist |
JP5012286B2 (ja) * | 2007-07-27 | 2012-08-29 | 住友電気工業株式会社 | 酸化膜電界効果トランジスタ |
JP2009064970A (ja) * | 2007-09-06 | 2009-03-26 | Toshiba Corp | 半導体装置 |
JP5452062B2 (ja) * | 2009-04-08 | 2014-03-26 | 三菱電機株式会社 | 炭化珪素半導体装置の製造方法 |
US20110108912A1 (en) * | 2009-11-09 | 2011-05-12 | Hamilton Lu | Methods for fabricating trench metal oxide semiconductor field effect transistors |
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WO2013172059A1 (ja) * | 2012-05-15 | 2013-11-21 | 富士電機株式会社 | 半導体装置 |
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Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001094097A (ja) * | 1999-09-21 | 2001-04-06 | Denso Corp | 炭化珪素半導体装置及びその製造方法 |
JP2007013058A (ja) * | 2005-07-04 | 2007-01-18 | Toshiba Corp | 半導体装置 |
JP2013089700A (ja) * | 2011-10-14 | 2013-05-13 | Fuji Electric Co Ltd | 半導体装置 |
JP2012142585A (ja) * | 2012-02-16 | 2012-07-26 | Toshiba Corp | 半導体装置の製造方法 |
JP2012124536A (ja) * | 2012-03-23 | 2012-06-28 | Sumitomo Electric Ind Ltd | 酸化膜電界効果トランジスタおよびその製造方法 |
JP2014029952A (ja) * | 2012-07-31 | 2014-02-13 | Toshiba Corp | トランジスタ及びその製造方法 |
JP2014131008A (ja) * | 2012-11-29 | 2014-07-10 | Fuji Electric Co Ltd | ワイドバンドギャップ半導体装置 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016195226A (ja) * | 2015-04-01 | 2016-11-17 | 富士電機株式会社 | 半導体装置 |
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