JP2011066684A

JP2011066684A - 固体撮像素子及びその駆動方法並びに撮像装置

Info

Publication number: JP2011066684A
Application number: JP2009215608A
Authority: JP
Inventors: Masaru Sato; 優佐藤
Original assignee: Fujifilm Corp
Current assignee: Fujifilm Corp
Priority date: 2009-09-17
Filing date: 2009-09-17
Publication date: 2011-03-31

Abstract

【課題】同色画素の水平６画素加算を固体撮像素子内部で容易且つ高フレームレートで行えるようにする。
【解決手段】半導体基板の表面部に二次元アレイ状に配列形成された複数の画素４２と、複数の画素列に沿って形成された複数の垂直電荷転送路４３と、複数の垂直電荷転送路４３の各々に対して信号電荷を受け取り一時保持するバッファ領域を有し複数の垂直電荷転送路４３の転送方向端部に沿って形成されるラインメモリ４５と、ラインメモリ４５に隣接して形成されラインメモリ４５のバッファ領域から受け取った信号電荷を出力段に転送する水平電荷転送路４６であって垂直電荷転送路２本に対応する２つの前記バッファ領域に接続される水平転送段１段と垂直電荷転送路１本に対応する前記バッファ領域に接続される水平転送段１段とが交互に設けられた水平電荷転送路４６とを備える。
【選択図】図３

Description

本発明は、６画素加算が容易な構造を持つ固体撮像素子及びその駆動方法並びに撮像装置に関する。

デジタルスチルカメラに搭載されるＣＣＤ型の固体撮像素子は、近年では高精細な静止画像を撮影できるように多画素化が進展している。しかし、デジタルスチルカメラであっても、動画撮影機能を装備することが必要であり、このため、動画を撮影する場合には、出力画素数を減らして電荷転送に要する時間の短縮を図ってフレームレートを稼いでいる。

しかるに、動画の場合、１枚１枚の撮像画像は極めて短時間の露光による信号しか得られないため、単に、画素間引き読み出しをして出力画素数を減らしただけでは、暗い画像になってしまう。そこで、明るい画像が得られる様に、画素加算して出力画素数を減らすことが行われている。

例えば、下記の特許文献１記載の固体撮像素子では、垂直電荷転送路の最終段に多段の独立電極構造を設け、４画素加算を行う様になっている。

特開２００４―１８０２８４号公報

近年では、動画像データを得るために同色４画素を加算して固体撮像素子から出力させるのが普通になってきているが、画素数が更に増え、１２００万画素（縦３０００画素×横４０００画素）になると、４画素加算で、水平画素数は１０００画素となり、平均的な動画のサイズであるＶＧＡ（４８０画素×６４０画素）に対し大きすぎてしまうという問題がある。

そこで、６画素加算にすると、水平画素数は６６７画素となり、ＶＧＡに対して過不足無く最適となる。また、固体撮像素子の構造が６画素加算駆動に対し容易な構造であれば、３画素加算も容易となるため、ハイビジョン動画（縦７２０×横１２８０）にも最適となる。

しかし、従来の、例えば、特許文献１記載の固体撮像素子では、水平電荷転送路の転送段夫々に対して垂直電荷転送路が１本づつ対応する構造のため、複雑な駆動手順を開発しないと６画素加算が実現できず、また、フレームレートを落とさずに６画素加算を実現することが難しいという問題がある。

本発明の目的は、６画素加算を容易に実現することができる構造を備えた固体撮像素子及びその駆動方法並びに撮像装置を提供することにある。

本発明の固体撮像素子は、半導体基板の表面部に二次元アレイ状に配列形成され各々が受光量に応じた信号電荷を蓄積する複数の画素と、該画素で構成される複数の画素列に沿って形成され前記画素で検出された前記信号電荷を転送する複数の垂直電荷転送路と、複数の前記垂直電荷転送路の各々に対して前記信号電荷を受け取り一時保持するバッファ領域を有し複数の前記垂直電荷転送路の転送方向端部に沿って形成されるラインメモリと、該ラインメモリに隣接して形成され該ラインメモリの前記バッファ領域から受け取った前記信号電荷を出力段に転送する水平電荷転送路であって前記垂直電荷転送路２本に対応する２つの前記バッファ領域に接続される水平転送段１段と前記垂直電荷転送路１本に対応する前記バッファ領域に接続される水平転送段１段とが交互に設けられた水平電荷転送路とを備えることを特徴とする。

本発明の固体撮像素子の駆動方法は、前記ラインメモリの前記バッファ領域の１つ置きに保持された同色の前記信号電荷を前記水平電荷転送路に転送し該水平電荷転送路上で６画素加算することを特徴とする。

本発明の撮像装置は、上記記載の固体撮像素子と、該固体撮像素子を駆動し同色画素の水平６画素加算駆動を行う撮像素子駆動手段とを備えることを特徴とする。

本発明によれば、水平転送段１段が平均して垂直電荷転送路１．５本に対応する様に水平電荷転送路を設けたので、容易に且つ高フレームレートで水平６画素加算が可能となる。

本発明の一実施形態に係る撮像装置の機能ブロック構成図である。図１に示すＣＣＤ型固体撮像素子の表面模式図である。図２に示す点線矩形枠III内の詳細構成図である。図３に対する比較例を示す固体撮像素子の構成図である。図３に示すＣＣＤ型固体撮像素子における同色画素の水平６画素加算の動作手順を示す図である。図５と同じ図であり、Ｇ信号電荷の６画素加算説明図である。図５と同じ図であり、Ｒ信号電荷の６画素加算説明図である。図４に示す比較例における４画素加算の動作手順を示す図である。本発明の別実施形態に係るＣＣＤ型固体撮像素子の表面模式図である。

以下、本発明の一実施形態について、図面を参照して説明する。

図１は、本発明の一実施形態に係る撮像装置（この例では動画撮影機能付きのデジタルスチルカメラ）の機能ブロック図である。この撮像装置２０は、撮像部２１と、撮像部２１から出力されるアナログの画像データを自動利得調整（ＡＧＣ）や相関二重サンプリング処理等のアナログ処理するアナログ信号処理部２２と、アナログ信号処理部２２から出力されるアナログ画像データをデジタル画像データに変換するアナログデジタル変換部（Ａ／Ｄ）２３と、後述のシステム制御部（ＣＰＵ）２９からの指示によってＡ／Ｄ２３，アナログ信号処理部２２，撮像部２１の駆動制御を行う駆動部（タイミングジェネレータＴＧを含む）２４と、ＣＰＵ２９からの指示によって発光するフラッシュライト２５とを備える。

撮像素子駆動部２４は、後述する垂直転送パルスφＶ１〜φＶ３，水平転送パルスφＨ１〜φＨ８，読出パルス，ラインメモリ制御パルスφＬＭ１，φＬＭ２，電子シャッタパルス等をＣＰＵ２９からの指示を受けて固体撮像素子３５に出力する。

撮像部２１は、被写界からの光を集光する光学レンズ系２１ａと、該光学レンズ系２１ａを通った光を絞る絞りやメカニカルシャッタ２１ｂと、光学レンズ系２１ａによって集光され絞りによって絞られた光を受光し撮像画像データ（アナログ画像データ）を出力するＣＣＤ型固体撮像素子３５とを備える。

本実施形態の撮像装置２０は更に、Ａ／Ｄ２３から出力されるデジタル画像データを取り込み補間処理やホワイトバランス補正，ＲＧＢ／ＹＣ変換処理等を行うデジタル信号処理部２６と、画像データをＪＰＥＧ形式などの画像データに圧縮したり逆に伸長したりする圧縮／伸長処理部２７と、カメラ背面等に設けられメニュー画面やスルー画像，撮像画像を表示する液晶表示部２８と、撮像装置全体を統括制御するシステム制御部（ＣＰＵ）２９と、フレームメモリ等の内部メモリ３０と、ＪＰＥＧ画像データ等を格納する記録メディア３２との間のインタフェース処理を行うメディアインタフェース（Ｉ／Ｆ）部３１と、これらを相互に接続するバス３４とを備え、また、システム制御部２９には、ユーザからの指示入力を行う操作部３３が接続されている。

図２は、図１に示すＣＣＤ型固体撮像素子３５の表面模式図である。半導体基板４１の表面部には、二次元アレイ状に、図示する例では正方格子状に、複数の画素（フォトダイオード：ＰＤ）４２が配列形成されている。各画素４２上には原色系のＲ（赤）Ｇ（緑）Ｂ（青）のカラーフィルタがベイヤ配列されている。

画素４２で構成される複数の画素列の夫々に沿って垂直電荷転送路（ＶＣＣＤ）４３が設けられ、各画素４２と垂直電荷転送路４３とは読出ゲート４４で接続されている。また、各垂直電荷転送路４３の転送方向端部に沿って例えば特開２００９―４９３５３号公報に記載されている様なラインメモリ（ＬＭ）４５が設けられ、このラインメモリ４５と並行に水平電荷転送路（ＨＣＣＤ）４６が設けられている。水平電荷転送路４６の出力端部には、転送されてきた信号電荷の電荷量に応じた電圧値信号を撮像画像信号として出力するアンプ４７が設けられている。

ラインメモリ４５は、垂直電荷転送路４３毎に対応するバッファ領域（メモリ部）を備え、対応する垂直電荷転送路４３から転送されてきた信号電荷を一時保持し、図１の撮像素子駆動部２４から出力される２相のラインバッファ制御パルスφＬＭ１，φＬＭ２のタイミング制御により、保持している信号電荷を水平電荷転送路４６に転送する様に制御される。

水平電荷転送路４６は、本実施形態では、多数の直列の転送段で構成され、本実施形態では、撮像素子駆動部２４から出力される８相の転送パルスφＨ１〜φＨ８によって転送制御される。

なお、「水平」「垂直」という用語を用いて説明したが、これは半導体基板の表面に沿う「１方向」「この１方向に対して略直角の方向」という意味に過ぎない。

図３は、図２に示す矩形枠III内の詳細構成図であり、水平電荷転送路４６側の４×４の計１６個の部分の画素４２と、垂直電荷転送路（ＶＣＣＤ）４３と、ラインメモリ４５と、水平電荷転送路４６の要部拡大図である。

本実施形態の特徴とするところは、水平電荷転送路４６の転送段１段と、この転送段１段に対応する垂直電荷転送路４３の本数である。図示する例では、水平電荷転送路４６の転送段の３段分を示しているが、左側の転送段１段が垂直電荷転送路４３の２本に対応し、真ん中の転送段１段が垂直電荷転送路４３の１本に対応し、右側の転送段１段が垂直電荷転送路４３の２本に対応しており、これを繰り返している。

即ち、本実施形態の水平電荷転送路４６の各転送段は、垂直電荷転送路を「２本」「１本」「２本」「１本」……と交互に２本と１本に対応していることを特徴としている。

水平電荷転送路４６の各転送段は、周知の様に、埋め込みチャネルの不純物濃度の違いによりバリア部とストレージ部との組合せでなり、転送段１段を構成するバリア部とストレージ部の水平転送電極に同一位相の転送パルスφＨｉ（ｉ＝１〜８）が印加される。

本実施形態では、水平電荷転送路４６の転送パルスを８相駆動としており、ある転送段に転送パルスφＨ１を印加し、次に隣接する転送段に転送パルスφＨ２を印加し、…次に隣接する転送段に転送パルスφＨ８を印加し、次に隣接する転送段に転送パルスφＨ１を印加し、…を繰り返す構成となっている。

ラインメモリ４５は、２相駆動の制御パルスφＬＭ１，φＬＭ２を印加する構成となっている。即ち、ラインメモリ４５を構成する各メモリ部（基本的な構造は電荷転送部と同様であり、埋め込みチャネルとゲート絶縁膜を介した電極膜とで構成される。）の１つ置きに制御パルスφＬＭ１を印加し、残りの１つ置きに制御パルスφＬＭ２を印加する構成になっている。

図４は、図３と比較するための比較例を示す図であり、同色画素の水平４画素加算を容易に行える構造を備えた固体撮像素子を示している。この図４の構成と図３の構成との違いは、図４では、水平電荷転送路の各転送段が、夫々、垂直電荷転送路１本に対応している点であり、その他の構成は図３と同じである。

水平電荷転送路の各転送段の長さ（水平転送方向の長さ）は等しいため、図３の垂直電荷転送路の間隔と、図４の垂直電荷転送路の間隔とが等しければ、図３の本実施形態の固体撮像素子の水平電荷転送路の各転送段長さは、図４の比較例に比べて１．５倍となっている。

つまり、図３に示す実施形態では、水平電荷転送路４６の２つの転送段で３本の垂直電荷転送路４３に対応する構造とすることで、同色画素の水平６画素加算を容易にしている。

図５は、図３に示す固体撮像素子３５で同色画素の水平６画素加算を行う駆動手順を示す図である。以下、図６，図７を使って転送及び画素加算について説明する。なお、図６，図７は、図５と同じ図である。

図６の上段に示す様に、各垂直電荷転送路のラインメモリ直前に並ぶ信号電荷行には、「Ｒ１」「Ｇ１」「Ｒ１」「Ｇ１」…と並んでおり、Ｒ１が１個置き、Ｇ１も１個置きに並んでいる。図６の上段にＧ１について○印を付けている。これら信号電荷の各々が、垂直電荷転送路１本に対して１つのバッファ領域に転送され保存される。なお、Ｒ１，Ｇ１の「１」は信号電荷が１個分であることを示している。

ラインメモリ４５内でも、信号電荷Ｒ１は１つ置きに収納され、信号電荷Ｇ１も残りの１つ置きに収納される。ラインメモリ４５は２相の制御パルスφＬＭ１，φＬＭ２で駆動されるため、信号電荷Ｇ１収納位置のラインメモリ電極に制御パルスを印加することで、信号電荷Ｇ１だけが、図６に示すラインメモリからの矢印に従って水平電荷転送路４６上に読み出される。ラインメモリバッファ領域は、３個分が水平電荷転送路４５の２つの転送段に対応するため、信号電荷Ｇ１は、連続する３つの水平転送段に収納され、１つの水平転送段を空けて次の３つの水平転送段に収納され、…となる。

最初の３つの信号電荷Ｇ１を収納した水平転送段の水平電極はＨ２，Ｈ３，Ｈ４であり、次の３つの信号電荷Ｇ１を収納した水平転送段の水平電極はＨ６，Ｈ７，Ｈ８である。水平転送パルスは８相パルスであり、夫々別々に印加できるため、先ず、水平電極Ｈ３，Ｈ４に転送パルスを印加して一段づつ進め、水平電極Ｈ７，Ｈ８に転送パルスを印加して１段づつ進めると、水平電極Ｈ２下の信号電荷は２電荷分となってＧ２（２は２電荷分を示す）となり（符号５１で示す）、水平電極Ｈ６下の信号電荷も２電荷分となってＧ２となる（符号５２で示す）。

更に、上記と同時に、水平電極Ｈ３，Ｈ７に水平転送パルスを印加して夫々１段づつ進めると、電極Ｈ２下と電極Ｈ６下の信号電荷は３電荷分に纏まり、Ｇ３（３は３電荷分を示す）となる（符号５３で示す）。次に、電極Ｈ２下の信号電荷Ｇ３は動かさずに、電極Ｈ６下の信号電荷を電極Ｈ２下まで転送させると、符号５４の位置で、Ｇ１信号電荷が６画素分混合されて水平６画素加算された信号となる。以後のこの６画素加算されたＧ６（６は６電荷分を示す）がそのまま転送される。

次に、図７に示す様に、信号電荷Ｒ１の水平６画素加算を行う。図７の上段には、水平方向に並ぶ１２個の信号電荷Ｒ１が○印を付した様にある。最初の６個を加算し、次の６個を加算するのであるが、先ず、６個づつの後半４個の信号電荷Ｒ１だけを水平電荷転送路４６に矢印で示すように読み出す。

そして、これら４個づつの信号電荷Ｒ１を、上述した信号電荷Ｇ１の転送混合と同様にして水平電荷転送路上の符号５５で示す位置で混合し信号電荷Ｒ４（４は４電荷分を示す）を得る。次に、これら信号電荷Ｒ４を電極Ｈ２下まで転送した後、残りの２個の信号電荷Ｒ１を水平電荷転送路に、矢印に示す様に読み出し、１段分転送を行うと、符号５６に示す位置で６画素加算した信号電荷Ｒ６が得られる。

以下、次段の信号電荷ｇ１（Ｒと並ぶＧ１と区別するため小文字ｇとしている），Ｂ１，ｇ１，…についても同様に６画素加算して、同色６画素の水平加算を完了し、アンプ４７から出力する。

なお、図５〜図７の説明では最終的に６画素加算したが、加算途中の３画素加算で止めてアンプ４７から出力させることで、ハイビジョン動画のサイズが得られることになる。

図８は、図４に示す固体撮像素子で同色画素の水平４画素加算する動作手順を示す図であり、図５の６画素加算の実施形態と比較する図である。加算の方法は、図６，図７で説明したのと同様であるため、説明は省略するが、水平４画素加算が完了するまでの時間は、図６，図７で説明した本実施形態の水平６画素加算と同程度である。

しかし、図４に示す固体撮像素子の構造のまま、６画素加算する場合には、図８に示すより複雑な動作手順を工夫しなくてはならず、６画素加算が完了するまで更に時間を要することになり、フレームレート的に厳しくなる。

図９は、本発明の別実施形態に係るＣＣＤ型固体撮像素子６０の要部構成図である。この固体撮像素子６０では、半導体基板表面に複数の画素４２が二次元アレイ状に配列形成され、また、奇数行の画素行が偶数行の画素行に対して１／２画素ピッチだけずれて形成され、所謂ハニカム画素配列となっている。

偶数行の画素は正方格子配列されており、これをＡ面を構成する画素群としてＲＧＢのカラーフィルタをベイヤ配列する。同様に、奇数行の画素も正方格子配列されており、これをＢ面を構成する画素群としてＲＧＢのカラーフィルタをベイヤ配列する。

そして、画素列２列に対して１本の垂直電荷転送路４３を設け、画素列２列が１本の垂直電荷転送路を共用する構成としている。この構成により、１本の垂直電荷転送路４３には、信号電荷Ｒと信号電荷Ｇだけが転送され、しかも、ＲＲＧＧＲＲＧＧ…と同色２画素づつ連続することになる。次の１本の垂直電荷転送路４３には、信号電荷Ｇと信号電荷Ｂだけが転送され、しかも、ＧＧＢＢＧＧＢＢ…と同色２画素づつ連続することになる。

従って、この固体撮像素子６０では、垂直電荷転送路４３上で同色２画素の画素加算が可能となる。

この固体撮像素子６０に、図３の固体撮像素子３５と同様に、ラインメモリ４５及び水平電荷転送路４６を設け、水平転送段２段で垂直電荷転送路３本に対応させる。

これにより、垂直電荷転送路上で２画素加算、水平電荷転送路上で６画素加算することで、計１２画素加算が可能となる。

なお、図３，図９の画素配列，カラーフィルタ配列だけを述べたが、別のカラーフィルタ配列であっても、水平方向に１つ置きに同色信号電荷が並び残りの１つ置きに別の同色信号電荷が並ぶ構成であれば、図３，図９に示すラインメモリ，水平電荷転送路を適用することで、同様に水平６画素加算が容易となる。

上述した各実施形態では、水平電荷転送路の１つの水平転送段が平均して垂直電荷転送路の１．５本に対応する様にして同色画素の水平６画素加算を容易にしたが、水平電荷転送路の１つの水平転送段を垂直電荷転送路の２本に対応させると、同色画素の水平８画素加算が容易となる。固体撮像素子の搭載画素数が更に多画素化したとき、この水平８画素加算が有効となる。

水平転送段１段に垂直電荷転送路を２本づつ対応させると、図５の上段の図から分かる通り、水平電極Ｈｉ（ｉ＝１〜８）の各々がラインバッファ電極Ｌ１，Ｌ２の２電極に対応する。このため、６画素加算時には、図６に示される様に、信号電荷Ｇ１が３個づつ読み出され、１水平電極分が空いた状態となるが、水平転送段１段に垂直電荷転送路を２本づつ対応させると、信号電荷Ｇ１は空き水平電極部分が無く全て連続して読み出され、８画素加算が容易となる。

以上述べた様に、実施形態による固体撮像素子は、半導体基板の表面部に二次元アレイ状に配列形成され各々が受光量に応じた信号電荷を蓄積する複数の画素と、該画素で構成される複数の画素列に沿って形成され前記画素で検出された前記信号電荷を転送する複数の垂直電荷転送路と、複数の前記垂直電荷転送路の各々に対して前記信号電荷を受け取り一時保持するバッファ領域を有し複数の前記垂直電荷転送路の転送方向端部に沿って形成されるラインメモリと、該ラインメモリに隣接して形成され該ラインメモリの前記バッファ領域から受け取った前記信号電荷を出力段に転送する水平電荷転送路であって前記垂直電荷転送路２本に対応する２つの前記バッファ領域に接続される水平転送段１段と前記垂直電荷転送路１本に対応する前記バッファ領域に接続される水平転送段１段とが交互に設けられた水平電荷転送路とを備えることを特徴とする。

また、実施形態の固体撮像素子は、前記ラインメモリが２相駆動されることを特徴とする。

また、実施形態の固体撮像素子は、前記水平電荷転送路が８相駆動されることを特徴とする。

また、実施形態の固体撮像素子は、前記複数の画素が前記半導体基板の表面部に正方格子状に配列形成されカラーフィルタ配列がベイヤ配列されることを特徴とする。

また、実施形態の固体撮像素子は、半導体基板の表面部に二次元アレイ状に配列形成される複数の画素の奇数行の画素行が偶数行の画素行に対して１／２画素ピッチずらして形成され、奇数行の画素に対してカラーフィルタがベイヤ配列されると共に偶数行の画素に対してもカラーフィルタがベイヤ配列され、前記画素の画素列２列毎に１本の共用の前記垂直電荷転送路が設けられることを特徴とする。

また、実施形態の固体撮像素子の駆動方法は、前記ラインメモリの前記バッファ領域の１つ置きに保持された同色の前記信号電荷を前記水平電荷転送路に転送し該水平電荷転送路上で６画素加算することを特徴とする。

また、実施形態の固体撮像素子の駆動方法は、前記垂直電荷転送路上で連続する同色２画素の信号電荷を加算し、前記ラインメモリの前記バッファ領域の１つ置きに保持された同色の前記信号電荷を前記水平電荷転送路に転送し該水平電荷転送路上で６画素加算することで計１２画素加算を行うことを特徴とする。

また、実施形態の撮像装置は、上記記載の固体撮像素子と、該固体撮像素子を駆動し同色画素の水平６画素加算駆動を行う撮像素子駆動手段とを備えることを特徴とする。

以上述べた実施形態によれば、水平６画素加算が容易となり、ＶＧＡサイズの動画像を高フレームレートで得ることが可能となる。

また、実施形態の固体撮像素子は、半導体基板の表面部に二次元アレイ状に配列形成され各々が受光量に応じた信号電荷を蓄積する複数の画素と、該画素で構成される複数の画素列に沿って形成され前記画素で検出された前記信号電荷を転送する複数の垂直電荷転送路と、複数の前記垂直電荷転送路の各々に対して前記信号電荷を受け取り一時保持するバッファ領域を有し複数の前記垂直電荷転送路の転送方向端部に沿って形成されるラインメモリと、該ラインメモリに隣接して形成され該ラインメモリの前記バッファ領域から受け取った前記信号電荷を出力段に転送する水平電荷転送路であって水平転送段１段が前記垂直電荷転送路２本に対応する２つの前記バッファ領域に接続される水平電荷転送路とを備えることを特徴とする。

この構成により、固体撮像素子の搭載画素数が増えた場合でも水平８画素加算が容易となり、ＶＧＡサイズの動画像を高フレームレートで読み出すことが可能となる。

本発明に係るＣＣＤ型固体撮像素子は、６画素加算が容易且つ迅速に可能となるため、フレームレートを落とさずに動画像を得ることができ、デジタルスチルカメラやデジタルビデオカメラ、カメラ付携帯電話機、ＰＤＡやノートパソコン等のカメラ付電子装置、内視鏡等の撮像装置一般に適用すると有用である。

２０撮像装置
２１撮像部
２４撮像素子駆動手段を含む駆動部
２６デジタル信号処理部（ＤＳＰ）
２９システム制御部（ＣＰＵ）
３５，６０ＣＣＤ型固体撮像素子
４２画素
４３垂直電荷転送路
４４読出ゲート
４５ラインメモリ
４６水平電荷転送路

Claims

半導体基板の表面部に二次元アレイ状に配列形成され各々が受光量に応じた信号電荷を蓄積する複数の画素と、該画素で構成される複数の画素列に沿って形成され前記画素で検出された前記信号電荷を転送する複数の垂直電荷転送路と、複数の前記垂直電荷転送路の各々に対して前記信号電荷を受け取り一時保持するバッファ領域を有し複数の前記垂直電荷転送路の転送方向端部に沿って形成されるラインメモリと、該ラインメモリに隣接して形成され該ラインメモリの前記バッファ領域から受け取った前記信号電荷を出力段に転送する水平電荷転送路であって前記垂直電荷転送路２本に対応する２つの前記バッファ領域に接続される水平転送段１段と前記垂直電荷転送路１本に対応する前記バッファ領域に接続される水平転送段１段とが交互に設けられた水平電荷転送路とを備える固体撮像素子。
請求項１に記載の固体撮像素子であって、前記ラインメモリが２相駆動される固体撮像素子。
請求項１又は請求項２に記載の固体撮像素子であって、前記水平電荷転送路が８相駆動される固体撮像素子。
請求項１乃至請求項３のいずれかに記載の固体撮像素子であって、前記複数の画素が前記半導体基板の表面部に正方格子状に配列形成されカラーフィルタ配列がベイヤ配列される固体撮像素子。
請求項１乃至請求項３のいずれかに記載の固体撮像素子であって、半導体基板の表面部に二次元アレイ状に配列形成される複数の画素の奇数行の画素行が偶数行の画素行に対して１／２画素ピッチずらして形成され、奇数行の画素に対してカラーフィルタがベイヤ配列されると共に偶数行の画素に対してもカラーフィルタがベイヤ配列され、前記画素の画素列２列毎に１本の共用の前記垂直電荷転送路が設けられる固体撮像素子。
請求項１乃至請求項５のいずれかに記載の固体撮像素子の駆動方法であって、前記ラインメモリの前記バッファ領域の１つ置きに保持された同色の前記信号電荷を前記水平電荷転送路に転送し該水平電荷転送路上で６画素加算する固体撮像素子の駆動方法。
請求項５に記載の固体撮像素子の駆動方法であって、前記垂直電荷転送路上で連続する同色２画素の信号電荷を加算し、前記ラインメモリの前記バッファ領域の１つ置きに保持された同色の前記信号電荷を前記水平電荷転送路に転送し該水平電荷転送路上で６画素加算することで計１２画素加算を行う固体撮像素子の駆動方法。
請求項１乃至請求項５のいずれかに記載の固体撮像素子と、該固体撮像素子を駆動し同色画素の水平６画素加算駆動を行う撮像素子駆動手段とを備える撮像装置。
半導体基板の表面部に二次元アレイ状に配列形成され各々が受光量に応じた信号電荷を蓄積する複数の画素と、該画素で構成される複数の画素列に沿って形成され前記画素で検出された前記信号電荷を転送する複数の垂直電荷転送路と、複数の前記垂直電荷転送路の各々に対して前記信号電荷を受け取り一時保持するバッファ領域を有し複数の前記垂直電荷転送路の転送方向端部に沿って形成されるラインメモリと、該ラインメモリに隣接して形成され該ラインメモリの前記バッファ領域から受け取った前記信号電荷を出力段に転送する水平電荷転送路であって水平転送段１段が前記垂直電荷転送路２本に対応する２つの前記バッファ領域に接続される水平電荷転送路とを備える固体撮像素子。