JP2011061085A - 強誘電体記憶装置 - Google Patents

Abstract

【課題】強誘電体キャパシタの上部電極上にコンタクトプラグを容易に形成することができ、かつ、強誘電体キャパシタ上方の水素バリア膜の破損を抑制した半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、半導体基板１０上に設けられた複数のトランジスタと、複数のトランジスタ上に設けられた第1の層間絶縁膜ＩＬＤ１と、第１の層間絶縁膜ＩＬＤ１上に設けられた複数の強誘電体キャパシタＣと、複数の強誘電体キャパシタＣの上面および側面を被覆する第１の水素バリア膜ＨＢ１と、強誘電体キャパシタＣの上方に設けられ、並びに、隣接する２つの強誘電体キャパシタＣ間に間隙または空孔Ｈを有する状態で埋め込まれた第２の層間絶縁膜ＩＬＤ２と、間隙または空孔Ｈの開口部を閉じるように第２の層間絶縁膜ＩＬＤ２上を被覆するカバー絶縁膜ＣＩと、カバー絶縁膜ＣＩ上を被覆する第２の水素バリア膜ＨＢ２とを備える。
【選択図】図２

Description

本発明は、半導体記憶装置に関する。

一般に、強誘電体メモリに用いられる強誘電体材料は水素に晒されると還元され、それにより、分極特性が劣化する。従来から、強誘電体材料の劣化を抑制するために、強誘電体キャパシタの周辺に水素バリア膜を形成していた。

水素バリア膜は、水素が強誘電体キャパシタへ侵入しないように、強誘電体キャパシタの下方、強誘電体キャパシタの側面、強誘電体キャパシタの上方に設けられていた。強誘電体キャパシタの上方から水素の侵入を抑制するために、水素バリア膜は、強誘電体キャパシタを被覆する層間絶縁膜上にも堆積されていた。

しかし、隣接する２つの強誘電体キャパシタ間に充填された層間絶縁膜内に間隙または空孔が形成される場合がある。層間絶縁膜上に水素バリア膜を堆積したとき、この水素バリア膜は、層間絶縁膜内の間隙または空孔の開口部において破損してしまう。この場合、水素が水素バリア膜の破損部分から強誘電体キャパシタへ侵入してしまう。

水素バリア膜の破損を抑制するために水素バリア膜の膜厚を厚くすることが考えられる。しかし、水素バリア膜が厚いと、強誘電体キャパシタの上部電極に接触するコンタクトプラグを形成する際に、水素バリア膜のエッチングに時間がかかってしまう。

特開２００８−１３５６１７号公報

強誘電体キャパシタの上部電極上にコンタクトプラグを容易に形成することができ、かつ、強誘電体キャパシタ上方の水素バリア膜の破損を抑制した半導体記憶装置を提供する。

本発明に係る実施形態に従った半導体記憶装置は、半導体基板上に設けられた複数のトランジスタと、前記複数のトランジスタ上に設けられた第1の層間絶縁膜と、前記第１の層間絶縁膜上に設けられた複数の強誘電体キャパシタと、前記複数の強誘電体キャパシタの上面および側面を被覆する第１の水素バリア膜と、前記強誘電体キャパシタの上方に設けられ、並びに、隣接する２つの前記強誘電体キャパシタ間に間隙または空孔を有する状態で埋め込まれた第２の層間絶縁膜と、前記間隙または空孔の開口部を閉じるように前記第２の層間絶縁膜上を被覆するカバー絶縁膜と、前記カバー絶縁膜上を被覆する第２の水素バリア膜とを備えている。

本発明に係る実施形態に従った半導体記憶装置は、半導体基板上に設けられた複数のトランジスタと、前記複数のトランジスタ上に設けられた第1の層間絶縁膜と、前記層間絶縁膜上に設けられた複数の強誘電体キャパシタと、前記複数の強誘電体キャパシタの上面および側面を被覆する第１の水素バリア膜と、前記強誘電体キャパシタの上方に設けられ、並びに、隣接する２つの前記強誘電体キャパシタ間に間隙または空孔を有する状態で埋め込まれた第２の層間絶縁膜と、前記間隙または空孔の内部を埋め込み、かつ、前記第２の層間絶縁膜上を被覆する第２の水素バリア膜とを備えている。

本発明による半導体記憶装置は、強誘電体キャパシタの上部電極上にコンタクトプラグを容易に形成することができ、かつ、強誘電体キャパシタ上方の水素バリア膜の破損を抑制することができる。

本発明に係る第1の実施形態に従った強誘電体メモリの構成を示す断面図。 図１の２−２線に沿った拡大断面図。 第１の実施形態による強誘電体メモリの製造方法を示す断面図。 図３に続く、強誘電体メモリの製造方法を示す断面図。 図４に続く、強誘電体メモリの製造方法を示す断面図。 図５に続く、強誘電体メモリの製造方法を示す断面図。 比較例または本実施形態におけるカバー絶縁膜ＣＩおよび／または第２の水素バリア膜ＨＢ２を示す拡大断面図。 本発明に係る第２の実施形態に従った強誘電体メモリの構成を示す断面図。 本発明に係る第３の実施形態に従った強誘電体メモリの構成を示す断面図。 本発明に係る第４の実施形態に従った強誘電体メモリの構成を示す断面図。 強誘電体キャパシタＣのテーパーの角度θと空孔Ｖの発生率との関係を示すグラフ。

以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。

（第１の実施形態）
図１は、本発明に係る第1の実施形態に従った強誘電体メモリの構成を示す断面図である。図１には、セルトランジスタ（Ｔ）のソース−ドレイン間にキャパシタ（Ｃ）の両端をそれぞれ接続し、これをユニットセルＵＣ（以下、メモリセルＭＣともいう）とし、このユニットセルＵＣを複数直列に接続した「ＴＣ並列ユニット直列接続型強誘電体メモリ」を示している。図１は、複数のユニットセルＵＣが直列接続される方向（ビット線１３０の延伸方向）に沿った断面図である。尚、本実施形態は、ＴＣ並列ユニット直列接続型強誘電体メモリに限らず、強誘電体キャパシタを備えた任意のメモリに適用可能である。

本実施形態による強誘電体メモリは、シリコン基板１０と、シリコン基板１０上に設けられたセルトランジスタＴと、セルトランジスタＴ上に形成された第１の層間絶縁膜ＩＬＤ１と、第１の層間絶縁膜ＩＬＤ１の上方に設けられた強誘電体キャパシタＣとを備えている。図示はしないが、複数の強誘電体キャパシタＣが、シリコン基板１０の上方にマトリクス状に二次元配置されている。

セルトランジスタＴのゲートがワード線ＷＬとして機能する。ビット線１３０とワード線ＷＬとは互いに直交している。配線１４０は、ワード線ＷＬに接続されており、ワード線ＷＬを低抵抗化している。

図２は、図１の２−２線に沿った拡大断面図である。図２では、３つの強誘電体キャパシタの断面を示している。シリコン基板１０に素子分離ＳＴＩ（Shallow Trench Isolation）が形成されている。隣接する２つのＳＴＩ間にアクティブ領域ＡＡが形成されている。セルトランジスタＴは、アクティブ領域ＡＡ上に形成されている。尚、図２は、ワード線ＷＬの延伸方向に沿った断面図であるので、セルトランジスタＴは拡散層ＤＬ１以外現れていない。

第１の層間絶縁膜ＩＬＤ１は、シリコン基板１０上に堆積されている。第１の層間絶縁膜ＩＬＤ１は、例えば、ＢＰＳＧ（Boron Phosphorous Silicate Glass）またはＴＥＯＳ（Tetra Ethoxy Silane）等を用いたシリコン酸化膜により形成されている。底部水素バリア膜ＨＢＢが第１の層間絶縁膜ＩＬＤ１上に設けられている。底部水素バリア膜ＨＢＢは、例えば、Ａｌ_２Ｏ_３またはＳｉＮ等からなる。底部水素バリア膜ＨＢＢは、強誘電体キャパシタＣの底部から侵入しようとする水素をブロックするために設けられている。中間絶縁膜ＭＬＤが底部水素バリア膜ＨＢＢ上に設けられている。中間絶縁膜ＭＬＤは、例えば、シリコン酸化膜からなる。

第１のコンタクトプラグＣＰ１およびＣＰ１０が中間絶縁膜ＭＬＤ、底部水素バリア膜ＨＢＢおよび第１の層間絶縁膜ＩＬＤ１を貫通するように設けられている。第１のコンタクトプラグＣＰ１およびＣＰ１０は、例えば、タングステンまたはドープトポリシリコン等からなる。ＣＰ１およびＣＰ１０は、同時に形成されているためともに第１のコンタクトプラグと呼ぶが、ＣＰ１は、拡散層ＤＬ１に接続されたコンタクトプラグであり、ＣＰ１０は、拡散層ＤＬ２に接続されたコンタクトプラグである。尚、図２は、ワード線ＷＬの延伸方向に沿った断面図であるので、ＣＰ１０は現れていない。

強誘電体キャパシタＣが第１のコンタクトプラグＣＰ１上に設けられている。強誘電体キャパシタＣの下部電極ＬＥは、第１のコンタクトプラグＣＰ１を介してセルトランジスタＴの一方の拡散層ＤＬ１に電気的に接続されている。

強誘電体キャパシタＣは、下部電極ＬＥ、強誘電体膜ＦＥおよび上部電極ＵＥを有する。下部電極ＬＥの材料は、例えば、Ｔｉ、ＴｉＮ、ＴｉＡｌＮ、Ｐｔ、Ｉｒ、ＩｒＯ_２、ＳＲＯ、Ｒｕ、ＲｕＯ_２等の単層膜、あるいは、これらの積層膜からなる。強誘電体膜ＦＥの材料は、例えば、ＰＺＴ（Ｐｂ（Ｚｒ_ｘＴｉ_{（１−ｘ）}）Ｏ_３）、ＳＢＴ（Ｓｒ_ｘＢｉ_ｙＴａ_ｚＯ_ａ）、ＢＬＴ（Ｂｉ_ｘＬａ_ｙＯ_ｚ）等からなる。ここで、ｘ、ｙ、ｚ、ａは正数である。上部電極ＵＥの材料は、例えば、Ｐｔ、Ｉｒ、ＩｒＯ_２、ＳＲＯ、Ｒｕ、ＲｕＯ_２等の単層膜、あるいは、これらの積層膜からなる。

強誘電体キャパシタＣの上面および側面は、第１の水素バリア膜ＨＢ１で被覆されている。第１の水素バリア膜ＨＢ１は、例えば、Ａｌ_２Ｏ_３、ＳｉＮ等からなる。

第２の層間絶縁膜ＩＬＤ２が、第１の水素バリア膜ＨＢ１を介して強誘電体キャパシタＣの上面および側面上に設けられている。第２の層間絶縁膜ＩＬＤ２は、例えば、ＢＰＳＧまたはＴＥＯＳ等を用いたシリコン酸化膜により形成されている。第２の層間絶縁膜ＩＬＤ２は、その表面が平坦化されている。第２の層間絶縁膜ＩＬＤ２は、隣接する２つの強誘電体キャパシタＣ間に間隙または空孔を有する状態で埋め込まれている。この間隙または空孔は、その開口部がカバー絶縁膜ＣＩで覆われ、閉じられることによって空洞Hとして残存する。

カバー絶縁膜ＣＩは、例えば、ＢＰＳＧまたはＴＥＯＳ等を用いたシリコン酸化膜により形成されている。カバー絶縁膜ＣＩは、第２の層間絶縁膜ＩＬＤ２と異なる材料で形成されてもよいが、第２の層間絶縁膜ＩＬＤ２と同じ材料（ＳｉＯ_２）で形成されていてもよい。

第２の水素バリア膜ＨＢ２がカバー絶縁膜ＣＩ上を被覆するように形成されている。第２の水素バリア膜ＨＢ２は、例えば、Ａｌ_２Ｏ_３またはＳｉＮ等からなる。カバー絶縁膜ＣＩの膜厚は、第２の水素バリア膜ＨＢ２の膜厚より厚くてよい。カバー絶縁膜ＣＩの材料は、第２の水素バリア膜ＨＢ２の材料に比べてエッチング速度（例えば、ＲＩＥ（Reactive Ion Etching）によるエッチング速度）が速い材料で形成されているからである。従って、カバー絶縁膜ＣＩを厚く形成しても、カバー絶縁膜ＣＩはエッチング時間をさほど長期化しない。カバー絶縁膜ＣＩを第２の水素バリア膜ＨＢ２よりも厚く形成することによって、カバー絶縁膜ＣＩは、間隙または空孔の開口部を被覆することができる。その結果として、空洞Ｈが隣接する２つの強誘電体キャパシタＣ間に残存する。

しかし、カバー絶縁膜ＣＩが間隙または空孔の開口部を被覆しているので、第２の水素バリア膜ＨＢ２は破損せずに、カバー絶縁膜ＣＩの上面全体を被覆することができる。これにより、水素が強誘電体キャパシタＣの上方から侵入することを防止することができる。

カバー絶縁膜ＣＩおよび第２の水素バリア膜ＨＢ２は、平坦化された第２の層間絶縁膜上に堆積されている。これによって、第２の水素バリア膜ＨＢ２は、その被覆性が向上し、水素バリアの効果を充分に発揮することができる。

第３の層間絶縁膜ＩＬＤ３が、第２の水素バリア膜ＨＢ２上に設けられている。第３の層間絶縁膜ＩＬＤ３は、第２の層間絶縁膜ＩＬＤ２と同じ材料で形成されていてよい。さらに、第３の層間絶縁膜ＩＬＤ３、第２の水素バリア膜ＨＢ２、カバー絶縁膜ＣＩ、第２の層間絶縁膜ＩＬＤ２および第１の水素バリア膜ＨＢ１を貫通するように第２のコンタクトプラグＣＰ２が形成されている。第２のコンタクトプラグＣＰ２は、例えば、Ｗ、Ａｌ、ＴｉＮ、Ｃｕ、Ｔｉ、Ｔａ、ＴａＮ等のいずれかを含む材料で形成されている。

第３の層間絶縁膜ＩＬＤ３、第２の水素バリア膜ＨＢ２、カバー絶縁膜ＣＩ、第２の層間絶縁膜ＩＬＤ２および第１の水素バリア膜ＨＢ１を貫通し、コンタクトプラグＣＰ１０と電気的に接続されるように第３のコンタクトプラグＣＰ３が形成されている。第３のコンタクトプラグＣＰ３は、例えば、タングステンまたはドープトポリシリコン等からなる。尚、図２は、ワード線ＷＬの延伸方向に沿った断面図であるので、ＣＰ３は現れていない。

ローカル配線ＬＩＣが第２、第３のコンタクトプラグＣＰ２、ＣＰ３上に形成されている。ローカル配線ＬＩＣは、例えば、Ｗ、Ａｌ、ＴｉＮ、Ｃｕ、Ｔｉ、Ｔａ、ＴａＮ等のいずれかを含む材料で形成されている。ローカル配線ＬＩＣは、第２のコンタクトプラグＣＰ２を介して上部電極ＵＥに電気的に接続されている。

このように、第１の実施形態では、カバー絶縁膜ＣＩが第２の水素バリア膜ＨＢ２の下に設けられている。これによって、第２の水素バリア膜ＨＢ２は、間隙または空孔の開口部で破損することなく、強誘電体キャパシタＣの上方を被覆することができる。その結果、第１の実施形態は、水素の侵入から強誘電体キャパシタＣを確実に保護することができる。

第１の実施形態では、第２の水素バリア膜ＨＢ２は、水素を阻止するのに充分な厚み（例えば、約１０ｎｍ）を有すればよく、それ以上に厚くする必要はない。第２の水素バリア膜ＨＢ２は、このように非常に薄くても、水素バリア効果を充分に発揮することができる。第２の水素バリア膜ＨＢ２を薄くすることによって、第２のコンタクトプラグＣＰ２を形成する際のエッチングが容易になる。

図３から図６は、第１の実施形態による強誘電体メモリの製造方法を示す断面図である。

シリコン基板１０上にＳＴＩを形成する。これにより、アクティブ領域ＡＡが決定される。セルトランジスタＴをアクティブ領域ＡＡ上に形成する。セルトランジスタＴは、通常のＭＩＳＦＥＴ（Metal Insulation Semiconductor Field Effect Transistor）と同様の製造方法で形成され得る。従って、ここではセルトランジスタＴの製造方法の詳細についての説明は省略する。

次に、シリコン基板１０およびセルトランジスタＴ上に第１の層間絶縁膜ＩＬＤ１が堆積される。ＣＭＰ（Chemical Mechanical Polishing）を用いて第１の層間絶縁膜ＩＬＤ１の上面が平坦化される。次に、底部水素バリア膜ＨＢＢおよび中間絶縁膜ＭＬＤが第１の層間絶縁膜ＩＬＤ１上に堆積される。

次に、リソグラフィおよびＲＩＥを用いて、拡散層ＤＬ１、ＤＬ２上にある中間絶縁膜ＭＬＤ、底部水素バリア膜ＨＢＢおよび第１の層間絶縁膜ＩＬＤ１が選択的に除去される。これにより、コンタクトホールが拡散層ＤＬ１、ＤＬ２上に開口される。次に、コンタクトホール内に導電材料（タングステンまたはドープトポリシリコン）が埋め込まれ、ＣＭＰを用いてこの導電材料を平坦化する。これにより、図３に示すように、コンタクトプラグＣＰ１が形成される。

次に、下部電極ＬＥ、強誘電体膜ＦＥおよび上部電極ＵＥの各材料が中間絶縁膜ＭＬＤおよび第１のコンタクトプラグＣＰ１上に堆積される。下部電極ＬＥと第１のコンタクトプラグＣＰ１との間に、導電性の水素バリア膜５０が設けられていてもよい。水素バリア膜５０は、例えば、チタンナイトライド（Ｔ_３Ｎ_４等）、チタンアルミニウムナイトライド（Ｔｉ_ｘＡｌ_ｙＮ_ｚ等）、タングステンナイトライド（Ｗ_ｘＮ_ｙ等）、チタニウム（Ｔｉ）の単層膜、あるいは、これらの積層膜からなる。

次に、マスク材料（図示せず）が上部電極ＵＥの材料上に堆積される。マスク材料は、例えば、シリコン酸化膜、Ａｌ_２Ｏ_３またはＴｉＡｌＮ等である。次に、リソグラフィおよびＲＩＥを用いて、マスク材料をパターニングする。続いて、パターニング後のマスク材料をマスクとして用いて、上部電極ＵＥ、強誘電体膜ＦＥおよび下部電極ＬＥを連続的に加工する。これにより、図４に示すように、強誘電体キャパシタＣが形成される。このとき、隣接する強誘電体キャパシタＣ間において、底部水素バリア膜ＨＢＢまでオーバーエッチングする。

次に、強誘電体キャパシタＣの上面および側面を被覆するように、第１の水素バリア膜ＨＢ１を堆積する。第１の水素バリア膜ＨＢ１は、底部水素バリア膜ＨＢＢと接触し、それにより、強誘電体キャパシタＣを囲む。

次に、ＰＥＣＶＤ（Plasma-enhanced Chemical Vapor Deposition）やスパッタ等を用いて、第１の水素バリア膜ＨＢ１上に第２の層間絶縁膜ＩＬＤ２を堆積し、第２の層間絶縁膜ＩＬＤ２の上面を平坦化する。第２の層間絶縁膜ＩＬＤ２は、強誘電体キャパシタＣの上面上に堆積されるだけでなく、隣接する強誘電体キャパシタＣ間も充填する。近年の強誘電体メモリの微細化に伴い、隣接する強誘電体キャパシタＣ間のアスペクト比が非常に高くなってきている。従って、隣接する強誘電体キャパシタＣ間に充填される第２の層間絶縁膜ＩＬＤ２は、図５に示すように間隙または空孔Ｖを含むことが多い。この場合、図７（Ａ）の比較例に示すように、第２の層間絶縁膜ＩＬＤ２上に薄い水素バリア膜ＨＢ２を直接堆積した場合、水素バリア膜ＨＢ２が破損してしまう。

本実施形態では、ＰＥＣＶＤやスパッタ等を用いて図６に示すように、第２の層間絶縁膜ＩＬＤ２上にカバー絶縁膜ＣＩを堆積し、カバー絶縁膜ＣＩ上に第２の水素バリア膜ＨＢ２を堆積する。図７（Ｂ）および図７（Ｃ）は、カバー絶縁膜ＣＩおよび第２の水素バリア膜ＨＢ２が堆積される様子を示す拡大断面図である。図７（Ｂ）に示すように、第２の水素バリア膜ＨＢ２よりも厚いカバー絶縁膜ＣＩを第２の層間絶縁膜ＩＬＤ２上に堆積することによって、カバー絶縁膜ＣＩは、破損することなく、間隙または空孔Ｖの開口部を塞ぐことができる。図７（Ｃ）に示すように、カバー絶縁膜ＣＩ上に第２の水素バリア膜ＨＢ２を堆積することによって、第２の水素バリア膜ＨＢ２は、破損することなく、カバー絶縁膜ＣＩ上を被覆することができる。

カバー絶縁膜ＣＩにより間隙または空孔Ｖの開口部を塞ぐことにより水素バリア膜ＨＢ２の膜厚が薄くても間隙または空孔により破れることがなく、１０ｎｍ程度に薄くても安定な水素バリア膜を形成できる。カバー絶縁膜ＣＩは、一般的に層間絶縁膜として用いられるシリコン酸化膜等の材料である。水素バリア膜ＨＢ２は、層間絶縁膜（シリコン酸化膜）よりも水素の透過性の低いアルミナやシリコン窒化膜等を用いる。これらは一般にシリコン酸化膜よりもエッチング速度の遅い材料である。よって、水素バリア膜ＨＢ２の膜厚を薄くできることによって、第２のコンタクトプラグＣＰ２の形成が容易になる。

次に、第２の水素バリア膜ＨＢ２上に第３の層間絶縁膜ＩＬＤ３を堆積する。上部電極ＵＥに達するコンタクトホールが開口される。次に、ＭＯＣＶＤ（Metalorganic CVD）、スパッタ、メッキ、スパッタリフロ等のいずれかを用いて、コンタクトホール内に導電材料を埋め込む。続いて、ＣＭＰを用いてこの導電材料を平坦化する。これにより、第２のコンタクトプラグＣＰ２が形成される。同様にコンタクトプラグＣＰ１０に接続されるコンタクトプラグＣＰ３の形成を行う。

さらに、第２のコンタクトプラグＣＰ２および第３のコンタクトプラグＣＰ３上にローカル配線ＬＩＣを形成することによって、図２に示す構造が得られる。

本実施形態によれば、間隙または空孔Ｖが隣接する強誘電体キャパシタＣ間の第２の層間絶縁膜ＩＬＤ２に形成されたとしても、第２の水素バリア膜ＨＢ２は破損せず、第２の層間絶縁膜ＩＬＤ２上を被覆することができる。

（第２の実施形態）
図８は、本発明に係る第２の実施形態に従った強誘電体メモリの構成を示す断面図である。第２の実施形態では、カバー絶縁膜ＣＩが、第２の層間絶縁膜ＩＬＤ２を被覆するとともに、間隙または空孔Ｖの内部を埋め込んでいる。第２の実施形態のその他の構成は、対応する第１の実施形態の構成と同様でよい。第２の実施形態は、製造後に空洞Ｈを有さないが、間隙または空孔Ｖを埋め込むことによって、第２の水素バリア膜ＨＢ２の破損を防止している。従って、第２の実施形態は、第１の実施形態と同様の効果を得ることができる。

第２の実施形態は、空洞Ｈを有さないので、水、水素、構成原子に水素原子を含む気体等の異物が空洞Ｈに溜まることを防止でき、それによる強誘電体キャパシタの劣化を抑制できる。

第２の実施形態の製造方法は、図３から図５を参照して説明した工程を経た後、カバー膜ＣＩの材料をＡＬＤ（Atomic Layer Deposition）あるいはコーティングにより堆積する。ＡＬＤを用いてＳｉＯ_２を堆積した場合、通常のＣＶＤと異なり、カバー絶縁膜ＣＩを狭い間隙または空孔Ｖの内部まで堆積させることができる。一方、ＡＬＤを用いると製造コストが上がる。従って、ＳＯＧなどの塗布型酸化膜でカバー絶縁膜ＣＩを第２の層間絶縁膜ＩＬＤ２上に形成してもよい。例えば、ＰＳＺ（ポリシラザン）を第２の層間絶縁膜ＩＬＤ２上に塗布し、カバー絶縁膜CIを形成してもよい。その後、第２の水素バリア膜ＨＢ２を第１の実施形態と同様にカバー絶縁膜ＣＩ上に堆積する。

第２の実施形態のその後の製造工程は、対応する第１の実施形態の製造工程と同様でよい。これにより、第２の実施形態による強誘電体メモリが完成する。

（第３の実施形態）
図９は、本発明に係る第３の実施形態に従った強誘電体メモリの構成を示す断面図である。第３の実施形態では、第２の水素バリア膜ＨＢ２が、第２の層間絶縁膜ＩＬＤ２を被覆するとともに、間隙または空孔Ｖの内部を埋め込んでいる。第３の実施形態では、カバー絶縁膜ＣＩが省略されている。第３の実施形態のその他の構成は、対応する第１の実施形態の構成と同様でよい。第３の実施形態は、製造後に空洞Ｈを有さないが、第２の水素バリア膜ＨＢ２自身が間隙または空孔Ｖを埋め込む。これによって、第２の水素バリア膜ＨＢ２は破損しない。従って、第２の実施形態は、第１の実施形態と同様の効果を得ることができる。

第３の実施形態も、空洞Ｈを有さないので、水、水素、構成原子に水素原子を含む気体等の異物が空洞Ｈに溜まることを防止でき、それによる強誘電体キャパシタの劣化を抑制できる。

第３の実施形態の製造方法は、図３から図５を参照して説明した工程を経た後、第２の水素バリア膜の材料をＡＬＤにより堆積する。例えば、第２の水素バリア膜の材料としてＡｌ_２Ｏ_３またはＳｉＮをＡＬＤを用いて堆積する。この場合、通常のＣＶＤと異なり、第２の水素バリア膜の材料を狭い間隙または空孔Ｖの内部まで堆積させることができる。一方、ＡＬＤを用いると製造コストが上がる。しかし、カバー絶縁膜ＣＩを堆積する必要が無いので、製造工程数は減少する。従って、その分、製造コストの増加を抑制、あるいは、製造コストを削減することができる。

さらに、カバー絶縁膜ＣＩが堆積されないので、上部電極ＵＥ上に形成されるコンタクトホールのアスペクト比を低減できる。これは、ローカル配線ＬＩＣと上部電極ＵＥとの接触抵抗を低減させ、かつ、コンタクト不良を抑制することができる。

（第４の実施形態）
図１０は、本発明に係る第４の実施形態に従った強誘電体メモリの構成を示す断面図である。第４の実施形態では、強誘電体キャパシタＣの側面が、強誘電体キャパシタの底面または上面に対して７０度以下の傾きを有する順テーパー状に形成されている。このとき、例えば、強誘電体キャパシタＣの高さＨＩＧＨは、約３００ｎｍ〜約４００ｎｍであった。隣接する強誘電体キャパシタＣ間の間隔Ｄは、約６０ｎｍ〜約１００ｎｍであった。また、第１の水素バリア膜ＨＢ１の膜厚は、約５０〜約１００ｎｍであった。この場合、第２の層間絶縁膜ＩＬＤ２内に間隙または空孔Ｖが発生しない。

第４の実施形態のその他の構成は、対応する第３の実施形態の構成と同様でよい。

図１１は、強誘電体キャパシタＣのテーパーの角度θと空孔Ｖの発生率との関係を示すグラフである。図１１のグラフに示すように、上記条件のもと、テーパー角が７０度以下の場合に、空孔Ｖの発生率はほぼゼロになる。

強誘電体キャパシタＣのテーパー角を低下させる余地がある場合にのみ適用可能である。しかし、第４の実施形態は、従来の製造方法に対して大きな変更を加えることなく第１の実施形態と同様の効果を得ることができる。

Ｃ…強誘電体キャパシタ、ＵＥ…上部電極、ＦＥ…強誘電体膜、ＬＥ下部電極、Ｔ…セルトランジスタ、ＩＬＤ１〜ＩＬＤ３…第１から第３の層間絶縁膜、ＭＬＤ…中間絶縁膜、ＣＰ１０，ＣＰ１〜ＣＰ３…第１から第３のコンタクトプラグ、ＨＢＢ…底部水素バリア膜、ＨＢ１、ＨＢ２…第１、第２の水素バリア膜、ＣＩ…カバー膜、ＬＩＣ…ローカル配線、Ｖ…間隙または空孔、Ｃ…空洞

Claims (6)

1. 半導体基板上に設けられた複数のトランジスタと、
   前記複数のトランジスタ上に設けられた第1の層間絶縁膜と、
   前記第１の層間絶縁膜上に設けられた複数の強誘電体キャパシタと、
   前記複数の強誘電体キャパシタの上面および側面を被覆する第１の水素バリア膜と、
   前記強誘電体キャパシタの上方に設けられ、並びに、隣接する２つの前記強誘電体キャパシタ間に間隙または空孔を有する状態で埋め込まれた第２の層間絶縁膜と、
   前記間隙または空孔の開口部を閉じるように前記第２の層間絶縁膜上を被覆するカバー絶縁膜と、
   前記カバー絶縁膜上を被覆する第２の水素バリア膜とを備えた半導体記憶装置。
2. 隣接する２つの前記強誘電体キャパシタ間に前記間隙または空孔による空洞が残存することを特徴とする請求項１に記載の半導体記憶装置。
3. 前記カバー膜は、前記間隙または空孔の内部を埋め込み、かつ、前記第２の層間絶縁膜上を被覆することを特徴とする請求項１に記載の半導体記憶装置。
4. 前記カバー絶縁膜の膜厚は、前記第２の水素バリア膜の膜厚よりも厚いことを特徴とする請求項１から請求項３のいずれかに記載の半導体記憶装置。
5. 前記カバー絶縁膜のエッチング速度は、前記第２の水素バリア膜のエッチング速度よりも速いことを特徴とする請求項１から請求項３のいずれかに記載の半導体記憶装置。
6. 半導体基板上に設けられた複数のトランジスタと、
   前記複数のトランジスタ上に設けられた第1の層間絶縁膜と、
   前記層間絶縁膜上に設けられた複数の強誘電体キャパシタと、
   前記複数の強誘電体キャパシタの上面および側面を被覆する第１の水素バリア膜と、
   前記強誘電体キャパシタの上方に設けられ、並びに、隣接する２つの前記強誘電体キャパシタ間に間隙または空孔を有する状態で埋め込まれた第２の層間絶縁膜と、
   前記間隙または空孔の内部を埋め込み、かつ、前記第２の層間絶縁膜上を被覆する第２の水素バリア膜とを備えた半導体記憶装置。

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