CN108346646B - 半导体装置及其制造方法 - Google Patents

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Abstract

半导体装置及其制造方法。一种半导体装置包括低密度基板、位于所述低密度基板的空腔内的高密度嵌体、第一半导体晶粒和第二半导体晶粒。所述第一半导体晶粒包括高密度凸块和低密度凸块。所述第二半导体晶粒包括高密度凸块和低密度凸块。所述第一半导体晶粒的高密度凸块和第二半导体晶粒的高密度凸块电连接到所述高密度嵌体。所述第一半导体晶粒的低密度凸块和所述第二半导体晶粒的低密度凸块电连接到所述低密度基板。

Description

半导体装置及其制造方法
技术领域
本发明公开的各种实施例涉及一种半导体装置及其制造方法。
相关申请案
本申请案主张于2017年1月23日在韩国知识产权局提交的韩国专利申请第10-2017-0010704号的优先权且获得的所有益处，并且其内容通过引用整体并入本文。
背景技术
半导体封装保护集成电路或晶片免受物理损坏和外部应力。另外，半导体封装可以提供热传导路径以有效地移除晶片中产生的热量，并且还提供到例如印刷电路板的其它部件的电连接。
通过将常规和传统方法与具有本申请的其余部分中提出的本发明的各态样的这种***进行比较，常规和传统方法的限制和缺点对于本领域技术人士来说应该变得显而易见。
发明内容
本发明的一态样是一种半导体装置，包括：低密度基板；高密度嵌体，位于所述低密度基板中的空腔内；第一半导体晶粒，包括高密度凸块和低密度凸块；以及第二半导体晶粒，包括高密度凸块和低密度凸块，其中所述第一半导体晶粒的所述高密度凸块和所述第二半导体晶粒的所述高密度凸块电连接到所述高密度嵌体，并且所述第一半导体晶粒的所述低密度凸块和所述第二半导体晶粒的所述低密度凸块电连接到所述低密度基板。在所述半导体装置中，所述高密度嵌体包括具有一个或多个高密度电路图案和一个或多个介电层的高密度重新分布结构；以及所述低密度基板包括具有一个或多个低密度电路图案和一个或多个介电层的低密度重新分布结构。在所述半导体装置中，所述高密度电路图案电连接到所述高密度凸块；以及所述低密度电路图案电连接到所述低密度凸块。在所述半导体装置中，所述高密度嵌体包括底板和所述底板上的高密度重新分布结构；以及所述高密度重新分布结构的一个或多个高密度电路图案电连接到所述第一半导体晶粒和所述第二半导体晶粒的所述高密度凸块。在所述半导体装置中，所述高密度嵌体进一步包括***在所述一个或多个高密度电路图案和所述高密度凸块之间的高密度衬垫。所述半导体装置还包括围绕所述高密度衬垫的底部填充物。在所述半导体装置中，所述低密度基板包括：第一介电层；通过所述第一介电层的低密度柱；以及在所述第一介电层和所述低密度柱之下的低密度重新分布结构；其中所述低密度柱被***在所述低密度凸块和所述低密度重新分布结构的一个或多个低密度电路图案之间。在所述半导体装置中，所述低密度基板包括：第一介电层；通过所述第一介电层的低密度柱；以及在所述第一介电层和所述低密度柱之下的低密度重新分布结构；其中所述低密度柱被***在所述低密度凸块和所述低密度重新分布结构的一个或多个低密度电路图案之间；以及其中所述高密度衬垫的顶表面和所述低密度柱的顶表面是共平面。在所述半导体装置中，所述高密度衬垫的所述顶表面、所述低密度柱的所述顶表面和所述第一介电层的顶表面是共平面。在所述半导体装置中，所述低密度重新分布结构包括第二介电层；所述第一介电层和所述第二介电层包括树脂；以及所述第一介电层包含比所述第二介电层更大量的无机填料。在所述半导体装置中，所述低密度重新分布结构包括第二介电层；所述第一介电层包含环氧模塑化合物；以及所述第二介电层包括比所述环氧模塑化合物更软的树脂。在所述半导体装置中，所述高密度嵌体的底表面接触所述低密度重新分布结构的顶表面。在所述半导体装置中，所述高密度嵌体的侧表面接触所述空腔的侧表面。在所述半导体装置中，所述第一半导体晶粒和所述第二半导体晶粒的所述高密度凸块的高度以及所述第一半导体晶粒和所述第二半导体晶粒的所述低密度凸块的高度相等。
本发明的另一态样是一种半导体装置的制造方法，包括：在第一载体上形成高密度衬垫和低密度柱；将高密度嵌体电连接到所述高密度衬垫；在所述高密度嵌体和所述低密度柱上方形成低密度基板，使得所述低密度基板的第一介电层围绕所述低密度柱；去除所述第一载体以暴露所述高密度嵌体和所述低密度柱；以及将所述第一半导体晶粒和所述第二半导体晶粒电连接到所述高密度嵌体和所述低密度柱。在所述制造方法中，形成所述低密度基板包括在所述第一介电层上方形成低密度重新分布结构，使得所述低密度重新分布结构的一个或多个低密度电路图案电连接到所述低密度支柱。在所述制造方法中，形成所述低密度重新分布结构包括形成一个或多个第二介电层，使得所述一个或多个第二介电层中的第二介电层位于所述一个或多个低密度电路图案的上覆的低密度电路图案和底下的低密度电路图案之间。所述制造方法还包括：在所述低密度基板上形成传导凸块；藉由施加粘合剂至所述传导凸块而将第二载体粘附到所述低密度基板；以及在所述粘附动作之后去除所述第一载体。在所述制造方法中，电连接所述第一半导体晶粒和所述第二半导体晶粒包括：藉由电连接所述第一半导体晶粒的高密度凸块和所述第二半导体晶粒的高密度凸块至所述高密度嵌体，而将所述第一半导体晶粒电连接到所述第二半导体。在所述制造方法中，电连接所述第一半导体晶粒和所述第二半导体晶粒进一步包括将所述第一半导体晶粒的低密度凸块和所述第二半导体晶粒的低密度凸块电连接到所述低密度基板。
附图说明
图1A和1B示出了根据本发明揭露的各种实施例的半导体装置的截面图和局部放大的截面图。
图2A至图2J示出了图示根据本发明揭露的各种实施例的半导体装置的制造方法的截面图。
具体实施方式
在下文中，参考附图详细描述优选示例实施例。本发明揭露的各个态样可以许多不同的形式来实现，并且不应该被解释为局限于在此阐述的示例实施例。而是，提供本发明的这些示例实施例，以便使本揭露变得彻底和完整的，且向本领域技术人士传达本发明揭露的各个态样。
在附图中，为了清楚起见，层和区域的厚度可能被夸大。本文中，相同的元件符号始终表示相同的元件。如本文所使用的，用语“及/或”包括一个或多个相关所列项目的任何和所有组合。还应理解的是，当元件A被称为“连接到”元件B时，元件A可以直接连接到元件B，或者可以存在中间元件C以让元件A和元件B间接地相互连接。
本文使用的用语仅用于描述特定实施例的目的，而不意图限制本发明揭示。如本文所使用的，除非上下文另有明确指示，否则单数形式也意图包括复数形式。将进一步理解的是，当在本说明书中使用时，用语“包括”及/或“包含”指出所述特征、数字、步骤、操作、元件及/或组件的存在，但是不排除存在或添加一个或多个其他特征、数字、步骤、操作、元件、组件和/或其组合。
应该理解的是，虽然这里可以使用用语第一、第二等来描述各种构件、元件、区域、层及/或部分，但是这些构件、元件、区域、层及/或部分应该不受这些用语的限制。这些用语仅用于区分一个构件、元件、区域、层及/或部分与另一个构件、元件、区域、层及/或部分。因此，例如，下面讨论的第一构件、第一元件、第一区域、第一层及/或第一部分可以被称为第二构件、第二元件、第二区域、第二层及/或第二部分而不偏离本发明揭露的教导。
为了便于描述，可以在本文使用诸如“之下”、“下方”、“下面”、“之上”、“上方”等的空间相对用语来描述一个元件或特征与另一个元素或特征的关系，如图所示。应该理解的是，空间相对用语旨在包含除了附图中描绘的方位之外的装置在使用或操作中的不同方位。例如，如果附图中的装置被翻转，则被描述为在其他元件或特征“下方”或“之下”的元件将被定向为在所述其他元件或特征“之上”。因此，示例性用语“之下”可以涵盖上方和下方的方位。所述装置可以其他方式定向(旋转90度或在其他方位)，并且可以相应地解释本文使用的空间相对描述符。
此外，于本文使用用语“共平面”和类似的用语来表示位于同一平面内的两个表面。共平面可以彼此相邻或邻接；然而不相邻及/或不邻接的表面也可以是共平面的。例如，可以在共平面的表面之间***间隙、空隙及/或其它结构。此外，由于制造公差、热膨胀等，共平面的表面中可能存在轻微的偏差。这种偏差可能导致一个表面比另一个表面略高，从而在表面之间形成突然变化(step-off)(例如，升高或降低)。如本文使用的，用语“共平面”包括具有在0和7微米之间范围内的突然变化的表面。
在整个说明书中，通常使用措辞“高密度”和“低密度”。用语“高密度”用来表示与“低密度”相比更精细的布线间距或在组件的预定区域中与“低密度”相比更精细的布线间距。用语“低密度”用来表示与“高密度”相比更大的布线间距或在预定区域中与“高密度”相比更粗的布线间距。因此，“高密度”和“低密度”这两个术语被用作简略表示以反映与第二区域(即，低密度区域)相比，第一区域(即，高密度区域)具有更多数量的布线或其他注意到的结构，并且因此具有更高密度的布线或其他结构。高密度区域中的结构相对于低密度区域的类似结构可以是更精细(即，更小或更窄)及/或可以更紧密地定位(即，结构之间更小的间隔)。因此，用语“高密度”和“低密度”表示关于特定半导体装置的区域或结构的内部明确和一致的关系，但并不意图暗示这样的区域或结构相对于其他半导体装置的类似区域或结构的密度程度。
根据本发明揭露的各种实施例，半导体装置可以包括低密度基板、附接到所述低密度基板的高密度嵌体、包括高密度凸块和低密度凸块的第一半导体晶粒以及包括高密度凸块和低密度凸块的第二半导体晶粒。所述第一半导体晶粒的高密度凸块和所述第二半导体晶粒的高密度凸块可以电连接到所述高密度嵌体。所述第一半导体晶粒的低密度凸块和所述第二半导体晶粒的低密度凸块可以电连接到所述低密度基板。
所述高密度嵌体可以包括具有高密度电路图案的高密度重新分布结构。所述低密度基板可以包括具有低密度电路图案的低密度重新分布结构。所述高密度电路图案可以电连接到所述高密度凸块。所述低密度电路图案可以电连接到所述低密度凸块。
所述高密度嵌体还可以包括***在所述高密度电路图案和所述高密度凸块之间的高密度衬垫。所述高密度衬垫可以被底部填充物包围。
所述低密度基板可以包括第一介电层、穿过所述第一介电层的低密度柱以及在所述第一介电层和所述低密度柱之下的低密度重新分布结构。所述低密度柱可以***在所述第一晶粒和第二晶粒的低密度凸块和所述低密度重新分布结构的低密度电路图案之间。所述高密度衬垫的顶表面和所述低密度柱的顶表面可以是共平面。而且，所述高密度衬垫的顶表面、所述低密度柱的顶表面和所述第一介电层的顶表面可以是共平面。
所述第一介电层和第二介电层可以包括树脂。所述第一介电层可以包括比所述低密度重新分布结构的第二介电层更大量的无机填料。所述第一介电层可以包括环氧模塑化合物。
所述高密度嵌体的底表面可以接触所述低密度重新分布结构的顶表面。所述高密度嵌体可以被定位在所述第一介电层中的空腔内。所述高密度嵌体的侧表面可以接触在所述第一介电层中的空腔的侧表面。
根据本发明揭露的各种实施例，半导体装置的制造方法可以包括在第一载体上形成高密度衬垫和低密度柱，将高密度嵌体电连接到所述高密度衬垫，以及形成具有所述低密度柱嵌入于其中的低密度基板。所述方法可以进一步包括去除所述第一载体以暴露所述高密度嵌体和所述低密度柱。所述方法还可以包括将所述第一半导体晶粒和所述第二半导体晶粒电连接到经暴露的所述高密度嵌体和低密度柱，以通过所述高密度嵌体将所述第一半导体晶粒和第二半导体晶粒彼此电连接。
所述低密度基板可以通过用第一介电层覆盖所述低密度柱并在所述第一介电层上形成低密度重新分布结构以将所述重新分布结构的低密度电路图案电连接到所述第一介电层中的所述低密度柱来形成。
所述低密度重新分布结构可以覆盖所述高密度嵌体。可以在所述低密度基板上形成传导凸块，并且通过向所述传导凸块施加黏合剂以将第二载体黏附到所述低密度基板之后，所述第一载体可被去除。
所述第一半导体晶粒可以包括高密度凸块和低密度凸块，所述第二半导体晶粒可以包括高密度凸块和低密度凸块，并且所述第一半导体晶粒的高密度凸块和所述第二半导体晶粒的高密度凸块可以电连接到所述高密度嵌体。所述第一半导体晶粒的低密度凸块和所述第二半导体晶粒的低密度凸块可以电连接到所述低密度基板。
如上所述，根据本发明揭露的各种实施例，所述第一半导体晶粒的高密度凸块和所述第二半导体晶粒的高密度凸块可以经由所述高密度嵌体彼此电连接。而且，所述第一半导体晶粒的低密度凸块和所述第二半导体晶粒的低密度凸块可以电连接到所述低密度基板，由此允许第一半导体晶粒和第二半导体晶粒的高密度凸块通过具有高布线密度的所述高密度嵌体而容易地彼此电连接，但不增加所述低密度基板的布线密度。
此外，在本发明揭露的各种实施例中，经历布线测试之后的所述高密度嵌体可以电连接到对应于所述第一半导体晶粒和第二半导体晶粒的高密度凸块的区域。这种先测试和随后的互连可以提高所述第一半导体晶粒和第二半导体晶粒的电连接的可靠性，并降低半导体封装成本。
参考图1A和图1B，图示了根据本发明揭露的各种实施例的半导体装置100的横截面图和局部放大的横截面图。如图所示，参考图1A和1B，半导体装置100可以包括低密度基板110和高密度嵌体120。另外，半导体装置100可以进一步包括附着到低密度基板110的传导凸块130。半导体装置100可以进一步包括第一半导体晶粒141及/或第二半导体晶粒144。半导体装置100还可以包括囊封第一半导体晶粒141及/或第二半导体晶粒144的囊封物160。
低密度基板110可以包括多个低密度柱111和第一介电层112。多个低密度柱111可以水平地布置，使得多个低密度柱彼此分隔预定距离。所述多个低密度柱可以被第一介电层112围绕。特别地，多个低密度柱111可以被配置为基本上垂直穿透第一介电层112，并且第一介电层112可以被配置成具有平坦的顶表面和平坦的底表面。换句话说，低密度柱111的顶表面可与第一介电层112的顶表面共平面，而低密度柱111的底表面可与第一介电层112的底表面共平面。此外，第一介电层112还可以包括具有足以接收高密度嵌体120的预定深度和宽度的空腔112c。在一些实施例中，空腔112c可以大致定位在第一介电层112的中心。
低密度柱111可以包括通过一般镀铜制程形成的铜柱或铜杆。第一介电层112可以包括在一般的模制或囊封制程中使用的环氧模塑化合物或环氧模塑树脂。在一些实施例中，第一介电层112可以包括相对大量的无机填料以获得相对高的硬度。因此，第一介电层112可以用作低密度基板110的核心。除了铜之外，低密度柱111可以包括金、银、镍、钯及这些元素的任何其他合适的合金。
另外，低密度基板110可以包括低密度重新分布结构116。所述低密度重新分布结构可以包括一个或多个低密度电路图案113和一个或多个第二介电层114。低密度电路图案113可以水平地布置，使得多个低密度电路图案113彼此间隔开预定距离。
具体而言，一个或多个低密度电路图案113可以被配置为基本上垂直地穿透一个或多个第二介电层114。一个或多个第二介电层114可以被配置成提供低密度重新分布结构116的平坦顶表面和平坦底表面。特别地，一个或多个低密度电路图案113的最上层的低密度电路图案113的顶表面可以与所述一个或多个第二介电层之最上层的第二介电层114的顶表面共平面。同样地，一个或多个低密度电路图案113的最下层的低密度电路图案113的底表面可以与一个或多个第二介电层114的最下层的第二介电层114的底表面共平面。
一个或多个低密度电路图案113和一个或多个第二介电层114可以被配置成阻挡空腔112c的底部。为此，低密度重新分布结构116的一个或多个低密度电路图案113和一个或多个第二介电层114可以通过一般的无芯积层(coreless build-up)制程形成。特别地，一个或多个低密度电路图案113和一个或多个第二介电层114可以提供低密度重新分布结构116的多层结构或层压结构。第二介电层114可以位于上覆的低密度电路图案113和底下的低密度电路图案113之间。穿过居间的第二介电层114的传导通孔可以将上覆的低密度电路图案113电连接到底下的低密度电路图案113。
在一些实施例中，低密度电路图案113可以包括通过一般镀铜制程形成的铜电路图案或迹线。在其他实施例中，除了铜之外，低密度电路图案113可以包括金、银、镍、钯以及这些元素的任何其它合适的合金。
低密度柱111可以电连接到低密度电路图案113。此外，第一介电层112和低密度重新分布结构116可以彼此粘着。
第二介电层114可以包括聚酰亚胺(PI)、苯环丁烯(benzocyclobutane，BCB)、聚苯并恶唑(polybezo oxazole，PBO)、双马来酰亚胺-三氮杂苯(bismaleimide triazine，BT)、酚醛树脂或环氧树脂。在一些实施例中，第二介电层114可以不包括无机填料或比第一介电层112更少量的无机填料。无机填料含量的这种差异可以赋予第二介电层114比第一介电层112较低的硬度。第二介电层114的较低的硬度或软度可有助于防止下文所述的传导凸块130发生裂纹。
同时，低密度柱111和低密度电路图案113(包括传导通孔)的线/间距/宽度可以在从约40μm到约100μm的范围内。
高密度嵌体120可以被附接到低密度基板110。在示例实施例中，高密度嵌体120可以被定位在低密度基板110中提供的空腔112c中。高密度嵌体120的厚度可以基本上等于或类似于空腔112c的深度。因此，高密度嵌体120可以被牢固地安装在低密度基板110上，使得低密度基板110的厚度和及/或半导体装置100的厚度不增加以容纳高密度嵌体120。
另外，高密度嵌体120可以在耦合到第一介电层112的空腔112c的同时附着到低密度重新分布结构116。换句话说，高密度嵌体120的底表面可以接触低密度重新分布结构116的顶表面。高密度嵌体120的侧表面可以接触设置在第一介电层112中的空腔112c的侧表面。
高密度嵌体120可以包括底板121和在底板121上的高密度重新分布结构126。在示例实施例中，底板121可以包括硅玻璃或陶瓷。底板121的底表面可以基本上附着于低密度重新分布结构116的顶表面。
在一些实施例中，高密度重新分布结构126可以提供一个或多个高密度电路图案122以及一个或多个介电层123的多层结构。一个或多个高密度电路图案122可以包括通过一般镀铜制程形成的一个或多个铜电路图案或迹线。在其它实施例中，除了铜之外，一个或多个高密度电路图案122可以包括金、银、镍、钯以及这些元素的任何其他合适的合金。
在一些实施例中，一个或多个介电层123可以包括聚酰亚胺(PI)、苯环丁烯(BCB)、聚苯并恶唑(PBO)、双马来酰亚胺-三氮杂苯(BT)、酚醛树脂或环氧树脂。在其他实施例中，一个或多个介电层123可以包括具有高介电常数的SiO2、Si3N4、Al2O3、Ta2O5、TiO2、ZrO2或HFO2。
高密度重新分布结构126的一个或多个高密度电路图案122和一个或多个介电层123可以通过一般的无芯积层制程形成。特别地，一个或多个高密度电路图案122和一个或多个介电层123可以提供高密度重新分布结构126的多层结构或层压结构。介电层123可以位于上覆的高密度电路图案122和底下的高密度电路图案122之间。穿过居间的介电层123的传导通孔可以将上覆的高密度电路图案122电连接到底下的高密度电路图案122。
高密度嵌体120还可以包括电连接到高密度电路图案122的高密度衬垫124。高密度衬垫124可以通过铜、金、银、镍、钯或这些元素的任何其他合适的合金的一般的镀覆制程来形成。另外，高密度衬垫124可被底部填充物125覆盖。同时，高密度电路图案122和高密度衬垫124的线/间距/宽度可在约0.1μm至约40μm的范围内。因此，高密度嵌体120可以具有比低密度基板110更高的布线密度。
另外，低密度柱111的顶表面和高密度衬垫124的顶表面可以是共平面。特别地，低密度柱111的顶表面、第一介电层112的顶表面以及高密度衬垫124的顶表面可以是共平面。更详细地，低密度柱111的顶表面、第一介电层112的顶表面、高密度衬垫124的顶表面以及底部填充物125的顶表面可以是共平面。
传导凸块130可以电连接到低密度电路图案113，所述低密度电路图案113通过低密度基板110的底表面而暴露。例如，传导凸块130可以由共晶焊料(Sn37Pb)、高铅焊料(Sn95Pb)和无铅焊料(SnAg、SnAu、SnCu、SnZn、SnZnBi、SnAgCu、SnAgBi等)及其等效物。传导凸块130，如图1A和1B所示，可以成形为球形。或者，尽管未图示，但传导凸块130可以被形成为扁平的连接盘(land)。
在一些实施例中，第一半导体晶粒141和第二半导体晶粒144具有基本上相同或相似的结构。因此，第一半导体晶粒141和第二半导体晶粒144是被一起描述。
第一半导体晶粒141和第二半导体晶粒144可以水平地布置并且可以电连接到低密度基板110和高密度嵌体120。虽然图1A图示了在高密度嵌体120周围水平地布置的第一半导体晶粒141和第二半导体晶粒144，但是当从上方观看时，三个、四个或者可能更多的半导体晶粒可以水平地布置在高密度嵌体120周围。在这样的实施例中，可以在靠近高密度嵌体120的每个半导体晶粒的拐角处及/或边缘处形成晶粒的高密度凸块。这样的高密度凸块可以将个别的半导体晶粒连接到高密度嵌体120，如下所述。
第一半导体晶粒141和第二半导体晶粒144可以分别包括多个低密度凸块142和145以及多个高密度凸块143和146。如图所示，第一半导体晶粒141和第二半导体晶粒144的低密度凸块142和145可形成在远离高密度嵌体120的一个或多个区域处，并且第一半导体晶粒141和第二半导体晶粒144的高密度凸块143和146可形成在接近高密度嵌体120的区域处。如进一步所示，当第一半导体晶粒141和第二半导体晶粒144被定位成使得它们各自的高密度凸块143和146彼此接近，则第一半导体晶粒141和第二半导体晶粒144的低密度凸块142和145可以彼此远离地定位。
在一个示例性实施例中，低密度凸块142和145以及高密度凸块143和146可以包括具有焊帽的铜柱或铜杆。在另一个示例实施例中，低密度凸块142和145可以包括焊料凸块，并且高密度凸块143和146可以包括铜柱，其提供比所述焊料凸块更精细的间距。在又一示例实施例中，低密度凸块142和145以及高密度凸块143和146可以包括焊料凸块。
同时，第一半导体晶粒141和第二半导体晶粒144的低密度凸块142和145可以电连接到低密度基板110的低密度电路图案113。特别地，低密度凸块142和145可以经由低密度柱111电连接到低密度电路图案113。类似地，第一半导体晶粒141和第二半导体晶粒144的高密度凸块143和146可以电连接到高密度嵌体120的高密度电路图案122。更具体地，高密度凸块143和146可以经由高密度衬垫124电连接到高密度电路图案122。
因此，第一半导体晶粒141和第二半导体晶粒144的低密度凸块142和145可以分别电连接到低密度基板110。这样，低密度凸块142和145可以电连接到设置在低密度基板110的底表面上的传导凸块130。此外，第一半导体晶粒141和第二半导体晶粒144的高密度凸块143和146可以经由高密度嵌体120彼此电连接，而不经由低密度基板110电布线。
本文中，第一半导体晶粒141和第二半导体晶粒144可以分别包括与半导体晶圆分离的集成电路晶粒，并且可以包括例如电子电路，诸如数字信号处理器(DSP)、网络处理器、电力管理单元、音频处理器、RF电路、无线基频***单晶片(SOC)处理器、感测器或特定应用集成电路。
在一些实施例中，囊封物160可以将第一半导体晶粒141和第二半导体晶粒144完全囊封在低密度基板110上，以保护第一半导体晶粒141和第二半导体晶粒144免受外部环境的影响。在其他实施例中，第一半导体晶粒141和第二半导体晶粒144的顶表面可以通过囊封物160而保持暴露于外部，以改善第一半导体晶粒141和第二半导体晶粒144的散热效率。在一些实施例中，底部填充物150可以进一步填充第一半导体晶粒141和第二半导体晶粒144与低密度基板110之间的间隙或空间。因此，囊封物160不仅可以覆盖第一半导体晶粒141和第二半导体晶粒144而且也覆盖底部填充物150。囊封物160可包含环氧模塑化合物、环氧模塑树脂及其等效物。在一些实施例中，囊封物160可以包括与用于形成第一介电层112的材料相同的材料。
因此，根据本发明揭露的各种实施例，半导体装置100可以包括低密度基板110和高密度嵌体120。具体地，在本发明揭露的各种实施例中，第一半导体晶粒141的高密度凸块143和第二半导体晶粒144的高密度凸块146可以通过高密度嵌体120彼此电连接。然而，第一半导体晶粒141的低密度凸块142和第二半导体晶粒144的低密度凸块145可以电连接到低密度基板110。因此，第一半导体晶粒141和第二半导体晶粒144的高密度凸块143可以通过具有高布线密度的高密度嵌体120彼此电连接，而不增加低密度基板110的布线密度。
而且，在本发明揭露的各种实施例中，只有在成功完成布线测试之后，高密度嵌体120才可以电连接到与第一半导体晶粒141和第二半导体晶粒144的高密度凸块143和146对应的区域。以这种方式，可以改善第一半导体晶粒141和第二半导体晶粒144的电连接的可靠性，并且可以降低半导体封装成本。
参考图2A至2J，提供了示出根据本发明揭露的各种实施例的半导体装置的制造方法的横截面图。如图2A所示，低密度柱111和高密度衬垫124可形成在具有平坦顶表面和平坦底表面的第一载体171上。第一载体171可以包括硅、玻璃或金属。
在一个示例性实施例中，低密度柱111可以形成为围绕第一载体171的***区域的群组。相反地，高密度衬垫124可以形成为第一载体171的中心区域内的群组。此外，低密度柱111和高密度衬垫可以形成为使得低密度柱111具有比高密度衬垫124更大的线/间隔/宽度。因此，低密度柱111可以比高密度衬垫124更大(例如，更大的宽度)及/或具有更大的间距(例如，柱之间的更大的分离)，因此导致柱111的密度(即，每单位面积的柱111的数量)低于其相应区域中的高密度衬垫124的密度(即，每单位面积的高密度衬垫124的数量)。
可以通过电镀、无电电镀、溅射、物理气相沉积(PVD)或化学气相沉积(CVD)来形成低密度柱111及/或高密度衬垫124。在一些实施例中，低密度柱111和高密度衬垫124可以通过低成本电镀来形成。
如图2B所示，高密度嵌体120可以电连接到高密度衬垫124。高密度嵌体120可以包括底板121、介电层123和高密度电路图案122。特别地，高密度电路图案122可以电连接到高密度衬垫124。在示例实施例中，高密度电路图案122可以通过热压接合方法而电连接到高密度衬垫124。在另一示例性实施例中，高密度电路图案122可以通过诸如焊料的传导膏、各向异性传导膜或各向异性传导浆糊而电连接到高密度衬垫124。另外，可以施加底部填充物125以填充高密度嵌体120和第一载体171之间的间隙、围绕高密度衬垫124且将高密度嵌体120固定到第一载体171。
如图2C所示，低密度柱111可以被第一介电层112覆盖。在一个示例实施例中，第一介电层112可以包括环氧模塑化合物或环氧模塑树脂。因此，设置在第一载体171上的低密度柱111可以通过一般的分配、模制、压缩模制或转移模塑而被第一介电层112包围。特别地，第一介电层112可以形成为具有足以覆盖低密度柱111的侧表面和顶表面以及高密度嵌体120的侧表面和顶表面的厚度。在这样的实施例中，第一介电层112的顶表面可通过机械研磨或化学蚀刻来移除。在一些实施例中，不仅第一介电层112的顶表面，而且高密度嵌体120的顶表面和低密度柱111的顶表面都可以经历研磨及/或蚀刻。在这样的研磨或蚀刻之后，低密度柱111的顶表面、高密度嵌体120的顶表面(例如，底板121的顶表面)可以与第二介电层114的顶表面共平面。
如图2D所示，低密度基板110可以通过在低密度柱111、第一介电层112和高密度嵌体120上方形成低密度重新分布结构116来完成。如图所示，低密度重新分布结构116可以包括一个或多个低密度电路图案113和一个或多个第二介电层114。一个或多个低密度电路图案113和一个或多个第二介电层114可以通过一般的无芯积层制程而形成在低密度柱111、第一介电层112和高密度嵌体120上。特别地，一个或多个低密度电路图案113和一个或多个第二介电层114可以提供低密度重新分布结构116的多层结构或层压结构。第二介电层114可以位于上覆的低密度电路图案113和底下的低密度电路图案113之间。穿过居间的第二介电层114的传导通孔可以将上覆的低密度电路图案113电连接到底下的低密度电路图案113。
作为上述制程的结果，低密度重新分布结构116可以被粘着到第一介电层112，并且低密度重新分布结构116的低密度电路图案113可以被电连接到低密度柱111。第二介电层114可以通过一般的旋涂、印刷、喷涂、烧结、热氧化、物理气相沉积(PVD)、化学气相沉积(CVD)或原子层沉积(ALD)来形成。低密度电路图案113可以通过一般的电镀、无电电镀、溅射、物理气相沉积(PVD)或化学气相沉积(CVD)来形成。
如上所述，低密度柱111的顶表面，第一介电层112的顶表面和高密度嵌体120的顶表面可以是共平面。由于是在这样的顶表面上形成，所以第二介电层114的顶表面和低密度电路图案113的顶表面也可以是共平面。此外，低密度电路图案113的顶表面可以经由第二介电层114的顶表面暴露到外部。
值得注意的是，高密度嵌体120的顶表面可以被低密度重新分布结构116的低密度电路图案113和第二介电层114覆盖。特别地，高密度嵌体120可以被配置为嵌入在低密度基板110中，使得低密度基板110的厚度基本上不会因高密度嵌体120而增加。
如图2E所示，传导凸块130可以形成在低密度基板110的低密度重新分布结构116的顶表面上。在示例实施例中，传导凸块130可以通过一般的大规模回焊制程或镭射辅助接合制程而电连接到低密度基板110的低密度电路图案113。另外，传导凸块130可以被成形为圆球，如图2E所示，或扁平的连接盘。
参考图2F，可以使用临时黏合剂172将第二载体173黏附到低密度基板110。具体地，可以在临时粘合剂172覆盖传导凸块130的同时将临时粘合剂172施加到低密度基板110上。第二载体173可以定位在临时黏合剂172上以黏附到低密度基板110。临时黏合剂172可以包括黏合剂，其在热、光或化学溶液的存在下失去它的黏合性。另外，第二载体173可以包括硅、玻璃、陶瓷或金属。
如图2G所示，可移除第一载体171以暴露低密度基板110的底表面及高密度嵌体120的底表面。特别地，第一载体171可以通过一般机械研磨、化学蚀刻或物理剥离来移除。因此，在低密度基板110中，低密度柱111的底表面和第一介电层112的底表面可以暴露于外部。另外，在高密度嵌体120中，高密度衬垫124的底表面和底部填充物125的底表面可以暴露于外部。低密度柱111的底表面、第一介电层112的底表面、高密度衬垫124的底表面及/或底部填充物125的底表面可以是共平面。
如图2H所示，第一半导体晶粒141和第二半导体晶粒144可以电连接到低密度基板110和高密度嵌体120。特别地，第一半导体晶粒141和第二半导体晶粒144可以分别包括低密度凸块142以及高密度凸块143和146。低密度凸块142和145可以电连接到低密度基板110的低密度电路图案113，并且高密度凸块143和146可以电连接到高密度嵌体120的高密度电路图案122。特别地，低密度凸块142和145可以经由低密度柱111电连接到低密度电路图案113。高密度凸块143和146可以经由高密度衬垫124电连接到高密度电路图案122。
由于低密度柱111的顶表面、第一介电层112的顶表面、高密度衬垫124的顶表面及/或底部填充物125的顶表面全部是共平面，低密度凸块142和145以及高密度凸块143和146的高度或厚度可以全部相等。此外，低密度凸块142和145的底表面和高密度凸块143和146的底表面可以共平面。因此，除了低密度凸块142和145与高密度凸块143和146之间的线/间隔/宽度的差异之外，就高度或厚度而言，低密度凸块142和145以及高密度凸块143和146可以基本上彼此相同。
这种配置可以增加第一半导体晶粒141和第二半导体晶粒144的可管理性。特别地，在第一半导体晶粒141和第二半导体晶粒144的热压缩制程或大规模回焊制程期间，第一半导体晶粒141和第二半导体晶粒144可以在预定时间内被暂时性安全地定位在低密度基板110和高密度嵌体120上。在这样的定位之后，第一半导体晶粒141和第二半导体晶粒144可以通过一般的热压接合制程或大规模回焊制程而电连接且固定到低密度基板110和高密度嵌体120。
如图2I所示，可以施加底部填充物150来填充第一半导体晶粒141和第二半导体晶粒144中的每一个、低密度基板110和高密度嵌体120之间的间隙。特别地，底部填充物150可以填充在第一半导体晶粒141和第二半导体晶粒144与低密度基板110之间的间隙或空间、在第一半导体晶粒141和第二半导体晶粒144与高密度嵌体120之间的间隙或空间以及在第一半导体晶粒141和第二半导体晶粒144之间的间隙或空间。这样的填充可以将第一半导体晶粒141和第二半导体晶粒144、低密度基板110和高密度嵌体120彼此机械地耦合。在一些实施例中，可以跳过施加底部填充物150的制程。
在图2J中所示，第一半导体晶粒141和第二半导体晶粒144可以被囊封物160囊封。囊封物160可以覆盖设置在低密度基板110上的第一半导体晶粒141和第二半导体晶粒144的侧表面和顶表面。在一些实施例中，囊封物160可以仅覆盖第一半导体晶粒141和第二半导体晶粒144的侧表面，从而允许第一半导体晶粒141和第二半导体晶粒144的顶表面暴露于外部。当囊封物160的无机填料小于在第一半导体晶粒141和第二半导体晶粒144与低密度基板110之间的间隙尺寸时，囊封物160可以直接填充在第一半导体晶粒141和第二半导体晶粒144与低密度基板110之间的间隙，而不使用底部填充物150。
在完成制造制程之后，可移除第二载体173和临时黏合剂172以将附接到低密度基板110的传导凸块130暴露于外部。另外，由于此制造制程可以形成水平及/或垂直排列的数个半导体装置100，所以在制造制程结束时可以紧接着锯切或单一化切割成各个半导体装置100。为此，可以使用钻石刀或镭射束将低密度基板110和囊封物160锯切或单一化切割，从而导致低密度基板110的侧表面与囊封物160的侧表面共平面。
以上所述仅是本发明的优选实施例而已，并非对本发明做任何形式上的限制，虽然本发明已以优选实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案的范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本实用发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (27)

1.一种半导体装置，其特征在于，包括：
低密度基板，包括：
第一介电层，包括第一介电层顶侧和第一介电层底侧；
低密度柱，垂直延伸穿过所述第一介电层，每个低密度柱包括暴露在所述第一介电层顶侧处的低密度柱顶侧和暴露在所述第一介电层底侧处的低密度柱底侧；
低密度重新分布结构，包括：
一个或多个第二介电层提供耦合到所述第一介电层底侧的低密度重新分布结构顶侧，以及低密度重新分布结构底侧；以及
一个或多个低密度电路图案，通过各自低密度柱底侧电耦合至所述低密度柱；以及
空腔，位于所述第一介电层中，其中所述空腔延伸穿过所述第一介电层顶侧至所述低密度重新分布结构顶侧；高密度嵌体，位于所述低密度基板的所述空腔内，其中，所述高密度嵌体包括底板和高密度重新分布结构，其中所述高密度重新分布结构包括所述底板上的一个或多个高密度电路迹线，并且其中所述底板包括所述低密度重新分布结构顶侧上的底板底侧；
第一半导体晶粒，包括高密度凸块和低密度凸块；以及
第二半导体晶粒，包括高密度凸块和低密度凸块；以及
其中所述第一半导体晶粒的所述高密度凸块和所述第二半导体晶粒的所述高密度凸块电连接到所述高密度嵌体的所述一个或多个高密度电路迹线，并且所述第一半导体晶粒的所述低密度凸块和所述第二半导体晶粒的所述低密度凸块电连接到所述低密度基板的各自低密度柱顶侧。
2.如权利要求1所述的半导体装置，其特征在于所述高密度重新分布结构包括一个或多个介电层。
3.如权利要求1所述的半导体装置，其特征在于，包括***在所述一个或多个高密度电路迹线和所述第一半导体晶粒与所述第二半导体晶粒的所述高密度凸块之间的高密度衬垫。
4.如权利要求3所述的半导体装置，其特征在于，包括：
底部填充物；
其中所述高密度衬垫突出于所述高密度重新分布结构的顶侧之外；
其中所述底部填充物横向地围绕突出于所述高密度重新分布结构的所述顶侧之外的所述高密度衬垫。
5.如权利要求1所述的半导体装置，其特征在于，其中所述低密度柱被***在所述第一半导体晶粒与所述第二半导体晶粒的所述低密度凸块和所述低密度重新分布结构的一个或多个低密度电路迹线之间。
6.如权利要求3所述的半导体装置，其特征在于，
其中所述低密度柱被***在所述第一半导体晶粒与所述第二半导体晶粒的所述低密度凸块和所述低密度重新分布结构的一个或多个低密度电路迹线之间；以及
其中所述高密度衬垫突出于所述高密度重新分布结构之外；以及
其中所述高密度衬垫的顶表面和所述低密度柱的顶表面是共平面。
7.如权利要求1所述的半导体装置，其特征在于，
第一介电层包含树脂；
所述一个或多个第二介电层中的第二介电层包括树脂；以及
所述第一介电层包含比所述第二介电层更大量的无机填料。
8.如权利要求1所述的半导体装置，其特征在于，
所述第一介电层包含环氧模塑化合物；以及
所述一个或多个第二介电层中的第二介电层包括比所述环氧模塑化合物更软的树脂。
9.如权利要求1所述的半导体装置，其特征在于，所述高密度嵌体的所述底板底侧接触所述低密度重新分布结构顶侧；以及
所述低密度重新分布结构的所述一个或多个低密度电路图案在所述底板底侧下方通过。
10.如权利要求1所述的半导体装置，其特征在于，所述高密度嵌体的侧表面接触所述空腔的侧表面。
11.如权利要求1所述的半导体装置，其特征在于，所述第一半导体晶粒的所述高密度凸块和所述第二半导体晶粒的所述高密度凸块在高度上等于所述第一半导体晶粒的所述低密度凸块和所述第二半导体晶粒的所述低密度凸块。
12.如权利要求1所述的半导体装置，其特征在于：
所述高密度嵌***在所述第一介电层中的所述空腔内；以及
所述第一介电层接触且横向围绕所述高密度嵌体。
13.如权利要求1所述的半导体装置，其特征在于：
第一底部填充材料，在所述高密度嵌体上，所述第一底部填充材料和所述高密度嵌体的组合厚度与所述第一介电层的厚度相同；
第二底部填充材料，垂直地位于所述第一半导体晶粒和所述第一底部填充材料之间，垂直地位于所述第二半导体晶粒和所述第一底部填充材料之间，横向地位于所述第一半导体晶粒和所述第二半导体晶粒之间，并且接触所述第一底部填充材料；以及
囊封物，覆盖所述第二底部填充材料并且横向围绕所述第一半导体晶粒和所述第二半导体晶粒。
14.如权利要求1所述的半导体装置，其特征在于：
所述第一介电层包括模制材料；以及
所述模制材料与所述高密度嵌体的侧面共形。
15.如权利要求1所述的半导体装置，其特征在于，还包括：
底部填充材料，垂直设在所述第一半导体晶粒和所述低密度基板之间，垂直设在所述第二半导体晶粒和所述低密度基板之间，以及横向设在所述第一半导体晶粒和所述第二半导体晶粒之间；以及
囊封物，覆盖所述底部填充材料的顶侧并且横向围绕所述第一半导体晶粒和所述第二半导体晶粒。
16.如权利要求1所述的半导体装置，其特征在于，
低密度柱，垂直延伸穿过所述第一介电层，使得各自的低密度柱顶侧至少与所述高密度重新分布结构的顶侧一样高；以及
所述高密度嵌***在所述第一介电层中的所述空腔内。
17.如权利要求16所述的半导体装置，其特征在于，所述第一介电层包括模制材料，所述模制材料与所述高密度嵌体共形，并且所述模制材料横向跨越整个所述半导体装置。
18.如权利要求16所述的半导体装置，其特征在于，还包括在所述高密度嵌体上的环氧材料，所述环氧材料和所述高密度嵌体的组合厚度与所述第一介电层的厚度相同。
19.一种半导体装置的制造方法，其特征在于，包括：
形成高密度衬垫和低密度柱，使得所述高密度衬垫的第一端和所述低密度柱的第一端位于第一载体上；
将高密度嵌体的一个或多个高密度电路迹线电连接到所述高密度衬垫的第二端，其中所述高密度嵌体包括底板和在所述底板上的高密度重新分布结构，其中所述高密度重新分布结构包括一个或多个第二介电层和所述一个或多个高密度电路迹线；
形成第一介电层，所述第一介电层围绕所述低密度柱和囊封所述高密度嵌体；
去除所述第一载体以暴露所述高密度嵌体的所述高密度衬垫的所述第一端和所述低密度柱的所述第一端；以及
将第一半导体晶粒和第二半导体晶粒电连接到所述高密度嵌体和所述低密度柱，使得所述第一半导体晶粒的高密度凸块和所述第二半导体晶粒的高密度凸块耦合到所述高密度衬垫的所述第一端并且所述第一半导体晶粒的低密度凸块以及所述第二半导体晶粒的低密度凸块耦合到所述低密度柱的所述第一端。
20.如权利要求19所述的制造方法，其特征在于，包括在所述第一介电层上方形成一个或多个低密度电路图案以及低密度重新分布结构的一个或多个第二介电层，使得所述低密度重新分布结构的所述一个或多个低密度电路图案耦合到所述低密度柱的所述第二端，并且使得所述一个或多个低密度电路图案在所述高密度嵌体的所述底板上方通过。
21.如权利要求20所述的制造方法，其特征在于，形成所述低密度重新分布结构的所述一个或多个第二介电层包括形成所述低密度重新分布结构的所述一个或多个第二介电层使得所述低密度重新分布结构的所述一个或多个第二介电层中的第二介电层位于所述一个或多个低密度电路图案的上覆的低密度电路图案和底下的低密度电路图案之间。
22.如权利要求20所述的制造方法，其特征在于，包括：
在所述低密度重新分布结构上形成传导凸块；
藉由施加粘合剂至所述传导凸块而将第二载体黏附到所述低密度重新分布结构；以及
在所述黏附动作之后去除所述第一载体。
23.如权利要求19所述的制造方法，其特征在于，包括电连接所述第一半导体晶粒和所述第二半导体晶粒到所述高密度衬垫的所述第一端之前，将所述高密度衬垫横向囊封在底部填充物中。
24.如权利要求23所述的制造方法，其特征在于，包括电连接所述第一半导体晶粒和所述第二半导体晶粒到所述低密度柱的所述第一端之后，用底部填充材料底部填充所述第一半导体晶粒和所述第二半导体晶粒。
25.一种半导体装置的制造方法，其特征在于，包括：
形成高密度衬垫和低密度柱，使得所述高密度衬垫的第一端和所述低密度柱的第一端位于第一载体上；
电连接高密度嵌体的一个或多个高密度电路迹线到所述高密度衬垫的第二端，其中，所述高密度嵌体包括底板和高密度重新分布结构，其中所述高密度重新分布结构包括一个或多个第二介电层以及所述底板上的所述一个或多个高密度电路迹线；
形成第一介电层，所述第一介电层接触且横向围绕所述高密度嵌体和所述低密度柱；
移除所述第一载体以暴露出所述高密度嵌体的所述高密度衬垫的所述第一端以及所述低密度柱的所述第一端；
移除所述第一载体后，电连接第一半导体晶粒的低密度凸块至所述低密度柱的第一端和电连接所述第一半导体晶粒的高密度凸块至所述高密度衬垫的第一端；以及
移除所述第一载体后，电连接第二半导体晶粒的低密度凸块至所述低密度柱的第一端和所述第二半导体晶粒的高密度凸块至所述高密度衬垫的第一端。
26.如权利要求25所述的制造方法，其特征在于，包括：
在所述高密度嵌体、所述高密度衬垫以及所述第一载体的一部分上方的环氧材料；以及
其中，移除所述第一载体后，所述环氧材料和所述高密度嵌体的组合厚度与所述第一介电层的厚度相同。
27.如权利要求25所述的制造方法，其特征在于，形成所述第一介电层包括施加模制材料，使得所述模制材料围绕所述高密度嵌体模塑。
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Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101411813B1 (ko) * 2012-11-09 2014-06-27 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
WO2017095419A1 (en) 2015-12-03 2017-06-08 Intel Corporation A hybrid microelectronic substrate and methods for fabricating the same
CN108369944B (zh) * 2015-12-09 2022-11-22 英特尔公司 混合微电子衬底及用于制造其的方法
US10957672B2 (en) * 2017-11-13 2021-03-23 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method of manufacturing the same
KR102404058B1 (ko) * 2017-12-28 2022-05-31 삼성전자주식회사 반도체 패키지
CN110896066B (zh) * 2018-09-13 2022-08-30 欣兴电子股份有限公司 具有内埋基板的线路载板及其制作方法与芯片封装结构
US11769735B2 (en) * 2019-02-12 2023-09-26 Intel Corporation Chiplet first architecture for die tiling applications
CN111627941B (zh) * 2019-02-27 2023-04-18 中芯集成电路（宁波）有限公司 Cmos图像传感器封装模块及其形成方法、摄像装置
US11063013B2 (en) 2019-05-15 2021-07-13 Advanced Semiconductor Engineering, Inc. Semiconductor package structure
US11387177B2 (en) * 2019-06-17 2022-07-12 Taiwan Semiconductor Manufacturing Company Ltd. Package structure and method for forming the same
US11600567B2 (en) * 2019-07-31 2023-03-07 Advanced Semiconductor Engineering, Inc. Semiconductor device package and method for manufacturing the same
US11094654B2 (en) 2019-08-02 2021-08-17 Powertech Technology Inc. Package structure and method of manufacturing the same
US11062998B2 (en) * 2019-08-22 2021-07-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and manufacturing method thereof
US11088114B2 (en) 2019-11-01 2021-08-10 Micron Technology, Inc. High density pillar interconnect conversion with stack to substrate connection
US10998271B1 (en) * 2019-11-01 2021-05-04 Micron Technology, Inc. High density pillar interconnect conversion with stack to substrate connection
US11094637B2 (en) 2019-11-06 2021-08-17 International Business Machines Corporation Multi-chip package structures having embedded chip interconnect bridges and fan-out redistribution layers
US11239174B2 (en) 2019-12-27 2022-02-01 Advanced Semiconductor Engineering, Inc. Semiconductor package structure and method for manufacturing the same
TWI768294B (zh) * 2019-12-31 2022-06-21 力成科技股份有限公司 封裝結構及其製造方法
US11302643B2 (en) 2020-03-25 2022-04-12 Intel Corporation Microelectronic component having molded regions with through-mold vias
US11362020B2 (en) 2020-11-16 2022-06-14 Texas Instruments Incorporated Flipchip package with an IC having a covered cavity comprising metal posts
KR20220069719A (ko) * 2020-11-20 2022-05-27 삼성전자주식회사 반도체 패키지
WO2023238924A1 (ja) * 2022-06-10 2023-12-14 ソニーセミコンダクタソリューションズ株式会社 半導体装置および撮像装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0371861A2 (en) * 1988-11-29 1990-06-06 Mcnc High density semiconductor structure and method of making the same
US6930256B1 (en) * 2002-05-01 2005-08-16 Amkor Technology, Inc. Integrated circuit substrate having laser-embedded conductive patterns and method therefor
US7402901B2 (en) * 2005-03-16 2008-07-22 Sony Corporation Semiconductor device and method of manufacturing semiconductor device
US9349703B2 (en) * 2013-09-25 2016-05-24 Intel Corporation Method for making high density substrate interconnect using inkjet printing
JP2016198973A (ja) * 2015-04-13 2016-12-01 日産自動車株式会社 複合材料成形体

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US1163822A (en) * 1913-05-13 1915-12-14 Clarence C Hofer Traction appliance for engines.
US6656827B1 (en) 2002-10-17 2003-12-02 Taiwan Semiconductor Manufacturing Co., Ltd. Electrical performance enhanced wafer level chip scale package with ground
JP2006120935A (ja) * 2004-10-22 2006-05-11 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP5532744B2 (ja) 2009-08-20 2014-06-25 富士通株式会社 マルチチップモジュール及びマルチチップモジュールの製造方法
US9245852B2 (en) 2011-09-08 2016-01-26 Taiwan Semiconductor Manufacturing Co., Ltd. ESD protection for 2.5D/3D integrated circuit systems
US9059179B2 (en) 2011-12-28 2015-06-16 Broadcom Corporation Semiconductor package with a bridge interposer
US9013041B2 (en) 2011-12-28 2015-04-21 Broadcom Corporation Semiconductor package with ultra-thin interposer without through-semiconductor vias
US8742576B2 (en) 2012-02-15 2014-06-03 Oracle International Corporation Maintaining alignment in a multi-chip module using a compressible structure
WO2014012142A1 (en) * 2012-07-18 2014-01-23 Naylor Family Holdings Pty Ltd Atf Brett Naylor Investment Trust Repair assembly
US8546955B1 (en) 2012-08-16 2013-10-01 Xilinx, Inc. Multi-die stack package
US9026872B2 (en) 2012-08-16 2015-05-05 Xilinx, Inc. Flexible sized die for use in multi-die integrated circuit
US9190380B2 (en) * 2012-12-06 2015-11-17 Intel Corporation High density substrate routing in BBUL package
US9642259B2 (en) 2013-10-30 2017-05-02 Qualcomm Incorporated Embedded bridge structure in a substrate
US9373527B2 (en) * 2013-10-30 2016-06-21 Taiwan Semiconductor Manufacturing Company, Ltd. Chip on package structure and method
US9209154B2 (en) 2013-12-04 2015-12-08 Bridge Semiconductor Corporation Semiconductor package with package-on-package stacking capability and method of manufacturing the same
US9362161B2 (en) * 2014-03-20 2016-06-07 Stats Chippac, Ltd. Semiconductor device and method of forming 3D dual side die embedded build-up semiconductor package
US9379081B2 (en) * 2014-03-24 2016-06-28 King Dragon Nternational Inc. Semiconductor device package and method of the same
US9418877B2 (en) 2014-05-05 2016-08-16 Qualcomm Incorporated Integrated device comprising high density interconnects in inorganic layers and redistribution layers in organic layers
KR101676916B1 (ko) * 2014-08-20 2016-11-16 앰코 테크놀로지 코리아 주식회사 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스
US9666559B2 (en) * 2014-09-05 2017-05-30 Invensas Corporation Multichip modules and methods of fabrication
US9679830B2 (en) 2014-10-31 2017-06-13 Mediatek Inc. Semiconductor package
KR101672622B1 (ko) * 2015-02-09 2016-11-03 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
US10515939B2 (en) 2015-02-17 2019-12-24 Mediatek Inc. Wafer-level package having multiple dies arranged in side-by-side fashion and associated yield improvement method
US10074630B2 (en) 2015-04-14 2018-09-11 Amkor Technology, Inc. Semiconductor package with high routing density patch
US9653428B1 (en) 2015-04-14 2017-05-16 Amkor Technology, Inc. Semiconductor package and fabricating method thereof
US10312220B2 (en) 2016-01-27 2019-06-04 Amkor Technology, Inc. Semiconductor package and fabricating method thereof
KR102595896B1 (ko) * 2016-08-08 2023-10-30 삼성전자 주식회사 인쇄회로기판 및 이를 가지는 반도체 패키지
KR102666151B1 (ko) * 2016-12-16 2024-05-17 삼성전자주식회사 반도체 패키지

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0371861A2 (en) * 1988-11-29 1990-06-06 Mcnc High density semiconductor structure and method of making the same
US6930256B1 (en) * 2002-05-01 2005-08-16 Amkor Technology, Inc. Integrated circuit substrate having laser-embedded conductive patterns and method therefor
US7402901B2 (en) * 2005-03-16 2008-07-22 Sony Corporation Semiconductor device and method of manufacturing semiconductor device
US9349703B2 (en) * 2013-09-25 2016-05-24 Intel Corporation Method for making high density substrate interconnect using inkjet printing
JP2016198973A (ja) * 2015-04-13 2016-12-01 日産自動車株式会社 複合材料成形体

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