JP2011040640A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP2011040640A
JP2011040640A JP2009187990A JP2009187990A JP2011040640A JP 2011040640 A JP2011040640 A JP 2011040640A JP 2009187990 A JP2009187990 A JP 2009187990A JP 2009187990 A JP2009187990 A JP 2009187990A JP 2011040640 A JP2011040640 A JP 2011040640A
Authority
JP
Japan
Prior art keywords
substrate
semiconductor element
resin layer
sealing resin
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2009187990A
Other languages
English (en)
Inventor
Yasunori Kawaoka
靖典 川岡
Kinichi Kumagai
欣一 熊谷
Takao Nishimura
隆雄 西村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Semiconductor Ltd
Original Assignee
Fujitsu Semiconductor Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Semiconductor Ltd filed Critical Fujitsu Semiconductor Ltd
Priority to JP2009187990A priority Critical patent/JP2011040640A/ja
Publication of JP2011040640A publication Critical patent/JP2011040640A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

【課題】封止樹脂層が形成された基板の反りを低減して、基板に外部接続端子を好適に形成する。
【解決手段】基板１１０と基板１２０とを、各主表面が互いに対向し且つ離間するように金型内に配置する工程と、基板１１０、１２０が配置された金型内に樹脂を供給して、基板１１０、１２０の間に封止樹脂層５００を形成し、基板１１０、１２０と封止樹脂層５００とが積層された積層体１３０を得る工程と、積層体１３０における、基板１１０の主表面の裏面と、基板１２０の主表面の裏面とに、外部接続端子を形成する工程と、封止樹脂層５００を分断して、積層体１３０を、基板１１０を含む部分と基板１２０を含む部分とに分割する工程とを有する。
【選択図】図１７

Description

本発明は、封止樹脂層を有する半導体装置の製造方法に関する。
基板と、基板の主表面上に搭載された半導体素子と、基板の主表面上に半導体素子を覆うように形成された封止樹脂層と、基板における主表面とは反対側の面上に形成された外部接続端子とを有する半導体装置が知られている。このような半導体装置としては、例えば、ＢＧＡ(Ball Grid Array)パッケージや、ＣＳＰ(Chip Size Package)が挙げられる。
この半導体装置の製造方法では、次の処理が行われる。まず、半導体素子が搭載された基板を金型内に配置し、金型内に樹脂を供給して基板の主表面上に封止樹脂層を形成する。その後、封止樹脂層が形成された基板を金型から取り出して、基板に外部接続端子を形成する。
特開平８−２５４０１号公報 特開平１１−３４０２６３号公報 特開２０００−１５６３８５号公報 特開２０００−２１６１８０号公報 特開２００１−２３７２５８号公報
従来の製造方法では、封止樹脂層と基板との熱膨張率の違いにより、封止樹脂層を形成した後の工程における温度の上昇もしくは下降に伴い、基板が反ってしまう可能性があった。半導体装置の小型化が進んだ場合、基板が薄型化、もしくは、微細化される。また、半導体装置の生産性の向上が進んだ場合、複数の半導体装置を一括して生成するため、製造過程において基板に多数の半導体素子を搭載させる場合があり、基板が大型化される。このような場合、基板の反りの影響が大きくなり、基板に外部接続端子を形成することが困難になってしまう可能性があった。
本発明の一観点の半導体装置の製造方法は、主表面の上方に第１の半導体素子が搭載された第１の基板と、主表面の上方に第２の半導体素子が搭載された第２の基板とを、各主表面が互いに対向し且つ離間するように金型内に配置する工程と、第１及び第２の基板が配置された金型内に樹脂を供給して、第１及び第２の基板の間に封止樹脂層を形成し、第１及び第２の基板と封止樹脂層とが積層された積層体を得る工程と、積層体における、第１の基板の主表面の裏面と、第２の基板の主表面の裏面とに、外部接続端子を形成する工程と、封止樹脂層を分断して、積層体を第１の基板を含む部分と第２の基板を含む部分とに分割する工程とを有する。
開示の半導体装置の製造方法では、封止樹脂層が形成された基板の反りを低減することが可能となり、基板に外部接続端子を精度良く形成することが可能となる。
第１の実施形態に係る半導体装置の製造方法の一連の工程の一例を示す図。 第１の実施形態に係る半導体装置の製造方法の半導体素子搭載工程の一例を示す図。 図２の点線Ａ−Ａに対応する断面図。 第１の実施形態に係る半導体装置の製造方法のワイヤーボンディング工程の一例を示す図。 図４の点線Ａ−Ａに対応する断面図。 第１の実施形態に係る半導体装置の製造方法のモールディング工程の一例を示す図。 図６の点線Ａ−Ａに対応する断面図。 セパレータ基板とキャビティとの配置関係を示す図。 図６の点線Ａ−Ａに対応する断面のゲート部付近の拡大図。 図６の点線Ｂ−Ｂに対応する断面のゲート部付近の拡大図。 セパレータ基板と配線基板との配置関係を示す図。 図１１の半導体素子搭載領域の拡大図。 第１の実施形態に係る半導体装置の製造方法のモールディング工程に用いられるセパレータ基板の変形例を示す図。 図１３の半導体素子搭載領域の拡大図。 第１の実施形態に係る半導体装置の製造方法のモールディング工程の一例を示す図。 図１５の点線Ａ−Ａに対応する断面図。 第１の実施形態に係る半導体装置の製造方法のモールディング工程の一例を示す図。 第１の実施形態に係る半導体装置の製造方法の外部接続端子形成工程の一例を示す図。 第１の実施形態に係る半導体装置の製造方法の外部接続端子形成工程の一例を示す図。 第１の実施形態に係る半導体装置の製造方法の個片化工程の一例を示す図。 第１の実施形態に係る半導体装置の製造方法の分割工程の一例を示す図。 第１の実施形態に係る半導体装置の製造方法の捺印工程の一例を示す図。 第２の実施形態に係る半導体装置の製造方法の一連の工程の一例を示す図。 第２の実施形態に係る半導体装置の製造方法の分割工程の一例を示す図。 第２の実施形態に係る半導体装置の製造方法の捺印工程の一例を示す図。 第２の実施形態に係る半導体装置の製造方法の個片化工程の一例を示す図。 第２の実施形態に係る半導体装置の製造方法のモールディング工程に用いられるセパレータ基板の変形例を示す図。 第２の実施形態に係る半導体装置の製造方法のモールディング工程に用いられるセパレータ基板の変形例を示す図。
〔第１の実施形態〕
半導体装置の製造方法の第１の実施形態について図面を参照して説明する。
図１に、第１の実施形態に係る半導体装置の製造方法の一連の工程の一例を示す。
まず、配線基板に半導体素子を搭載する（Ｓ１０１）。
半導体素子搭載工程の一例を図２に、図２の点線Ａ−Ａに対応する断面図を図３に、それぞれ示す。
配線基板１００には、例えば、ガラスエポキシ樹脂が材料として用いられている。配線基板１００は、主表面１０１と、主表面１０１とは反対側の表面１０２とを備えている。主表面１０１の上方に、半導体素子２００が搭載される。さらに、主表面１０１の上方には、半導体素子２００を包囲するように複数のボンディングパッド１０が形成されている。例えば、配線基板１００は、複数の半導体素子搭載領域１０３を備え、複数の半導体素子２００が各半導体素子搭載領域１０３にそれぞれ搭載されている。半導体素子搭載領域１０３の形状は、例えば、矩形である。図中の点線１０４は、半導体素子搭載領域１０３の外縁を示す。配線基板１００は、後の工程において、この半導体素子搭載領域１０３の外縁１０４に沿って、切断されて半導体素子搭載領域１０３毎に個片化される。
半導体素子２００は、主表面２０１と、主表面２０１とは反対側の表面２０２とを備えている。主表面２０１の上方には、複数の電極パッド２０が形成されている。半導体素子２００は、表面２０２が配線基板１００の主表面１０１と対向するように配線基板１００に搭載される。半導体素子２００の表面２０２と、配線基板１００の主表面１０１とは、例えば、ダイアタッチ材３０により接着される。ダイアタッチ材３０には、例えば、ペースト状もしくはフィルム状のエポキシ系樹脂等の熱硬化型樹脂が用いられる。
次に、この配線基板１００と、半導体素子２００とをボンディングワイヤーで接続する（Ｓ１０２）。
ワイヤーボンディング工程の一例を図４に、図４の点線Ａ−Ａに対応する断面図を図５に、それぞれ示す。
図４、図５に示すように、ボンディングワイヤー４０により、配線基板１００のボンディングパッド１０と、半導体素子２００の電極パッド２０とをそれぞれ接続する。ボンディングワイヤー４０には、例えば、金（Ａｕ）、銅（Ｃｕ）が材料として用いられる。
次に、この半導体素子２００が搭載され、ワイヤーボンディングが行われた配線基板１００のモールディングを実施する（Ｓ１０３）。
モールディング工程の一例を図６に、図６の点線Ａ−Ａに対応する断面図を図７に、それぞれ示す。
まず、モールディングに用いる金型について説明する。
図７に示すように、金型３００は、下金型３１０と、上金型３２０とを備える。
下金型３１０の上面３１１には窪みが設けられて下キャビティ部３１２が構成され、上金型３２０の下面３２１には窪みが設けられて上キャビティ部３２２が構成されている。下金型３１０と、上金型３２０とは、下キャビティ部３１２と、上キャビティ部３２２とが１つのキャビティ３３０を構成するように型締めされている。ここで、下キャビティ部３１２と、上キャビティ部３２２とは、ほぼ同じ形状及び同じ大きさを備える。
図６、図７に示すように、下金型３１０には、上面３１１に開口したポット部３１３が設けられ、このポット部３１３内にプランジャ３１４が配置されている。プランジャ３１４はポット部３１３内を上下に移動する機構を備える。プランジャ３１４上には例えばタブレット状の樹脂３１５が配置されている。ポット部３１３は、例えば、複数箇所に設けられている。
上金型３２０の下面３２１の、ポット部３１３に対応する位置には、窪みが設けられてカル部３２３が構成されている。カル部３２３は、例えば、複数箇所に設けられている。さらに、上金型３２０の下面３２１の、上キャビティ部３２２と、カル部３２３との間には、窪みが設けられてダミーキャビティ３２４が設けられている。さらに、上金型３２０には、上キャビティ部３２２の底面３２７に開口した吸引孔３２８が設けられている。吸引孔３２８の内部は、例えば、金型３００の外部に設けられる減圧機構により減圧される。
さらに、金型３００には、下金型３１０の上面３１１と、上金型３２０の下面３２１との間の隙間により構成され、カル部３２３と、ダミーキャビティ３２４とを連通するランナー部３２５が設けられている。ここで、ランナー部３２５により複数のカル部３２３は互いに連通している。さらに、金型３００には、下金型３１０の上面３１１と、上金型３２０の下面３２１との間の隙間により構成され、ダミーキャビティ３２４と、キャビティ３３０とを連通するゲート部３２６が設けられている。さらに、金型３００には、下金型３１０の上面３１１と、上金型３２０の下面３２１との間の隙間により構成され、キャビティ３３０に連通する排気部３２９が設けられている。排気部３２９によりキャビティ３３０内のガスを外部に排気することが可能となる。なお、ゲート部３２６と、排気部３２９とは、キャビティ３３０に対して反対側に設けられている。
この金型３００を用いてモールディングを行う。モールディングの際には、半導体素子２００が搭載され、ワイヤーボンディングが実施された配線基板１００を、例えば、２つ準備する。ここで、以下の説明では、２つのうち一方の配線基板１００を配線基板１１０とし、他方の配線基板１００を配線基板１２０とする。さらに、配線基板１１０に搭載された半導体素子２００を半導体素子２１０とし、配線基板１２０に搭載された半導体素子２００を半導体素子２２０とする。
配線基板１１０と、配線基板１２０とは、互いの主表面１０１が対向し且つ離間するように、金型３００内に配置される。配線基板１１０は、表面１０２が下キャビティ部３１２の底面３１７と対向するように下キャビティ部３１２に配置される。配線基板１２０は、表面１０２が上キャビティ部３２２の底面３２７に対向し、且つ、吸引孔３２８を覆うように、上キャビティ部３２２に配置される。吸引孔３２８を減圧することで、配線基板１２０は上キャビティ部３２２の底面３２７に吸着される。
ここで、配線基板１１０、１２０と、下キャビティ部３１２の底面３１７及び上キャビティ部３２２の底面３２７とは、ほぼ同じ形状及び同じ大きさを備える。そして、配線基板１１０と、配線基板１２０とは、互いの半導体素子搭載領域１０３が対応するように配置される。即ち、配線基板１１０と、配線基板１２０とは、互いの半導体素子搭載領域１０３の外縁１０４が一致するように配置される。
さらに、金型３００内には、セパレータ基板４００が配置される。セパレータ基板４００には、例えば、ガラスエポキシ樹脂等の樹脂が基材として用いられる。セパレータ基板４００の表面は、例えば、テフロン（登録商標）加工やフッ素加工が施されて離型性を有している。ここで、離型性とは、即ち、樹脂等の材料から剥離し易い性質を指す。セパレータ基板４００の厚みは、例えば、１８０μｍ以下である。セパレータ基板４００は、キャビティ３３０を下キャビティ部３１２と、上キャビティ部３２２とに分けるように、キャビティ３３０に配置される。セパレータ基板４００の構造と配置について、さらに詳しく説明する。
図８に、セパレータ基板４００と、キャビティ３３０との配置関係を示す。図９は、図６の点線Ａ−Ａに対応する断面のゲート部付近の拡大図である。図１０は、図６の点線Ｂ−Ｂに対応する断面のゲート部付近の拡大図である。
図８〜図１０に示すように、セパレータ基板４００は、複数の切り欠き部４１１と、複数の突出部４１２とからなる凹凸形状を備える辺４１０を備える。セパレータ基板４００は、辺４１０がゲート部３２６を向くように配置される。セパレータ基板４００の突出部４１２の先端は、キャビティ３３０から突出してゲート部３２６に位置している。ゲート部３２６に位置するセパレータ基板４００の突出部４１２は、下金型３１０の上面３１１と、上金型３２０の下面３２１とに挟まれている。また、セパレータ基板４００の切り欠き部４１１の一部はキャビティ３３０内に位置している。
セパレータ基板４００の辺４１０とは反対側の辺４２０は、キャビティ３３０から突出している。突出した部分は、下金型３１０の上面３１１と、上金型３２０の下面３２１とに挟まれている。セパレータ基板４００の辺４１０と、辺４２０とを繋ぐ辺４３０は、キャビティ３３０に収まるように位置している。
ここで、セパレータ基板４００は、辺４１０の突出部４１２と、辺４２０のキャビティ３３０から突出した部分とが、下金型３１０の上面３１１と、上金型３２０の下面３２１とに挟まれることで、キャビティ３３０内に支持されている。
さらに、セパレータ基板４００には複数の貫通孔４４０が設けられている。
図１１は、セパレータ基板４００と、配線基板１１０、１２０との配置関係を示す図である。
図１１に示すように、貫通孔４４０は、金型３００内に配置された配線基板１１０、１２０の半導体素子搭載領域１０３の外縁１０４に位置するように設けられている。
図１２は、図１１の半導体素子搭載領域１０３の拡大図である。
図１２に示すように、貫通孔４４０は、半導体素子搭載領域１０３の外縁１０４と垂直に交わる方向に幅Ｗ１を備える。幅Ｗ１は、例えば１８０μｍ以下が好ましく、ここでは、１５０μｍである。貫通孔４４０は、外縁１０４を構成する４辺にそれぞれ設けられている。さらに、外縁１０４を構成する１つの辺には、複数の貫通孔４４０が連続して一列に設けられている。
なお、セパレータ基板４００に設けられる貫通孔４４０は、図１３に示すようにスリット状にすることも可能である。
図１４は、図１３の半導体素子搭載領域１０３の拡大図である。
図１４に示すように、貫通孔４４０は、半導体素子搭載領域１０３の外縁１０４に沿う方向に長さＬを備え、外縁１０４と垂直に交わる方向に幅Ｗ１を備える。長さＬは、半導体素子２１０、２２０の辺の長さよりも長い。幅Ｗ１は、例えば１８０μｍ以下が好ましく、ここでは、１５０μｍである。
このように、配線基板１１０、１２０を金型３００内に配置した後、プランジャ３１４を押し上げ、樹脂３１５をキャビティ３３０内に供給する。
モールディング工程の一例を図１５に、図１５の点線Ａ−Ａに対応する断面図を図１６に、それぞれ示す。
図１５、図１６に示すように、金型３００に熱をかけた状態で、プランジャ３１４を押し上げると、樹脂３１５はカル部３２３に押し出され、さらに、ランナー部３２５を介してダミーキャビティ３２４に押し出される。さらに、樹脂３１５はダミーキャビティ３２４からゲート部３２６を介してキャビティ３３０内に供給される。ここで、樹脂３１５は、セパレータ基板４００の切り欠き部４１１を介してキャビティ３３０内に供給される。この時、キャビティ３３０内のガスは、排気部３２９から排気される。このようにして、キャビティ３３０内に供給された樹脂３１５は、キャビティ３３０内を満たすように充填される。
配線基板１１０と、配線基板１２０とは、主表面１０１が互いに対向し且つ離間するようにキャビティ３３０内に配置されているため、キャビティ３３０内に樹脂３１５が供給されることにより、配線基板１１０と、配線基板１２０との間に封止樹脂層５００が形成される。封止樹脂層５００は、配線基板１１０に搭載された半導体素子２１０、及び、配線基板１２０に搭載された半導体素子２２０を覆う。この為、配線基板１１０と、配線基板１２０とを一括して樹脂封止することが可能となり、生産性を向上させることが可能となる。
また、セパレータ基板４００には、貫通孔４４０が設けられているため、キャビティ３３０内に供給された樹脂３１５は、セパレータ基板４００の貫通孔４４０を介して、下キャビティ部３１２と、上キャビティ部３２２との間を流通する。これにより、下キャビティ部３１２と、上キャビティ部３２２とに満遍なく樹脂３１５を供給することが可能となり、封止樹脂層５００にボイドが発生する可能性を低減することが可能となる。
次に、封止樹脂層５００が形成された配線基板１１０及び配線基板１２０を金型３００から取り出して、封止樹脂層５００を常温まで冷却させる。なお、封止樹脂層５００は、金型３００から取り出す前は、半硬化の状態であり、金型３００から取り出して常温まで冷却させることで完全に硬化する。
モールディング工程の一例を図１７に示す。
図１７に示すように、金型３００から取り出された配線基板１１０及び配線基板１２０は、間に封止樹脂層５００を挟んで一体化されている。即ち、配線基板１１０と、封止樹脂層５００と、配線基板１２０とが順番に積層されている。この配線基板１１０と、封止樹脂層５００と、配線基板１２０とが積層されたものを、以下、積層体１３０と称す。
なお、セパレータ基板４００の両側に位置する封止樹脂層５００は、貫通孔４４０を介して連結されている。
金型３００から取り出されると、温度が常温に向けて下がるため、封止樹脂層５００は冷却される。この時、配線基板１１０、１２０に応力が発生する。これは、配線基板１１０、１２０が封止樹脂層５００よりも熱膨張率が大きいため、温度が下がると、配線基板１１０、１２０の収縮が封止樹脂層５００の収縮よりも大きくなることによる。配線基板１１０には、図中のＦ１で示すように、周囲が配線基板１１０の表面１０２側に反るように応力が発生し、配線基板１２０には、図中のＦ２で示すように、周囲が配線基板１２０の表面１０２側に反るように応力が発生する。
しかしながら、積層体１３０では、配線基板１１０及び配線基板１２０は、封止樹脂層５００を間に挟んで一体化されているため、この配線基板１１０、１２０に発生する応力Ｆ１、Ｆ２は、互いに反対方向に発生して相殺される。この為、配線基板１１０、１２０の反りを抑制することが可能となる。
次に、積層体１３０の各配線基板１１０、１２０に外部接続端子６００を形成する（Ｓ１０４）。
外部接続端子形成工程の一例を図１８、図１９に示す。
外部接続端子６００には、例えば、錫／銀合金（Ｓｎ−Ａｇ）を材料に含む半田ボールが用いられる。
まず、図１８（Ａ）に示すように、積層体１３０の配線基板１２０の表面１０２の上方に、複数の外部接続端子６００を搭載する。詳しくは、外部接続端子６００は、配線基板１２０の表面１０２に露出している配線上に搭載される。
ここで、上述の通り、積層体１３０では、配線基板１２０の反りは抑制されているため、外部接続端子６００を精度良く配線基板１２０に搭載することが可能となる。
次に、図１８（Ｂ）に示すように、積層体１３０に熱処理を施して、外部接続端子６００を溶融し、外部接続端子６００と、配線基板１２０の配線とを固着させる（リフロー工程）。これにより、外部接続端子６００は、配線基板１２０内の配線を介してボンディングパッド１０と電気的に接続される。
ここで、外部接続端子６００を溶融する熱処理により、配線基板１１０、１２０と、封止樹脂層５００との熱膨張率の差に起因して、配線基板１１０、１２０に応力が発生する。これは、配線基板１１０、１２０の膨張が封止樹脂層５００の膨張よりも大きくなることによる。配線基板１１０には、図中のＦ１で示すように、周囲が配線基板１１０の主表面１０１側に反るように応力が発生し、配線基板１２０には、図中のＦ２で示すように、周囲が配線基板１２０の主表面１０１側に反るように応力が発生する。しかしながら、積層体１３０では、配線基板１１０及び配線基板１２０は、封止樹脂層５００を間に挟んで一体化されているため、この配線基板１１０、１２０に発生する応力Ｆ１、Ｆ２は、互いに反対方向に発生して相殺される。この為、配線基板１１０、１２０の反りを抑制することが可能となる。
次に、図１９（Ａ）に示すように、例えば、積層体１３０を、配線基板１２０の表面１０２が治具７００と対向するように、治具７００上に載置する。治具７００は、配線基板１２０の表面１０２のうち外部接続端子６００が形成されていない周辺領域に接して、積層体１３０を支持している。これにより、配線基板１１０側の外部接続端子６００の形成工程において、配線基板１２０に形成された外部接続端子６００が、例えばステージに接触するなどして傷ついたり変形してしまう可能性を低減することが可能となる。
この状態で、複数の外部接続端子６００を、配線基板１１０の表面１０２に露出している配線の上方に搭載する。
ここで、上述の通り、積層体１３０では、配線基板１１０の反りは抑制されているため、外部接続端子６００を精度良く配線基板１１０に搭載することが可能となる。
次に、図１９（Ｂ）に示すように、積層体１３０に熱処理を施して、外部接続端子６００を溶融し、外部接続端子６００と、配線基板１１０の配線とを固着させる（リフロー工程）。これにより、外部接続端子６００は、配線基板１１０内の配線を介してボンディングパッド１０と電気的に接続される。
ここで、外部接続端子６００を溶融する熱処理により、配線基板１１０、１２０に図中のＦ１、Ｆ２で示すように応力が発生するが、上述したように、この応力Ｆ１、Ｆ２は相殺される為、配線基板１１０、１２０の反りを抑制することが可能となる。
次に、積層体１３０を、個片化する（Ｓ１０５）。
個片化工程の一例を図２０に示す。
図２０（Ａ）に示すように、積層体１３０では、配線基板１１０の半導体素子搭載領域１０３の外縁１０４と、配線基板１２０の半導体素子搭載領域１０３の外縁１０４と、セパレータ基板４００の貫通孔４４０とが、一直線上に位置している。
この直線に沿って、図２０（Ｂ）に示すように、配線基板１１０、１２０、封止樹脂層５００、及び、セパレータ基板４００を切断する。切断には、例えば、ダイシングブレード７１０が用いられる。
このように、積層体１３０を切断することにより、配線基板１１０と、配線基板１２０とを一括して切断することが可能となり、生産性を向上させることが可能となる。
ここで、ダイシングブレード７１０の幅Ｗ２は、貫通孔４４０の幅Ｗ１よりも広い。ダイシングブレード７１０の幅Ｗ２は、例えば、２００μｍである。この為、貫通孔４４０内に位置する封止樹脂層５００はダイシングブレード７１０による切断により完全に除去される。つまり、セパレータ基板４００の両側の封止樹脂層５００を連結していた部分が除去される。
また、セパレータ基板４００の材料が、例えば、樹脂である場合、封止樹脂層５００と材質が近くなるため、封止樹脂層５００と、セパレータ基板４００とを、同じダイシングブレード７１０を用いて切断することが可能となる。これにより、切断にかかる時間を短縮することが可能となる。
このようにして、図２０（Ｃ）に示すように、積層体１３０は個片化される。この個片化された積層体１３０を、以下、積層体１３１と称す。
なお、積層体１３０の反りは抑制されているので、積層体１３０が個片化されて生成された積層体１３１の反りも抑制されている。
次に、積層体１３１の封止樹脂層５００を分断して、積層体１３１を、配線基板１１０を含む部分と、配線基板１２０を含む部分とに分割して半導体装置を得る（Ｓ１０６）。
分割工程の一例を図２１に示す。
図２１（Ａ）に示すように、まず、積層体１３１を、ステージ７２０上に載置する。ここで、積層体１３１の配線基板１１０がステージ７２０と対向している。
ステージ７２０には、真空吸着用吸引部７２１が設けられ、この真空吸着用吸引部７２１により、積層体１３１はステージ７２０に吸着されて固定される。
ステージ７２０の上方には、コレット７３０が設けられている。コレット７３０は、支持部７３１に支持されている。コレット７３０及び支持部７３１は上下に移動する機構を備えている。コレット７３０の材料には、例えば、ゴムが用いられ、支持部７３１の材料には、例えば、金属が用いられている。コレット７３０及び支持部７３１には、真空吸着用吸引部７３２が設けられている。
次に、図２１（Ｂ）に示すように、コレット７３０を下降させ、コレット７３０を積層体１３１の外部接続端子６００に接触させ、真空吸着用吸引部７３２により外部接続端子６００をコレット７３０に吸着させる。ただし、外部接続端子６００の代わりに配線基板１２０を支持、吸着する場合もある。
次に、図２１（Ｃ）に示すように、コレット７３０を引き上げる。この時、積層体１３１の封止樹脂層５００には、配線基板１１０、１２０の各主表面１０１と垂直に交わる方向に引っ張られるように力がかかる。セパレータ基板４００の表面は離型性を備えるため、この封止樹脂層５００にかかる力により、封止樹脂層５００は、セパレータ基板４００を境界にして容易に分断される。
これにより、積層体１３１は、分割され、配線基板１１０と分断された一方の封止樹脂層５００とを含む半導体装置８００と、配線基板１２０と分断された他方の封止樹脂層５００とを含む半導体装置８００とが得られる。
なお、積層体１３１の反りは抑制されているので、積層体１３１が分割されて生成された半導体装置８００の反りも抑制されている。
次に、この半導体装置８００に捺印を施す（Ｓ１０７）。
捺印工程の一例を図２２に示す。
図２２（Ａ）に示すように、半導体装置８００を、例えば、トレイ７４０に収容し、この状態で封止樹脂層５００に、例えば、レーザー捺印装置７５０を用いてレーザービーム７５１を照射して捺印を施す。これにより、図２２（Ｂ）に示すように、封止樹脂層５００の表面に捺印５０１が設けられる。
ここで、半導体装置８００の反りは抑制されているため、半導体装置８００を傾くことなくトレイ７４０に収容することが可能となり、これにより、封止樹脂層５００に精度良く捺印５０１を設けることが可能となる。
〔第２の実施形態〕
次に、半導体装置の製造方法の第２の実施形態について図面を参照して説明する。
図２３に、第２の実施形態に係る半導体装置の製造方法の一連の工程の一例を示す。
図２３に示すように、第２の実施形態は、外部接続端子形成工程Ｓ１０４までは、第１の実施形態と同様である。
第２の実施形態では、外部接続端子形成工程Ｓ１０４の後、図１７に示す積層体１３０の封止樹脂層５００を分断して、積層体１３０を、配線基板１１０を含む部分と、配線基板１２０とを含む部分とに分割して分割体１３２を得る（Ｓ１０８）。
分割工程の一例を図２４に示す。
図２４（Ａ）に示すように、ダイシングブレード７１１を、封止樹脂層５００に対して側方から挿入し、図中のＤで示すように、配線基板１１０、１２０の主表面１０１に沿う方向にセパレータ基板４００をなぞるように移動して、封止樹脂層５００を切断する。ここで、ダイシングブレード７１１は、積層体１３０のセパレータ基板４００を目印に位置合わせされる。ダイシングブレード７１１の幅Ｗ２は、セパレータ基板４００の厚さよりも広い。ダイシングブレード７１１の幅Ｗ２は、例えば、２００μｍである。この為、セパレータ基板４００は、ダイシングブレード７１１により、封止樹脂層５００の切断と共に除去される。
これにより、図２４（Ｂ）に示すように、積層体１３０は、分割される。これにより、配線基板１１０と分断された一方の封止樹脂層５００とを含む分割体１３２と、配線基板１２０と分断された他方の封止樹脂層５００とを含む分割体１３２とが得られる。
ここで、セパレータ基板４００の材料が、例えば、樹脂である場合、封止樹脂層５００と材質が近くなるため、封止樹脂層５００と、セパレータ基板４００とを、同じダイシングブレード７１１を用いて切断することが可能となる。これにより、切断にかかる時間を短縮することが可能となる。
また、積層体１３０の反りは抑制されているので、積層体１３０が分割されて生成された分割体１３２の反りも抑制されている。
次に、この分割体１３２に捺印を施す（Ｓ１０９）。
捺印工程の一例を図２５に示す。
図２５（Ａ）に示すように、分割体１３２の封止樹脂層５００に、例えば、レーザー捺印装置７５０を用いてレーザービーム７５１を照射して捺印を施す。これにより、図２５（Ｂ）に示すように、封止樹脂層５００の表面に捺印５０１が設けられる。捺印５０１は、配線基板１１０、１２０の半導体素子搭載領域１０３に対応してそれぞれ設けられる。
ここで、分割体１３２の反りは抑制されているため、封止樹脂層５００に精度良く捺印５０１を設けることが可能となる。
次に、分割体１３２を、個片化して半導体装置８００を得る（Ｓ１１０）。
個片化工程の一例を図２６に示す。
図２６（Ａ）に示す分割体１３２の配線基板１１０、１２０の半導体素子搭載領域１０３の外縁１０４に沿って、図２６（Ｂ）に示すように、ダイシングブレード７１０を用いて、封止樹脂層５００及び配線基板１１０、１２０を切断する。
この切断により、図２６（Ｃ）に示すように、分割体１３２は個片化されて、半導体装置８００が得られる。
なお、分割体１３２の反りは抑制されているので、分割体１３２が個片化されて生成された半導体装置８００の反りも抑制されている。
また、第２の実施形態では、セパレータ基板４００に設けられる貫通孔４４０は、第１の実施形態の貫通孔４４０とは異なる形状及び配置であっても良い。
セパレータ基板４００の変形例を図２７、図２８に示す。
図２７に示す例では、セパレータ基板４００には、半導体素子搭載領域１０３の外縁１０４の位置に加えて、半導体素子搭載領域１０３にも貫通孔４４０が設けられている。半導体素子搭載領域１０３に設けられた貫通孔４４０は、その一部が半導体素子２１０、２２０の形成領域にかかるように設けられている。
図２８に示す例では、セパレータ基板４００には、半導体素子搭載領域１０３の外縁１０４の位置に加えて、半導体素子搭載領域１０３にも貫通孔４４０が設けられ、この貫通孔４４０は、半導体素子２１０、２２０の形成領域内に収まるように設けられている。ここで、各貫通孔４４０の幅Ｗ１は、第１の実施形態では上述したように１８０μｍ以下が好ましいが、第２の実施形態においては１８０μｍ以上でも良い。
また、第２の実施形態では、分割工程Ｓ１０８において、積層体１３０をダイシングブレード７１１を用いて切断する際、ダイシングブレード７１１の位置合わせを、セパレータ基板４００を目印にして行うことに換えて、例えば、測定により行うことも可能である。この場合は、セパレータ基板４００は、必ずしも必要ではない。
以上説明した実施の形態に関し、さらに以下の付記を開示する。
（付記１） 主表面の上方に第１の半導体素子が搭載された第１の基板と、主表面の上方に第２の半導体素子が搭載された第２の基板とを、各前記主表面が互いに対向し且つ離間するように金型内に配置する工程と、
前記第１及び第２の基板が配置された前記金型内に樹脂を供給して、前記第１及び第２の基板の間に封止樹脂層を形成し、前記第１及び第２の基板と前記封止樹脂層とが積層された積層体を得る工程と、
前記積層体における、前記第１の基板の前記主表面の裏面と、前記第２の基板の前記主表面の裏面とに、外部接続端子を形成する工程と、
前記封止樹脂層を分断して、前記積層体を前記第１の基板を含む部分と前記第２の基板を含む部分とに分割する工程と、を有することを特徴とする半導体装置の製造方法。
（付記２） 前記金型内に配置された前記第１及び第２の基板の前記間には、セパレータ基板が配置され、
前記封止樹脂層の前記分断は、前記セパレータ基板を境界にして行われることを特徴とする付記１に記載の半導体装置の製造方法。
（付記３） 前記セパレータ基板の表面は、離型性を有することを特徴とする付記２に記載の半導体装置の製造方法。
（付記４） 前記セパレータ基板の前記表面は、テフロン加工もしくはフッ素加工されていることを特徴とする付記３に記載の半導体装置の製造方法。
（付記５） 前記セパレータ基板には、貫通孔が設けられていることを特徴とする付記２〜４のいずれか１つに記載の半導体装置の製造方法。
（付記６） 前記セパレータ基板は、材料に樹脂を含むことを特徴とする付記２〜５のいずれか１つに記載の半導体装置の製造方法。
（付記７） 前記封止樹脂層の前記分断は、ダイシングブレードを用いて行われることを特徴とする付記１〜６のいずれか１つに記載の半導体装置の製造方法。
（付記８） 前記第１の基板は、複数の第１の半導体素子搭載領域を備え、複数の前記第１の半導体素子がそれぞれ、前記第１の半導体素子搭載領域の上方に搭載され、
前記第２の基板は、複数の第２の半導体素子搭載領域を備え、複数の前記第２の半導体素子がそれぞれ、前記第２の半導体素子搭載領域の上方に搭載され、
前記第１の半導体素子搭載領域の外縁と、前記第２の半導体素子搭載領域の外縁とが対応するように、前記第１及び第２の基板は前記金型内に配置され、
前記積層体の前記分割の前に、前記第１及び第２の半導体素子搭載領域の前記外縁に沿って、前記第１及び第２の基板及び前記封止樹脂層を切断することを特徴とする付記１に記載の半導体装置の製造方法。
（付記９） 前記金型内に配置された前記第１及び第２の基板の前記間には、セパレータ基板が配置され、
前記封止樹脂層の前記分断は、前記セパレータ基板を境界にして行われ、
前記セパレータ基板には、前記第１及び第２の半導体素子搭載領域の前記外縁に対応する位置に、貫通孔が設けられていることを特徴とする付記８に記載の半導体装置の製造方法。
（付記１０） 前記第１の基板は、複数の第１の半導体素子搭載領域を備え、複数の前記第１の半導体素子がそれぞれ、前記第１の半導体素子搭載領域の上方に搭載され、
前記第２の基板は、複数の第２の半導体素子搭載領域を備え、複数の前記第２の半導体素子がそれぞれ、前記第２の半導体素子搭載領域の上方に搭載され、
前記第１の半導体素子搭載領域の外縁と、前記第２の半導体素子搭載領域の外縁とが対応するように、前記第１及び第２の基板は前記金型内に配置され、
前記積層体を前記分割した後、前記第１の基板と前記分断された一方の前記封止樹脂層とを含む分割体を前記第１の半導体素子搭載領域の前記外縁に沿って切断し、前記第２の基板と前記分断された他方の前記封止樹脂層とを含む分割体を前記第２の半導体素子搭載領域の前記外縁に沿って切断することを特徴とする付記１に記載の半導体装置の製造方法。
１００、１１０、１２０ 配線基板
１０１ 主表面
１０３ 半導体素子搭載領域
１０４ 半導体素子搭載領域の外縁
１３０、１３１ 積層体
１３２ 分割体
２００、２１０、２２０ 半導体素子
３００ 金型
３１５ 樹脂
４００ セパレータ基板
４４０ 貫通孔
５００ 封止樹脂層
６００ 外部接続端子
７１０、７１１ ダイシングブレード
８００ 半導体装置

Claims (6)

  1. 主表面の上方に第１の半導体素子が搭載された第１の基板と、主表面の上方に第２の半導体素子が搭載された第２の基板とを、各前記主表面が互いに対向し且つ離間するように金型内に配置する工程と、
    前記第１及び第２の基板が配置された前記金型内に樹脂を供給して、前記第１及び第２の基板の間に封止樹脂層を形成し、前記第１及び第２の基板と前記封止樹脂層とが積層された積層体を得る工程と、
    前記積層体における、前記第１の基板の前記主表面の裏面と、前記第２の基板の前記主表面の裏面とに、外部接続端子を形成する工程と、
    前記封止樹脂層を分断して、前記積層体を前記第１の基板を含む部分と前記第２の基板を含む部分とに分割する工程と、を有することを特徴とする半導体装置の製造方法。
  2. 前記金型内に配置された前記第１及び第２の基板の前記間には、セパレータ基板が配置され、
    前記封止樹脂層の前記分断は、前記セパレータ基板を境界にして行われることを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記セパレータ基板の表面は、離型性を有することを特徴とする請求項２に記載の半導体装置の製造方法。
  4. 前記封止樹脂層の前記分断は、ダイシングブレードを用いて行われることを特徴とする請求項１〜３のいずれか１つに記載の半導体装置の製造方法。
  5. 前記第１の基板は、複数の第１の半導体素子搭載領域を備え、複数の前記第１の半導体素子がそれぞれ、前記第１の半導体素子搭載領域の上方に搭載され、
    前記第２の基板は、複数の第２の半導体素子搭載領域を備え、複数の前記第２の半導体素子がそれぞれ、前記第２の半導体素子搭載領域の上方に搭載され、
    前記第１の半導体素子搭載領域の外縁と、前記第２の半導体素子搭載領域の外縁とが対応するように、前記第１及び第２の基板は前記金型内に配置され、
    前記積層体の前記分割の前に、前記第１及び第２の半導体素子搭載領域の前記外縁に沿って、前記第１及び第２の基板及び前記封止樹脂層を切断することを特徴とする請求項１に記載の半導体装置の製造方法。
  6. 前記金型内に配置された前記第１及び第２の基板の前記間には、セパレータ基板が配置され、
    前記封止樹脂層の前記分断は、前記セパレータ基板を境界にして行われ、
    前記セパレータ基板には、前記第１及び第２の半導体素子搭載領域の前記外縁に対応する位置に、貫通孔が設けられていることを特徴とする請求項５に記載の半導体装置の製造方法。
JP2009187990A 2009-08-14 2009-08-14 半導体装置の製造方法 Pending JP2011040640A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2009187990A JP2011040640A (ja) 2009-08-14 2009-08-14 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009187990A JP2011040640A (ja) 2009-08-14 2009-08-14 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JP2011040640A true JP2011040640A (ja) 2011-02-24

Family

ID=43768090

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009187990A Pending JP2011040640A (ja) 2009-08-14 2009-08-14 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JP2011040640A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014053124A (ja) * 2012-09-06 2014-03-20 Toyota Motor Corp 燃料電池の製造方法
JP2020096014A (ja) * 2018-12-10 2020-06-18 日亜化学工業株式会社 半導体装置の製造方法及びパッケージ部材の製造方法
CN113329676A (zh) * 2019-03-18 2021-08-31 奥林巴斯株式会社 保持框、内窥镜前端构造以及内窥镜

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014053124A (ja) * 2012-09-06 2014-03-20 Toyota Motor Corp 燃料電池の製造方法
JP2020096014A (ja) * 2018-12-10 2020-06-18 日亜化学工業株式会社 半導体装置の製造方法及びパッケージ部材の製造方法
JP7206483B2 (ja) 2018-12-10 2023-01-18 日亜化学工業株式会社 半導体装置の製造方法及びパッケージ部材の製造方法
CN113329676A (zh) * 2019-03-18 2021-08-31 奥林巴斯株式会社 保持框、内窥镜前端构造以及内窥镜
CN113329676B (zh) * 2019-03-18 2024-05-24 奥林巴斯株式会社 保持框、内窥镜前端构造以及内窥镜

Similar Documents

Publication Publication Date Title
US8546183B2 (en) Method for fabricating heat dissipating semiconductor package
KR101075241B1 (ko) 유전체 부재에 단자를 구비하는 마이크로전자 패키지
JP3704304B2 (ja) リードフレーム及びその製造方法並びに該リードフレームを用いた半導体装置の製造方法
JP3170199B2 (ja) 半導体装置及びその製造方法及び基板フレーム
JP2002057246A (ja) 半導体パッケージング工程の移植性導電パターンをもつテープ及びその製造方法
JP2002076040A (ja) 半導体装置及びその製造方法
JPWO2007148782A1 (ja) 樹脂封止型半導体装置とその製造方法、半導体装置用基材および積層型樹脂封止型半導体装置
US9659842B2 (en) Methods of fabricating QFN semiconductor package and metal plate
JP5557439B2 (ja) 半導体装置及びその製造方法
KR20220121173A (ko) 선택적 몰딩을 통한 도금을 위한 패키징 프로세스
JP4970388B2 (ja) 半導体装置及び半導体装置の製造方法
JP2019057590A (ja) 半導体素子用基板及びその製造方法、半導体装置及びその製造方法
JP2009272512A (ja) 半導体装置の製造方法
JP2011253900A (ja) 半導体装置及びその製造方法
JP2011040640A (ja) 半導体装置の製造方法
JP5378643B2 (ja) 半導体装置及びその製造方法
KR100850213B1 (ko) 몰딩된 볼을 구비한 반도체 패키지 및 그 제조방법
JP4497304B2 (ja) 半導体装置及びその製造方法
JP2010141261A (ja) 半導体装置の中間構造体及び中間構造体の製造方法
JP5025443B2 (ja) 半導体装置の製造方法および半導体装置
JP3398580B2 (ja) 半導体装置の製造方法及び基板フレーム
JP2009088102A (ja) 半導体装置の製造方法
JP4876818B2 (ja) 樹脂封止型半導体装置とその製造方法
KR101163905B1 (ko) 리드 프레임 및 이의 제조 방법
JP2004172647A (ja) 半導体装置