KR100850213B1 - 몰딩된 볼을 구비한 반도체 패키지 및 그 제조방법 - Google Patents

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이종호
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Abstract

본 발명은 PCB 기판의 배면이 몰딩된 반도체 패키지 및 그 제조방법을 개시한다.
본 발명의 반도체 패키지는 반도체 칩용 실장부재는 제2면상에 배열된 회로 패턴들, 상기 제2면에 형성되어 적어도 상기 회로 패턴들의 일부분을 노출시키는 개구부들을 구비하는 절연막, 및 상기 개구부들에 의해 노출된 상기 회로 패턴들에 각각 배열되는 외부 접속단자들을 구비한다. 상기 실장부재의 제1면상에는 반도체 칩이 배열되어 상기 실장부재와 전기적으로 연결된다. 제1봉지부는 상기 반도체 칩과 상기 실장부재의 상기 제1면을 피복한다. 제2봉지부는 상기 절연막상에 배열되고, 상기 외부 접속단자들의 적어도 일부분이 노출되도록 상기 외부 접속단자들을 둘러싼다.

Description

몰딩된 볼을 구비한 반도체 패키지 및 그 제조방법{Semiconductor package having molded balls and method of fabricating the same}
도 1a은 종래의 반도체 패키지의 단면도이다.
도 1b는 종래의 다른 반도체 패키지의 단면도이다.
도 2a 및 도 2b는 종래의 반도체 패키지에서 발생되는 문제점을 보여주는 사진이다.
도 3a는 본 발명의 일 실시예에 따른 반도체 패키지의 단면도이다.
도 3b는 본 발명의 다른 실시예에 따른 반도체 패키지의 단면도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법을 설명하기 위한 공정 순서도이다.
도 5a는 본 발명의 일 실시예에 따른 도 3a의 반도체 패키지의 제조방법을 설명하기 위한 평면도이다.
도 5b 내지 도 5i는 본 발명의 일 실시예에 따른 도 3a의 반도체 패키지의 제조방법을 설명하기 위한 단면도이다.
도 6a 내지 도 6d는 본 발명의 다른 실시예에 따른 도 3a의 본 발명의 반도체 패키지의 제조방법을 설명하기 위한 단면도이다.
본 발명은 반도체 패키지에 관한 것으로서, 보다 구체적으로는 PCB 기판의 저면에 배열된 볼들이 몰딩된 반도체 패키지 및 그 제조방법에 관한 것이다.
최근 디지털 산업의 급속한 발전으로 휴대용 PC 나 휴대용 전화와 같은 전자제품의 소형화 및 다기능화가 요구되고, 전자제품에 적용되는 반도체 제품도 점점 소형화, 경량화 및 고용량화가 요구되고 있다. 이에 따라 볼 그리드 어레이(BGA) 패키지가 주목받고 있다. 볼 그리드 어레이 패키지는 외부 접속단자로 사용되는 리드들이 칩 주변에 1차원적으로 배열되는 종래의 리드 프레임 패키지와는 달리, 외부 접속단자인 솔더 볼을 반도체 패키지의 하측면에 배열하여, 외부 접속단자의 효율적인 배치가 가능하다.
도 1a 및 도 1b는 종래의 반도체 패키지의 단면도를 도시한 것이다. 도 1a 및 도 1b는 하나의 외부 접속단자에 대한 단면도이다. 도 1a 및 도 1b를 참조하면, 종래의 반도체 패키지(100)는 그의 일면상에 회로패턴(120)이 배열된 기판(110)을 구비한다. 상기 기판(110)상에는 솔더 마스크층(130)이 형성된다. 상기 솔더 마스크층(130)은 상기 회로 패턴(120)이 완전히 노출되거나 또는 상기 회로 패턴(120)의 일부분이 노출되도록 형성된다. 상기 노출된 회로 패턴(120)상에 표면실장기술을 이용하여 솔더 볼(140)이 형성된다. 상기 기판(110)의 타면에는 반도체 칩(미도시)이 실장되어진다.
그러나, 솔더 볼을 이용하는 종래의 반도체 패키지(100)는 패키지 실장 기판상에 실장될 때 도 2a와 같이 솔더 마스크층(130)의 오픈영역에서 크랙(150a)이 발생되어 상기 기판(110) 내부에 배열된 회로배선(125)의 크랙 등을 유발하게 되거나, 도 2b와 같이 솔더 볼(140)에 크랙(150b)을 유발하게 된다. 이는 온도 사이클에서 반도체 패키지와 패키지 실장기판간의 열팽창 계수(CTE)의 차에 의해 스트레스가 솔더 볼에 집중되기 때문이다. 또한, POP(package on package)의 벤딩 또는 드롭 테스트시, 반도체 패키지와 패키지 실장기판간의 기계적 손상에 의해 솔더 볼의 크랙이 유발되어 신뢰성 저하를 초래하게 된다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 반도체 칩 실장용 기판에 배열된 외부 접속단자가 몰딩된 반도체 패키지 및 그 제조방법을 제공하는 것이다.
상기한 본 발명의 기술적 과제를 달성하기 위하여, 본 발명의 일 견지에 따르면 반도체 패키지를 제공한다. 반도체 칩용 실장부재는 제2면상에 배열된 회로 패턴들, 상기 제2면에 형성되어 적어도 상기 회로 패턴들의 일부분을 노출시키는 개구부들을 구비하는 절연막, 및 상기 개구부들에 의해 노출된 상기 회로 패턴들에 각각 배열되는 외부 접속단자들을 구비한다. 상기 실장부재의 제1면상에는 반도체 칩이 배열되어 상기 실장부재와 전기적으로 연결된다. 제1봉지부는 상기 반도체 칩과 상기 실장부재의 상기 제1면을 피복한다. 제2봉지부는 상기 절연막상에 배열되고, 상기 외부 접속단자들의 적어도 일부분이 노출되도록 상기 외부 접속단자들을 둘러싼다.
상기 제1 및 제2봉지부는 에폭시 수지를 포함할 수 있다. 상기 개구부들은 상기 회로 패턴들의 상면과 측면이 노출되도록 형성되거나 또는 상기 회로 패턴들의 상면의 일부분이 노출되도록 형성될 수 있다.
상기 실장부재는 PCB 기판 또는 테이프 기판을 포함할 수 있다. 상기 외부 접속단자들은 솔더 볼을 포함할 수 있다. 상기 절연막은 포토 솔더 레지스트를 포함할 수 있다.
또한, 본 발명의 다른 견지에 따르면, 반도체 패키지의 제조방법을 제공한다. 먼저, 기판 스트립을 제공한다. 상기 기판 스트립은 스크라이브 영역에 의해 한정되는 적어도 하나 이상의 단위 기판 영역들이 배열된 단위 밀봉영역들을 구비한다. 상기 기판 스트립의 제2면상의 상기 각 단위 기판 영역에는 회로 패턴들이 배열된다. 상기 기판 스트립의 상기 제2면상에는 적어도 상기 회로 패턴들의 일부분을 노출시키는 개구부들을 구비하는 절연막이 형성된다. 이어서, 제1면상의 상기 단위 기판영역들상에 각각 반도체 칩들을 실장시켜 상기 각 단위 밀봉영역의 상기 반도체 칩들을 제1공통 봉지부로 함께 피복하고, 상기 기판 스트립의 상기 회로 패턴들상에 외부 접속단자들을 각각 배열한다. 상부 체이스 및 적어도 하나이상의 캐비티를 구비하는 하부 체이스를 구비하는 몰딩장치를 제공한다. 상기 상부 체이스와 상기 제1공통 봉지부가 콘택되도록 상기 상부 체이스상에 상기 기판 스트립을 흡착시켜 준다. 상기 캐비티내에 몰딩물질을 삽입한다. 상기 상부 체이스와 상기 하부 체이스를 압착시켜 준다. 상기 외부 접속단자들의 일부분을 제외하고 상기 몰 딩물질이 상기 외부 접속단자들을 둘러싸도록 한다. 상기 몰딩물질을 경화시켜 준다. 상기 상부 체이스로부터 상기 기판 스트립을 분리시켜 준다. 상기 단위 기판영역 단위로 상기 스크라이브 영역을 따라 상기 기판 스트립 및 상기 제1공통 봉지부를 절단하여, 개별 반도체 패키지들을 제조한다.
상기 상부 체이스에 상기 기판 스트립을 부착시키는 단계는 상기 캐비티를 포함하는 상기 하부 체이스상에 릴리즈 필름을 부착시키는 단계를 더 포함한다. 상기 상, 하부 체이스 압착 단계에서, 상기 외부 접속단자들의 상기 일부분은 상기 릴리즈 필름으로 삽입된다.
상기 하부 체이스에는 상기 단위 밀봉 영역의 상기 단위 기판 영역에 각각 대응하여 캐비티들이 배열된다. 상기 몰딩 물질은 상기 캐비티들에 각각 삽입되고, 상기 경화단계에서 상기 개별 반도체 칩들에 대응하여 각각 배열되는 제2봉지부들을 형성한다. 상기 각 제2봉지부는 상기 각 단위 기판영역에 배열된 상기 외부 접속단자들을 둘러싸도록 형성된다.
상기 하부 체이스에는 상기 단위 밀봉 영역에 대응하여 하나의 캐비티가 배열된다. 상기 몰딩 물질이 상기 캐비티에 삽입되고, 상기 경화단계에서 상기 각 단위 밀봉영역에 배열되는 상기 반도체 칩들에 대응하여 상기 제2공통 봉지부를 형성한다. 상기 제2공통 봉지부는 상기 각 단위 밀봉영역의 상기 단위 기판영역들에 배열된 상기 외부 접속단자들을 모두 둘러싸도록 형성된다. 상기 제2공통 봉지부는 상기 절단공정시 절단되어 상기 개별 반도체 패키지에 각각 배열되는 제2봉지부를 형성된다.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다.
도 3a 및 도 3b는 본 발명의 실시예에 따른 반도체 패키지의 단면도를 도시한 것이다. 도 3a 및 도 3b를 참조하면, 반도체 패키지(300)는 반도체 칩 실장용 기판(310)과 반도체 칩(340)을 포함한다. 상기 기판(310)은 인쇄회로기판(PCB)을 포함할 수 있다. 또한, 상기 기판(310)은 테이프 기판을 포함할 수도 있다. 상기 기판(310)의 제1면상에는 접착제(350)에 의해 상기 반도체 칩(340)이 장착되고, 상기 반도체 칩(340)의 패드들(미도시)과 상기 기판(310)의 상기 제1면상에 배열된 회로 패턴들(미도시)은 와이어들(360)를 통해 전기적으로 연결된다.
상기 기판(310)의 제2면상에 다수의 회로 패턴들(315)이 배열되고, 상기 회로 패턴들(315)상에 외부 접속단자들(330)이 배열된다. 상기 외부 접속단자들(330)은 솔더 볼을 포함할 수 있다. 상기 기판(310)은 상기 제1면상에 배열된 회로패턴들과 상기 제2면상에 배열된 회로패턴들(315)을 전기적으로 연결시켜 주기 위한 회로배선들(미도시)을 더 포함할 수도 있다. 상기 기판(310)의 상기 제2면상에는 절연층(320)이 형성된다. 상기 절연층(320)은 상기 외부 접속단자들(330) 형성시 솔 더 마스크층으로 작용한다. 상기 절연층(320)은 포토 솔더 레지스트(photo solder resist, PSR)를 포함할 수 있다. 상기 절연층(320)은 적어도 상기 회로 패턴들(315)의 일부분을 노출시켜 주는 개구부들(321) 또는 (323)을 포함할 수 있다. 상기 개구부들(321)은 상기 회로패턴들(315)의 상면 및 측면을 노출시켜 주거나 또는 상기 개구부들(323)은 상기 회로 패턴들(315)의 상기 상면의 일부분을 노출시켜 줄 수 있다.
상기 기판(310)의 상기 제1면상에는 제1봉지부(370)가 형성되어, 상기 반도체 칩(340)과 상기 와이어들(360)을 피복시켜 준다. 상기 제1봉지부(370)는 에폭시 몰딩 컴파운드를 포함할 수 있다. 상기 기판(310)의 상기 제2면상에는 제2봉지부(380)가 상기 외부 접속단자들(330)의 일부분을 감싸도록 형성된다. 상기 제2봉지부(380)는 에폭시 몰딩 컴파운드를 포함할 수 있다. 상기 제2봉지부(380)는 마더 보드 등과 같은 패키지 실장기판(미도시)과의 전기적 연결을 위해 상기 외부 접속단자들(330)의 일부분이 노출되도록 형성된다. 상기 제2봉지부(380)의 두께는 상기 외부 접속단자의 높이의 1/2 이하를 갖도록 형성하는 것이 바람직하다. 상기 제2봉지부(380)가 상기 외부 접속단자(330)를 감싸주어 상기 외부 접속단자(330)에 인가되는 스트레스를 완화시켜 줄 수 있다. 특히, 상기 제2봉지부(380)는 도 3a의 개구부(321)내에 완전히 매립되어 상기 외부 접속단자(330)를 감싸주어 스트레스를 완화시켜 줄 수 있다.
상기 반도체 패키지(300)는 상기 와이어들(360)에 의해 상기 기판(310)과 전기적으로 연결될 수도 있지만, 반도체 패키지(300)에 솔더 볼들을 배열하여 상기 기판(310)과 전기적으로 연결될 수 있다. 또한, 상기 반도체 패키지(300)는 MCP(multi chip package) 구조 또는 POP 구조를 가질 수도 있다.
도 4는 본 발명의 실시예에 따른 반도체 패키지의 제조방법을 설명하기 위한 공정 순서도이다. 도 5a는 도 3a에 도시된 본 발명의 반도체 패키지의 제조방법을 설명하기 위한 평면도이고, 도 5b 내지 도 5i는 도 3a에 도시된 본 발명의 반도체 패키지의 제조방법을 설명하기 위한 단면도이다.
도 4와 도 5a 및 도 5b를 참조하면, 먼저 기판 스트립(310a)을 준비한다(S410). 상기 기판 스트립(310a)은 PCB 스트립 또는 테이프 스트립을 포함할 수 있다. 상기 기판 스트립(310a)은 다수의 단위 몰딩 영역(313)을 구비한다. 상기 단위 몰딩 영역(313)내에는 적어도 하나이상의 단위 기판영역(312)이 배열된다. 상기 단위 기판영역(312)은 단위 반도체 칩이 배치되는 영역이며, 후속의 스트립 절단공정시 스크라이빙 영역(311)을 따라 절단되어 반도체 패키지(도 3a의 300)의 기판(310)이 된다.
상기 기판 스트립(310a)의 제1면의 각 단위 기판영역들(312)상에는 상기 단위 반도체 칩(도 3a의 340)과의 연결을 위한 회로패턴들(미도시)이 배열되고, 제2면의 각 단위 기판영역들(312)상에는 외부와의 연결을 위한 회로패턴들(315)이 배열된다. 상기 회로패턴들(315)과 상기 기판 스트립(310a)의 상기 제2면상에는 절연막(320a)이 형성된다. 상기 절연막(320a)은 상기 회로 패턴들(315)을 노출시켜 주는 개구부들(321)을 구비한다. 상기 기판 스트립(310a)은 상기 단위 기판영역들(312)내에 배열되고, 상기 제1면상에 배열된 회로패턴들과 상기 제2면상에 배열 된 회로패턴들(315)을 전기적으로 연결시켜 주기 위한 회로배선들(미도시)을 더 포함할 수 있다.
도 4 및 도 5c를 참조하면, 상기 기판 스트립(310a)의 상기 단위 기판영역들(312)에 단위 반도체 칩들(340)을 각각 실장한다(S420). 상기 단위 반도체 칩들(340)은 통상적인 반도체 제조공정을 통해 제조되어 접착제(350)를 통해 상기 단위 기판영역들(312)에 부착될 수 있다. 상기 단위 반도체 칩(340)의 일면상에는 다수의 패드들(미도시)이 배열될 수 있다. 상기 단위 반도체 칩(340)은 단일 반도체 칩 또는 스택 반도체 칩 등을 포함할 수 있다.
상기 반도체 칩들(340)의 상기 패드들과 상기 기판 스트립(310a)의 상기 제1면상의 각 단위 기판영역들(312)상에 배열된 회로 패턴들은 와이어들(360)에 의해 전기적으로 연결될 수 있다. 몰딩공정을 수행하여 상기 기판 스트립(310a)의 상기 반도체 칩들(340)과 와이어들(360)을 몰딩시켜 준다. 이때, 상기 몰딩공정은 상기 단위 몰딩영역(313) 단위로 수행되어 각 단위 몰딩 영역(313)에 배열된 다수의 단위 반도체 칩들(340)은 동시에 몰딩되어 제1공통 봉지부(370a)에 의해 피복되어진다. 상기 제1공통 봉지부(370a)는 에폭시 몰딩 컴파운드를 포함할 수 있다.
상기 기판 스트립(310a)의 상기 제2면상에 배열된 회로패턴들(315)상에 외부와의 연결을 위한 다수의 외부 접속단자들(330)을 배열한다. 상기 외부 접속단자들(330)은 솔더 볼을 포함할 수 있다. 상기 절연막(320a)은 포토 솔더 레지스트를 포함할 수 있다.
도 4 및 도 5d를 참조하면, 상기 상부 체이스(chase) (410)와 하부 체이 스(420)를 구비하는 반도체 패키지용 몰딩장치를 마련한다. 상기 하부 체이스(420)는 적어도 하나이상의 캐비티들(430a, 430b)을 구비한다. 상기 캐비티들(430a, 430b)은 상기 기판 스트립(210a)의 상기 단위 몰딩 영역(313)에 배열되는 단위 기판영역들(312)에 각각 대응하여 배치된다. 상기 캐비티들(340a, 340b)은 상기 단위 기판영역(312)에 배열되는 각 반도체 칩(340)의 외부 접속단자들(330)을 모두 포함할 수 있는 정도의 크기를 갖는 것이 바람직하다.
상기 상부 체이스(410)에 상기 기판 스트립(310a)을 흡착시킨다. 상기 기판 스트립(310a)의 제1공통 봉지부(370a)의 상면이 상기 상부 체이스(410)에 흡착된다. 상기 하부 체이스(420)에는 릴리즈 필름(440)을 부착시켜 준다(S430). 상, 하부 체이스(410, 420)가 압착될 때 상기 릴리즈 필름(440)은 상기 기판 스트립(310a)의 상기 외부 접속단자들(330)이 삽입될 수 있도록 충분한 두께를 갖는 것이 바람직하다. 상기 릴리즈 필름(440)은 상기 기판 스트립(310a)에 배열된 상기 외부 접속단자들(330)이 후속공정에서 제2봉지부(도 5i의 380)에 의해 둘러싸여지지 않는 부분에 대응하는 두께를 가지며, 상기 외부 접속단자(330)의 높이의 1/2 이상인 것이 바람직하다.
도 4 및 도 5e를 참조하면, 상기 하부 체이스(420)의 상기 캐비티들(430a, 430b)내의 상기 릴리즈 필름(440)상에 몰딩 물질(380a)을 삽입한다(S440). 상기 몰딩 물질(380a)은 리퀴드 타입, 그래뉼 타입 또는 파우더 타입을 포함할 수 있다. 상기 몰딩 물질(380a)은 에폭시 몰딩 컴파운트를 포함할 수 있다.
도 4 및 도 5f와 도 5g를 참조하면, 상기 하부 체이스(420)를 상승시키고, 상기 상부 체이스(410)와 상기 하부 체이스사이의 공간을 진공상태로 만들어준다(S450). 상기 하부 체이스(420)를 계속 상승시켜 상기 상부 체이스(410)에 압착시켜 준다. 이때, 상기 외부 접속단자(330)의 일부분은 상기 릴리즈 필름(440)에 삽입되어, 상기 개구부(321)내에 상기 몰딩 물질(380a)이 매립되게 된다.
이어서, 상기 몰딩 물질(380a)을 경화시켜 제2봉지부들(380)을 형성한다(S460). 상기 제2봉지부들(380)은 상기 단위 기판영역(312)의 상기 반도체 칩(340)에 대하여 개별적으로 형성되고, 상기 각 단위 기판영역(312)에 배열된 상기 외부 접속단자들(330)을 둘러싸도록 형성된다. 이때, 상기 제2봉지부(380)는 상기 릴리즈 필름(440)의 두께 및 상기 캐비티들(430a, 430b)의 깊이에 따라서 그의 두께가 결정되며, 상기 외부 접속단자(330)의 높이의 1/2 이하를 둘러싸도록 형성됨이 바람직하다.
도 4 및 도 5h와 도 5i를 참조하면, 상기 기판 스트립(310a)으로부터 상기 릴리즈 필름(440)을 분리시켜 준다(S470). 상기 하부 체이스(420)를 하강시켜 상기 상부 체이스(410)로부터 이격시키며, 상기 상부 체이스(410)와 상기 하부 체이스(420)사이의 공간을 진공 오프상태로 만들어 준다. 상기 상부 체이스(410)로부터 상기 기판 스트립(310a)을 분리시켜준다.
이어서, 스크라이빙 영역(311)을 따라 블레이드 등을 이용하여 상기 기판 스트립(310a)을 절단하여 개별 반도체 패키지(300)를 제조한다. 상기 제1공통 봉지부(370a)는 절단공정에 의해 절단되어, 상기 반도체 패키지(300)의 상기 반도체 칩(340)을 봉지시켜 주는 제1봉지부(370)로 되어진다.
도 6a 내지 도 6d는 본 발명의 다른 실시예에 따른 도 3a의 반도체 패키지의 제조방법을 설명하기 위한 단면도이다. 다른 실시예의 반도체 패키지의 제조방법은 도 5a에 도시된 상기 기판 스트립(310a)의 상기 단위 밀봉영역(313)에 배열될 반도체 칩들을 동시에 밀봉시켜 제2봉지부를 형성하는 것만이 일 실시예와 상이하다.
먼저, 도 4와 도 5a 및 도 5b와 같이 기판 스트립(310a)을 마련하고(S410), 도 5c와 같이 상기 반도체 칩(340)을 상기 기판 스트립(310a)의 상기 제1면의 각 단위 기판영역(312)상에 실장시킨다(S420). 이어서, 도 5d와 같이 상부 체이스(410)와 하부 체이스(420)를 구비하는 몰딩장치를 마련한다. 상기 하부 체이스(420)는 상기 기판 스트립(310a)의 하나의 단위 몰딩 영역(313)에 대응하여 하나씩 배열되는 캐비티(430)를 구비한다.
도 4와 도 6a를 참조하면, 상기 기판 스트립(310a)을 상기 몰딩장치의 상부 체이스(410)에 흡착시키고, 상기 하부 체이스(420)에 릴리즈 필름(440)을 부착시킨다(S430). 상기 하부 체이스(420)에 배열된 상기 캐비티(430)는 상기 단위 몰딩 영역(313)에 배열되는 다수의 반도체 칩(340), 예를 들어 4개의 반도체 칩(340)의 외부 접속단자들(330)을 모두 포함할 수 있을 정도의 크기를 갖는 것이 바람직하다.
도 4와 도 6b 및 도 6c를 참조하면, 상기 하부 체이스(420)의 상기 캐비티(430)에 몰딩 물질(380a)을 삽입한다(S440). 이어서, 상기 하부 체이스(420)를 상승시키고 상기 상부 체이스(410) 및 상기 하부 체이스(420)사이의 공간을 진공상태로 만들어준다(S450). 상기 상부 체이스(410)에 상기 하부 체이스(420)를 압착시켜 상기 개구부(321)내에 몰딩물질(380a)을 매립시켜 준다. 이어서, 상기 몰딩물 질(380a)을 경화시켜 제2공통 봉지부(380b)를 형성한다(S460). 상기 제2공통 봉지부(380b)는 상기 제1공통 봉지부(370a)와 마찬가지로, 상기 단위 밀봉 영역(313)에 대응하여 배열되며, 상기 단위 밀봉 영역(313)에 배열된 상기 반도체 칩들(340)의 상기 외부 접속단자들(330)을 감싸주도록 형성된다.
도 4와 도 6d를 참조하면, 상기 제2공통 봉지부(380b)로부터 상기 릴리즈 필름(440)을 제거한다(S470). 상기 하부 체이스(420)를 하강시켜 상기 상부 체이스(410)로부터 이격시켜 주며, 상기 상부 체이스(410)와 상기 하부 체이스(420)사이의 공간을 진공 오프시켜 준다. 이어서, 상기 기판 스트립(310a)을 스크라이빙 영역(311)을 따라 절단하여 개별 반도체 패키지(300)를 제조한다. 이때, 상기 제1공통 봉지부(370a)는 절단되어 상기 반도체 패키지(300)의 제1봉지부(370)로 되고, 상기 제2공통 봉지부(380b)는 절단되어 상기 반도체 패키지(300)의 제2봉지부(380)로 된다.
도 3b에 도시된 반도체 패키지(300)도 상기한 바와 같이, 도 4 및 도 5a 내지 도 5i 또는 도 6a 내지 도 6d에 도시된 제조방법에 의해 제조될 수 있다.
이상에서 자세히 설명한 바와 같이, 본 발명의 반도체 패키지 및 그 제조방법에 따르면, 반도체 칩 실장용 기판에 배열된 회로패턴에 상기 외부 접속단자들을 배열한 다음 몰딩공정을 통해 상기 외부 접속단자들을 둘러싸도록 몰딩 수지를 기판의 배면에 형성하여 주므로, 크랙발생 및 회로배선의 오픈 불량을 방지할 수 있으며, 이에 따라 소자의 신뢰성을 향상시켜 줄 수 있다. 또한, 기판 스트립의 배면 상에 몰딩 수지를 형성한 다음 절단공정에 의해 개별 반도체 패키지로 만들어 주므로, 크랙 및 오프불량 등을 방지할 수 있으며, 공정 단순화 및 공정시간 단축을 도모할 수 있다. 또한, 기판의 배면이 몰딩수지에 의해 피복되므로, 수분 흡습 경로가 차단되고 또한 패키지 휨현상을 방지할 수 있어 반도체 패키지의 신뢰성을 향상시켜 줄 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.

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  9. 스크라이브 영역에 의해 한정되는 적어도 하나 이상의 단위 기판 영역들이 배열된 단위 밀봉영역들을 구비하고, 제2면상의 상기 각 단위 기판 영역에 배열된 회로 패턴들; 및 상기 제2면상에 형성되고 적어도 상기 회로 패턴들의 일부분을 노출시키는 개구부들을 구비하는 절연막을 포함하는 기판 스트립을 제공하는 단계;
    제1면상의 상기 단위 기판영역들상에 각각 반도체 칩들을 실장시켜 상기 각 단위 밀봉영역의 상기 반도체 칩들을 제1공통 봉지부로 함께 피복하고, 상기 기판 스트립의 상기 회로 패턴들상에 외부 접속단자들을 각각 배열하는 단계;
    상부 체이스 및 적어도 하나이상의 캐비티를 구비하는 하부 체이스를 구비하는 몰딩장치를 제공하는 단계;
    상기 상부 체이스와 상기 제1공통 봉지부가 콘택되도록 상기 상부 체이스상에 상기 기판 스트립을 흡착시키는 단계;
    상기 캐비티내에 몰딩물질을 삽입하는 단계;
    상기 상부 체이스와 상기 하부 체이스를 압착시켜, 상기 외부 접속단자들의 일부분을 제외하고 상기 몰딩물질이 상기 외부 접속단자들을 둘러싸도록 하는 단계;
    상기 몰딩물질을 경화시켜 주는 단계;
    상기 상부 체이스로부터 상기 기판 스트립을 분리시키는 단계; 및
    상기 단위 기판영역 단위로 상기 스크라이브 영역을 따라 상기 기판 스트립 및 상기 제1공통 봉지부를 절단하여, 개별 반도체 패키지들을 제조하는 단계를 포함하는 반도체 패키지의 제조방법.
  10. 제9항에 있어서, 상기 기판 스트립은 PCB 스트립 또는 테이프 스트립을 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  11. 제9항에 있어서, 상기 상부 체이스에 상기 기판 스트립을 부착시키는 단계는 상기 캐비티를 포함하는 상기 하부 체이스상에 릴리즈 필름을 부착시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  12. 제11항에 있어서, 상기 상, 하부 체이스 압착 단계에서, 상기 외부 접속단자들의 상기 일부분은 상기 릴리즈 필름으로 삽입되는 것을 특징으로 하는 반도체 패키지의 제조방법.
  13. 제9항에 있어서, 상기 하부 체이스에는 상기 단위 밀봉 영역의 상기 단위 기판 영역에 각각 대응하여 캐비티들이 배열되는 것을 특징으로 하는 반도체 패키지의 제조방법.
  14. 제13항에 있어서, 상기 몰딩 물질은 상기 캐비티들에 각각 삽입되고, 상기 경화단계에서 상기 개별 반도체 칩들에 대응하여 각각 배열되는 제2봉지부들을 형성하되, 상기 각 제2봉지부는 상기 각 단위 기판영역에 배열된 상기 외부 접속단자들을 둘러싸도록 형성되는 것을 특징으로 하는 반도체 패키지의 제조방법.
  15. 제9항에 있어서, 상기 하부 체이스에는 상기 단위 밀봉 영역에 대응하여 하나의 캐비티가 배열되는 것을 특징으로 하는 반도체 패키지의 제조방법.
  16. 제15항에 있어서, 상기 몰딩 물질이 상기 캐비티에 삽입되고, 상기 경화단계에서 상기 각 단위 밀봉영역에 배열되는 상기 반도체 칩들에 대응하여 상기 제2공 통 봉지부를 형성하되, 상기 제2공통 봉지부는 상기 각 단위 기판영역들에 배열된 상기 외부 접속단자들을 모두 둘러싸도록 형성되는 것을 특징으로 하는 반도체 패키지의 제조방법.
  17. 제16항에 있어서, 상기 제2공통 봉지부는 상기 절단공정시 절단되어 상기 개별 반도체 패키지에 각각 배열되는 제2봉지부를 형성하되, 상기 각 제2봉지부는 상기 각 단위 기판영역에 배열된 상기 외부 접속단자들을 둘러싸도록 형성되는 것을 특징으로 하는 반도체 패키지의 제조방법.
  18. 제9항에 있어서, 상기 몰딩물질은 에폭시 수지를 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  19. 제18항에 있어서, 상기 몰딩물질은 그래뉼 타입, 리퀴드 타입, 또는 파우터 타입인 것을 특징으로 하는 반도체 패키지의 제조방법.
  20. 제19항에 있어서, 상기 개구부들은 상기 회로 패턴들의 상면과 측면이 노출되도록 형성되거나 또는 상기 회로 패턴들의 상면의 일부분이 노출되도록 형성되는 것을 특징으로 하는 반도체 패키지의 제조방법.
  21. 제9항에 있어서, 상기 외부 접속단자들은 솔더 볼을 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  22. 제9항에 있어서, 상기 절연막은 포토 솔더 레지스트를 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI429043B (zh) 2010-04-26 2014-03-01 Advance Materials Corp 電路板結構、封裝結構與製作電路板的方法
US8742603B2 (en) * 2010-05-20 2014-06-03 Qualcomm Incorporated Process for improving package warpage and connection reliability through use of a backside mold configuration (BSMC)
CN102270585B (zh) * 2010-06-02 2014-06-25 联致科技股份有限公司 电路板结构、封装结构与制作电路板的方法
CN104051332B (zh) * 2013-03-12 2017-04-12 台湾积体电路制造股份有限公司 封装器件及其制造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000008965A (ko) * 1998-07-20 2000-02-15 윤종용 볼 보호층을 갖는 볼 그리드 어레이 패키지 및 그의 제조 방법
KR20010004529A (ko) * 1999-06-29 2001-01-15 김영환 웨이퍼 레벨 패키지 및 그의 제조 방법
KR20050022336A (ko) * 2003-08-28 2005-03-07 가부시끼가이샤 르네사스 테크놀로지 반도체장치
KR20060110044A (ko) * 2005-04-19 2006-10-24 삼성전자주식회사 더미 솔더 볼을 갖는 ｂｇａ형 반도체 칩 패키지와 그 기판실장 구조

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6020637A (en) * 1997-05-07 2000-02-01 Signetics Kp Co., Ltd. Ball grid array semiconductor package
US6400574B1 (en) * 2000-05-11 2002-06-04 Micron Technology, Inc. Molded ball grid array
JP3666591B2 (ja) * 2002-02-01 2005-06-29 株式会社トッパンＮｅｃサーキットソリューションズ 半導体チップ搭載用基板の製造方法
TWI241702B (en) * 2003-07-28 2005-10-11 Siliconware Precision Industries Co Ltd Ground pad structure for preventing solder extrusion and semiconductor package having the ground pad structure

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000008965A (ko) * 1998-07-20 2000-02-15 윤종용 볼 보호층을 갖는 볼 그리드 어레이 패키지 및 그의 제조 방법
KR20010004529A (ko) * 1999-06-29 2001-01-15 김영환 웨이퍼 레벨 패키지 및 그의 제조 방법
KR20050022336A (ko) * 2003-08-28 2005-03-07 가부시끼가이샤 르네사스 테크놀로지 반도체장치
KR20060110044A (ko) * 2005-04-19 2006-10-24 삼성전자주식회사 더미 솔더 볼을 갖는 ｂｇａ형 반도체 칩 패키지와 그 기판실장 구조

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