JP2011035426A - 半導体装置の作製方法 - Google Patents
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Abstract
【解決手段】絶縁膜を形成する工程と、絶縁膜上にマスクを形成する工程と、選択的にエッチングして絶縁膜に開口部を形成する工程と、マスク上および開口部に第1導電膜を形成する工程と、液滴吐出法により開口部の第1導電膜上に導電材料を含む液滴を滴下する工程と、レーザー光を選択的に照射して導電材料を加熱して第2導電層を形成する工程と、マスク上および第2導電層上に第3導電膜を形成する工程と、マスクを除去すると同時にマスク上に形成された第1導電膜および第3導電膜を除去し、第1導電層および第3導電層を形成する工程とを有する半導体装置の作製方法を提供する。
【選択図】図1
Description
する半導体素子を部品として搭載した電子機器に関する。
置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
ほど段差が増大し、配線の加工が困難となっている。そこで、一般的に絶縁膜に形成され
た配線溝や孔等のような配線開口部内にダマシン法と称する配線形成技術によって、配線
材料を埋め込んでいる。
材料を塗布し、次にCMP(化学的機械研磨)法などで、全面研磨をすることである。こ
の際、金属配線の下方に、さらに下層の金属配線や半導体領域とのコンタクトを取るため
の孔を形成しておくことを含めたものをデュアルダマシン法と呼んでいる。デュアルダマ
シン法は、下層配線との接続孔と配線溝とを形成した後、配線材料を堆積し、CMP法に
より配線部分以外の配線材料を除去する工程などを含んでいる。
れている。電解めっき法では接続孔に銅(Cu)を完全に埋め込むため、めっき液や、印
加する電界を複雑に調整する必要がある。また、銅(Cu)はエッチャントやエッチング
ガスを用いたエッチングプロセスで加工することが困難であり、銅(Cu)の加工には研
磨を行うための特殊なCMP法が必要とされている。
た。
率の低い配線材料とし、さらに配線開口部が形成される絶縁膜の材料として誘電率の低い
絶縁膜を使用する構造が今後さらに求められる。
するため、銀のナノ粒子を用いることを検討している。ところが、従来の層間絶縁膜に用
いられている二酸化シリコン膜や窒化シリコン膜では、膜が緻密なため、銀のナノ粒子と
の接触面積が小さく、密着性が乏しいという課題を本発明者らは見いだした。
は比誘電率が高く、さらに誘電率の低い絶縁膜が求められている。
更なる高速化に必要な電気抵抗率の低い配線と、比誘電率の低い層間絶縁膜とを有した半
導体デバイスの作製方法を提供する事を課題としている。
成された配線に導通する銀配線を層間絶縁膜に埋め込むように形成するものである。その
形成工程は、下層配線上に層間絶縁膜を形成する工程と、下層配線に接続する接続孔及び
配線溝を層間絶縁膜に形成するとともに、上層配線の形成のための配線溝を層間絶縁膜に
形成するパターニング工程と、液滴吐出法(代表的にはインクジェット法)により液状の
導電物質(代表的にはAg)を接続孔及び配線溝に滴下する工程と、滴下された導電物質
を選択的に焼成して第1導電層とする焼成工程と、第1導電層の導電物質の拡散を防ぐた
めに第1導電層上面を覆う第2導電層を形成して第1導電層と第2導電層からなる上層配
線を形成する工程と、を少なくとも有することを特徴の一つとしている。
層を有する半導体装置の作製方法であり、絶縁膜を形成する工程と、選択的にエッチング
して前記絶縁膜に開口部(接続孔及び配線溝)を形成する工程と、液滴吐出法により開口
部に導電材料を含む液滴を滴下する工程と、レーザー光を選択的に照射して開口部の導電
材料を加熱して前記絶縁膜の開口部に埋め込まれた第1の導電層を形成する工程と、前記
第1の導電層上面を覆う第2の導電層を形成する工程と、を有することを特徴とする半導
体装置の作製方法である。
る前記第2導電層は、スパッタ法により得られるW、Mo、Ti、Cr、またはTaから
選ばれる一種または複数種を含む金属層であることを特徴としている。
前に導電物質(Ag)の拡散を防ぐためのバリア膜を形成することが望ましく、半導体装
置の作製方法に関する本発明の他の構成2は、集積回路と複数の配線層を有する半導体装
置の作製方法であり、絶縁膜を形成する工程と、前記絶縁膜上にマスクを形成する工程と
、選択的にエッチングして前記絶縁膜に開口部(接続孔及び配線溝)を形成する工程と、
前記マスクおよび前記開口部に第1導電層を形成する工程と、
液滴吐出法により開口部に導電材料を含む液滴を滴下する工程と、レーザー光を選択的に
照射して開口部の導電材料を加熱して前記絶縁膜の開口部に埋め込まれた第2導電層を形
成する工程と、前記マスクおよび前記第2導電層上に第3導電層を形成する工程と、前記
マスクを除去すると同時に前記マスク上に形成された第1導電層および第3導電層を除去
して開口部に形成された第3導電層を残存させる工程と、を有することを特徴とする半導
体装置の作製方法である。
孔質絶縁膜とすることが好ましい。本明細書中で多孔質絶縁膜とは、膜中に微細な空孔を
有した絶縁膜を指しており、好ましくは空孔率が20%以上90%未満の範囲の無機絶縁
膜、有機絶縁膜、または有機無機複合体膜から選ばれる膜である。この空孔率の範囲より
小さいと誘電率を十分に低減することができない。また、この空孔率の範囲より大きいと
膜の機械的強度が不足する。
置の作製方法に関する本発明の他の構成3は、集積回路と複数の配線層を有する半導体装
置の作製方法であり、絶縁膜を形成する工程と、選択的にエッチングして前記絶縁膜に開
口部(接続孔及び配線溝)を形成する工程と、第1導電膜を形成する工程と、液滴吐出法
により開口部および開口部周辺に導電材料を含む液滴を滴下し、焼成して導電膜を形成す
る工程と、該導電膜を選択的にエッチングして第2導電層を形成する工程と、前記第2導
電層上に第3導電膜を形成する工程と、前記第1導電膜及び前記第3導電膜を同じマスク
を用いてエッチングして第1導電層と第3導電層を形成する工程と、を有し、前記液滴を
滴下する前に滴下する液滴の接触角を小さくする表面処理を前記第1導電膜表面に行うこ
とを特徴とする半導体装置の作製方法である。
れ性領域ともいう)となる。接触角が大きいと、流動性を有する液状の組成物は、領域表
面上で広がらず、組成物をはじくので、表面をぬらさないが、接触角が小さいと、表面上
で流動性を有する組成物は広がり、よく表面をぬらす。本発明においては、ぬれ性の高い
領域の接触角は10度以下であるとよい。この表面処理としては、例えば、光により選択
的にぬれ性を高める処理を行えばよい。具体的には、パターンの被形成領域近傍にぬれ性
が低い物質を形成し、ぬれ性が低い物質が分解する程度の光を照射し、処理領域のぬれ性
が低い物質を分解、除去することにより、処理領域のぬれ性を向上させ、高ぬれ性領域を
形成する。
孔や配線溝をぬれ広がるようにして満たすことができる。ぬれ広がるようにして導電材料
を含む液滴を滴下する事により、表面処理を行わずにインクジェット法を用いて接続孔や
配線溝をなぞりながら塗布する方法と比較して、塗布工程のタクトタイムを短縮させる事
が可能となる。また、スピンオンコート法で塗布する方式よりも材料の消費を少なくする
事が可能となる。
の構成4は、集積回路と複数の配線層を有する半導体装置であり、多孔質絶縁膜と、前記
多孔質絶縁膜に形成された配線溝またはコンタクトホール(接続孔とも呼ぶ)の底面及び
内壁に接する第1導電層と、該第1導電層上に接する第2導電層と、該第2導電層の上面
及び前記第1導電層に接する第3導電層との積層からなる配線層とを有し、前記第2導電
層は、前記第1導電層と前記第3導電層とで囲まれており、前記多孔質絶縁膜の上面を含
む第1面と、前記第3導電層の上面を含む第2面との間に段差を有することを特徴とする
半導体装置である。
を特徴としている。
線層を有する半導体装置であり、絶縁膜と、前記絶縁膜に形成された配線溝またはコンタ
クトホールの底面及び内壁に接する第1導電層と、該第1導電層上に接する第2導電層と
、該第2導電層の上面及び前記第1導電層に接する第3導電層との積層からなる配線層と
を有し、前記第2導電層は、前記第1導電層と前記第3導電層とで囲まれており、前記絶
縁膜の上面を含む第1面と、前記第3導電層の上面を含む第2面との間に段差を有するこ
とを特徴とする半導体装置である。
U、またはメモリのうち少なくとも一つを含むことを特徴の一つとしている。さらにはア
ンテナを有していてもよい。
スパッタ法により得られるW、Mo、Ti、Cr、またはTaから選ばれる一種または複
数種を含む金属層であることを特徴の一つとしている。なお、前記第1導電層と前記第3
導電層は同じ材料を用いてもよいし、異なる材料を用いてもよい。
特徴の一つとしている。液滴吐出法を用いて導電層などのパターン形成方法では、粒子状
に加工されたパターン形成材料を吐出し、焼成によって融合や融着接合させ固化すること
でパターンを形成する。よって、そのパターンは、スパッタ法などで形成したパターンが
、多くは柱状構造を示すのに対し、多くの粒界を有する多結晶状態を示すことが多い。
を特徴の一つとしている。この樹脂は導電材料を含む液滴に含まれるバインダーなどの材
料であり、この樹脂と、溶媒と、銀のナノ粒子とを混合させることによってインクジェッ
ト法で吐出可能なものとしている。
の導電物質を利用する事で、高アスペクト比を有する層間絶縁膜に対して、導電膜を完全
に埋め込むことが可能である。
を低減させるとともに、Agを含むペーストとの密着性を向上させることができる。
本実施の形態では、層間絶縁膜に埋め込まれた銀配線を形成する本発明の一形態につい
て図1(A)〜図1(E)、および図2(A)〜図2(C)を用いて説明する。ここでは
簡略化のため、半導体素子や集積回路は図示せず、埋め込まれた銀配線と下層配線の接続
部分のみを図示することとする。
膜101上に1層目の配線(下層配線)102を形成し、この配線102を覆うように層
間絶縁膜103を形成する(図1(A))。
またはP型の単結晶シリコン基板、GaAs基板、InP基板、GaN基板、SiC基板
、サファイヤ基板、又はZnSe基板である。また、絶縁層と単結晶半導体層とが積層さ
れたSOI(silicon on insulator)基板を用いてもよい。SOI
基板としては、例えば、SIMOX(separation by implanted
oxygen)基板が挙げられる。SIMOX基板は、単結晶半導体層の表面からわず
かに深い部分に酸素分子を埋め込み、それを高熱で酸化させることにより、絶縁層とその
絶縁層上に単結晶半導体層を作製した基板であり、第1の単結晶半導体層と、絶縁層と、
第2の単結晶半導体層とが積層された基板である。
ばれる。層間絶縁膜103として、多孔質絶縁膜を用いる事で上記の目的を達成する事が
できる。本実施の形態では層間絶縁膜103に多孔質絶縁膜を使用することで低誘電率化
と、後に形成する配線材料との密着性を向上させている。ポーラス低誘電率層間絶縁膜と
配線材料との密着性が向上する理由については後述して説明する。
ォトレジストからなる第1のマスク104aを形成する。その後、層間絶縁膜103を異
方性エッチングして、図1(B)に示すように第1の開口部(トレンチとも呼ぶ)105
を形成する。
ィーによりパターニングを行う。こうして、図1(C)に示すようにフォトレジストから
なる第2のマスク104bを形成する。その後、再び層間絶縁膜103を異方性エッチン
グし、接続孔106aと配線溝106bとからなる第2の開口部を形成する。
)に示すようにスパッタリング法によってバリア膜107を全面に形成する。図1(D)
に示すように、接続孔106aの内壁および配線溝106bの内壁にも薄く形成されるが
、膜厚の厚い第2のマスク104bの内壁にはほとんど形成されないように形成すること
が望ましい。
電層と呼べる。バリア膜107は後に液滴吐出法で吐出する配線材料が層間絶縁膜103
の内部にまで拡散しておこるリークなどの不良を抑制するための拡散防止膜として用いる
。なお、バリア膜107の成膜はスパッタリング法によるものだけとは限らず、CVD法
で成膜する事も可能である。
口部のみに滴下する。インクジェット法では吐出された液滴が基板に着弾したとき、着弾
した液滴の位置精度が低いため(例えば±10μm)本実施の形態ではフォトレジストか
らなる第2のマスク104bを隔壁として用いる事で着弾精度を補っている。これにより
、10μm以下のプロセスルールでもインクジェット法を用いる事ができる。
、従来の配線材料として用いられるCuよりも抵抗率を低減する事が可能である。また、
液状であるため下地がどのような形状であっても被覆することができ、下地の形状にとら
われない配線の形成が可能となる。
る。よって、Agを含むペーストを多孔質絶縁膜の層間絶縁膜103上あるいは層間絶縁
膜103上に成膜されたバリア膜107上に塗布すると、Ag粒子が層間絶縁膜103の
空孔や凹部あるいは層間絶縁膜103の上に成膜されたバリア膜107の凹部に入り込み
、いわゆるアンカー効果によって密着力が強化される。
事ができない。そのため、本実施の形態ではレーザー装置を用いてAgを含むペースト1
08のみを選択的に加熱焼成する。ここで、レーザー装置を用いる理由は後述して説明す
る。
スト108と呼んでいる。実際は、焼成によって融合や融着接合させ固化された導電体で
あり、第2の導電層とも呼べる。
ング法によって導電膜109を全面に形成する。図2(A)に示すように、膜厚の厚い第
2のマスク104bの内壁にはほとんど形成されないように形成することが望ましい。な
お、図2(A)では、接続孔106aの内壁および配線溝106bの内壁にも形成されな
いようにしているが、成膜してもよい。導電膜109はAgを含むペースト108が焼成
された後、Agを含むペースト108が層間絶縁膜103へ拡散しておこるリークなどの
デバイス不良を防ぐためのバリアとして用いる。
題がある。図2(C)のような構造を製作する場合を想定して説明する。この構造では層
間絶縁膜112に接続孔114形成し、導電性Agペースト111と上部電極113が導
通している。接続孔114を形成するにあたりドライエッチングで層間絶縁膜112をエ
ッチングすると、励起されたエッチングガスが導電性Agペースト111を腐食させ、導
電率を著しく低下させてしまう。
することが有効である。なお、導電膜109は、第3の導電層とも呼べる。
の拡散を抑えるバリア性があること、ドライエッチングにおいて珪素系層間絶縁膜との選
択比が十分大きいこと、を少なくとも備えた材料である事が好ましい。例えば導電膜10
9はW、Mo、Ti、Cr、Taから選ばれる1種または複数種を含む材料を用いればよ
い。
る第2のマスク104bを除去する。このときフォトレジストからなる第2のマスク10
4b上に堆積しているバリア膜107及び導電膜109はフォトレジストからなる第2の
マスク104bとともに除去され、層間絶縁膜103に埋め込まれた配線110を形成す
ることができる。埋め込まれた配線110は、バリア膜107と導電膜109によってA
gを囲んでいる構造となっている。
る。フォトレジスト上の堆積物をフォトレジストごと除去する方法をリフトオフ法という
。この方法を用いるためにはフォトレジストが基板から剥離できること、フォトレジスト
上の堆積物と基板上の堆積物が断絶していること等が必要条件となる。本発明の作製工程
において、もし、オーブン等の加熱器具を用いた場合、基板全体が加熱されるとともにレ
ジストも数百度に加熱される。通常フォトレジストは高温で加熱されると剥離性が低下す
るため、リフトオフ法を用いる事ができなくなる。このため、本実施の形態では配線焼成
工程後にリフトオフ法を用いる事を可能とするため、レーザー装置を用いて配線を選択的
に焼成するものである。
いた例を示したが、特に限定されず、ガラス基板上に設けられた絶縁膜でもよく、例えば
、ガラス基板上に設けられたTFTの層間絶縁膜上に下層配線を形成し、該下層配線と接
続する埋め込み配線を形成してもよい。
本実施の形態では、上述した実施の形態1とは工程が一部異なる本発明の一形態につい
て図3(A)〜図3(F)を用いて説明する。ここでも簡略化のため、半導体素子や集積
回路は図示せず、埋め込まれた銀配線と下層配線の接続部分のみを図示することとする。
てマスクを除去して図3(A)の状態を得る。図3(A)では、トランジスタ等の素子(
図示せず)が形成された半導体基板上に設けられた絶縁膜201上に形成された下層配線
202と、層間絶縁膜203と、層間絶縁膜に設けられた接続孔204a及び配線溝20
4bが示されている。
全面に形成する。なお、開口部の内壁にもバリア膜を形成する。また、バリア膜205は
第1の導電層と呼べる。
面処理を行う。ここで、ぬれ性向上のための表面処理とは、液滴との接触角が10°以下
になるような処理を行うことで、紫外線照射のほかに酸素、アルゴン、水素、ヘリウム、
等のガスを用いたプラズマ処理あるいはコロナ放電処理がある。
4bをAgを含むペースト206で満たす。ここで、上記の表面改質処理によりAgを含
むペースト206は塗れ広がる。接続孔204aと配線溝204bから溢れ出たAgを含
むペースト206は、接続孔204aと配線溝204bの周辺に形成された隣接する接続
孔や配線溝などの開口部(図示せず)にも塗れ広がるようにして満たす。
、同じようにインクジェット法を用いて接続孔204aや配線溝204bをなぞりながら
滴下する方法と比較して、滴下工程のタクトタイムを短縮させることが可能となる。また
、スピンオンコート法で塗布する方式よりも材料の消費を少なくすることが可能となる。
形態では、Agを含むペーストを焼成して含まれる溶媒を気化させた後の形成物もAgを
含むペースト206と呼んでいる。実際は、焼成によって融合や融着接合させ固化された
導電体であり、第2の導電層とも呼べる。
ュウ酸とリン酸と酢酸との混酸水溶液によりウェットエッチングを施し、Ag配線207
を形成する。
電膜208は、第3の導電層とも呼べる。
よりエッチングする。こうして層間絶縁膜203に埋め込まれた配線を得ることができる
。埋め込まれた配線は、バリア膜205と導電膜208によってAgを囲んでいる構造と
なっている。
こととする。
不純物領域に接続された配線を下層配線として、下層配線を覆う多孔質絶縁膜に埋め込み
配線を形成する例を示す。
の主面(素子形成面または回路形成面)の第1の素子形成領域にn型ウェル302を、第
2の素子形成領域にp型ウェル303をそれぞれ選択的に形成する。
なるフィールド酸化膜306を形成する。フィールド酸化膜306は厚い熱酸化膜であり
、公知のLOCOS法を用いて形成すればよい。なお、素子分離法は、LOCOS法に限
定されず、例えば素子分離領域はトレンチ分離法を用いてトレンチ構造を有していてもよ
いし、LOCOS構造とトレンチ構造の組み合わせであってもよい。
する。ゲート絶縁膜は、CVD法を用いて形成してもよく、酸化窒化珪素膜や酸化珪素膜
や窒化珪素膜やそれらの積層膜を用いることができる。例えば、熱酸化により得られる膜
厚5nmの酸化珪素膜とCVD法で得られる膜厚10nm〜15nmの酸化窒化珪素膜の
積層膜を形成する。
層膜を全面に形成し、リソグラフィ技術およびドライエッチング技術に基づき積層膜をパ
ターニングすることによってゲート絶縁膜上にポリサイド構造を有するゲート電極311
、317を形成する。ポリシリコン層311a、317aは低抵抗化するために予め、1
021/cm3程度の濃度でリン(P)をドープしておいても良いし、ポリシリコン膜を
形成した後で濃いn型不純物を拡散させても良い。また、シリサイド層311b、317
bを形成する材料はモリブデンシリサイド(MoSix)、タングステンシリサイド(W
Six)、タンタルシリサイド(TaSix)、チタンシリサイド(TiSix)などを
適用することが可能であり、公知の方法に従い形成すれば良い。
体基板にイオン注入を行う。本実施例においては、各ソース領域およびドレイン領域とチ
ャネル形成領域との間に形成された不純物領域をエクステンション領域と呼ぶ。エクステ
ンション領域307、313の不純物濃度は、ソース領域およびドレイン領域の不純物濃
度よりも低い場合もあるし、同等の場合もあるし、高い場合もある。即ち、エクステンシ
ョン領域の不純物濃度は、半導体装置に要求される特性に基づいて決定すればよい。
1の素子形成領域をレジスト材料で被覆し、ゲート電極317をマスクとして用いてn型
不純物であるヒ素(As)やリン(P)をシリコン基板に注入する。また、nチャネル型
FETを形成すべき第2の素子形成領域をレジスト材料で被覆し、ゲート電極をマスクと
して用いてp型不純物であるボロン(B)をシリコン基板に注入する。
ン基板における結晶欠陥を回復するために、第1回目の活性化処理を行う。
素からなる絶縁材料層を全面にCVD法にて堆積させ、かかる絶縁材料層をエッチバック
することによってサイドウォールを形成すればよい。サイドウォールを形成することによ
り、絶縁膜331の被覆性を向上させ、不純物領域を形成する際にマスクとして用いるこ
とができる。また、エッチバックの際に自己整合的にゲート絶縁膜を選択的に除去しても
よい。また、エッチバック後にゲート絶縁膜のエッチングを行ってもよい。こうして、ゲ
ート電極の幅と、そのゲート電極の側壁の両側に設けられたサイドウォールの幅とを合計
した幅を有するゲート絶縁膜310、316が形成される。ゲート絶縁膜を選択的に除去
することにより、後にコンタクトホールを形成することが容易になり、また、絶縁膜33
1の接する表面積が増大するので、密着性を向上することができる。
オン注入を行う。CMOSを製造する場合であるので、pチャネル型FETを形成すべき
第1の素子形成領域をレジスト材料で被覆し、ゲート電極317、サイドウォール318
をマスクとして用いてn型不純物であるヒ素(As)やリン(P)をシリコン基板に注入
してソース領域314及びドレイン領域315を形成する。また、nチャネル型FETを
形成すべき第2の素子形成領域をレジスト材料で被覆し、ゲート電極311、サイドウォ
ール312をマスクとして用いてp型不純物であるボロン(B)をシリコン基板に注入し
てソース領域308及びドレイン領域309を形成する。
ン基板における結晶欠陥を回復するために、第2回目の活性化処理を行う。
縁膜331は、プラズマCVD法や減圧CVD法を用いて酸化シリコン膜や酸化窒化シリ
コン膜などで100〜2000nmの厚さに形成する。さらにその上にリンガラス(PS
G)、あるいはボロンガラス(BSG)、もしくはリンボロンガラス(PBSG)の第2
の層間絶縁膜332が形成する。第2の層間絶縁膜332は、平坦性を上げるため、スピ
ンコート法や常圧CVD法で作製する。
31および第2の層間絶縁膜332にそれぞれのFETのソース領域及びドレイン領域に
達するコンタクトホールを形成した後に形成するもので、低抵抗材料として通常良く用い
られるアルミニウム(Al)を用いると良い。また、Alとチタン(Ti)の積層構造と
しても良い。
32にゲート電極に達するコンタクトホールが設けられ、第2の層間絶縁膜上に設けられ
ている配線と電気的に接続する電極が第1の層間絶縁膜上に形成される。
は、膜中に孤立した微小な空孔が均一に分布している絶縁膜であり、プラズマ反応を含め
たCVD法またはスピン塗布法によって得ることができる。
ングを行い、ソース電極333、335に達する接続孔および配線溝を形成する。
ペーストを吐出する。そして、選択的にレーザ光を照射してAgを含むペーストを焼成し
て第2の導電層351を形成する。そして第2の導電層351の上面を覆うように第3の
導電層352を形成する。そして、マスクを除去することによって、マスク上に設けられ
たバリア膜と第3導電膜も除去して埋め込み配線を形成する。こうして形成された埋め込
み配線は、第3の導電層352の上面を含む面と、多孔質絶縁膜342の上面を含む面と
で段差を有している。また、その段差部には第3の導電層352よりも突出した第1の導
電層350が設けられている。
で1μm〜2μmの厚さに形成する。有機樹脂材料として、ポリイミド、ポリアミド、ア
クリル、ベンゾシクロブテン(BCB)などを用いることができる。有機樹脂膜を用いる
ことの利点は、膜の形成方法が簡単である点や、比誘電率が低いので寄生容量を低減でき
る点、平坦化するのに適している点などがある。勿論、上述した以外の有機樹脂膜を用い
ても良い。
の成膜を行った後、パターニングを行って電極353を形成する。
4において向かって左側がpチャネル型FET401であり、右側がnチャネル型FET
402である。これらのFETを相補的に組み合わせればCMOS回路を形成することが
できる。
、シフトレジスタ回路、サンプリング回路、D/Aコンバータ回路、A/Dコンバータ回
路、ラッチ回路、バッファ回路などを構成することができる。加えて、これらのCMOS
回路を組み合わせることによってSRAMやDRAMなどのメモリ素子や、CPUや、コ
ントローラ回路や、その他の集積回路を構成することができる。
シリコン膜、あるいは窒化酸化シリコン膜で形成されている。
構造は限定されず、例えば順スタガ型のFETであってもよい。
される絶縁膜の材料として誘電率の低い多孔質絶縁膜を使用する構造を実現することがで
きる。従って、本発明により、高速動作が可能で高性能な半導体デバイスを実現すること
ができる。
とによって、配線形成にかかる製造コストを低減させることができる。
を示したが、さらに多くの層に埋め込み配線を設けてもよい。
る。
してチップを形成する。チップを個々に分離するためにダイシングを行う。ついで、ウェ
ーハからチップを一つずつピックアップし、リードフレームに搭載する。そして、チップ
の電極端子とリードフレームのインナリードとの間を、直径約20〜30μmの金ワイヤ
ーで電気的導通できるように繋ぐ。次いで、取り扱いが容易になるようにモールド樹脂層
で封止する。次いで、リードをはんだメッキして錆を防ぐ。次いで、リードフレームから
個々のパッケージに切り離し、リードを成形する。こうして、パッケージを行う。
造は、ワイヤボンディング法でチップ702がリードフレーム701に接続されている。
また、チップ702は、モールド樹脂層703によって封止されている。また、チップ7
02はリードフレーム701上に、マウント用の接着剤704によりマウントされている
。
レイ型である。ソルダーボール705は、リードフレーム701のチップ702がマウン
トされている側とは反対の側に設けられている。そしてリードフレーム701に設けられ
た配線706は、リードフレームに設けられたコンタクトホールを介して、ソルダーボー
ル705と電気的に接続している。
めの配線706を、リードフレーム701のチップがマウントされている面上に設けてい
るが、リードフレームはこれに限定されない。例えば、リードフレームの内部において配
線が多層化されて設けられていても良い。
に接続されている。チップ702には半導体素子が設けられており、またチップ702の
リードフレーム701が設けられている側とは反対側に、パッドが設けられている。パッ
ドは該半導体素子と電気的に接続されている。そしてパッドは、リードフレーム701に
設けられた配線706と、金ワイヤー707によって接続されている。
ことができる。
電子機器を完成させることができる。また、FETをスイッチング素子とし、該スイッチ
ング素子に接続する反射電極を設けることによって反射型のアクティブマトリクス基板と
して電子機器の表示部を構成し、様々な電子機器を完成させることができる。
液晶層と、対向電極とを設けて液晶素子を設けることによってアクティブマトリクス型の
液晶表示装置として電子機器の表示部を構成し、様々な電子機器を完成させることもでき
る。
、有機化合物を含む層と、第2の電極とを積層させて発光素子を設けることによってアク
ティブマトリクス型の発光装置として電子機器の表示部を構成し、様々な電子機器を完成
させることもできる。
モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等)、ビデオカメラ、
デジタルカメラ、反射型プロジェクター、ナビゲーションシステム、音響再生装置(カー
オーディオ、オーディオコンポ等)、記録媒体を備えた画像再生装置(具体的にはDig
ital Versatile Disc(DVD)等の記録媒体を再生し、その画像を
表示しうるディスプレイとICチップを備えた装置)などが挙げられる。
装されている様子を図6(A)に示す。
層されたCPU811、802、電源回路803、音声処理回路829に積層されたコン
トローラ801、送受信回路804や、その他、抵抗、バッファ、容量素子等の素子が実
装されている。また、パネル800がFPC808によってプリント配線基板816に実
装されている。パネル800には、画素部805と、該画素部805が有する画素を選択
する走査線駆動回路806と、選択された画素にビデオ信号を供給する信号線駆動回路8
07とが設けられている。
複数の入力端子が配置されたプリント配線基板用のインターフェース部809を介して供
給される。また、アンテナとの間の信号の送受信を行なうためのアンテナ用ポート810
が、プリント配線基板816に設けられている。
れているが、必ずしもこの構成に限定されない。COG(Chip on Glass)
方式を用い、コントローラ801、音声処理回路829、メモリ811、CPU802ま
たは電源回路803をパネル800に直接実装させるようにしても良い。
自体が有する抵抗等によって、電源電圧や信号にノイズがのったり、信号の立ち上がりが
鈍ったりすることがある。そこで、プリント配線基板816に容量素子、バッファ等の各
種素子を設けることで、電源電圧や信号にノイズがのったり、信号の立ち上がりが鈍った
りするのを防ぐことができる。
している。
U(Central Processing unit)902、メモリ903)が搭載
されている。パネル900には、画素部905、および駆動回路(信号線駆動回路907
、走査線駆動回路906)が設けられており、これらと外部に設けられた外部電源等(図
示せず)を電気的に接続するためのFPC908が、接着剤909によりパネル900上
に貼り付けられている。FPC908上に半導体基板を用いた集積回路(コントローラ9
01、CPU902、メモリ903)を設けることで、電源電圧や信号にノイズがのった
り、信号の立ち上がりが鈍ったりするのを防いでいる。
み合わせることができる。
または非接触型薄膜集積回路装置(無線ICタグ、RFID(無線認証、Radio F
requency Identification)とも呼ばれる)として用いることも
できる。
ICチップ1516を貼り付けたIDカードの例を図7に示す。このように、本発明のI
Cチップ1516は、小型、薄型、軽量であり、多種多様の用途が実現し、物品に貼り付
けても、その物品のデザイン性を損なうことがない。
されず、曲面や様々な形状の物品に貼り付けることもできる。例えば、ICチップを紙幣
、硬貨、有価証券類、無記名債券類、証書類(運転免許証や住民票等)、包装用容器類(
包装紙やボトル等)、記録媒体(DVDソフトやビデオテープ等)、乗物類(自転車等)
、身の回り品(鞄や眼鏡等)、食品類、衣類、生活用品類等に設けて使用することができ
る。
例3と自由に組み合わせることができる。
子機器を完成させることができる。その具体例を図8を用いて説明する。
ーカー部1904、ビデオ入力端子1905などを含む。この表示装置は、他の実施例で
示した作製方法により形成したFETを駆動ICに用いることにより作製される。なお、
表示装置には液晶表示装置、発光装置などがあり、具体的にはコンピュータ用、テレビ受
信用、広告表示用などの全ての情報表示用表示装置が含まれる。
3、外部接続ポート1914、ポインティングマウス1915などを含む。上述した実施
の形態で示した作製方法を用いることにより、表示部の駆動ICや、本体内部のCPU、
メモリなどにも適用が可能である。
は筐体1921、表示部1922、センサ部1924、操作キー1923などを含む。セ
ンサ部1924は、光センサ素子を有しており、センサ部1924で得られる照度に合わ
せて表示部1922の輝度コントロールを行ったり、センサ部1924で得られる照度に
合わせて操作キー1923の照明制御を行うことで携帯電話の消費電流を抑えることがで
きる。また、CCDなどの撮像機能を有する携帯電話であれば、光学ファインダーの近く
に設けられたセンサ部1924のセンサ受光量が変化することで撮影者が光学ファインダ
ーを覗いたか否かを検出する。撮影者が光学ファインダーを覗いている場合には、表示部
1922をオフとすることで消費電力を抑えることができる。
tants、情報携帯端末)、デジタルカメラ、小型ゲーム機などの電子機器は携帯情報
端末であるため、表示画面が小さい。従って、上述した実施の形態で示したFETを用い
てCPU、メモリ、センサなどの機能回路を形成して、小型・軽量化を図ることができる
。
確にすることができる。図8(D)は、パスポート1941に無線ICタグ1942を付
けている状態を示している。また、パスポート1941に無線ICタグを埋め込んでもよ
い。同様にして、運転免許証、クレジットカード、紙幣、硬貨、証券、商品券、チケット
、トラベラーズチェック(T/C)、健康保険証、住民票、戸籍謄本などに無線ICタグ
を付けたり埋め込むことができる。この場合、本物であることを示す情報のみを無線IC
タグに入力しておき、不正に情報を読み取ったり書き込んだりできないようにアクセス権
を設定する。これは、他の実施例で示したメモリを用いることにより実現できる。このよ
うにタグとして利用することによって、偽造されたものと区別することが可能になる。
Cタグ1951を野菜の包装に貼り付けるラベルに用いた場合の例を示している。また、
包装そのものに無線ICタグを貼り付けたり埋め込んだりしても構わない。無線ICタグ
1951には、生産地、生産者、製造年月日、加工方法などの生産段階のプロセスや、商
品の流通プロセス、価格、数量、用途、形状、重量、賞味期限、各種認証情報などを記録
することが可能になる。無線ICタグ1951からの情報は、リーダ1952のアンテナ
部1953で受信して読み取り、リーダ1952の表示部1954に表示することによっ
て、卸売業者、小売業者、消費者が把握することが容易になる。また、生産者、取引業者
、消費者のそれぞれに対してアクセス権を設定することによって、アクセス権を有しない
場合は読み込み、書き込み、書き換え、消去ができない仕組みになっている。
を済ませたことを記入し、出口にチェック手段を設け、会計済みであることを無線ICタ
グに書き込まれているかをチェックする。会計を済ませていないで店を出ようとすると、
警報が鳴る。この方法によって、会計のし忘れや万引きを予防することができる。
。レジで会計をする段階で、(1)無線ICタグに入力されているデータを暗証番号など
でロックする、(2)無線ICタグに入力されているデータそのものを暗号化する、(3
)無線ICタグに入力されているデータを消去する、(4)無線ICタグに入力されてい
るデータを破壊する、のいずれかを行う。これらは他の実施例にて挙げたメモリを用いる
ことによって実現することができる。そして、出口にチェック手段を設け、(1)〜(4
)のいずれかの処理が行われたか、または無線ICタグのデータに何も処理が行われてい
ない状態であるかをチェックすることによって、会計の有無をチェックする。このように
すると、店内では会計の有無を確認することが可能であり、店外では所有者の意志に反し
て無線ICタグの情報を読み取られることを防止することができる。
開口部が形成される絶縁膜の材料として誘電率の低い多孔質絶縁膜を使用する構造を実現
することができ、無線ICタグに設けられたICチップの小型化を実現できる。ICチッ
プはサイズが小さくなればなるほど耐衝撃強度が増すため、信頼性が向上する。また、本
発明の埋め込み配線は、電解めっき法やCMP法を用いることなく埋め込み配線を形成す
ることによって、無線ICタグにかかる製造コストを低減することができる。
より作製された半導体装置を様々な分野の電子機器に用いることができる。
たは実施例4と自由に組み合わせることができる。
線の微細化及び多層化をさらに進める事が可能になり、半導体デバイスの更なる高集積化
を図る事ができる。
ができるため、半導体デバイスの製造コストの低減を実現できる。
105 開口部(トレンチ)
107 バリア膜
108 導電性Agペースト
109 導電膜
110 配線
111 導電性Agペースト
112 層間絶縁膜
113 上部電極
114 接続孔
201 絶縁膜
202 下層配線
203 層間絶縁膜
205 バリア膜
206 導電性Agペースト
207 Ag配線
208 導電膜
301 シリコン基板
302 n型ウェル
303 p型ウェル
306 フィールド酸化膜
307 エクステンション領域
308 ソース領域
309 ドレイン領域
310 ゲート絶縁膜
311 ゲート電極
312 サイドウォール
314 ソース領域
315 ドレイン領域
324 多孔質絶縁膜
331 層間絶縁膜
332 層間絶縁膜
333 ソース電極
334 ドレイン電極
341 パッシベーション膜
342 多孔質絶縁膜
343 層間絶縁膜
344 パッシベーション膜
350 導電層
351 導電層
352 導電層
353 電極
401 pチャネル型FET
402 nチャネル型FET
701 リードフレーム
702 チップ
703 モールド樹脂層
704 接着剤
705 ソルダーボール
706 配線
707 金ワイヤー
800 パネル
801 コントローラ
802 CPU
803 電源回路
804 送受信回路
805 画素部
806 走査線駆動回路
807 信号線駆動回路
808 FPC
809 インターフェース部
810 アンテナ用ポート
811 メモリ
816 プリント配線基板
829 音声処理回路
900 パネル
901 集積回路(コントローラ)
902 CPU(Central Processing unit)
903 メモリ
905 画素部
906 走査線駆動回路
907 駆動回路(信号線駆動回路)
908 FPC
909 接着剤
104a マスク
104b マスク
106a 接続孔
106b 配線溝
1516 ICチップ
1517 導電層
1518 カード状基板
1901 筐体
1902 支持台
1903 表示部
1904 スピーカー部
1905 ビデオ入力端子
1911 筐体
1912 表示部
1913 キーボード
1914 外部接続ポート
1915 ポインティングマウス
1921 筐体
1922 表示部
1923 操作キー
1924 センサ部
1941 パスポート
1942 無線ICタグ
1951 無線ICタグ
1952 リーダ
1953 アンテナ部
1954 表示部
204a 接続孔
204b 配線溝
311a ポリシリコン層
311b シリサイド層
Claims (8)
- 絶縁膜を形成する工程と、
前記絶縁膜上にマスクを形成する工程と、
選択的にエッチングして前記絶縁膜に開口部を形成する工程と、
前記マスク上および前記開口部に第1導電膜を形成する工程と、
液滴吐出法により前記開口部の前記第1導電膜上に導電材料を含む液滴を滴下する工程と、
レーザー光を選択的に照射して前記導電材料を加熱して第2導電層を形成する工程と、
前記マスク上および前記第2導電層上に第3導電膜を形成する工程と、
前記マスクを除去すると同時に前記マスク上に形成された前記第1導電膜および前記第3導電膜を除去し、第1導電層および第3導電層を形成する工程とを有することを特徴とする半導体装置の作製方法。 - 絶縁膜を形成する工程と、
選択的にエッチングして前記絶縁膜に開口部を形成する工程と、
第1導電膜を形成する工程と、
液滴吐出法により前記開口部および前記開口部周辺の前記第1導電膜上に導電材料を含む液滴を滴下し、焼成して第2導電膜を形成する工程と、
前記第2導電膜を選択的にエッチングして第2導電層を形成する工程と、
前記第1導電膜上および前記第2導電層上に第3導電膜を形成する工程と、
前記第1導電膜及び前記第3導電膜を同じマスクを用いてエッチングして第1導電層と第3導電層を形成する工程とを有する半導体装置の作製方法であって、
前記液滴を滴下する前に前記液滴の接触角を小さくする表面処理を前記開口部および前記開口部周辺の前記第1導電膜に行うことを特徴とする半導体装置の作製方法。 - 絶縁膜を形成する工程と、
前記絶縁膜上にマスクを形成する工程と、
選択的にエッチングして前記絶縁膜に開口部を形成する工程と、
前記マスク上および前記開口部に第1導電膜を形成する工程と、
液滴吐出法により前記開口部の前記第1導電膜上に導電材料を含む液滴を滴下する工程と、
レーザー光を選択的に照射して前記導電材料を加熱して第2導電層を形成する工程と、
前記マスク上および前記第2導電層上に第3導電膜を形成する工程と、
前記マスクを除去すると同時に前記マスク上に形成された前記第1導電膜および前記第3導電膜を除去し、第1導電層および第3導電層を形成する工程とを有する半導体装置の作製方法であって、
前記液滴を滴下する前に前記液滴の接触角を小さくする表面処理を前記開口部および前記開口部周辺の前記第1導電膜に行うことを特徴とする半導体装置の作製方法。 - 請求項2または請求項3において、前記表面処理は紫外線照射、または酸素、アルゴン、水素、ヘリウムのガスを用いたプラズマ処理もしくはコロナ放電処理であることを特徴とする半導体装置の作製方法。
- 請求項1乃至請求項4のいずれか一項において、前記絶縁膜は、酸化シリコンを含む材料からなる多孔質絶縁膜であることを特徴とする半導体装置の作製方法。
- 請求項1乃至請求項5のいずれか一項において、前記第1導電層と前記第3導電層は、スパッタ法により得られるW、Mo、Ti、Cr、またはTaから選ばれる一種または複数種を含む層であることを特徴とする半導体装置の作製方法。
- 請求項1乃至請求項6のいずれか一項において、前記第2導電層は、銀を含む材料であることを特徴とする半導体装置の作製方法。
- 請求項1乃至請求項7のいずれか一項において、前記第2導電層は、樹脂を含む材料であることを特徴とする半導体装置の作製方法。
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