JP2011035352A - 半導体装置 - Google Patents
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Abstract
【課題】 消費電力が比較的大きい半導体部品と消費電力が比較的小さい半導体部品との間での熱の干渉を抑制しながら、消費電力の比較的大きい半導体部品に対して十分な放熱能力を確保する。
【解決手段】 半導体装置100は、基板111と、該基板上にフリップチップ接続された複数の半導体部品121−125とを有する。上記複数の半導体部品は、第1の半導体部品121、及び該第1の半導体部品より消費電力が小さい第2の半導体部品122−125を含む。第1の半導体部品121には第1の放熱板131が熱的に接続され、第2の半導体部品122−125には第2の放熱板132が熱的に接続される。第1の放熱板131は、断熱層139を介して、第2の放熱板132の上方まで延在している。
【選択図】 図2
【解決手段】 半導体装置100は、基板111と、該基板上にフリップチップ接続された複数の半導体部品121−125とを有する。上記複数の半導体部品は、第1の半導体部品121、及び該第1の半導体部品より消費電力が小さい第2の半導体部品122−125を含む。第1の半導体部品121には第1の放熱板131が熱的に接続され、第2の半導体部品122−125には第2の放熱板132が熱的に接続される。第1の放熱板131は、断熱層139を介して、第2の放熱板132の上方まで延在している。
【選択図】 図2
Description
本発明は、複数の半導体部品を有する半導体装置に関する。
電子機器の高機能化・小型化が進められるに連れ、電子機器に使用される半導体装置にも高機能化・小型化が要求されている。この要求に応えるため、マルチチップモジュールやシステム・イン・パッケージ(SiP)等として知られる、1つのパッケージ内に複数の半導体部品を含む半導体装置が使用されるに至っている。また、このような半導体装置の内部では、各半導体部品の電気端子の増加・高密度化に対応して、ボール・グリッド・アレイ(BGA)を用いたフリップチップ接続が広く用いられている。
図1に、従来の単一の半導体チップを含む半導体装置の構成を適用した場合のSiP10を示す。SiP10は、基板11、基板11上に搭載された複数の半導体部品21−23、及び半導体部品21−23の裏面側に接合された1つの放熱板31を有する。基板11は、電子機器のマザーボード等の回路基板上に実装するための複数の外部端子12を有する。各半導体部品21−23は表面に複数のはんだバンプなどの接続端子21a−23aを有し、該接続端子を用いて基板11にフリップチップ接続されている。なお、各半導体部品21−23の基板11への接続部及び側壁は、ベアチップが露出しないようにアンダーフィル材26で覆われている。放熱板31は、高熱伝導性の放熱材36を介して半導体部品21−23の裏面側に接合されている。放熱板31はまた、その外縁部にて屈曲した形状を有し、接着材37を介して基板11に接着されている。
SiPは、一般的に、中央演算処理装置(CPU)や特定用途向け集積回路(ASIC)のような消費電力が比較的大きい半導体部品と、メモリのような消費電力が比較的小さい半導体部品とを含む。そこで、SiP10において、半導体部品21がASIC、半導体部品22、23がメモリとした場合、以下のような問題がある。ASIC21及びメモリ22、23から発生される熱は、一部は基板11及び外部端子12を介して電子機器の回路基板側に放散され、より大きい他の部分は半導体部品21−23の裏面側から放熱板31によって放散される。このとき、ASIC21からの発熱によって放熱板31全体の温度が上昇すると、放熱板31は、メモリ22、23を効率的に冷却することができず、更には逆に、メモリ22、23を加熱してしまい得る。すなわち、ASIC21から発せられた熱が放熱板31を介してメモリ22、23に伝わり得る。メモリ等の消費電力が比較的小さい半導体部品は、消費電力が比較的大きいASIC等より、機能設計上及び/又は実装設計上、最大動作温度が低く設定されていることが多い。結果的に、メモリ22、23は機能障害や熱暴走を起こし得る。
このような状況の下、複数の半導体部品を含む半導体装置において、個々の半導体部品に対して、あるいは一部の半導体部品に対して、放熱手段を分離する試みが為されている。既知の放熱手段を分離する技術によれば、半導体部品間での熱の干渉を抑制することができる。
しかしながら、既知の半導体装置においては、放熱手段を分離したことにより、各半導体部品の放熱手段に利用することが可能な面積が制限され、消費電力の大きい半導体部品に対する放熱能力を確保することが困難になるという問題が生じる。この問題は、例えば、複数の半導体部品を高密度に含む半導体装置において一層顕著になり得る。
従って、複数の半導体部品を有する半導体装置において、消費電力が比較的大きい半導体部品と消費電力が比較的小さい半導体部品との間での熱の干渉を抑制しながら、消費電力の比較的大きい半導体部品に対して十分な放熱能力を確保することが望まれる。
一観点によれば、基板と、基板上にフリップチップ接続された複数の半導体部品とを有する半導体装置が提供される。上記複数の半導体部品は、第1の半導体部品、及び該第1の半導体部品より消費電力が小さい第2の半導体部品を含む。第1の半導体部品には第1の放熱板が熱的に接続され、第2の半導体部品には第2の放熱板が熱的に接続される。第1の放熱板は第2の放熱板の上方まで延在しており、第1の放熱板と第2の放熱板との間に断熱層が介在する。
消費電力が比較的大きい第1の半導体部品と消費電力が比較的小さい第2の半導体部品との間で放熱板を分離しながら、第1の半導体部品に接続された放熱板の放熱能力を増大させ、第1の半導体部品からの放熱を促進させることが可能である。
以下、図面を参照しながら実施形態について詳細に説明する。なお、図面において、種々の構成要素は必ずしも同一の尺度で描かれていない。また、図面全体を通して、同一あるいは対応する構成要素には類似の参照符号を付する。
(第1実施形態)
先ず、図2を参照して、第1実施形態に係る半導体装置100を説明する。図2(a)、(b)は半導体装置100の平面構成を示し、図2(c)は図2(b)の直線c−c’に沿った半導体装置100の断面図を示している。図2(a)は、後述の放熱板131を取り外した状態での半導体装置100の上面図、図2(b)は、放熱板131を取り付けた状態での半導体装置100の上面図を概略的に示すものである。
先ず、図2を参照して、第1実施形態に係る半導体装置100を説明する。図2(a)、(b)は半導体装置100の平面構成を示し、図2(c)は図2(b)の直線c−c’に沿った半導体装置100の断面図を示している。図2(a)は、後述の放熱板131を取り外した状態での半導体装置100の上面図、図2(b)は、放熱板131を取り付けた状態での半導体装置100の上面図を概略的に示すものである。
例えばSiPである半導体装置100は、基板111と、基板111の表面に搭載された複数の半導体部品121−125とを有する。基板111は、例えば樹脂基板やセラミック基板などであり、1つ以上の配線層及び配線層間を接続するビア等を含み得る。また、基板111はその裏面上に、半導体装置100を電子機器の回路基板(例えば、マザーボード)上に実装するための複数の外部端子112を有する。
半導体部品121は、例えば中央演算処理装置(CPU)、マイクロプロセッサ(MPU)、又は特定用途向け集積回路(ASIC)のような消費電力が比較的大きい半導体部品であり、この例においては基板111のほぼ中央に配置されている。半導体部品121は、このような比較的消費電力が大きい半導体部品を含んだマルチチップパッケージ(MCP)であってもよい。半導体部品122−125は、例えばメモリや比較的小規模なLSI等の消費電力が比較的小さい半導体部品であり、この例においては、半導体部品121の周囲に対称的に配置されている。メモリは例えば、DRAM、SRAM又はフラッシュメモリとし得る。各半導体部品121−125は、その表面に例えばはんだバンプや金バンプ等の複数の接続端子121a−125a(図2(c)の121a−123aを参照)を有し、該接続端子を用いて基板111にフリップチップ接続されている。なお、各半導体部品121−125の基板111への接続部及び側壁は、ベアチップが露出しないようにアンダーフィル材126で覆われている。以下、半導体部品121をASIC、半導体部品122−125をメモリとして説明する。
ASIC121の裏面には放熱板131が接合されており、メモリ122−125の裏面には1つの一体型の放熱板132が接合されている。放熱板131、132は好ましくは、高熱伝導性の放熱材136を介して、それぞれ、ASIC121、メモリ122−125の裏面に接合されている。放熱材136は、例えばシリコーン樹脂又は銀ペースト等の樹脂又はペーストとし得る。あるいは、放熱板131、132は、それぞれ、ASIC121、メモリ122−125にはんだ付けされてもよい。
放熱板132は、メモリ122−125から熱を受け取り、該熱を拡散させるよう機能する。放熱板132は、図2(a)、(c)に示すように、ASIC121に対応する位置に開口部132aを有する。また、放熱板132はその外縁部に、基板111に向かって突出した枠状の突出部132bを有し、突出部132bは接着材137を介して基板111に接着されている。
放熱板131は、ASIC121から熱を受け取り、該熱を拡散させるよう機能する。放熱板131は放熱板132の上方まで延在している。すなわち、放熱板131は少なくともその一部で、放熱板132の上面と対向している。放熱板131はまた、図2(c)において、放熱板132の開口部132aを通ってASIC121の裏面に熱的に接合する基部131aを有している。しかしながら、放熱板131の形状は、図2(c)の形状に限定されるものではなく、ASIC121及びメモリ122−125の厚さや基板111の厚み方向の形状(段差)などに応じて変更され得る。また、図示した例においては、放熱板131は放熱板132と外縁部同士が上下に揃うような寸法を有している。しかしながら、例えば、ASIC121及びメモリ122−125の消費電力等に応じて、放熱板132の上面の一部を露出させるように、放熱板131の寸法は変更されてもよい。放熱板131は更に、その外縁部に、放熱板132に向かって突出した枠状の突出部131bを有し、突出部131bは接着材138を介して放熱板132に接着されている。接着材137及び138は、例えば、高熱伝導性のエポキシ樹脂又はシリコーン樹脂などの樹脂とし得る。突出部131bを用いて放熱板131を放熱板132に接続することにより、ASIC121と放熱板131との間に発生する熱的な応力及び/又は放熱板131に加えられる外的な力を分散させ、ASIC121に加わる応力を緩和することができる。また、半導体装置100の機械的強度が増大され、反り等の発生が抑制される。
放熱板131及び132は、例えばCu、Al、AlSiC、AlC等の高熱伝導率の金属又は合金を有する。放熱板131及び132は、同一の材料から製造されることに限定されず、相異なる材料から製造されてもよい。一例として、熱伝導率が高いCuを放熱板131に用い、軽量・低コストなAlを放熱板132に用い得る。他の一例として、半導体部品121に加わる応力を低減するため、半導体部品121と熱膨張係数差の小さいAlSiCを放熱板131に用い、軽量・低コストなAlを放熱板132に用いてもよい。さらに、基板111の材料との熱膨張係数差や加工性を考慮して、放熱板131及び132それぞれの材料を決定してもよい。
また、放熱板131の厚さt1及び放熱板132の厚さt2は、好ましくは、1mm−3mmの範囲内とし得る。これらの厚さt1、t2が1mmより小さいと、放熱板として必要な熱容量を得ることが困難となり、3mmより大きいと、熱サイクルにより過度な応力を発生させたり、半導体装置100の重量を不必要に増大させたりする。また、放熱板131の突出部131bの幅w1及び放熱板132の突出部132bの幅w2は好ましくは、後述のようにw1≦w2の関係を有する。すなわち、放熱板132の突出部132bと基板311との接続面積は、放熱板131の突出部131aと放熱板132との接続面積以上にされる。例えば、w1=3mm、w2=5mmとし得る。このような形状の放熱板131及び132は、例えば、エッチング、プレス加工、又はその他の好適手法を用いて製造することができる。
放熱板131及び放熱板132は、放熱板131の突出部131b及び接着材138を介して接続されているが、その他の部分においては例えば空気層などの断熱層139によって分離されている。放熱板131と放熱板132との対向部の間隔、すなわち、断熱層138の厚さt3は、断熱層138が放熱板131と132との対向部を熱的に分離し得るように決定される。断熱層138が空気層である場合、t3は好ましくは1mm−3mmとし得る。t3の下限は必要とされる断熱能力から決定され、上限は許容し得る半導体装置100の厚さ等から決定される。
続いて、半導体装置100の半導体部品121−125からの放熱経路を説明する。
ASIC121から発生された熱は、一部が基板111及び外部端子112を介して回路基板に放散され、より大きい他の部分が放熱板131によってASIC121の裏面側から放散される。放熱板131は、ASIC121上の領域だけでなく、断熱層139を介して放熱板132の上方まで延在しているため、熱容量が増大され、且つ半導体装置100から露出される部分が拡大されている。故に、放熱板131は、消費電力が比較的大きいASIC121により発生される熱を効率的に放散させることができる。また、本実施形態においては、放熱板131の突出部131bが放熱板132に熱的に接続されている。故に、放熱板131に伝えられたASIC121の熱の一部を、放熱板132の突出部132bを介して基板111ひいてはその下の回路基板に逃すことができる。この回路基板への熱の経路を実現するため、放熱板131の突出部131bの放熱板132への接続位置は、放熱板132上で、メモリ122−125との接続位置に対してより、突出部132bに対して近接する位置にされる。より好ましくは、放熱板131の突出部131aは放熱板132の突出部132bの上方で放熱板132に接続される。また、上述のように、突出部131bの幅w1及び突出部132bの幅w2は好ましくはw1≦w2の関係を有する。従って、放熱板131の突出部131bから放熱板132に伝えられた熱が、放熱板132に滞留し、更にはメモリ122−125に伝えられることが抑制される。
メモリ122−125から発生される熱は、一部が基板111及び外部端子112を介して回路基板に放散され、より大きい他の部分が放熱板132によってメモリ122−125の裏面側から放散される。そして、放熱板132に伝えられた熱は、その突出部132bを介して、やはり基板111及び外部端子112によって回路基板に放散され得る。また、放熱板131の放熱能力を増大させたので、放熱板131の温度が放熱板132の温度より低い場合には、放熱板132に伝えられたメモリ122−125からの熱は、放熱板131の突出部131bを介して放熱板131からも放散され得る。
従って、半導体装置100においては、ASIC121とメモリ122−125との間での熱の干渉を抑制しながら、放熱能力が増大された放熱板131により、半導体部品121から発生された熱の放散を促進させることができる。
(第2実施形態)
次に、図3を参照して、第2実施形態に係る半導体装置200を説明する。図3(a)−(c)は図2(a)−(c)と同様の図であり、図3(a)、(b)は半導体装置200の平面構成、図3(c)は図3(b)の直線c−c’に沿った半導体装置200の断面図を示している。図3の半導体装置200は図2の半導体装置100と共通する構成要素を数多く含んでおり、それら共通する構成要素に対応する要素については、1桁目のみ異なる類似の参照符号を付し、材料、寸法及び/又は必要に応じての構成などの説明は省略する。
次に、図3を参照して、第2実施形態に係る半導体装置200を説明する。図3(a)−(c)は図2(a)−(c)と同様の図であり、図3(a)、(b)は半導体装置200の平面構成、図3(c)は図3(b)の直線c−c’に沿った半導体装置200の断面図を示している。図3の半導体装置200は図2の半導体装置100と共通する構成要素を数多く含んでおり、それら共通する構成要素に対応する要素については、1桁目のみ異なる類似の参照符号を付し、材料、寸法及び/又は必要に応じての構成などの説明は省略する。
例えばSiPである半導体装置200は、基板211と、基板211の表面に搭載された複数の半導体部品221−225とを有する。基板211はその裏面上に、半導体装置200を電子機器の回路基板上に実装するための複数の外部端子212を有する。
半導体部品221は、例えばASICのような消費電力が比較的大きい半導体部品であり、この例においては基板211のほぼ中央に配置されている。半導体部品222−225は、例えばメモリのような消費電力が比較的小さい半導体部品であり、この例においては、半導体部品221の周囲に対称的に配置されている。各半導体部品221−225は、その表面に複数の接続端子221a−225a(図3(c)の221a−223aを参照)を有し、該接続端子を用いて基板211にフリップチップ接続されている。なお、各半導体部品221−225の基板211への接続部及び側壁は、ベアチップが露出しないようにアンダーフィル材226で覆われている。以下、半導体部品221をASIC、半導体部品222−225をメモリとして説明する。
ASIC221の裏面には放熱板231が接合されており、メモリ222−225の裏面には1つの一体型の放熱板232が接合されている。放熱板231、232は好ましくは、高熱伝導性の放熱材236を介して、それぞれ、ASIC221、メモリ222−225の裏面に接合されている。
放熱板232は、メモリ222−225から熱を受け取り、該熱を拡散させるよう機能する。放熱板232は、図3(a)、(c)に示すように、ASIC221に対応する位置に開口部232aを有する。また、放熱板232はその外縁部に、基板211に向かって突出した枠状の突出部232bを有し、突出部232bは接着材237を介して基板211に接着されている。
放熱板231は、ASIC221から熱を受け取り、該熱を拡散させるよう機能する。
放熱板231は放熱板232の上方まで延在している。すなわち、放熱板231は少なくともその一部で、放熱板232の上面と対向している。放熱板231はまた、図3(c)において、放熱板232の開口部232aを通ってASIC221の裏面に熱的に接合する基部231aを有している。また、図示した例においては、放熱板231は放熱板232と外縁部同士が上下に揃うような寸法を有している。しかしながら、例えば、ASIC221の消費電力等に応じて、放熱板231の寸法は変更されてもよい。
放熱板231は放熱板232の上方まで延在している。すなわち、放熱板231は少なくともその一部で、放熱板232の上面と対向している。放熱板231はまた、図3(c)において、放熱板232の開口部232aを通ってASIC221の裏面に熱的に接合する基部231aを有している。また、図示した例においては、放熱板231は放熱板232と外縁部同士が上下に揃うような寸法を有している。しかしながら、例えば、ASIC221の消費電力等に応じて、放熱板231の寸法は変更されてもよい。
放熱板231及び放熱板232は、例えば空気層などの断熱層239によって分離されている。
続いて、半導体装置200の半導体部品221−225からの放熱経路を説明する。
ASIC221から発生された熱は、一部が基板211及び外部端子212を介して回路基板に放散され、より大きい他の部分が放熱板231によってASIC221の裏面側から放散される。放熱板231は、ASIC221上の領域だけでなく、断熱層239を介して放熱板232の上方まで延在しているため、熱容量が増大され、且つ半導体装置200から露出される部分が拡大されている。さらに、放熱板231は、放熱板232に接続される突出部(図2の131bを参照)を有さず、半導体装置200の側面において放熱板231と232との間に空隙が形成されているため、放熱板232との対向面及び基部231aの側壁においても外気に晒される。故に、放熱板231は、消費電力が比較的大きいASIC221により発生される熱を効率的に放散させることができる。
メモリ222−225から発生される熱は、一部が基板211及び外部端子212を介して回路基板に放散され、より大きい他の部分が放熱板232によってメモリ222−225の裏面側から放散される。そして、放熱板232に伝えられた熱は、その突出部232bを介して、やはり基板211及び外部端子212によって回路基板に放散され得る。また、半導体装置200の側面において放熱板231と232との間に形成された空隙により、放熱板232の放熱板231との対向面が外気に晒される。故に、放熱板232は、メモリ222−225により発生される熱を効率的に放散させることができる。
従って、半導体装置200においても、ASIC221とメモリ222−225との間での熱の干渉を抑制しながら、放熱能力が増大された放熱板231により、半導体部品221から発生される熱の放散を促進させることができる。また、放熱板231と232との対向面のそれぞれが外気に晒されるため、特に、ファン等により冷却風を供給する場合などにおいて、放熱板231及び232双方の放熱能力を高めることができる。
(第3実施形態)
次に、図4を参照して、第3実施形態に係る半導体装置300を説明する。図4(a)−(c)は図2(a)−(c)と同様の図であり、図4(a)、(b)は半導体装置300の平面構成、図4(c)は図4(b)の直線c−c’に沿った半導体装置300の断面図を示している。図4の半導体装置300は図2の半導体装置100と共通する構成要素を数多く含んでおり、それら共通する構成要素に対応する要素については、1桁目のみ異なる類似の参照符号を付し、材料、寸法及び/又は必要に応じての構成などの説明は省略する。
次に、図4を参照して、第3実施形態に係る半導体装置300を説明する。図4(a)−(c)は図2(a)−(c)と同様の図であり、図4(a)、(b)は半導体装置300の平面構成、図4(c)は図4(b)の直線c−c’に沿った半導体装置300の断面図を示している。図4の半導体装置300は図2の半導体装置100と共通する構成要素を数多く含んでおり、それら共通する構成要素に対応する要素については、1桁目のみ異なる類似の参照符号を付し、材料、寸法及び/又は必要に応じての構成などの説明は省略する。
例えばSiPである半導体装置300は、基板311と、基板311の表面に搭載された複数の半導体部品321−325とを有する。基板311はその裏面上に、半導体装置300を電子機器の回路基板上に実装するための複数の外部端子312を有する。
半導体部品321は、例えばASICのような消費電力が比較的大きい半導体部品であり、この例においては基板311のほぼ中央に配置されている。半導体部品322−325は、例えばメモリのような消費電力が比較的小さい半導体部品であり、この例においては、半導体部品321の周囲に対称的に配置されている。各半導体部品321−325は、その表面に複数の接続端子321a−325a(図4(c)の321a−323aを参照)を有し、該接続端子を用いて基板311にフリップチップ接続されている。なお、各半導体部品321−325の基板311への接続部及び側壁は、ベアチップが露出しないようにアンダーフィル材326で覆われている。以下、半導体部品321をASIC、半導体部品322−325をメモリとして説明する。
ASIC321の裏面には放熱板331が接合されており、メモリ322−325の裏面には1つの一体型の放熱板332が接合されている。放熱板331、332は好ましくは、高熱伝導性の放熱材336を介して、それぞれ、ASIC321、メモリ322−325の裏面に接合されている。
放熱板332は、メモリ322−325から熱を受け取り、該熱を拡散させるよう機能する。放熱板332は、図4(a)、(c)に示すように、ASIC321に対応する位置に開口部332aを有する。また、放熱板332はその外縁部に、基板311に向かって突出した枠状の突出部332bを有し、突出部332bは接着材337を介して基板311に接着されている。
放熱板331は、ASIC321から熱を受け取り、該熱を拡散させるよう機能する。放熱板331は放熱板332の上方まで延在している。すなわち、放熱板331は少なくともその一部で、放熱板332の上面と対向している。放熱板331はまた、図4(c)において、放熱板332の開口部332aを通ってASIC321の裏面に熱的に接合する基部331aを有している。放熱板331は更に、その外縁部に、基板311の下方まで延在するように突出した枠状の突出部331bを有する。突出部331bは、接着材338を介して、半導体装置300が実装される電子機器の構造体(例えば、マザーボード等の回路基板又はそれに隣接する構造体)に熱的に接続されることが可能である。突出部331bを用いて放熱板331を電子機器の構造体に接続することにより、ASIC321と放熱板331との間に発生する熱的な応力及び/又は放熱板331に加えられる外的な力を分散させ、ASIC321に加わる応力を緩和することができる。また、半導体装置300の機械的強度が増大され、反り等の発生が抑制される。なお、放熱板331の突出部331bの幅w3が大きいほど、放熱板331と、半導体装置300が実装される電子機器の構造体との熱的な結合が増大され、放熱板331から電子機器側への熱の伝達が促進される。
放熱板331及び放熱板332は、例えば空気層などの断熱層339によって分離されている。
続いて、半導体装置300の半導体部品321−325からの放熱経路を説明する。
ASIC321から発生された熱は、一部が基板311及び外部端子312を介して回路基板に放散され、より大きい他の部分が放熱板331によってASIC321の裏面側から放散される。放熱板331は、ASIC321上の領域だけでなく、断熱層339を介して放熱板332の上方まで、そして更には、放熱板332の外側まで延在している。さらに、放熱板331は、基板311の下方まで延在する突出部331bを有する。故に、放熱板331の熱容量が増大され、且つ半導体装置300から露出される放熱板331の部分が拡大されている。故に、放熱板331は、消費電力が比較的大きいASIC321により発生される熱を効率的に放散させることができる。また、本実施形態においては、放熱板331の突出部331bが、半導体装置300が実装される電子機器の回路基板などの構造体に熱的に接続される。故に、放熱板331に伝えられたASIC321の熱の一部を、回路基板側に逃すことができる。
メモリ322−325から発生される熱は、一部が基板311及び外部端子312を介して回路基板に放散され、より大きい他の部分が放熱板332によってメモリ322−325の裏面側から放散される。そして、放熱板332に伝えられた熱は、その突出部332bを介して、やはり基板311及び外部端子312によって回路基板に放散され得る。
従って、半導体装置300においても、ASIC321とメモリ322−325との間での熱の干渉を抑制しながら、放熱能力が増大された放熱板331により、ASIC321から発生される熱の放散を促進させることができる。また、電子機器の回路基板等の構造体は一般的に半導体装置300の基板311より熱容量が大きいため、該構造体に放熱板331を接続することにより、放熱板331からの熱の放散が更に促進される。
以下、図5−7を参照して、上述の実施形態の変形例を説明する。ここでは、図2に示した半導体装置100の変形例として説明するが、これらの変形は、図3及び4に示した半導体装置200及び300にも同様に適用可能である。また、図2に示した構成要素に対応する要素については、1桁目のみ異なる類似の参照符号を付し、詳細な説明は省略する。
(第1の変形例)
図2に示した半導体装置100は、1つのASIC等の消費電力が比較的大きい半導体部品121と、その周りに対称的に配置された4つのメモリ等の消費電力が比較的小さい半導体部品122−125を含んでいた。しかしながら、SiP等の半導体装置は、様々な数、種類の半導体部品を、非対称な配置で含み得る。
図2に示した半導体装置100は、1つのASIC等の消費電力が比較的大きい半導体部品121と、その周りに対称的に配置された4つのメモリ等の消費電力が比較的小さい半導体部品122−125を含んでいた。しかしながら、SiP等の半導体装置は、様々な数、種類の半導体部品を、非対称な配置で含み得る。
図5は、そのような非対称に配置された複数の半導体部品を含む、第1の変形例に係る半導体装置400を例示している。半導体装置400は、1つのASIC421と1つのメモリ422とを含んでいる。ASIC421が基板411の中心部にない場合であっても、ASIC421に対応する位置に開口部432aを有するメモリ422用の放熱板432と、開口部432aを通ってASIC421に接続され、放熱板432の上方まで延在する放熱板431とを設けることが可能である。この場合も、放熱板431と432との間に空気層などの断熱層439が介在することにより、ASIC421とメモリ422との間の熱的な干渉が抑制される。
なお、典型的には、半導体装置400が有する半導体部品のうち、消費電力、故に発熱量が最も大きい1つの半導体部品上に1つの放熱板431が接合される。しかしながら、SiP内にASIC等の消費電力が比較的大きい半導体部品が複数存在することも考えられる。それらの半導体部品が同等の最大動作温度を有する場合など、それら半導体部品間で放熱手段を分離する必要がない場合、それら複数の半導体部品に1つの放熱板431を接合してもよい。その場合、放熱板432の開口部は、それら半導体部品の各々に対して設けられてもよいし、それら全ての半導体部品をまとめて配置し、その集合に対して1つ設けられてもよい。
(第2の変形例)
図6は、第2の変形例に係る半導体装置500の断面図を示している。半導体装置500の平面構造は、図2(a)、(b)に示した半導体装置100のそれと同様であるので省略する。
図6は、第2の変形例に係る半導体装置500の断面図を示している。半導体装置500の平面構造は、図2(a)、(b)に示した半導体装置100のそれと同様であるので省略する。
半導体装置500においては、放熱板531は、半導体装置100の空気層139より熱伝導率の低い断熱材を有する断熱層539を介して、放熱板532の上方まで延在している。断熱層539の断熱材は、例えば、低熱伝導性のエポキシ樹脂又はシリコーン樹脂とし得る。断熱層539はまた、半導体装置500の組立時に、例えば、液状の断熱材を放熱板531及び/又は532に塗布すること、又はシート状の断熱材を放熱板531と532との間に挿入あるいは接着することにより形成され得る。
図2の空気層139と同等の断熱能力を得るのに、断熱層539の厚さは、例えば100μm−200μm等、空気層139の厚さ(例えば、数mm)より薄くすることができる。故に、放熱板531と532との間の熱的な分離を維持しながら、半導体装置500を半導体装置100より薄化することができる。なお、例えば図2の断熱層139等の断熱層を樹脂層のみで形成することに代えて、断熱層を空気層と樹脂層との積層構造で形成してもよい。
(第3の変形例)
図7は、第3の変形例に係る半導体装置600を示している。半導体装置600は、基板611の中心部にASIC621を有し、該ASIC621の周囲に4つのメモリ622−625を有する。各メモリ622−625の裏面に個別の放熱板632−635が接合されている。また、放熱板632−635の各々は、それぞれの突出部632b−635bを介して基板611に熱的に接続されている。
図7は、第3の変形例に係る半導体装置600を示している。半導体装置600は、基板611の中心部にASIC621を有し、該ASIC621の周囲に4つのメモリ622−625を有する。各メモリ622−625の裏面に個別の放熱板632−635が接合されている。また、放熱板632−635の各々は、それぞれの突出部632b−635bを介して基板611に熱的に接続されている。
メモリ622−625に個別の放熱板632−635を設けることにより、個々の半導体部品の発熱量や厚さに適合した放熱板を用いることができる。また、放熱板の総重量、ひいては、半導体装置の重量を低減することが可能である。
なお、図7において、ASIC621は基板611上でメモリ622−625に対して約45°回転された向きで配置されている。ASIC621の向きは、この向きに限定されないが、このような回転配置を用いることにより、放熱板632−635の寸法を増大させ得る。
以上、実施形態について詳述したが、本発明は特定の実施形態に限定されるものではなく、特許請求の範囲に記載された要旨の範囲内において、種々の変形及び変更が可能である。例えば、第1実施形態の放熱板131の枠状の突出部131bを柱状の突出部とし、半導体装置100の側面において放熱板131と132との間に空隙を設けることにより、第2実施形態のように放熱板131と132との対向部を外気に露出させてもよい。また、第1−3の変形例は適宜組み合わせて用いることが可能である。さらに、放熱板131、231及び331の放熱能力は増大されているが、更なる放熱能力が必要であれば、これら放熱板の上面にヒートシンクを接合してもよい。
以上の説明に関し、更に以下の付記を開示する。
(付記1)
基板と、
前記基板上にフリップチップ接続された、第1の半導体部品、及び前記第1の半導体部品より消費電力が小さい第2の半導体部品と、
前記第1の半導体部品上に熱的に接続された第1の放熱板、及び前記第2の半導体部品上に熱的に接続された第2の放熱板と、
を有し、
前記第1の放熱板は断熱層を介して前記第2の放熱板の上方まで延在している
ことを特徴とする半導体装置。
(付記2)
前記第2の放熱板はその外縁部に、前記第2の放熱板の下方に突出する突出部を有し、該突出部は前記基板に接続されていることを特徴とする付記1に記載の半導体装置。
(付記3)
前記第1の放熱板はその外縁部に、前記第1の放熱板の下方に突出する突出部を有し、該突出部は、前記第2の放熱板の突出部上で、前記第2の放熱板に接続されていることを特徴とする付記2に記載の半導体装置。
(付記4)
前記第2の放熱板の前記突出部の前記基板との接続面積は、前記第1の放熱板の前記突出部の前記第2の放熱板との接続面積より大きいことを特徴とする付記3に記載の半導体装置。
(付記5)
前記第1の放熱板は前記第2の放熱板及び前記基板の外側まで延在しており、
前記第1の放熱板はその外縁部に突出部を有し、
該突出部は、当該半導体装置が実装される構造体に接続されるよう、前記基板の下方まで延在している
ことを特徴とする付記1又は2に記載の半導体装置。
(付記6)
前記断熱層は空気層を有することを特徴とする付記1乃至5の何れか一に記載の半導体装置。
(付記7)
前記第1の放熱板と前記第2の放熱板との間に、前記空気層を外気に連通させる空隙が存在することを特徴とする付記6に記載の半導体装置。
(付記8)
前記断熱層は樹脂層を含むことを特徴とする付記1乃至7の何れか一に記載の半導体装置。
(付記9)
前記第2の半導体部品は別個の複数の半導体部品であり、一体化された1つの前記第2の放熱板が前記複数の半導体部品上に熱的に接続されていることを特徴とする付記1乃至8の何れか一に記載の半導体装置。
(付記10)
前記第2の半導体部品は別個の複数の半導体部品であり、該複数の半導体部品に一対一の関係で、別個の複数の前記第2の放熱板が熱的に接続されていることを特徴とする付記1乃至8の何れか一に記載の半導体装置。
(付記11)
前記第1の放熱板及び前記第2の放熱板は互いに異なる材料を有することを特徴とする付記1乃至10の何れか一に記載の半導体装置。
(付記1)
基板と、
前記基板上にフリップチップ接続された、第1の半導体部品、及び前記第1の半導体部品より消費電力が小さい第2の半導体部品と、
前記第1の半導体部品上に熱的に接続された第1の放熱板、及び前記第2の半導体部品上に熱的に接続された第2の放熱板と、
を有し、
前記第1の放熱板は断熱層を介して前記第2の放熱板の上方まで延在している
ことを特徴とする半導体装置。
(付記2)
前記第2の放熱板はその外縁部に、前記第2の放熱板の下方に突出する突出部を有し、該突出部は前記基板に接続されていることを特徴とする付記1に記載の半導体装置。
(付記3)
前記第1の放熱板はその外縁部に、前記第1の放熱板の下方に突出する突出部を有し、該突出部は、前記第2の放熱板の突出部上で、前記第2の放熱板に接続されていることを特徴とする付記2に記載の半導体装置。
(付記4)
前記第2の放熱板の前記突出部の前記基板との接続面積は、前記第1の放熱板の前記突出部の前記第2の放熱板との接続面積より大きいことを特徴とする付記3に記載の半導体装置。
(付記5)
前記第1の放熱板は前記第2の放熱板及び前記基板の外側まで延在しており、
前記第1の放熱板はその外縁部に突出部を有し、
該突出部は、当該半導体装置が実装される構造体に接続されるよう、前記基板の下方まで延在している
ことを特徴とする付記1又は2に記載の半導体装置。
(付記6)
前記断熱層は空気層を有することを特徴とする付記1乃至5の何れか一に記載の半導体装置。
(付記7)
前記第1の放熱板と前記第2の放熱板との間に、前記空気層を外気に連通させる空隙が存在することを特徴とする付記6に記載の半導体装置。
(付記8)
前記断熱層は樹脂層を含むことを特徴とする付記1乃至7の何れか一に記載の半導体装置。
(付記9)
前記第2の半導体部品は別個の複数の半導体部品であり、一体化された1つの前記第2の放熱板が前記複数の半導体部品上に熱的に接続されていることを特徴とする付記1乃至8の何れか一に記載の半導体装置。
(付記10)
前記第2の半導体部品は別個の複数の半導体部品であり、該複数の半導体部品に一対一の関係で、別個の複数の前記第2の放熱板が熱的に接続されていることを特徴とする付記1乃至8の何れか一に記載の半導体装置。
(付記11)
前記第1の放熱板及び前記第2の放熱板は互いに異なる材料を有することを特徴とする付記1乃至10の何れか一に記載の半導体装置。
100、200、300、400、500、600 半導体装置
111、211、311、411、511、611 基板
112、212、312、412、512、612 外部端子
121、221、321、421、521、621 (第1の)半導体部品
121a−125a、221a−225a、321a−325a、421a−422a、521a−525a、621a−625a 接続端子
122−125、222−225、322−325、422、522−525、622−625 (第2の)半導体部品
126、226、326、426、526、626 アンダーフィル材
131、231、331、431、531、631 (第1の)放熱板
131a、231a、331a、431a、531a、631a 基部
131b、231b、331b、431b、531b、631b 突出部
132、232、332、432、532、632−635 (第2の)放熱板
132a、232a、332a、432a、532a、632a−635a 開口部
132b、232b、332b、432b、532b、632b−635b 突出部
136、236、336、436、536、636 放熱材
137、237、337、437、537、637 接着材
138、338、438、538、638 接着材
139、239、339、439、539、639 断熱層
111、211、311、411、511、611 基板
112、212、312、412、512、612 外部端子
121、221、321、421、521、621 (第1の)半導体部品
121a−125a、221a−225a、321a−325a、421a−422a、521a−525a、621a−625a 接続端子
122−125、222−225、322−325、422、522−525、622−625 (第2の)半導体部品
126、226、326、426、526、626 アンダーフィル材
131、231、331、431、531、631 (第1の)放熱板
131a、231a、331a、431a、531a、631a 基部
131b、231b、331b、431b、531b、631b 突出部
132、232、332、432、532、632−635 (第2の)放熱板
132a、232a、332a、432a、532a、632a−635a 開口部
132b、232b、332b、432b、532b、632b−635b 突出部
136、236、336、436、536、636 放熱材
137、237、337、437、537、637 接着材
138、338、438、538、638 接着材
139、239、339、439、539、639 断熱層
Claims (6)
- 基板と、
前記基板上にフリップチップ接続された、第1の半導体部品、及び前記第1の半導体部品より消費電力が小さい第2の半導体部品と、
前記第1の半導体部品上に熱的に接続された第1の放熱板、及び前記第2の半導体部品上に熱的に接続された第2の放熱板と、
を有し、
前記第1の放熱板は断熱層を介して前記第2の放熱板の上方まで延在している
ことを特徴とする半導体装置。 - 前記第2の放熱板はその外縁部に、前記第2の放熱板の下方に突出する突出部を有し、該突出部は前記基板に接続されていることを特徴とする請求項1に記載の半導体装置。
- 前記第1の放熱板はその外縁部に、前記第1の放熱板の下方に突出する突出部を有し、該突出部は、前記第2の放熱板の突出部上で、前記第2の放熱板に接続されていることを特徴とする請求項2に記載の半導体装置。
- 前記第1の放熱板は前記第2の放熱板及び前記基板の外側まで延在しており、
前記第1の放熱板はその外縁部に突出部を有し、
該突出部は、当該半導体装置が実装される構造体に接続されるよう、前記基板の下方まで延在している
ことを特徴とする請求項1又は2に記載の半導体装置。 - 前記断熱層は空気層を有し、前記第1の放熱板と前記第2の放熱板との間に、前記空気層を外気に連通させる空隙が存在することを特徴とする請求項4に記載の半導体装置。
- 前記断熱層は樹脂層を含むことを特徴とする請求項1乃至5の何れか一項に記載の半導体装置。
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0487211A (ja) * | 1990-07-31 | 1992-03-19 | Furukawa Electric Co Ltd:The | 低風騒音低コロナ騒音架空電線 |
JP2013232445A (ja) * | 2012-04-27 | 2013-11-14 | Toshiba Corp | 半導体装置 |
JP2014138018A (ja) * | 2013-01-15 | 2014-07-28 | Fujitsu Semiconductor Ltd | 半導体装置とその製造方法 |
JP2019096722A (ja) * | 2017-11-22 | 2019-06-20 | 富士通株式会社 | 光モジュール |
JP2019134057A (ja) * | 2018-01-31 | 2019-08-08 | 株式会社ケーヒン | パワーモジュール |
WO2023026511A1 (ja) * | 2021-08-25 | 2023-03-02 | キオクシア株式会社 | 半導体装置及び電子機器 |
US11776866B2 (en) | 2019-12-12 | 2023-10-03 | Samsung Electronics Co., Ltd. | Semiconductor module heatspreading lid having integrated separators for multiple chips |
-
2009
- 2009-08-06 JP JP2009183252A patent/JP2011035352A/ja active Pending
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0487211A (ja) * | 1990-07-31 | 1992-03-19 | Furukawa Electric Co Ltd:The | 低風騒音低コロナ騒音架空電線 |
JP2013232445A (ja) * | 2012-04-27 | 2013-11-14 | Toshiba Corp | 半導体装置 |
JP2014138018A (ja) * | 2013-01-15 | 2014-07-28 | Fujitsu Semiconductor Ltd | 半導体装置とその製造方法 |
US9224711B2 (en) | 2013-01-15 | 2015-12-29 | Socionext Inc. | Method for manufacturing a semiconductor device having multiple heat sinks |
US9721866B2 (en) | 2013-01-15 | 2017-08-01 | Socionext Inc. | Semiconductor device having multiple bonded heat sinks |
JP2019096722A (ja) * | 2017-11-22 | 2019-06-20 | 富士通株式会社 | 光モジュール |
JP2019134057A (ja) * | 2018-01-31 | 2019-08-08 | 株式会社ケーヒン | パワーモジュール |
JP7011372B2 (ja) | 2018-01-31 | 2022-01-26 | 日立Astemo株式会社 | パワーモジュール |
US11776866B2 (en) | 2019-12-12 | 2023-10-03 | Samsung Electronics Co., Ltd. | Semiconductor module heatspreading lid having integrated separators for multiple chips |
WO2023026511A1 (ja) * | 2021-08-25 | 2023-03-02 | キオクシア株式会社 | 半導体装置及び電子機器 |
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