JP2008218669A - 半導体装置 - Google Patents

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Abstract

【課題】従来の半導体装置においては、発熱量の比較的小さな部品において熱暴走が起こってしまう恐れがある。
【解決手段】半導体装置１は、基板１０、半導体部品２０（第１の半導体部品）、半導体部品３０（第２の半導体部品）、放熱板４０（第１の放熱板）、および放熱板５０（第２の放熱板）を備えている。基板１０上には、半導体部品２０，３０が実装されている。半導体部品３０の最大消費電力は、半導体部品２０のそれよりも小さい。半導体部品２０には、放熱板４０が固定されている。半導体部品３０には、放熱板５０が固定されている。放熱板４０と放熱板５０とは、互いに離間している。
【選択図】図１

Description

本発明は、半導体装置に関する。
従来の半導体装置としては、例えば特許文献１〜４に記載されたものがある。これらの文献に記載された半導体装置においては、１つの基板上に複数の半導体部品が実装されている。また、これらの半導体部品には、各半導体部品で発生する熱の放散を促すべく、放熱板が接着されている。この放熱板は、基板上の全ての半導体部品を一括して覆っている。
なお、本発明に関連する先行技術文献としては、特許文献１〜４の他に、特許文献５，６が挙げられる。
特開２００４−１７２４８９号公報 特開平７−２４５３６２号公報 特開平６−２２４３３４号公報 特開２００４−６９６７号公報 特開２００４−３２７５５８号公報 特開２００６−１４７８５２号公報
しかしながら、上述の半導体装置においては、複数の半導体部品間で発熱量が相異なる場合、発熱量の比較的大きな部品から発熱量の比較的小さな部品へと、放熱板を通じて熱が乗り移ることが考えられる。その場合、発熱量の比較的小さな部品において熱暴走が起こってしまう恐れがある。
本発明による半導体装置は、基板と、上記基板上に設けられた第１の半導体部品と、上記基板上に設けられ、上記第１の半導体部品に比して最大消費電力が小さい第２の半導体部品と、上記第１の半導体部品に固定された第１の放熱板と、上記第２の半導体部品に固定された第２の放熱板と、を備え、上記第１および第２の放熱板は、互いに離間していることを特徴とする。
この半導体装置においては、同一の基板上に、最大消費電力が比較的大きな第１の半導体部品と、最大消費電力が比較的小さな第２の半導体部品とが設けられている。したがって、これらの半導体部品に共通の放熱板を取り付けた場合には、第１の半導体部品から第２の半導体部品へと放熱板を通じて熱が乗り移ることが懸念される。この点、本発明においては、第１の半導体部品に固定された放熱板（第１の放熱板）と、第２の半導体部品に固定された放熱板（第２の放熱板）とが分離している。これにより、放熱板を通じて第１の半導体部品から第２の半導体部品に熱が乗り移るのを防ぐことができる。
本発明によれば、半導体部品間での熱の乗り移りを抑制することが可能な半導体装置が実現される。
以下、図面を参照しつつ、本発明の好適な実施形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。
（第１実施形態）
図１は、本発明による半導体装置の第１実施形態を示す平面図である。また、図２は、図１のII−II線に沿った断面図である。これらの図に示すように、半導体装置１は、ＳＩＰ（System in Package）型の半導体装置であり、基板１０、半導体部品２０（第１の半導体部品）、半導体部品３０（第２の半導体部品）、放熱板４０（第１の放熱板）、および放熱板５０（第２の放熱板）を備えている。
基板１０は、例えば樹脂基板である。基板１０には、図示しない配線が形成されている。この基板１０上には、半導体部品２０，３０が実装されている。本実施形態においては、１つの半導体部品２０と複数（４つ）の半導体部品３０とが設けられている。具体的には、平面視で、半導体部品２０の各辺の近傍に、１つずつ半導体部品３０が配置されている。半導体部品３０の最大消費電力は、半導体部品２０のそれよりも小さい。
本実施形態において半導体部品２０，３０は、それぞれロジック回路およびメモリ回路の機能を有している。半導体部品２０はベアチップである一方で、半導体部品３０はパッケージ化されたメモリパッケージである。すなわち、本明細書において「半導体部品」とは、半導体チップおよび半導体パッケージの双方を包含する概念である。ロジック回路の例としては、ＡＳＩＣ、ＭＰＵ、ＭＣＵまたはＡＳＳＰ等が挙げられる。また、メモリ回路の例としては、ＤＲＡＭ、ＳＲＡＭまたはフラッシュメモリ等が挙げられる。
半導体部品２０は、半田ボール２２を有しており、この半田ボール２２を介して基板１０に接続されている。また、基板１０と半導体部品２０との間の間隙には、絶縁性のアンダーフィル樹脂２４が充填されている。すなわち、半導体部品２０は、基板１０上にフリップチップ実装されている。ベアチップである半導体部品２０の側面は、アンダーフィル樹脂２４で覆われている。なお、半田ボール２２を構成する半田としては、例えば共晶半田を用いることができる。
半導体部品３０は、外部電極端子３２を有しており、この外部電極端子３２を介して基板１０に接続されている。また、基板１０と半導体部品３０との間の間隙には、絶縁性のアンダーフィル樹脂３４が充填されている。すなわち、半導体部品３０は、基板１０上にＢＧＡ（Ball Grid Array）実装されている。なお、パッケージである半導体部品３０の側面は、アンダーフィル樹脂３４で覆われていない。これにより、半導体部品３０は、外部に露出した側面を有している。また、半導体部品２０と半導体部品３０との間において、アンダーフィル樹脂２４，３４の表面は、外部に露出している。これらの半導体部品２０と半導体部品３０との間には、空隙が存在している。外部電極端子３２を構成する材料としては、例えば、共晶半田またはＰｂフリー半田等を用いることができる。ここで、半導体部品２０の上面は、半導体部品３０の上面に比して、基板１０からの高さが低い。
半導体部品２０には、放熱板４０が固定されている。具体的には、半導体部品２０上に接着材４２を介して放熱板４０が設けられている。同様に、半導体部品３０には、放熱板５０が固定されている。具体的には、半導体部品３０上に接着材５２を介して放熱板５０が設けられている。放熱板４０は、半導体部品２０および半導体部品３０のうち半導体部品２０の上部にのみ設けられている。一方、放熱板５０は、半導体部品２０および半導体部品３０のうち半導体部品３０の上部にのみ設けられている。この放熱板５０は、複数の半導体部品３０を一括して覆っている。
放熱板４０と放熱板５０とは、互いに離間している。本実施形態において、これらの放熱板４０，５０間の間隔は、略一定である。具体的には、放熱板５０に矩形状の開口部が形成されており、この開口部中に放熱板４０が配置されている。当該開口部の開口面積は、平面視で、半導体部品２０の面積よりも大きい。これにより、放熱板４０，５０を互いに離間させて配置することが可能となっている。また、放熱板４０，５０は、相異なる厚みを有している。具体的には、放熱板４０の厚みの方が、放熱板５０のそれよりも大きい。放熱板４０の上面と放熱板５０の上面とは、基板１０からの高さが等しい。
放熱板４０，５０は、平板状をしている。放熱板４０，５０の材料としては、例えば、Ｃｕ、ＡｌまたはＡｌＳｉＣを用いることができる。また、接着材４２，５２としては、熱伝導率の高いものを用いることが好ましい。接着材４２，５２は、絶縁性樹脂等の絶縁性接着材であってもよく、銀ペースト等の導電性接着材であってもよい。
さらに、半導体装置１は、外部電極端子６０を備えている。外部電極端子６０は、基板１０の下面（半導体部品２０，３０の実装面と反対側の面）上に形成されている。この外部電極端子６０は、半導体装置１の外部電極端子として機能するものである。
なお、本実施形態において放熱板５０は、図３および図４に示すように、複数に分割されていてもよい。図３は、放熱板５０が放熱板５０ａ，５０ｂの２つに分割された場合の例を示している。また、図４は、放熱板５０が放熱板５０ｃ，５０ｄ，５０ｅ，５０ｆの４つに分割された場合の例を示している。
続いて、半導体装置１の効果を説明する。半導体装置１においては、同一の基板１０上に、最大消費電力が比較的大きな半導体部品２０と、最大消費電力が比較的小さな半導体部品３０とが設けられている。したがって、これらの半導体部品２０，３０に共通の放熱板を取り付けた場合には、半導体部品２０から半導体部品３０へと放熱板を通じて熱が乗り移ることが懸念される。かかる熱の乗り移りは、半導体部品２０，３０間の最大消費電力の差が３Ｗ以上である場合に顕著となる。この点、本実施形態においては、半導体部品２０に固定された放熱板４０と、半導体部品３０に固定された放熱板５０とが分離している。これにより、放熱板を通じて半導体部品２０から半導体部品３０に熱が乗り移るのを防ぐことができる。
ところで、半導体部品２０，３０間の熱の乗り移りは、放熱板以外の経路でも起こり得る。例えば、半導体部品２０，３０が封止樹脂で覆われている場合には、その封止樹脂を通じて熱の乗り移りが起こる。この点、本実施形態においては半導体部品２０，３０間に空隙が存在するため、封止樹脂を通じた熱の乗り移りを防ぐことができる。
半導体部品２０の上面は、半導体部品３０の上面に比して、基板１０からの高さが低い。このように半導体部品２０，３０の上面が揃っていない場合、これらを一括して覆うように放熱板を設けようとすると、放熱板の一部を突出させる等の措置が必要となる。すなわち、半導体部品２０の上面と半導体部品３０の上面との差の分だけ、放熱板の、半導体部品２０に対向する部分を突出させる等の措置を講じなくてはならない。それゆえ、製造コストが増大してしまうという問題がある。この点、本実施形態においては、上面の高さが相異なる半導体部品２０，３０に対して別個の放熱板４０，５０が設けられているため、かかる問題を回避することができる。
放熱板４０，５０が相異なる厚みを有している。これにより、半導体部品２０，３０の上面が揃っていない場合であっても、放熱板４０，５０の上面を容易に揃えることができる。実際、半導体装置１においては、上述のとおり放熱板４０，５０の上面が揃っている（図２参照）。このように放熱板４０，５０の上面が揃っていると、放熱板４０，５０上に共通のヒートシンクを取り付けることが容易となる。
半導体部品２０および半導体部品３０は、それぞれロジック回路およびメモリ回路である。一般に、メモリ回路は、ロジック回路に比して発熱量が小さい。したがって、ロジック回路で発生した熱が放熱板を通じてメモリ回路に乗り移るのを防ぐことのできる半導体装置１が特に有用となる。
Ｃｕ、ＡｌまたはＡｌＳｉＣ等を放熱板４０，５０の材料として用いた場合、高い放熱性能を有する放熱板４０，５０が得られる。これらのＣｕ、ＡｌおよびＡｌＳｉＣのうち、Ｃｕは、放熱性能、加工容易性およびコストの面で特に優れている。また、ＡｌＳｉＣは、軽さの面で特に優れている。
放熱板４０，５０は、平板状をしているので、厚さが一様でない放熱板に比して、製造が容易である。かかる放熱板４０，５０は、例えば打ち抜き加工により製造できるので、低コストで製造することが可能である。
基板１０上の全ての半導体部品２０，３０が放熱板（放熱板４０または放熱板５０）で覆われている。これにより、パッケージ（半導体装置１）のハンドリング中に、半導体部品２０，３０が欠けたり割れたりするのを防ぐことができる。また、パッケージの略全体に渡って放熱板が設けられているため、パッケージの反り量を小さく抑えることができる。
図５は、比較例に係る半導体装置を示す平面図である。半導体装置１００においては、半導体部品２０，３０が１つの放熱板１１０によって一括して覆われている。
表１および表２は、実施形態に係る半導体装置１、および比較例に係る半導体装置１００について実行した熱解析の結果を示している。ただし、半導体装置１としては、放熱板５０が２つに分割されたタイプ（図３参照）のものを採用した。この熱解析において、半導体部品２０はＡＳＩＣチップ（最大消費電力：１０Ｗ）であり、半導体部品３０はメモリパッケージ（最大消費電力：１．８６Ｗ）である。各放熱板４０，５０，１１０の材料は、Ｃｕとした。また、周囲温度は２５℃とした。
表１は風速が０ｍ／ｓの場合の結果を示し、表２は風速が１ｍ／ｓの場合の結果を示している。表中の「ASIC」および「Memory」は、それぞれ半導体部品２０および半導体部品３０の温度（℃）を表している。また、「放熱板（１）」および「放熱板（２）」は、それぞれ放熱板４０および放熱板５０の温度（℃）を表している。ただし、比較例については、「放熱板（１）」および「放熱板（２）」は、それぞれ半導体部品２０および半導体部品３０の直上の位置における放熱板１１０の温度（℃）を表している。
Figure 2008218669
Figure 2008218669
半導体部品３０の温度の項目（「Memory」）に着目すると、表１，２の何れにおいても、実施形態の方が比較例よりも温度が低い。これは、実施形態において半導体部品２０から半導体部品３０への熱の乗り移りが抑制されていることの証左である。
また、表１と表２とを比較すると、何れの項目についても、風速１ｍ／ｓの場合の方が風速０ｍ／ｓの場合よりも温度が大幅に低下している。このことから、１ｍ／ｓという微風であっても、風による放熱効果が非常に大きいことがわかる。かかる放熱効果が得られる大きな要因は、半導体部品２０，３０間に空隙が存在するという点である。半導体部品２０，３０が封止樹脂で覆われているとすれば、封止樹脂によって風が遮られてしまうため、風による放熱効果を充分に享受できなくなってしまう。
（第２実施形態）
図６は、本発明による半導体装置の第２実施形態を示す断面図である。同図は、図２と同様の断面を示している。半導体装置２においては、放熱板５０の端部５１が基板１０に向かって折曲している。そして、放熱板５０は、この端部５１において基板１０に接続されている。この接続は、接着材５４を介して行われている。基板１０に向かって折曲した端部５１は、半導体部品２０，３０に比して、基板１０の外周に近い位置に存在している。すなわち、端部５１は、半導体部品３０と基板１０の外周との間に位置している。換言すれば、放熱板５０の端部のうち、半導体部品３０と基板１０の外周との間に位置する端部５１のみが基板１０に向かって折曲している。半導体装置２のその他の構成は、半導体装置１と同様である。
本実施形態によれば、放熱板５０が基板１０に接続されているため、放熱板５０に伝わった熱を基板１０にも逃がすことができる。これにより、放熱板５０の放熱効率が向上する。また、放熱板５０が基板１０に接続されていることは、基板１０の反り量の低減にも寄与する。さらに、端部５１が半導体部品３０と基板１０の外周との間に位置している。これに対して、端部５１が半導体部品３０と半導体部品２０との間に位置する場合には、半導体部品２０，３０間の間隔を端部５１の分だけ広く設定する必要がある。このことは、基板１０上の実装面積の増大、ひいては半導体装置２の大型化につながってしまう。この点、本実施形態においては、半導体部品２０，３０間に端部５１が存在しないため、かかる問題を回避することができる。半導体装置２のその他の効果は、半導体装置１と同様である。
なお、図６では、放熱板４０，５０のうち放熱板５０のみが基板に向かって折曲した端部を有する例を示した。しかし、放熱板４０，５０のうち放熱板４０のみが基板に向かって折曲した端部を有していてもよい。あるいは、放熱板４０，５０の双方が基板に向かって折曲した端部を有していてもよい。
本発明は、上記実施形態に限定されるものではなく、様々な変形が可能である。半導体部品２０，３０の配置、およびそれに伴う放熱板４０，５０の形状は、上記実施形態で例示したものに限られず、様々なものが考えられる。例えば、図７および図８においては、半導体部品２０の１辺側に４つの半導体部品３０が配置され、対向するもう１辺側にも４つの半導体部品３０が配置されている。図７の半導体装置３においては、１つの放熱板５０によって全ての半導体部品３０が一括して覆われている。一方、図８の半導体装置４においては、放熱板５０が放熱板５０ｇ，５０ｈの２つに分割されている。
図９は、比較例に係る半導体装置を示す平面図である。半導体装置２００においては、半導体部品２０，３０が１つの放熱板２１０によって一括して覆われている。
表３および表４は、実施形態に係る半導体装置３，４、および比較例に係る半導体装置２００について実行した熱解析の結果を示している。この熱解析において、半導体部品２０はＡＳＩＣチップ（最大消費電力：１０Ｗ）であり、半導体部品３０はメモリパッケージ（最大消費電力：１．３３Ｗ）である。各放熱板４０，５０，２１０の材料は、Ｃｕとした。また、周囲温度は２５℃とした。
表３は風速が０ｍ／ｓの場合の結果を示し、表４は風速が１ｍ／ｓの場合の結果を示している。表中の「実施形態（１）」および「実施形態（２）」は、それぞれ半導体装置３および半導体装置４に対応している。その他の項目の意味は、表１，２について上述したとおりである。
Figure 2008218669
Figure 2008218669
この結果からも、実施形態において半導体部品２０から半導体部品３０への熱の乗り移りが抑制されていることがわかる。さらに、半導体部品３０の温度（「Memory」）について、「実施形態（１）」と「実施形態（２）」とを比較すると、前者の方が後者よりも温度が低い。このことから、半導体部品３０の温度を下げるという観点からは、半導体部品３０を覆う放熱板５０を分割する場合（図８参照）よりも、放熱板５０が一体である場合（図７参照）の方が好ましいことがわかる。これは、放熱板５０が一体である場合の方が、半導体部品３０を覆う放熱板の面積の総和（図７では放熱板５０の面積に等しく、図８では放熱板５０ｇの面積と放熱板５０ｈの面積との和に等しい）が大きく、それにより放熱効率が高まるためであると考えられる。
半導体部品２０，３０の配置は、図１０〜図１３に示すようなものであってもよい。図１０〜図１３においては、樹脂ポスト７０が設けられている。樹脂ポスト７０の一端は基板１０に接続されており、他端は放熱板４０に接続されている。この樹脂ポスト７０の材料としては、例えばシリコン樹脂を用いることができる。
上記実施形態においては、１つの半導体部品２０と複数の半導体部品３０とが設けられた例を示した。しかし、半導体部品２０と半導体部品３０とは、１つずつ設けられていてもよいし、複数ずつ設けられていてもよい。図１４は、２つの半導体部品２０と６つの半導体部品３０とが基板１０上に実装された例を示している。
上記実施形態においては、半導体部品２０，３０のうち一方がベアチップであり、他方がパッケージ化されている例を示した。しかし、半導体部品２０，３０の双方が、ベアチップであってもよいし、パッケージ化されていてもよい。
上記実施形態においては、半導体部品２０，３０の上面の高さが相異なる例を示した。しかし、半導体部品２０，３０の上面の高さは、互いに等しくてもよい。
本発明による半導体装置の第１実施形態を示す平面図である。 図１のII−II線に沿った断面図である。 実施形態の変形例を示す平面図である。 実施形態の変形例を示す平面図である。 比較例に係る半導体装置を示す平面図である。 本発明による半導体装置の第２実施形態を示す断面図である。 実施形態の変形例を示す平面図である。 実施形態の変形例を示す平面図である。 比較例に係る半導体装置を示す平面図である。 実施形態の変形例を示す平面図である。 実施形態の変形例を示す平面図である。 実施形態の変形例を示す平面図である。 実施形態の変形例を示す平面図である。 実施形態の変形例を示す平面図である。
符号の説明
１ 半導体装置
２ 半導体装置
３ 半導体装置
４ 半導体装置
１０ 基板
２０ 半導体部品
２２ 半田ボール
２４ アンダーフィル樹脂
３０ 半導体部品
３２ 外部電極端子
３４ アンダーフィル樹脂
４０ 放熱板
４２ 接着材
５０ 放熱板
５１ 端部
５２ 接着材
５４ 接着材
６０ 外部電極端子
７０ 樹脂ポスト

Claims (12)

  1. 基板と、
    前記基板上に設けられた第１の半導体部品と、
    前記基板上に設けられ、前記第１の半導体部品に比して最大消費電力が小さい第２の半導体部品と、
    前記第１の半導体部品に固定された第１の放熱板と、
    前記第２の半導体部品に固定された第２の放熱板と、を備え、
    前記第１および第２の放熱板は、互いに離間していることを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記第１および前記第２の半導体部品の間に空隙を有する半導体装置。
  3. 請求項１に記載の半導体装置において、
    前記第１および前記第２の半導体部品は、それぞれ前記基板との間隙に充填されたアンダーフィル樹脂を有し、
    前記第１および前記第２の半導体部品の間における前記アンダーフィル樹脂の表面は、外部に露出している半導体装置。
  4. 請求項１乃至３いずれかに記載の半導体装置において、
    前記第１の半導体部品の上面は、前記第２の半導体部品の上面に比して、前記基板からの高さが低い半導体装置。
  5. 請求項４に記載の半導体装置において、
    前記第１および第２の放熱板は、相異なる厚みを有する半導体装置。
  6. 請求項５に記載の半導体装置において、
    前記第１の放熱板の上面と前記第２の放熱板の上面とは、前記基板からの高さが等しい半導体装置。
  7. 請求項１乃至６いずれかに記載の半導体装置において、
    前記第１および第２の半導体部品は、それぞれロジック回路およびメモリ回路の機能を有する半導体装置。
  8. 請求項１乃至７いずれかに記載の半導体装置において、
    前記第１の半導体部品は、ベアチップであり、
    前記第２の半導体部品は、パッケージ化されている半導体装置。
  9. 請求項１乃至８いずれかに記載の半導体装置において、
    前記第１および第２の放熱板は共に、平板状をしている半導体装置。
  10. 請求項１乃至８いずれかに記載の半導体装置において、
    前記第１または第２の放熱板は、前記基板に向かって折曲した端部を有しており、当該端部において前記基板に接続されている半導体装置。
  11. 請求項１０に記載の半導体装置において、
    前記基板に向かって折曲した前記端部は、前記第１および第２の半導体部品に比して、前記基板の外周に近い位置に存在する半導体装置。
  12. 請求項１乃至１１いずれかに記載の半導体装置において、
    前記基板上には、複数の前記第２の半導体部品が設けられており、
    前記第２の放熱板は、前記複数の前記第２の半導体部品を一括して覆っている半導体装置。
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Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130020570A (ko) * 2011-08-18 2013-02-27 신꼬오덴기 고교 가부시키가이샤 반도체 장치
JP2016004977A (ja) * 2014-06-19 2016-01-12 株式会社ジェイデバイス 半導体パッケージ及びその製造方法
JP2016127196A (ja) * 2015-01-07 2016-07-11 株式会社ソシオネクスト 電子装置及び電子装置の製造方法
JP2017518644A (ja) * 2014-06-26 2017-07-06 アップル インコーポレイテッド ポータブル電子デバイスのシステムインパッケージアセンブリのためのサーマルソリューション
JP2017139273A (ja) * 2016-02-02 2017-08-10 Tdk株式会社 放熱板および電源装置
JP2019153611A (ja) * 2018-02-28 2019-09-12 株式会社村田製作所 モジュール
WO2019189647A1 (ja) * 2018-03-30 2019-10-03 日本電産エレシス株式会社 回路基板
JP2020513694A (ja) * 2016-12-21 2020-05-14 マイクロン テクノロジー，インク． 下にあるインターポーザを通じて拡張するヒートスプレッダを有する半導体ダイアセンブリ及び関連技術
WO2022239620A1 (ja) * 2021-05-13 2022-11-17 ローム株式会社 パッケージ
WO2023026511A1 (ja) * 2021-08-25 2023-03-02 キオクシア株式会社 半導体装置及び電子機器
WO2023079678A1 (ja) * 2021-11-05 2023-05-11 日本電信電話株式会社 半導体装置およびその製造方法

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI368301B (en) * 2008-04-02 2012-07-11 Advanced Semiconductor Eng Semiconductor package using an active type heat-spreading element
CN103117275B (zh) * 2013-01-31 2015-08-19 华为技术有限公司 一种芯片封装结构及芯片封装方法
US20140239479A1 (en) * 2013-02-26 2014-08-28 Paul R Start Microelectronic package including an encapsulated heat spreader
US9949359B2 (en) 2014-03-18 2018-04-17 Apple Inc. Multi-layer thin-film coatings for system-in-package assemblies in portable electronic devices
US9913412B2 (en) 2014-03-18 2018-03-06 Apple Inc. Shielding structures for system-in-package assemblies in portable electronic devices
US10685904B2 (en) 2014-11-21 2020-06-16 Delta Electronics, Inc. Packaging device and manufacturing method thereof
US20170170087A1 (en) 2015-12-14 2017-06-15 Intel Corporation Electronic package that includes multiple supports
WO2018063213A1 (en) * 2016-09-29 2018-04-05 Intel Corporation Methods of forming flexure based cooling solutions for package structures
US10643920B1 (en) * 2017-03-24 2020-05-05 Juniper Networks, Inc. Lid for semiconductor electronic package
KR102439761B1 (ko) 2017-12-22 2022-09-02 삼성전자주식회사 전자 장치 및 전자 장치의 제조 방법
KR102607109B1 (ko) * 2018-05-14 2023-11-30 삼성전자주식회사 반도체 패키지 시스템
US10991638B2 (en) 2018-05-14 2021-04-27 Samsung Electronics Co., Ltd. Semiconductor package system
CN108762442B (zh) * 2018-05-24 2020-04-28 华为技术有限公司 散热装置及其制造方法、服务器
US10658263B2 (en) * 2018-05-31 2020-05-19 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor package and manufacturing method thereof
US10998202B2 (en) * 2018-09-27 2021-05-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and manufacturing method thereof
US11222850B2 (en) * 2019-05-15 2022-01-11 Mediatek Inc. Electronic package with rotated semiconductor die
KR102653499B1 (ko) * 2019-06-28 2024-03-29 삼성전자주식회사 반도체 패키지
KR20210075270A (ko) * 2019-12-12 2021-06-23 삼성전자주식회사 반도체 모듈

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000164792A (ja) * 1998-11-30 2000-06-16 Hitachi Ltd 半導体装置およびその製造方法
JP2004103887A (ja) * 2002-09-11 2004-04-02 Toshiba Corp 集積回路モジュール
JP2005500668A (ja) * 2000-12-14 2005-01-06 インテル・コーポレーション 高容量の熱インターフェイスを備えた電子組立体及びその製造方法
JP2006287080A (ja) * 2005-04-04 2006-10-19 Hitachi Ltd メモリモジュール

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06224334A (ja) 1993-01-26 1994-08-12 Hitachi Ltd マルチチップモジュール
JP2901835B2 (ja) * 1993-04-05 1999-06-07 株式会社東芝 半導体装置
JPH07245362A (ja) 1994-03-07 1995-09-19 Fujitsu Ltd マルチチップ型半導体装置
TW454320B (en) * 2000-05-12 2001-09-11 Siliconware Precision Industries Co Ltd Semiconductor devices with heat-dissipation stiffener and manufacturing method thereof
TW571407B (en) * 2002-10-25 2004-01-11 Advanced Semiconductor Eng Construction of a package with multiple modules
JP2004172489A (ja) 2002-11-21 2004-06-17 Nec Semiconductors Kyushu Ltd 半導体装置およびその製造方法
JP4283588B2 (ja) 2003-04-22 2009-06-24 パナソニック電工株式会社 半導体装置
JP3599057B2 (ja) 2003-07-28 2004-12-08 株式会社デンソー 半導体装置
KR20050025728A (ko) * 2003-09-08 2005-03-14 삼성에스디아이 주식회사 히트싱크 및 이를 구비한 디스플레이 패널
US7254032B1 (en) * 2004-03-03 2007-08-07 Cisco Technology, Inc. Techniques for providing EMI shielding within a circuit board component
TWI232568B (en) * 2004-03-11 2005-05-11 Advanced Semiconductor Eng Multi package module with heat spreader
JP4407489B2 (ja) 2004-11-19 2010-02-03 株式会社デンソー 半導体装置の製造方法ならびに半導体装置の製造装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000164792A (ja) * 1998-11-30 2000-06-16 Hitachi Ltd 半導体装置およびその製造方法
JP2005500668A (ja) * 2000-12-14 2005-01-06 インテル・コーポレーション 高容量の熱インターフェイスを備えた電子組立体及びその製造方法
JP2004103887A (ja) * 2002-09-11 2004-04-02 Toshiba Corp 集積回路モジュール
JP2006287080A (ja) * 2005-04-04 2006-10-19 Hitachi Ltd メモリモジュール

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102005313B1 (ko) 2011-08-18 2019-07-30 신꼬오덴기 고교 가부시키가이샤 반도체 장치
JP2013042030A (ja) * 2011-08-18 2013-02-28 Shinko Electric Ind Co Ltd 半導体装置
KR20130020570A (ko) * 2011-08-18 2013-02-27 신꼬오덴기 고교 가부시키가이샤 반도체 장치
JP2016004977A (ja) * 2014-06-19 2016-01-12 株式会社ジェイデバイス 半導体パッケージ及びその製造方法
JP2017518644A (ja) * 2014-06-26 2017-07-06 アップル インコーポレイテッド ポータブル電子デバイスのシステムインパッケージアセンブリのためのサーマルソリューション
JP2016127196A (ja) * 2015-01-07 2016-07-11 株式会社ソシオネクスト 電子装置及び電子装置の製造方法
JP2017139273A (ja) * 2016-02-02 2017-08-10 Tdk株式会社 放熱板および電源装置
JP2020513694A (ja) * 2016-12-21 2020-05-14 マイクロン テクノロジー，インク． 下にあるインターポーザを通じて拡張するヒートスプレッダを有する半導体ダイアセンブリ及び関連技術
US10971422B2 (en) 2016-12-21 2021-04-06 Micron Technology, Inc. Semiconductor die assembly having a heat spreader that extends through an underlying interposer and related technology
JP2019153611A (ja) * 2018-02-28 2019-09-12 株式会社村田製作所 モジュール
JP7320923B2 (ja) 2018-02-28 2023-08-04 株式会社村田製作所 モジュール
WO2019189647A1 (ja) * 2018-03-30 2019-10-03 日本電産エレシス株式会社 回路基板
WO2022239620A1 (ja) * 2021-05-13 2022-11-17 ローム株式会社 パッケージ
WO2023026511A1 (ja) * 2021-08-25 2023-03-02 キオクシア株式会社 半導体装置及び電子機器
WO2023079678A1 (ja) * 2021-11-05 2023-05-11 日本電信電話株式会社 半導体装置およびその製造方法

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