JP2011023740A - アモルファスシリコン薄膜トランジスタを基板の表面に形成する方法 - Google Patents

アモルファスシリコン薄膜トランジスタを基板の表面に形成する方法 Download PDF

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Abstract

【課題】基板上にＴＦＴ回路を製造する方法であって、高精度ゲート／リード整合の問題を解決する改善技法を提供する。
【解決手段】ドープ半導体層４０をプラズマエンハンスト化学蒸着法（ＰＥＣＶＤ）を用いて付着し、自己整合絶縁領域のエッジで自己整合接合を生成することにより高精度なゲート／リード整合を行う。次に、ドープ半導体層４０を自己整合リソグラフィー法（ｓｅｌｆ−ａｌｉｇｎｅｄ ｌｉｔｈｏｇｒａｐｈｙ）を用いてパターン形成し、導電性リード６２を生成する。該導電性リード６２は、最大オーバーラップ距離以下の距離だけ絶縁領域２８にオーバーラップする自己整合エッジを有する。例えば、最大オーバーラップ距離は１．０μｍ未満か０．５μｍとすることができ、非常に小さなａ−ＳｉＴＦＴを可能にする。
【選択図】図１

Description

本発明は基板上での回路の製造に関する。
カニキ ジェイ（Ｋａｎｉｃｋｉ， Ｊ．）、ハサン イー（Ｈａｓａｎ， Ｅ．） 、グリフィス ジェイ（Ｇｒｉｆｆｉｔｈ， Ｊ．）、タカモリ ティー（Ｔａｋａｍｏｒｉ， Ｔ．）及びティサング ジェイシー（Ｔｓａｎｇ， Ｊ．Ｃ．） による「Ｐｒｏｐｅｒｔｉｅｓ ｏｆ Ｈｉｇｈ Ｃｏｎｄｕｃｔｉｖｉｔｙ Ｐｈｏｓｐｈｏｒｏｕｓ Ｄｏｐｅｄ Ｈｙｄｒｏｇｅｎｅｒａｔｅｄ Ｍｉｃｒｏｃｒｙｓｔａｌｌｉｎｅ Ｓｉｌｉｃｏｎ ａｎｄ Ａｐｐｌｉｃａｔｉｏｎ ｉｎ Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ Ｔｅｃｈｎｏｌｏｇｙ」［Ｍａｔ．Ｒｅｓ．Ｓｏｃ．Ｓｙｍｐ．Ｐｒｏｃ．、Ｖｏｌ１４９、１９８９年 ２３９〜２４６ページ］は、微晶質シリコンの燐（Ｐ）ドーピングの技法を記述する。２３９〜２４５ページにおいて、カニキらは、水素化アモルファス（非晶質）シリコン（ａ−Ｓｉ：Ｈ）薄膜トランジスタ（ＴＦＴ）中で高濃度に（ｎ＋）Ｐドープされた層を、ソース／ドレイン金属とａ−Ｓｉ：Ｈ層との間の接触中間層として使用することについて記述する。２４５及び２４６ページで、カニキらは、このような層のＴＦＴ構造への付与について記述し、約５μｍのゲートとソース−ドレインのオーバーラップ（重なり）について述べている。
ラスティング エヌ（Ｌｕｓｔｉｇ， Ｎ．）及びカニキ ジェイによる「Ｇａｔｅ ｄｉｅｌｅｃｔｒｉｃ ａｎｄ ｃｏｎｔａｃｔ ｅｆｆｅｃｔｓ ｉｎ ｈｙｄｒｏｇｅｎｅｒａｔｅｄ ａｍｏｒｐｈｏｕｓ ｓｉｌｉｃｏｎ−ｓｉｌｉｃｏｎ ｎｉｔｒｉｄｅ ｔｈｉｎ−ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒｓ 」［Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，Ｖｏｌ．６５、１９８９年、３９５１〜３９５７ページ］は、ソース−ドレイン接触製造における（ｎ＋）燐ドープ水素化アモルファスシリコン（ａ−Ｓｉ：Ｈ）とｎ＋水素化微晶質シリコン（μｃ−Ｓｉ：Ｈ）との置き換えによるＴＦＴ移動度の改善について記述する。３９５１ページ及び３９５２ページのセクションＩＩはオーム接触を保証するためにソース−ドレイン金属と固有のａ−Ｓｉ：Ｈとの間に薄いｎ＋μｃ−Ｓｉ：Ｈ層が含まれる実験を記述する。ｎ＋μｃ−Ｓｉ：Ｈは、Ｈ２中のＰＨ３／ＳｉＨ４混合物から付着され、約０．１Ωｃｍの材料を産する。この文献の図１の上側部分は、得られるトランジスタの略断面を示す。第ＩＩＩ節は、デバイスが、幅５０μｍ、チャネル長２０又は４０μｍ、およびゲートとソース−ドレインのオーバーラップ約５μを有したことと、ＴＦＴがフラットパネルＬＣＤディスプレイを扱うのに適していることを述べている。この文献の図５に関して示され、記述されるように、平均電界効果移動度は、ｎ＋μｃ−Ｓｉ：Ｈで増加した。
本発明は、基板上に回路を製造する際の問題を扱う。
薄膜トランジスタ（ＴＦＴ）のようなアモルファスシリコン（ａ−Ｓｉ）デバイスの性能は、デバイスのゲート領域のエッジの相対的横方向位置、及びデバイスのドープチャネルリードとデバイスのチャネルを含む未ドープ領域との間の境界又は接合におおいに依存する。ソース側境界又は接合部がゲート領域のエッジの外側にある場合、接触抵抗は不十分であり、限界内では、ゲートは、適切なデバイスオペレーションの要求に応じるようにチャネル状態を制御することができない。一方、デバイスのゲート領域がチャネルのいずれかの側面で境界又は接合部を越えて延びて、一つ又は両方のドープチャネルリードにオーバーラップすると、不必要な過剰の静電容量が発生する。オーバーラップの範囲が正確に制御されなければ、静電容量は変化して、同一基板上に形成される異なるデバイス同士の間でデバイス内変化（ｉｎｔｒａ−ｄｅｖｉｃｅ ｖａｒｉａｔｉｏｎｓ）を生成する。
本明細書において「ゲート／リード整合（ｇａｔｅ／ｌｅａｄ ａｌｉｇｎｍｅｎｔ）」と呼ばれるゲート領域のエッジ及び境界又は接合部とチャネルリードとの高精度な整合は、これらの問題を回避すると共に、より短いチャネル長でデバイスを製造することも可能にするので、デバイス性能を改善する。しかし、高精度なゲート／リード整合を成し遂げるのは困難である。
幾つかの従来の技法は、ａ−Ｓｉ層と燐層を金属ゲート領域上に付着して、次に、裏側レーザー晶出を実行することによって、高精度なゲート／リード整合を成し遂げることを試みた。しかし、レーザー晶出ステップは技術的に難しく、またレーザーオペレーションがそれ以外にはａ−ＳｉＴＦＴ生産のために必要でないために、レーザーの使用はプロセス及びデバイスの非効率な変更を必要とすることがある。
別の従来の技法では、ａ−Ｓｉ層をゲート領域上に付着し、裏側露光を行ってゲート領域と自己整合される絶縁領域を形成するパターン形成された誘電層を生成し、次に燐イオンを注入することによって、高精度なゲート／リード整合を成し遂げることを試みた。絶縁領域は、燐イオンがチャネルに入るのを妨げるが、燐イオンは隣接エリアに入り、高濃度にドープされたチャネルリードを形成する。また、燐イオンの注入も、それ以外にはａ−ＳｉＴＦＴ生産のために必要でないために、燐イオン注入法の使用は非効率な変更を必要とすることがある。さらに、イオン注入法はＴＦＴを損傷することがあり、得られるチャネルリードは、ドープ付着層と良好な電気接触が行われないと同様に、他の層とも良好な電気接触が行われない。また、このように生成されたＴＦＴは、より低い移動度を有する可能性が高い。
本発明は、高精度ゲート／リード整合の問題を解決する改善技法を見出すことに基づく。その技法は、ドープ半導体層をプラズマエンハンスト化学蒸着法（ＰＥＣＶＤ）を用いて付着し、自己整合絶縁領域のエッジで自己整合接合を生成することにより高精度なゲート／リード整合を成し遂げる。次に、該技法は、ドープ半導体層を自己整合リソグラフィー法（ｓｅｌｆ−ａｌｉｇｎｅｄ ｌｉｔｈｏｇｒａｐｈｙ）を用いてパターン形成し、導電性リードを生成する。該導電性リードは、最大オーバーラップ距離以下の距離だけ絶縁領域にオーバーラップする自己整合エッジを有する。例えば、最大オーバーラップ距離は１．０μｍ未満か０．５μｍとすることができ、非常に小さなａ−ＳｉＴＦＴを可能にする。
該技法を従来技法の改良として実施することができる。従来の技法は、第１及び第２エッジを有するゲート領域、ゲート領域のそのエッジ上及びそれを越えて延出する未ドープａ−Ｓｉ層、及びゲート領域のエッジとほぼ整合されるエッジ以外のａ−Ｓｉ層上の絶縁層を含むａ−ＳｉＴＦＴを形成する。改善は、微晶質シリコン（μｘｔａｌ−Ｓｉ）又は多結晶質シリコン（ｐｏｌｙ−ｓｉ）のようなドープ半導体材料のＰＥＣＶＤ層を、絶縁領域上及び絶縁領域エッジの外側のａ−Ｓｉ層の部分上に付着することを含み、これは絶縁領域のエッジでゲート領域のエッジとほぼ整合される接合部を生成する。次に、該改善は、チャネルリードの各々がゲート領域のエッジうちの１つとほぼ整合される自己整合エッジを有し、また各自己整合エッジが最大オーバーラップ距離以下の距離だけ絶縁領域にオーバーラップするような方法で自己整合リソグラフィーを用いて、ドープ半導体層をパターン形成する。
ゲート領域がその上にあるフォトレジスト層の部分の露光を防ぐ自己整合リソグラフィック裏側露光により、ドープ半導体層をパターン形成することができる。次に、露光されないフォトレジスト層の部分を除去して、ドープ半導体層の部分を露光することができる。次に、ドープ半導体層の露光部分を除去することができる。多くのオペレーションの時間を定めて、裏側露光、現像液の付与、ベーキング、及びエッチング液の付与を含むオーバーラップを制御することができる。
該技法は、ゲート領域をパターン形成された導電層中に生成し、次いで２つの自己整合リソグラフィック裏側露光を用いて次の層をパターン形成することにより、実施され得る。第１裏側露光をポジレジストを用いて実行し、絶縁層をパターン形成し、絶縁領域を生成することができ、エッジがゲート領域のエッジとほぼ整合される。次に、第２裏側露光をネガレジストを用いて実行し、上述したようなドープμｘｔａｌ−ＳｉのＰＥＣＶＤ層をパターン形成し、ゲート領域のエッジと略整合される接合部から延出する導電性リードを生成する。導電性リードは、最大オーバーラップ距離以下の距離だけ絶縁領域にオーバーラップする自己整合エッジを有する。導電性金属電極は導電性リード上にあり、接合部と導電性リードを介して電気接続することができる。
従って、該技法は、ゲート領域のエッジと十分に自己整合されて、導電性リードと電気接続される接合部を生成する。その結果、反転スタッガードデバイス（ｉｎｖｅｒｔｅｄ ｓｔａｇｇｅｒｅｄ ｄｅｖｉｃｅ）が得られる。その理由は、ゲートがチャネルリードからチャネルの下で、ａ−Ｓｉ層の反対側にあるからである。
該技法を使用して、各セルがａ−ＳｉＴＦＴを含むアレイ回路を生成することができる。アレイ回路は、例えばＡＭＬＣＤ用の光バルブアレイを生成するのに使用可能である。
上述した技法を使用してゲートとチャネルリードの間に最小の静電容量を有し、移動度を減少しない十分に自己整合されたａ−ＳｉＴＦＴを生成できるために、該技法は有利である。該技法は、ａ−ＳｉＴＦＴを生成するための従来の技法と非常に互換性があり、またレーザー、燐注入、又は他の複雑な追加の方法又は追加の設備を必要としない。
ドープ半導体層を付着して絶縁領域の自己整合エッジに接合部を生成し、次に自己整合リソグラフィーを用いてパターン形成し、接合部から延出し、最大オーバーラップ距離以下の距離だけ絶縁領域にオーバーラップする導電性層を生成するステージの略断面を示すフロー図である。 図１と同じように接合部及び導電性リードを生成する際の動作を示すフローチャートである。 裏側露光の時間を定めて、図１と同じように導電性リードが絶縁領域にオーバーラップする距離を制御可能な方法を示す略断面図である。 現像液付与の時間を定めて、図１と同じように導電性リードが絶縁領域にオーバーラップする距離を制御可能な方法を示す略断面図である。 ベーキングの時間を定めて、図１と同じように導電性リードが絶縁領域にオーバーラップする距離を制御可能な方法を示す略断面図である。 エッチ液付与の時間を定めて、図１と同じように導電性リードが絶縁領域にオーバーラップする距離を制御可能な方法を示す略断面図である。 図２の概略動作の１実施形態において絶縁基板上にアクティブマトリックスアレイを生成する際の動作を示すフローチャートである。 横断面が図７の動作を実行する際のいくつかのステージを示す略フロー図である。 図７の動作により生成されるアレイ製品を示すと共に、アレイ中の１セル中の幾つかの層のレイアウトを示す略図である。 図２の概略動作を実施することにより生成された構造を示している顕微鏡写真である。 図１０のような構造の電流電圧特性を示すグラフである。
「物理蒸着法（ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）」を実行することにより、材料が化学反応せずに物理的構造上に付着するようになる。その例は、スパッタリング、真空蒸着及びｅビーム付着を含む。
「化学蒸着法（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）」を実行することにより、材料が物理的構造上に反応ガス及びエネルギー源を用いることによって付着するようになり、ガス−フェーズの化学反応を生成する。エネルギー源は、事実上、熱エネルギー、光学的エネルギー、又はプラズマを使用できる。「プラズマ化学蒸着法」即ち、「ＰＥＣＶＤ（ｐｌａｓｍａ ｅｎｈａｎｃｅｄ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）」は、プラズマエネルギーソースを使用する。「ＰＥＣＶＤ層」とは、ＰＥＣＶＤによって生成された層である。
「リソグラフィー」を実行する、又は「リソグラフィーによってパターン形成する」は、放射源を使用して、マスクパターンを感度のある材料に転写して、次にその放射に感度のある材料を現像してマスクパターンのポジ又はネガのコピーを得ることである。放射に感度をもつ材料を「レジスト」又は「フォトレジスト」と呼ぶ。マスクパターンをレジスト層に転写するプロセスを本明細書では「露光」と呼び、また露光中に放射を受けるレジスト層の部分を本明細書では「露光（ｐｈｏｔｏ ｅｘｐｏｓｅｄ）」部分と呼ぶ。レジストを現像するために使用する流体を「現像液」と呼ぶ。「ポジレジスト」とは、現像液が露光された部分を露光されない部分よりずっと速く除去することができるレジストである。「ネガレジスト」とは、現像液が露光されない部分を露光された部分よりずっと速く除去することができるレジストである。エッチング用に使用される場合、現像により得られるレジストのパターンは、「マスク材料のパターン」又は単に「マスク」と呼ばれることもある。
リソグラフィーでは、「裏側露光（ｂａｃｋｓｉｄｅ ｅｘｐｏｓｕｒｅ）」とは、放射が基板を介してレジスト層に届く基板上構造中のレジスト層の露光である。レジスト層と基板との間の層の一部分は、その上の領域のレジスト層に放射が到達しないようにする場合、マスクパターンを提供可能である。
ドープされたチャネルリードが、ゲート領域を含む材料の未ドープ層と接する所で、「遷移（部）」又は「接合（部）」は、発生する。チャネルリードは、遷移部又は接合部から離れるように延出する。
第１層の部分が、第２層の部分の上にあると共に、第２層の部分のエッジを越えて延出するが、第２層の部分のエッジの内側にエッジを有する場合に、第１層の部分は第２層の部分に「オーバーラップ」する。第１層が第２層にオーバーラップする「オーバーラップ距離」又は「距離」は、第２層内側のエッジから第１層のエッジまでの最大距離である。「最大オーバーラップ距離」は、越えられないオーバーラップ距離である。例えば、最大オーバーラップ距離を越えると、デバイスを信頼できるように製造できなかったり、デバイスが適切に機能しないことがある。
あるオペレーションが、オーバーラップ距離の大きさを決定する一つ以上のオペレーションから成るセット内の一つのオペレーションである場合、そのオペレーションはオーバーラップ距離を「制御」すると言う。
基板上に形成される構造部中の２層のエッジ又は複数層の部分は、構造部を形成する基板の表面上へのそれらのプロジェクション（投影）が略同一である場合に「ほぼ整合」されていると言う。
２層のエッジ又は複数層の部分は、それらの一方がマスクとして働くリソグラフィックプロセスにより他方が製造されたことにより、それらがほぼ整合する場合に、「自己整合」されているという。従って、「自己整合リソグラフィー」又は「自己整合リソグラフィックパターン形成」は、２層のエッジ同士間又は複数層の部分同士間の略整合を、一方の層を他方の層をパターン形成するプロセスでマスクとして用いることにより得るリソグラフィーである。自己整合リソグラフィーにおいて、「自己整合裏側露光」は、レジスト層と基板の間のブロッキング層の部分により放射がレジスト層に達しないようにする裏側露光であり、これによりレジスト層中に得られる露光パターンを使用して、ブロッキング層とレジスト層との間の層をリソグラフィーによりパターン形成することができる。
図１乃至図６は本発明の概略的な特徴を示す。図１は、絶縁領域の自己整合エッジでの接合部、及びその接合部から延出し最大オーバーラップ距離以下の距離だけ絶縁領域にオーバーラップする導電性リード、を生成するステージを示す。図２は、図１と同じように接合部及び導電性リードを生成する際の概略的な動作を示す。図３乃至図６は、裏側露光、現像液の付与、ベーキング及びエッチング液の付与のそれぞれの時間を定めてオーバーラップ距離を制御する方法を示す。
図１の断面１０、１２、１４の各々において、基板２０の表面で形成されている回路は、ゲート領域２２、第１絶縁層２４、未ドープａ−Ｓｉ層２６及び絶縁領域２８を具備する。層２４及び２６はゲート領域２２のエッジ３０上に延出するが、絶縁領域２８のエッジ３２は、自己整合絶縁領域の場合と同様にゲート領域２２のエッジ３０と略整合されている。
また図１の断面１０は、ドープ半導体層４０も示す。ドープ半導体層４０のＰＥＣＶＤ付着に先立って、未ドープａ−Ｓｉ層２６は絶縁領域２８のエッジ３２の外側に、露光部分を有する。ドープ半導体層４０は絶縁領域２８上及びａ−Ｓｉ層２６の露光部分上にある。したがって、ドープ半導体層４０のＰＥＣＶＤ付着により、接合部４２が絶縁領域２８のエッジ３２に生成される。接合部４２は、断面１２の破線により示されるように、ゲート領域２２のエッジ３０とほぼ整合されている。
断面１２は、ドープ半導体層４０の自己整合リソグラフィックパターン形成を示す。レジスト層５０の部分５２は、他の部分が露光、現像、及びベーキング等を通して除去された後、残る。エッジ５４は露光範囲を図示し、エッジ５６は、現像後、レジスト層５０が絶縁領域２８にオーバーラップする距離を示し、エッジ５８はベーキング後のオーバーラップを示す。ゲート領域２２のエッジ３０とほぼ整合される自己整合エッジ６０は、半導体層４０の他の部分がエッチング等を通して除去された後、ドープ半導体層４０を絶縁領域２８にオーバーラップする距離を示す。
断面１４は、リソグラフィクパターン形成後の構造を示す。導電性リード６２はドープされた半導体層４０中に形成され、フォトレジスト層５０の除去によるようなリソグラフィックパターン形成を完成後、オーバーラップ６４が絶縁領域２８のエッジ３２を越えて延出している。図１に示されるように、導電性リード６２の自己整合エッジがエッジ３２に沿った任意の点で絶縁領域２８にオーバーラップする距離Δは、ＤＭＡＸ、即ち生成される構造に適切な最大値以下である。一般に、ＤＭＡＸを十分に小さく維持して、絶縁領域２８を横切って短絡しないようにでき、また導電性リード６２とゲート領域２２の間の静電容量を、構造の適切なオペレーションに許容可能な最大静電容量未満に維持することができる。例えば、約５μｍのチャネル長を有するａ−ＳｉＴＦＴの場合、ＤＭＡＸ≦１．０μｍを有して、静電容量を最小化し、デバイス性能を維持することが必要であり得る。ＤＭＡＸのいっそう低い値は、静電容量の小さなばらつきに起因する問題を回避するのに役立ち得る。
図２の概略的な動作はボックス８０で、ゲート領域、ゲート領域上の絶縁層と未ドープａ−Ｓｉ層、及びａ−Ｓｉ上の層中のゲート領域上絶縁領域を含む構造から始まる。絶縁領域は、ゲート領域２２のエッジ３０とほぼ整合される図１の絶縁領域２８のエッジ３２のようなゲート領域のエッジと略整合されるエッジを有する。その結果、ａ−Ｓｉ層は絶縁領域のエッジの外側に、図１の層２６のような露光部分を有する。
ボックス８２の動作は、絶縁領域上およびａ−Ｓｉ層の露光部分上に図１の層４０のような半導体材料のドープＰＥＣＶＤ層を付着する。ボックス８２の動作は、ドープ半導体層とａ−Ｓｉ層との間の接合部４２のような接合部を絶縁領域のエッジに生成する。絶縁領域のエッジはゲート領域のエッジとほぼ整合されているので、接合部もまたゲート領域のエッジとほぼ整合される。
次に、ボックス８４の動作は、ドープされた半導体層を自己整合リソグラフィーを用いてパターン形成し、図１のリード６２のように接合部から延出する導電性リードを生成する。ボックス８４の動作は、導電性リードがゲート領域のエッジと略整合されるが、最大オーバーラップ距離以下の距離、即ちＤＭＡＸだけ絶縁領域にオーバーラップする自己整合エッジを有するような方法で実行される。
図３乃至図６は、オーバーラップ距離をボックス８４の動作で制御できる方法を示す。各図は、オーバーラップ６４の周辺領域を拡大した詳細を示し、層の部分は、図１の断面１２と同一参照番号を有している。
図３では、レジスト層５０はフォトレジストの層であり、裏側露光を実行して、ゲート領域２２上にないレジスト層５０の部分を露光する。まず、ゲート領域２２はその上の領域中のレジスト層５０の露光を防止するが、光の散乱（ｓｃａｔｔｅｒｉｎｇ）が絶縁領域２８のエッジ３２付近のレジスト層５０を徐々に露光する。従って、レジスト層５０の裏側露光の時間を定めてオーバーラップを制御することができる。時間ｔ０で、露光部分１００と非露光部分１０２との間の境界は、エッジ３２とほぼ整合されている。その理由は、裏側露光はゲート領域２２によりブロックされない十分な効果を有するからである。しかし、裏側露光の期間がｔ１及びｔ２に長期化すると、露光部分１００は光の散乱のために絶縁領域２８のエッジ３２を通ってだんだん先に延出する。やがて露光部分１００は、オーバーラップの範囲が次のプロセス後にＤＭＡＸを越えるであろう程度まで延出するが、その限界未満の裏側露光期間は、エッジ３２上のドープ半導体層４０の除去を防止することにより適切なオーバーラップ距離を生成できる。
図４ではレジスト層５０が現像され、非露光部分１０２を除去し、露光部分１００を残している。現像液は、非露光部分１０２を迅速に除去するが、露光部分１００もより遅い速度で除去する。したがって、レジスト層５０の現像の時間を定めてオーバーラップを制御することができる。時間ｔ０で、露光部分１００はエッジ１０４、即ち露光部分１００と非露光部分１０２との間の境界まで延出するが、非露光部分１０２は全て除去されている。しかし、現像期間がｔ１及びｔ２に長期化すると、現像液は露光部分１００の大きさを減少する。やがて露光部分１００は、オーバーラップの範囲が次のプロセス後にオーバーラップしない程度まで減少されるが、その限界未満の現像期間は、適切なオーバーラップ距離を生成できる。
図５では、レジスト層５０はベークされており、残りの部分１１０をゆっくりと縮ませる。従って、レジスト層５０のベーキングの時間を定めてオーバーラップを制御することができる。時間ｔ０で、残りの部分１１０はエッジ１１２、即ち現像後のその範囲まで延出する。しかし、ベーキング期間がｔ１及びｔ２に長期化すると、残りの部分１１０の大きさは縮む。ベーキングの適切な期間により適切なオーバーラップ距離を生成することができる。
図６では、わずかなオーバーラップをエッチ液付与のタイミングを取ることにより生成して、ドープ半導体層４０の露光部分を除去する。レジスト層５０のベーク部分１１４により覆われない半導体層４０の部分を介して下方へ迅速にエッチングするが、その側方に遅い速度でエッチングする異方性エッチング液を使用することができる。従って、エッチング液の付与の時間を定めてオーバーラップを制御することができる。時間ｔ０で、オーバーラップ６４は、ベーク部分１１４のエッジ１２２とほぼ整合すエッジ１２０まで延出する。しかし、エッチング液付与期間がｔ１及びｔ２に長期化すると、エッチング液がオーバーラップ６４の大きさを減少する。やがてオーバーラップ６４は除去されるが、その限界未満のエッチ液付与期間は、適切なオーバーラップ距離を生成できる。
図３乃至図６に示された技法を別個に又は一緒に使用してオーバーラップ距離制御することができる。
上述した概略的特徴は、十分に自己整合される接合部と、最大オーバーラップ距離を越えない距離だけ絶縁領域にオーバーラップする絶縁リードとを有するアモルファスシリコンデバイスを生成する多数の方法で実施され得る。以下に記述する実施の形態は、アクティブマトリックスアレイを絶縁基板上に生成するものである。
図７及び図８は、上記記載した概略的な特徴を実施する製造技法を示す。図７は、アクティブマトリックスアレイを絶縁基板上に生成する際の動作を示す。図８は、図７の動作を実行する際のいくつかのステージを示す。
図７のボックス１５０の動作は底部金属パターンを生成することから始まり、底部金属パターンがアクティブマトリックスアレイのセルの列毎に走査ライン、及びセル毎にゲート領域を含むゲートリードを形成する。ボックス１５０の動作は、スパッタリングのような物理蒸着法を用いて金属を付着することにより実施可能である。金属は、４００〜２０００Åの厚みに付着されるＭｏＣｒ、ＴｉＷ、Ａｌ、ＴｉＷキャッピング層を有するＡｌ、又は他の適切な走査ライン金属とすることができる。例えば、厚み１０００ÅのＭｏＣｒは適切な金属である。次に、金属をリソグラフィーによりパターン形成することができる。現在の実施の形態では、ゲート領域エッジ同士間の典型的な距離は約１０μｍであり、５μｍ及びそれよりも少ない距離が近い将来に達成できる。
次に、ボックス１５２の動作は、底部窒化物層、アモルファスシリコン層、及び頂部窒化物層を生成する。ボックス１５２の動作は、真空状態のまま３つの層を連続して付着する３層付着（ｔｒｉｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ）又はエッチストッププロセスを用いてプラズマ化学蒸着（ＣＶＤ）により実施された。底部窒化物層は、３００〜３８０℃で付着されるシリコン窒化物で、厚み３０００Åを得ることができる。アモルファスシリコン層は、２３０〜３００℃で、５〜１２％水素で、３００〜５００Åの厚みに付着され得る。頂部窒化物層は、２００〜２５０℃で付着されるシリコン窒化物で、１０００〜１５００Åの厚みを得ることができる。
次にボックス１５４の動作は、ポジフォトレジストの自己位置整合裏側露光及び頂部マスク露光により頂部窒化物をリソグラッフィーによりパターン形成する。裏側露光は接合部が形成される絶縁領域の自己整合エッジを画定し、また頂部マスク露光は絶縁領域の他の２つのエッジを画定する。また、ボックス１５４の動作は、ＨＦ部当たり１０部のアンモニウムフッ化物のような１０：１のバッファ酸化物エッチにより、約２分半、又は酸化物が除去されるまでウェットエッチングを実行する。酸化物の除去はウォーターシーティングオフ（ｗａｔｅｒ ｓｈｅｅｔｉｎｇ ｏｆｆ）により示され、エッチング液から取り出された時に表面が湿らない。結果として、ゲート領域上に自己整合絶縁領域を得ることができる。またボックス１５４の動作は、ＨＦ部当たり２００部の水溶液でクリーニングして自然酸化膜を除去することも含み、この場合も酸化物がウォーターシーティングオフにより示されるように除去されるまで、エッチングは続き得る。
次に、ボックス１６０及び１６２の動作はドープμｘｔａｌ−Ｓｉのパターンを生成し、最大オーバーラップ距離１．０μｍ以下の距離だけ自己整合絶縁領域にオーバーラップする自己整合チャネルリードを提供する。
ボックス１６０の動作は、ドープμｘｔａｌ−Ｓｉ層を付着して、自己整合接合部を絶縁領域のエッジに生成する。μｘｔａｌ−Ｓｉの付着は、ＳｉＨ４、ＰＨ３及びＨ２を用いて、高い付着力でプラズマＣＶＤをまず実行することにより実施され、高濃度にｎ＋ドープされたμｘｔａｌ−Ｓｉ層を、２００〜２５０℃で、５〜１５％水素で、５００〜１０００Åの厚みに付着することができる。μｘｔａｌ−Ｓｉ層は光を通過させるほど十分に薄くなるべきであるが、チャネルリードとして機能できる位十分に導電性になる程厚くなくてはならない。ガスの割合は、適切な粒径及び適切なドーパントレベルを得るように選ばれなければならない。例えば、μｘｔａｌ−Ｓｉ層、０．５〜２％の燐でドープされ得る。
ボックス１６０の動作は、適切な導電度又は別の非常に高導電性半導体材料を有するポリ−Ｓｉを代わりに付着することができる。しかし、高濃度にｎ＋ドープされたａ−Ｓｉ層は、このスケールではａ−Ｓｉチャネルと次に形成される金属電極との間に大きい直列抵抗をもたらすことなく電流を運ぶのに十分なほど導電性ではない。従って、金属はパターン形成され、金属が絶縁領域にオーバーラップして更なる静電容量を生じるエラーを回避するのに十分な整合許容範囲だけ絶縁領域の自己整合エッジから分離されるエッジを有する。
ボックス１６２の動作は、プロセス中にポジレジストのように作用する従来のネガフォトレジストの自己整合裏側露光及び頂部マスク露光により、μｘｔａｌ−Ｓｉ層をリソグラフィーパターン形成し、フェノール及びキシレンのような問題となる現像液の使用を避ける。裏側露光は、絶縁領域にオーバーラップすることになるチャネルリードのエッジを画定し、頂部マスク露光はチャネルリードの他のエッジを画定する。ボックス１６２の動作は、エッチングをして絶縁領域上でエッチストップ（ｅｔｃｈ ｓｔｏｐ）として作用するμｘｔａｌ−Ｓｉ層を除去できると共に、他の場所のμｘｔａｌ−Ｓｉやａ−Ｓｉ層も除去することができる。裏側露光、現像液付与、ベーキング、及びエッチ液付与の間に、オペレータは、顕微鏡を通して構造を観察し、最大オーバーラップ距離を越えないオーバーラップ距離を得るために各オペレーションの時間を定めることができる。適切な時間は、裏側照射の強度、現像液及びエッチ液の濃度、並びにベーキング温度のようなファクタに依存する。例えば、標準的な照射の場合、裏側露光を６０秒すると１μｍの大きさのオーバーラップ距離を生成できる。一般に、オーバーラップ距離は裏側露光の長さに比例する。
所望のオーバーラップ距離を得るエッチング技法を選択可能である。反応性イオンエッチングは、非常に異方性で、下方に急速にエッチングし横方向にほんのゆっくりとエッチングするために垂直方向の輪郭を生成する。また化学及びバレルエッチングは等方性であって、より多くのアンダーカットを生成する。したがって、反応性イオンエッチングの時間はオーバーラップを制御するためにより容易に定めることができる。
また、ボックス１６２の動作は、適切な位置で底部窒化物層を介してバイアをカットする別のリソグラフィック方法を含み、底部金属パターンとの電気的接続が可能となる。
均一なオーバーラップ距離のために、ボックス１６２で実行された全リソグラフィック方法は、アレイ上で均等に実行されなければならない。
ボックス１６４の動作は、ボックス１６２で形成されたチャネルリード上にある電極を含み、接合部をセルの回路又はデータラインのような他の構成要素に電気的に接続する頂部金属パターンを生成する。頂部金属が絶縁領域にオーバーラップしないようにするために、電極は絶縁領域のエッジから少なくとも２μｍだけ引っ込められる。頂部金属はボックス１５０の底部金属と同じものとすることができ、また４００〜２０００Åの厚みを有し得る。
ボックス１６２からボックス１６４への破線によって示されるように、更なる動作を、ボックス１６２の後でボックス１６４の前に実行することができる。また、ボックス１６４の動作後にパッシベーション等を含む従来の動作を続けることもできる。
図８は、図７の実施ステージを示す。図８の断面１８０はボックス１５４の第１裏側露光を示す。他のステージと同じように、構造は基体１８２の表面上に形成されており、ゲート領域１８４がボックス１５０で形成され、層１８６、１８８及び１９０がボックス１５２で形成された。第１の裏側露光に先立ち、ボックス１５４の動作は、ポジフォトレジスト層１９２を付着する。層１９２の部分１９４は露光されないが、部分１９６及び１９８は露光される。
断面２００は、ボックス１６２の第２裏側露光を示す。ボックス１５４の動作は、フォトレジスト層１９２を現像し、部分１９４を除去して、次にＳｉＮ層１９０の露光部分をエッチングしてなくし、自己整合エッジを有する絶縁領域２０２を生成する。次にボックス１６０の動作は、ドープμｘｔａｌ−Ｓｉ層２０４を付着して、絶縁領域２０２のエッジで自己整合接合部を生成する。第２裏側露光に先立ち、ボックス１６２の動作は、ネガフォトレジスト層２１０を付着する。層２１０の部分２１２は露光されないが、部分２１４及び２１６は露光される。
断面２２０は、ボックス１６４の動作後の構造を示す。ボックス１６２の動作は、フォトレジスト層２１０を現像し、部分２１４及び２１６を除去して、次いでμｘｔａｌ−Ｓｉ層２０４の露光部分をエッチングしてなくし、オーバーラップ２２４を有するチャネルリード２２２とオーバーラップ２２８を有するチャネルリード２２６を生成する。リソグラフィックパターン形成は、オーバーラップ２２４及び２２８が最大オーバーラップ距離を越えないような方法で実行される。次に、ボックス１６４の動作は、電極２３０と２３２、即ちチャネルリード２２２及び２２６を介して自己整合接合部に電気的に接続される頂部金属層の部分を生成する。
図９は、図７及び図８に関して上記記載した技法により生成され得るアレイ製品２５０を示す。アレイ製品２５０は、スキャンラインが左右に延びてデータラインが上下に延びるので、各スキャンラインが各データラインと交差するアレイ領域２５４を有する基板２５２を具備する。また、図９は代表的スキャンライン２６０が代表的データライン２６２と交差する領域中の頂部及び底部金属層のレイアウトも示す。
底部金属層は、スキャンライン２６０、更にはゲート領域２７０を含む。ゲート領域２７０は製造デバイスにふさわしい幅を有し、その幅は、その上に形成されるａ−ＳｉＴＦＴのチャネル長さを決定する。
頂部金属層はデータライン２６２、更にはチャネル電極２７２及び２７４を含む。データライン２６２はスキャンライン２６０と同じ幅を有するが、チャネル電極２７２及び２７４はａ−ＳｉＴＦＴのチャネル幅よりも広い又は大きい幅を有する。これは製造されているデバイスの現在の要求を満たすのに十分でなくてはならいからである。更に、電極２７２からゲート領域２７０のエッジまでの間隔及び、チャネル電極２７４からゲート領域２７０のエッジまでの間隔を各々２μｍとし、チャネル電極２７２及び２７４が絶縁領域上に延びて静電容量を増やすエラーを回避することができる。もちろん、これらの寸法は単に例示的なものであり、実際にはＴＦＴは適切なデバイスオペレーションに必要な電流を提供する大きさになる。
図９から理解できるように、ａ−ＳｉＴＦＴは、ゲートライン２６０の制御下でデータライン２６２をセル回路（図示せず）に接続する。ａ−ＳｉＴＦＴがゲートライン２６０の信号によりＯＮになると、ａ−ＳｉＴＦＴのチャネルはチャネル電極２７２と２７４の間に電気的な接続を提供する。チャネル電極２７２は順番にデータライン２６２に電気的に接続され、チャネル電極２７４がセル回路に電気的に接続される。
上述した概略的な特徴の実施形態を組立てて試験した。図１０は図２の概略的な動作を実施することによって生成された構造を示す。図１１は、図１０のような構造の電圧−電流特性を示す。
図１０の顕微鏡写真は、図２の概略動作を図７及び図８に関して上述した製造行程と類似する製造行程を用いて実施することにより好結果に製造されたデバイス３００を示す。ライン３０２は底部金属層中に形成され、層３０４により覆われる長く細いラインである。層３０４はドープμｘｔａｌ−ＳｉのＰＥＣＶＤ層により覆われる未ドープａ−Ｓｉ層である。ドープμｘｔａｌ−Ｓｉのパターンを裏側露光を用いて形成し、絶縁領域３０６の自己整合エッジにオーバーラップする自己整合エッジを得る。
層３０４がライン３０２をカバーする領域は、ライン３０２のゲート領域と未ドープａ−Ｓｉ層のゲート領域とを画定し、その各々は約９８μｍ×５μｍの寸法を有する。未ドープａ−Ｓｉ層のゲート領域上には絶縁領域３０６がある。絶縁領域３０６は自己整合エッジを得るために裏側露光を用いてＳｉＮの層中に形成されている。図１０から理解できるように、ドープμｘｔａｌ−ＳｉのＰＥＣＶＤ層は、約０．５μｍ未満、及び絶縁領域３０６の全長に沿って１．０μｍ未満の距離だけ絶縁領域３０６にオーバーラップする。エッチング中に顕微鏡を用いてデバイスを試験し、適切なオーバーラップ距離が得られた時に視覚的に判断することによりオーバーラップ距離を得ることができる。これは、より高精度な製造技法により０．５μｍのようなＤＭＡＸのより小さな値が可能になることを示唆する。
図１０に示されるオーバーラップは、アレイ状デバイス用の未ドープａ−Ｓｉ層のエッチングを防ぐが、絶縁領域３０６を横切る短絡を避け、静電容量を最小化するほど十分に小さい許容範囲を十分提供する。オーバーラップがなかった場合、デバイスのアレイにわたる非常にわずかな整合エラーが、未ドープａ−Ｓｉのエッチングによる欠陥を導いたであろう。
チャネル電極３１０及び３１２を頂部金属層中に形成して、電気接続が可能になるとデバイス３００を試験できる。同様のデバイスは０．５９ｃｍ２／Ｖ・ｓｅｃ．の移動度を測定した。デバイスの電流−電圧性能は図１１に示されており、これはデバイスが２０Ｖのドレイン−ソース電圧で、低いＯＦＦ電流と高いＯＮ電流とを示したことを示す。
上記実施の形態は、本発明の範囲内であれば多くの方法で変更可能である。
上記実施の形態は薄膜構造中で特定の材料を使用するが、他の材料も使用可能である。例えば、異なる金属を底部又は頂部金属層で使用可能であるし、金属というよりも、レジストの露光を防止する程十分に厚みがありさえすれば高濃度にドープされるシリコンの厚い層のような導電性材料も使用可能である。異なる絶縁材料を使用してもよい。チャネルリードは十分に導電性であれば、異なるドープ半導体材料から形成されてもよい。
上記実施の形態は特定のプロセスを使用して薄膜構造を生成するが、他のプロセスも使用可能である。例えば、ある場合には動作を異なる順序で又は異なる材料を用いて実行することができる。様々なレジスト、現像液、及びエッチ液を使用可能である。
上記実施の形態はアレイ状のセルのレイアウトを使用するが、他のレイアウトも使用可能である。
上記記載した実施の形態は、回路に特定の幾何学的構成及び電気的特性を提供するが、本発明を異なる幾何学的構成及び異なる回路で実施することができる。
上記記載した実施の形態は、特定の方法により特定の材料から生成される特定の厚みの層を具備するが、他の厚みを生成可能であり、またより薄い半導体及び絶縁層のような他の材料及び方法を使用してＴＦＴ性能を改良したり、静電容量を増やすことができる。
上記記載した実施の形態は特定のシーケンスで層を含むが、層のシーケンスは変更可能である。
本発明は、アクティブマトリックスアレイの生成だけでなく、非常に小さなａ−ＳｉＴＦＴが有益である他の構造の生成も含む多くの方法に適用可能である。本発明は、ディスプレイアレイ、ライトバルブアレイ及びセンサーアレイを含む多くの異なる種類のアクティブマトリックスアレイで適用可能である。
本発明を、薄膜の実施形態に関して記述したが、本発明は単結晶技術でも実施可能である。
２０ 基板
２２ ゲート領域
２８ 絶縁領域
３２ エッジ
４０ ドープ半導体層
４２ 接合部
５０ レジスト層
６２ 導電性リード
６４ オーバーラップ

Claims (1)

  1. アモルファスシリコン薄膜トランジスタを基板の表面に形成する方法で
    あって、
    アモルファスシリコン薄膜トランジスタが、
    第１及び第２エッジを有するゲート電極を含み、
    前記ゲート電極上第１絶縁層を含み、該第１絶縁層は前記ゲート電極の第１及び第２エッジ上に延び、
    前記第１絶縁層上に未ドープアモルファスシリコン層を含み、前記未ドープアモルファスシリコン層が前記ゲート電極の第１及び第２エッジを越えて延び、
    前記アモルファスシリコン層上に絶縁部を含み、前記絶縁部が前記アモルファスシリコン層に付着された第２絶縁層を第１裏側露光でパターン形成することによって生成され、
    前記ゲート電極の第１及び第２エッジとほぼ整合される第１及び第２エッジを有し、前記アモルファスシリコン層が前記絶縁部の第１及び第２エッジの外側に延びる部分を有し、
    前記方法が、
    ドープ半導体材料のＰＥＣＶＤ層を前記絶縁部上及び前記アモルファスシリコン層の前記絶縁部の第１及び第２エッジの外側に延びる部分上に付着するステップを含み、前記ドープ半導体材料のＰＥＣＶＤ層を付着する動作が、前記絶縁部の第１及び第２のエッジで前記ドープ半導体層と前記アモルファスシリコン層の前記絶縁部の第１及び第２エッジの外側に延びる部分との間に第１及び第２接合部をそれぞれ生成し、前記第１及び第２接合部が前記ゲート電極の第１及び第２エッジとそれぞれほぼ整合されており、
    第２裏側露光で前記ドープ半導体層をパターン形成し、前記第１及び第２接合部からそれぞれ延びる第１及び第２チャネルリードを生成するステップを含み、前記第１及び第２チャネルリードが前記ゲート電極の第１及び第２エッジとそれぞれ整合される第１及び第２自己整合エッジをそれぞれ有するような方法で前記ドープ半導体層のパターン形成動作が実行され、前記第１及び第２自己整合エッジが前記ゲート電極の第１及び第２エッジの内側にあり、所定のオーバーラップ距離以下の距離だけ前記絶縁部にオーバーラップし、前記所定のオーバーラップ距離が１．０μｍ以下である、前記方法。
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