JPH05152326A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPH05152326A JPH05152326A JP31784991A JP31784991A JPH05152326A JP H05152326 A JPH05152326 A JP H05152326A JP 31784991 A JP31784991 A JP 31784991A JP 31784991 A JP31784991 A JP 31784991A JP H05152326 A JPH05152326 A JP H05152326A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
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- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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Abstract
(57)【要約】
【目的】 ＬＤＤ領域がほぼ同一の幅のＬＤＤ構造を有
する高性能で小型のポリシリコンＴＦＴを提供するこ
と。 【構成】 基板１上に半導体薄膜１０と絶縁体薄膜１１
と導電性薄膜１２を形成する工程と、導電性薄膜１２上
にレジスト１３のパタ−ンを作成する工程と、このレジ
スト１３のパタ−ンと比べてサイドエッチングを有する
形状に導電性薄膜１２をエッチングすることにより電極
を形成する工程と、レジスト１３のパタ−ンを用いて電
極形成時のサイドエッチングより小さなサイドエッチン
グ量で絶縁体薄膜１１をエッチングする工程と、半導体
薄膜１０へ高濃度のド−ピング（第１のド−パント導入
工程）を行う工程を使って薄膜トランジスタを製造す
る。
する高性能で小型のポリシリコンＴＦＴを提供するこ
と。 【構成】 基板１上に半導体薄膜１０と絶縁体薄膜１１
と導電性薄膜１２を形成する工程と、導電性薄膜１２上
にレジスト１３のパタ−ンを作成する工程と、このレジ
スト１３のパタ−ンと比べてサイドエッチングを有する
形状に導電性薄膜１２をエッチングすることにより電極
を形成する工程と、レジスト１３のパタ−ンを用いて電
極形成時のサイドエッチングより小さなサイドエッチン
グ量で絶縁体薄膜１１をエッチングする工程と、半導体
薄膜１０へ高濃度のド−ピング（第１のド−パント導入
工程）を行う工程を使って薄膜トランジスタを製造す
る。
Description
【０００１】
【産業上の利用分野】本発明は、液晶を駆動する液晶表
示装置や画像読み取り用センサ等に用いられている薄膜
トランジスタの製造方法、とりわけ比較的低温（６００
℃以下）で形成されたポリシリコン薄膜を用いたポリシ
リコン薄膜トランジスタの製造方法に関するものであ
る。
示装置や画像読み取り用センサ等に用いられている薄膜
トランジスタの製造方法、とりわけ比較的低温（６００
℃以下）で形成されたポリシリコン薄膜を用いたポリシ
リコン薄膜トランジスタの製造方法に関するものであ
る。
【０００２】
【従来の技術】以下、液晶表示装置用に応用検討が進め
られているポリシリコン薄膜トランジスタ（以下ＴＦＴ
と呼ぶ）とその製法の一例を説明する。
られているポリシリコン薄膜トランジスタ（以下ＴＦＴ
と呼ぶ）とその製法の一例を説明する。
【０００３】近年ＴＦＴを用いた液晶表示の分野では、
比較的低温（６００℃以下）で形成されたポリシリコン
ＴＦＴが注目を集めている（例えば雑誌「フラットパネ
ル・ディスプレイ１９９１」，pp.117［日経ＢＰ社発
行］を参照）。ところで、ポリシリコンＴＦＴの重大な
欠点の一つにリ−ク電流が大きいことがあげられ、特に
画素電極用のＴＦＴの場合大きな問題となる。このため
オフセット構造やＬＤＤ（ライトリィ−・ド−プト・ド
レイン）構造のトランジスタの検討がなされている。図
３は従来のＬＤＤ構造のポリシリコンＴＦＴの製造方法
を説明するためのトランジスタ部の工程断面図である。
以下に、この従来の製法について簡単に説明する（ポリ
シリコンＴＦＴの製造方法については、世良他、１９８
９年秋期、第５０回応用物理学会学術講演会講演予稿集
２７ａ−Ａ−２，pp.539を参照）。
比較的低温（６００℃以下）で形成されたポリシリコン
ＴＦＴが注目を集めている（例えば雑誌「フラットパネ
ル・ディスプレイ１９９１」，pp.117［日経ＢＰ社発
行］を参照）。ところで、ポリシリコンＴＦＴの重大な
欠点の一つにリ−ク電流が大きいことがあげられ、特に
画素電極用のＴＦＴの場合大きな問題となる。このため
オフセット構造やＬＤＤ（ライトリィ−・ド−プト・ド
レイン）構造のトランジスタの検討がなされている。図
３は従来のＬＤＤ構造のポリシリコンＴＦＴの製造方法
を説明するためのトランジスタ部の工程断面図である。
以下に、この従来の製法について簡単に説明する（ポリ
シリコンＴＦＴの製造方法については、世良他、１９８
９年秋期、第５０回応用物理学会学術講演会講演予稿集
２７ａ−Ａ−２，pp.539を参照）。
【０００４】まず基板１上にソ−スドレインとなるべき
部位に高濃度の不純物を含んだポリシリコン層２を形成
し、その上にアモルファスシリコン層３を形成する（図
３（ａ））。次にエキシマレ−ザ−を照射することによ
りアモルファスシリコン層３を多結晶化しポリシリコン
層３’を形成する（図３（ｂ））。次にゲ−ト絶縁膜４
とゲ−ト電極５を形成し、ゲ−ト電極５をド−ピングマ
スクにイオン注入を行い低濃度のソ−スドレイン領域
（ＬＤＤ領域）Ｌ１とＬ２を形成する。つづいてパッシ
ベイション膜６を形成し、メタル電極７を形成すること
によりＬＤＤ構造のＴＦＴを作製している。なおポリシ
リコン層２とゲ−ト電極５は露光機を用いたフォトリソ
グラフィ−工程でパタ−ン形成されている。
部位に高濃度の不純物を含んだポリシリコン層２を形成
し、その上にアモルファスシリコン層３を形成する（図
３（ａ））。次にエキシマレ−ザ−を照射することによ
りアモルファスシリコン層３を多結晶化しポリシリコン
層３’を形成する（図３（ｂ））。次にゲ−ト絶縁膜４
とゲ−ト電極５を形成し、ゲ−ト電極５をド−ピングマ
スクにイオン注入を行い低濃度のソ−スドレイン領域
（ＬＤＤ領域）Ｌ１とＬ２を形成する。つづいてパッシ
ベイション膜６を形成し、メタル電極７を形成すること
によりＬＤＤ構造のＴＦＴを作製している。なおポリシ
リコン層２とゲ−ト電極５は露光機を用いたフォトリソ
グラフィ−工程でパタ−ン形成されている。
【０００５】
【発明が解決しようとする課題】しかしながら、図３の
ような製法でＬＤＤ構造のポリシリコンＴＦＴを作製す
る場合、以下の課題が問題となる。
ような製法でＬＤＤ構造のポリシリコンＴＦＴを作製す
る場合、以下の課題が問題となる。
【０００６】すなわち、露光機を使ったフォトマスクの
位置合わせにはばらつきがあるため、低濃度のソ−スド
レイン領域（ＬＤＤ領域）Ｌ１とＬ２の幅が場所により
変化してしまい、このためトランジスタ特性にばらつき
が生じるという点である。液晶表示装置の場合非常に多
数（数万〜数百万個）のトランジスタをばらつきなく作
る必要があり、特に大型基板を用いる場合、複数の露光
領域を繋ぎ合わせて分割露光する場合が多く、繋目の部
分でＬ１とＬ２の比が急激に変化する場合があり事態は
深刻である。
位置合わせにはばらつきがあるため、低濃度のソ−スド
レイン領域（ＬＤＤ領域）Ｌ１とＬ２の幅が場所により
変化してしまい、このためトランジスタ特性にばらつき
が生じるという点である。液晶表示装置の場合非常に多
数（数万〜数百万個）のトランジスタをばらつきなく作
る必要があり、特に大型基板を用いる場合、複数の露光
領域を繋ぎ合わせて分割露光する場合が多く、繋目の部
分でＬ１とＬ２の比が急激に変化する場合があり事態は
深刻である。
【０００７】次に、ＬＤＤ領域はソ−スドレイン領域２
とゲ−ト電極５との２つのパタ−ン間に確実に作る必要
があり、これに伴い、ＬＤＤ領域Ｌ１とＬ２の幅は位置
合わせマ−ジンの倍以上の幅（液晶表示装置の製造に用
いる大型基板対応の露光機では数μｍの幅）で設計する
ことが必要となる。このためＬＤＤ構造を取らない場合
に比べて素子サイズが大きくなるという問題が２つめの
課題である。液晶表示装置の画素電極用ＴＦＴが目的の
場合、できるだけ画素の開口率（有効領域）を大きく取
る必要があるので、素子サイズがしばしば設計上の問題
点となる。とりわけ高密度のタイプでは素子サイズをい
かに小さくするかが大きな課題となっている。
とゲ−ト電極５との２つのパタ−ン間に確実に作る必要
があり、これに伴い、ＬＤＤ領域Ｌ１とＬ２の幅は位置
合わせマ−ジンの倍以上の幅（液晶表示装置の製造に用
いる大型基板対応の露光機では数μｍの幅）で設計する
ことが必要となる。このためＬＤＤ構造を取らない場合
に比べて素子サイズが大きくなるという問題が２つめの
課題である。液晶表示装置の画素電極用ＴＦＴが目的の
場合、できるだけ画素の開口率（有効領域）を大きく取
る必要があるので、素子サイズがしばしば設計上の問題
点となる。とりわけ高密度のタイプでは素子サイズをい
かに小さくするかが大きな課題となっている。
【０００８】本発明は、このような従来のＴＦＴの製造
方法の課題を考慮し、ＬＤＤ領域がほぼ同一の幅にで
き、素子サイズを小さくできるＴＦＴの製造方法を提供
することを目的とするものである。
方法の課題を考慮し、ＬＤＤ領域がほぼ同一の幅にで
き、素子サイズを小さくできるＴＦＴの製造方法を提供
することを目的とするものである。
【０００９】
【課題を解決するための手段】本発明は、基板上に半導
体薄膜と絶縁体薄膜と導電性薄膜を形成する工程と、導
電性薄膜上にレジストのパタ−ンを作成する工程と、こ
のレジストのパタ−ンと比べてサイドエッチングを有す
る形状に導電性薄膜をエッチングすることにより電極を
形成する工程と、レジストのパタ−ンを用いて電極形成
時のサイドエッチングより小さなサイドエッチング量で
絶縁体薄膜をエッチングする工程と、半導体層へ高濃度
のド−ピング（第１のド−パント導入工程）を行う工程
を使って薄膜トランジスタを製造する。
体薄膜と絶縁体薄膜と導電性薄膜を形成する工程と、導
電性薄膜上にレジストのパタ−ンを作成する工程と、こ
のレジストのパタ−ンと比べてサイドエッチングを有す
る形状に導電性薄膜をエッチングすることにより電極を
形成する工程と、レジストのパタ−ンを用いて電極形成
時のサイドエッチングより小さなサイドエッチング量で
絶縁体薄膜をエッチングする工程と、半導体層へ高濃度
のド−ピング（第１のド−パント導入工程）を行う工程
を使って薄膜トランジスタを製造する。
【００１０】
【作用】本発明では、電極の周りに露光機等の位置合わ
せ機構を持った装置を使うことなく、しかもセルフアラ
インにＬＤＤ領域が形成され、かつゲ−ト電極の両サイ
ドに作り込まれるＬＤＤ領域はほぼ同一の幅でできあが
る。しかも条件によっては露光機の位置合わせマ−ジン
よりはるかに小さい幅でＬＤＤ領域が形成されることに
なる。
せ機構を持った装置を使うことなく、しかもセルフアラ
インにＬＤＤ領域が形成され、かつゲ−ト電極の両サイ
ドに作り込まれるＬＤＤ領域はほぼ同一の幅でできあが
る。しかも条件によっては露光機の位置合わせマ−ジン
よりはるかに小さい幅でＬＤＤ領域が形成されることに
なる。
【００１１】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１２】図１は本発明の一実施例の薄膜トランジス
タの製造方法を説明するための工程断面図である。
タの製造方法を説明するための工程断面図である。
【００１３】SiO2膜をアンダ−コ−トとして被着した基
板１上にプラズマＣＶＤ法でアモルファスシリコン（膜
厚約１００ｎｍ）を形成する。この後アモルファスシリ
コン中の水素の一部を取り去るために４５０℃で１時間
真空中でアニ−ルを行い、さらにトランジスタ素子サイ
ズにアモルファスシリコンを分離（エッチングによるパ
タ−ン形成）した後、エキシマレ−ザ−光（波長３０８
ｎｍ）を照射し結晶化を行い、ポリシリコン層１０を形
成する（図１（ａ））。次にゲ−ト絶縁膜として用いる
SiO2薄膜１１をＥＣＲ−ＣＶＤ法で被着し、さらにCr薄
膜１２（膜厚５０〜１００ｎｍ）をスパッタ法で被着す
る。そしてゲ−ト電極を形成する部位にフォトレジスト
（この場合長瀬ネガレジスト７４７を用いた）のパタ−
ン１３を形成する（図１（ｂ））。次に、Cr薄膜をウェ
ットエッチングでエッチングしオ−バ−エッチングをか
けることによりレジストのパタ−ン端から約１μｍ内側
までサイドエッチングを行いゲ−ト電極１２’を形成す
る（図１（ｃ））。そして十分に水洗そして乾燥させた
後、基板１に対して１６０℃の温度で３０分間ベ−キン
グを行いサイドエッチング部をレジスト１３でカバ−す
る（ネガレジストの多くがこの製法に適している）。
板１上にプラズマＣＶＤ法でアモルファスシリコン（膜
厚約１００ｎｍ）を形成する。この後アモルファスシリ
コン中の水素の一部を取り去るために４５０℃で１時間
真空中でアニ−ルを行い、さらにトランジスタ素子サイ
ズにアモルファスシリコンを分離（エッチングによるパ
タ−ン形成）した後、エキシマレ−ザ−光（波長３０８
ｎｍ）を照射し結晶化を行い、ポリシリコン層１０を形
成する（図１（ａ））。次にゲ−ト絶縁膜として用いる
SiO2薄膜１１をＥＣＲ−ＣＶＤ法で被着し、さらにCr薄
膜１２（膜厚５０〜１００ｎｍ）をスパッタ法で被着す
る。そしてゲ−ト電極を形成する部位にフォトレジスト
（この場合長瀬ネガレジスト７４７を用いた）のパタ−
ン１３を形成する（図１（ｂ））。次に、Cr薄膜をウェ
ットエッチングでエッチングしオ−バ−エッチングをか
けることによりレジストのパタ−ン端から約１μｍ内側
までサイドエッチングを行いゲ−ト電極１２’を形成す
る（図１（ｃ））。そして十分に水洗そして乾燥させた
後、基板１に対して１６０℃の温度で３０分間ベ−キン
グを行いサイドエッチング部をレジスト１３でカバ−す
る（ネガレジストの多くがこの製法に適している）。
【００１４】この状態のレジストを使ってゲ−ト絶縁膜
として用いるSiO2薄膜１１を異方性の高いドライエッチ
ング法でエッチングしSiO2薄膜パタ−ン１１’を形成す
る（図２（ｄ））。このときSiO2薄膜１１のサイドエッ
チング量ＳＥ１はゲ−ト電極のサイドエッチング量ＳＥ
２より小さくなるように設定している。この後レジスト
１３を除去し、イオンシャワ−ド−ピング法（あるいは
バケットタイプイオンド−プ法；たとえば、イクステンテ゛ット゛
アフ゛ストラクト オフ゛ 22(1990インターナショナル)コンフェレンス オンソリット゛ ステー
ト テ゛ハ゛イセス アント゛ マテーリアルス゛(Extended Abstracts of the
22nd (1990 international) Conference on SOLID STAT
E DEVICES AND MATERIALS),PP.971 またはPP.1197 に記
述されている方法である）を用いてド−ピング（第１の
ド−パント導入工程）を行った（図２（ｅ））。そして
この後、エキシマレ−ザ−光を再度照射することにより
導入されたド−パントの活性化をはかり、層間絶縁用の
絶縁膜SiO2膜１４を形成し、コンタクトホ−ルを形成
し、メタル配線１５を形成することによりポリシリコン
薄膜トランジスタが完成する（図２（ｆ））。なお図面
には記入していないが、このトランジスタを作り込んだ
基板１を水素プラズマにさらす事によりトランジスタ特
性の改善を行っている。そしてこの製造方法の場合（図
２（ｆ））のＬ３部がＬＤＤ領域となる。
として用いるSiO2薄膜１１を異方性の高いドライエッチ
ング法でエッチングしSiO2薄膜パタ−ン１１’を形成す
る（図２（ｄ））。このときSiO2薄膜１１のサイドエッ
チング量ＳＥ１はゲ−ト電極のサイドエッチング量ＳＥ
２より小さくなるように設定している。この後レジスト
１３を除去し、イオンシャワ−ド−ピング法（あるいは
バケットタイプイオンド−プ法；たとえば、イクステンテ゛ット゛
アフ゛ストラクト オフ゛ 22(1990インターナショナル)コンフェレンス オンソリット゛ ステー
ト テ゛ハ゛イセス アント゛ マテーリアルス゛(Extended Abstracts of the
22nd (1990 international) Conference on SOLID STAT
E DEVICES AND MATERIALS),PP.971 またはPP.1197 に記
述されている方法である）を用いてド−ピング（第１の
ド−パント導入工程）を行った（図２（ｅ））。そして
この後、エキシマレ−ザ−光を再度照射することにより
導入されたド−パントの活性化をはかり、層間絶縁用の
絶縁膜SiO2膜１４を形成し、コンタクトホ−ルを形成
し、メタル配線１５を形成することによりポリシリコン
薄膜トランジスタが完成する（図２（ｆ））。なお図面
には記入していないが、このトランジスタを作り込んだ
基板１を水素プラズマにさらす事によりトランジスタ特
性の改善を行っている。そしてこの製造方法の場合（図
２（ｆ））のＬ３部がＬＤＤ領域となる。
【００１５】
【発明の効果】以上説明したように、本発明を実施する
ことにより、ゲ−ト電極の周りにセルフアラインにＬＤ
Ｄ領域が形成され、かつゲ−ト電極の両サイドに作り込
まれるＬＤＤ領域はほぼ同一の幅でできあがる。
ことにより、ゲ−ト電極の周りにセルフアラインにＬＤ
Ｄ領域が形成され、かつゲ−ト電極の両サイドに作り込
まれるＬＤＤ領域はほぼ同一の幅でできあがる。
【００１６】このため両サイドのＬＤＤ領域の幅とバラ
ンスが従来例のように場所によりばらつくことはなくな
り、これに伴うトランジスタ特性のばらつきがたいへん
小さくなる。
ンスが従来例のように場所によりばらつくことはなくな
り、これに伴うトランジスタ特性のばらつきがたいへん
小さくなる。
【００１７】また、ＬＤＤ領域はゲ−ト電極エッチン時
のサイドエッチング部を活用して作成しており、フォト
マスク工程の位置合わせマ−ジンよりはるかに小さな幅
（サブミクロンも可能）で作成でき、従来のＬＤＤ構造
を取らない場合とほぼ同一サイズでありながらリ−ク電
流の小さいＬＤＤ構造をもった薄膜トランジスタを作成
できるという長所を有する。従って、たとえばより高性
能な液晶表示が可能となる。
のサイドエッチング部を活用して作成しており、フォト
マスク工程の位置合わせマ−ジンよりはるかに小さな幅
（サブミクロンも可能）で作成でき、従来のＬＤＤ構造
を取らない場合とほぼ同一サイズでありながらリ−ク電
流の小さいＬＤＤ構造をもった薄膜トランジスタを作成
できるという長所を有する。従って、たとえばより高性
能な液晶表示が可能となる。
【図１】本発明にかかる一実施例の薄膜トランジルタの
製造方法を説明するための一部の工程断面図である。
製造方法を説明するための一部の工程断面図である。
【図２】本発明にかかる一実施例の薄膜トランジルタの
製造方法を説明するための残りの工程断面図である。
製造方法を説明するための残りの工程断面図である。
【図３】従来の薄膜トランジルタの製造方法を説明する
ための工程断面図である。
ための工程断面図である。
１ 基板 ２，３’，１０ ポリシリコン層 ３ アモルファスシリコン層 ４，１２’ ゲ−ト絶縁膜 ５ ゲ−ト電極 ６ パッシベイション膜 ７ メタル電極 １１ SiO2薄膜 １２ Ｃｒ薄膜 １３ レジストのパタ−ン Ｌ１〜Ｌ３ ＬＤＤ領域 ＳＥ１，ＳＥ２ サイドエッチング量
───────────────────────────────────────────────────── フロントページの続き (72)発明者 筒 博司 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 宮田 豊 大阪府門真市大字門真1006番地 松下電器 産業株式会社内
Claims (5)
- 【請求項１】 基板上に半導体薄膜を形成する工程と、
絶縁体薄膜を形成する工程と、導電性薄膜を形成する工
程と、前記導電性薄膜上にレジストのパタ−ンを作成す
る工程と、前記レジストのパタ−ンと比べてサイドエッ
チングを有する形状に前記導電性薄膜をエッチングする
ことにより電極を形成する工程と、前記レジストのパタ
−ンを用いて前記電極形成時のサイドエッチングより小
さなサイドエッチング量で前記絶縁体薄膜をエッチング
する工程と、前記半導体薄膜へのド−パント導入工程と
を備えたことを特徴とする薄膜トランジスタの製造方
法。 - 【請求項２】 絶縁体薄膜のエッチング工程に先だって
前記レジストにべ−キングを行い電極形成時の前記サイ
ドエッチングの少なくとも一部分を前記レジストでカバ
−することを特徴とする請求項１記載の薄膜トランジス
タの製造方法。 - 【請求項３】 前記レジストにネガタイプのレジストを
用いることを特徴とする請求項２記載の薄膜トランジス
タの製造方法。 - 【請求項４】 基板に絶縁性基板を用い、かつレ−ザ−
照射により結晶化を行った多結晶シリコン薄膜を前記半
導体薄膜に用いることを特徴とする請求項１記載の薄膜
トランジスタの製造方法。 - 【請求項５】 ド−パント導入工程にイオン注入法、イ
オンシャワ−ド−ピング法またはプラズマド−ピング法
を用いることを特徴とする請求項１記載の薄膜トランジ
スタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31784991A JPH05152326A (ja) | 1991-12-02 | 1991-12-02 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31784991A JPH05152326A (ja) | 1991-12-02 | 1991-12-02 | 薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05152326A true JPH05152326A (ja) | 1993-06-18 |
Family
ID=18092744
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31784991A Pending JPH05152326A (ja) | 1991-12-02 | 1991-12-02 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05152326A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0645802A2 (en) * | 1993-09-20 | 1995-03-29 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US6335290B1 (en) | 1998-07-31 | 2002-01-01 | Fujitsu Limited | Etching method, thin film transistor matrix substrate, and its manufacture |
| US7618881B2 (en) | 2006-01-23 | 2009-11-17 | Nec Corporation | Thin-film transistor and manufacturing method thereof |
-
1991
- 1991-12-02 JP JP31784991A patent/JPH05152326A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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| EP0645802A2 (en) * | 1993-09-20 | 1995-03-29 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| EP0645802A3 (en) * | 1993-09-20 | 1998-03-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US6049092A (en) * | 1993-09-20 | 2000-04-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US6335290B1 (en) | 1998-07-31 | 2002-01-01 | Fujitsu Limited | Etching method, thin film transistor matrix substrate, and its manufacture |
| US6534789B2 (en) | 1998-07-31 | 2003-03-18 | Fujitsu Limited | Thin film transistor matrix having TFT with LDD regions |
| US7618881B2 (en) | 2006-01-23 | 2009-11-17 | Nec Corporation | Thin-film transistor and manufacturing method thereof |
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