JP2011022837A - 電源回路及び半導体装置 - Google Patents

Abstract

【課題】従来の電源回路は、電源供給する回路ブロックの消費電流が変動すると出力電圧が変動する問題があった。
【解決手段】本発明の電源回路は、制御信号Ｓ１〜Ｓ３に応じて動作状態と停止状態とを切り替える回路ブロック２１〜２３に対して内部電源ノードＮＯＵＴを介して内部電源を供給する電源回路であって、電源端子と内部電源ノードＮＯＵＴとの間に接続される駆動段回路１１〜１４と、駆動段回路１１〜１４に対して内部電源ノードＮＯＵＴの電圧値に応じた共通の駆動信号Ｓ４を与える制御段回路１５と、を備え、駆動段回路１１〜１３は、それぞれ、対応する回路ブロックに与えられる制御信号Ｓ１〜Ｓ３に応じて導通状態と遮断状態とが切り替えられ、導通状態において駆動信号Ｓ４に基づき対応する回路ブロック２１〜２３の消費電流に応じた出力電流を出力する。
【選択図】図１

Description

本発明は電源回路及び半導体装置に関し、特に動作と停止が切り替えられる複数の回路ブロックに対して内部電源を供給する電源回路及び半導体装置に関する。

近年、半導体装置は、高集積化を進めるために製造プロセスの微細化が進んでいる。そして、この製造プロセスの微細化に伴い半導体装置の動作電源電圧が低電圧化している。一方、半導体装置に供給される外部電源は、従来と同様の電圧値を有し低電圧化されていない。そのため、半導体装置では、内部に電源回路を搭載し、当該電源回路により微細プロセスで形成された内部回路を動作させることが行われている。ここで、このような電源回路は、出力する内部電源の電圧を狭い変動範囲内に納める必要がある。微細プロセスで形成された半導体素子は、動作を許容できる電源電圧の変動幅が小さいためである。そのためこのような用途で用いられる電源回路には、出力電圧を精度良く制御することが求められる。この電源回路の出力電圧の変動の抑制の一般的な方法としては、電源回路の電源供給能力を高める方法がある。しかし、電源回路の電流供給能力を向上させた場合、電源回路の消費電力の増大及び回路面積の増大という問題が発生する。

そこで、特許文献１に電源回路の電流供給能力を抑制しながら、生成する電源の電圧の変動を抑制する方法の一例が開示されている。特許文献１で開示されている半導体装置１００のブロック図を図９に示す。半導体装置１００は、安定化電源回路１０１、安定化容量Ｃｄｄ、ダミー負荷回路１０２、制御回路１０３、正規負荷回路１０４を有する。また、半導体装置１００は、外部から外部電源電圧ＶＣＣが与えられる電源端子と、接地電圧ＶＳＳが与えられる接地端子と、外部割り込み信号のような動作制御信号ＩＮＴが与えられる外部端子と、を有する。

安定化電源回路１０１は、電源端子から外部電源電圧ＶＣＣを受けて内部電圧ＶＤＤを生成する。ダミー負荷回路１０２は、内部電圧ＶＤＤに対してダミー電流ＩＤＤＤを流す。正規負荷回路１０４は、内部電圧ＶＤＤを受けて動作する回路であって、例えば、ＣＰＵ（Central Processing Unit）、ＤＳＰ（Digital Signal Processor）、ＤＲＡＭ（Dynamic Random Access Memory）、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）、ＤＣ−ＤＣ（Direct Current - Direct Current converter）を有する。制御回路１０３は、ダミー負荷回路１０２と正規負荷回路１０４の動作制御を行う。そして、制御回路１０３は、正規負荷回路１０４の動作状態及び停止状態の制御を行う第１信号ＣＮ１と、正規負荷回路１０４が停止状態にされることに対応してダミー負荷回路１０２がダミー電流ＩＤＤＤを一定期間流すようにする第２信号を生成する。

つまり、半導体装置１００では、安定化電源回路１０１が内部電圧ＶＤＤを生成し、正規負荷回路１０４、制御回路１０３及びダミー負荷回路１０２に供給する。そして、制御回路１０３及び正規負荷回路１０４には、第１負荷電流としての負荷電流ＩＤＤＬが流れ、ダミー負荷回路１０２には第２負荷電流としてのダミー電流ＩＤＤＤが流れる。制御回路１０３は、第１信号ＣＮ１により正規負荷回路１０４の通常モードとスリープモードとの切り換えを行い、第２信号ＣＮ２により正規負荷回路１０４がスリープモードとされるときに、ダミー負荷回路１０２を制御してダミー電流ＩＤＤＤを一定期間流すようにする。これにより、半導体装置１００では、負荷電流ＩＤＤＬの急激な減少による負荷電流ＩＤＤの供給過剰を一時的なダミー電流ＩＤＤＤの生成によって抑制し、内部電圧ＶＤＤのオーバーシュートを抑制する。一方、半導体装置１００では、スリープモードからの復帰時には安定化電源回路１０１の増幅率を一時的に大きくして内部電圧ＶＤＤのアンダーシュートを抑制する。

特開２００６−２９３８０２号公報

しかしながら、特許文献１に記載の半導体装置１００では、動作モードの切替時に発生する負荷電流ＩＤＤと負荷電流ＩＤＤＬとの不均衡をダミー電流ＩＤＤＤにより低減することはできるものの、この不均衡をなくすものではないため、内部電圧ＶＤＤの変動が発生する問題がある。

この問題のうちオーバーシュートの発生に関しては、半導体装置１００では、スリープモードへの移行時にダミー負荷回路１０２に流れるダミー電流ＩＤＤＤを段階的に減少させ、負荷電流ＩＤＤを段階的に減少させるという手法を取っているために発生する。この場合、安定化電源回路１０１が出力する負荷電流ＩＤＤの変化に応じて内部電圧ＶＤＤを安定させるための応答時間が必要である。このとき、ダミー負荷回路１０２の電流変化量を増やせば、安定するまでの時間が長くなり消費電流が増える。反対にダミー負荷回路の電流変化量を減らせば、安定化電源回路１０１が十分に内部電源ＶＤＤを安定させることができずオーバーシュートの電圧が大きくなる。このため、半導体装置１００では、電流変化量の最適な値を設定することになるが、負荷電流ＩＤＤの変動に対する内部電圧ＶＤＤの変動量抑制と消費電流の増加との妥協点で電流変化量を設定せざるを得ないため、十分にオーバーシュートを抑制できない場合がある。

また、この問題のうちアンダーシュートの発生に関しては、スリープモードからの復帰時には安定化電源回路１０１の増幅率を一時的に大きくすることにより、安定化電源回路１０１の電流供給能力を一時的に向上させるために発生する。安定化電源回路１０１の増幅率を変更した場合であっても、安定化電源回路１０１には内部電圧ＶＤＤを所定の値にするための応答時間がある。そのため、この応答時間の長さにより内部電圧ＶＤＤにはアンダーシュートの発生をなくすことができない問題がある。

本発明にかかる電源回路の一態様は、対応する制御信号に応じて動作状態と停止状態とを切り替える複数の回路ブロックに対して内部電源ノードを介して内部電源を供給する電源回路であって、電源端子と前記内部電源ノードとの間に接続される複数の駆動段回路と、前記複数の駆動段回路に対して前記内部電源ノードの電圧値に応じた共通の駆動信号を与える制御段回路と、を備え、前記複数の駆動段回路は、それぞれ、対応する回路ブロックに与えられる制御信号に応じて導通状態と遮断状態とが切り替えられ、導通状態において前記駆動信号に基づき前記対応する回路ブロックの消費電流に応じた出力電流を出力する。

本発明にかかる半導体装置の一態様は、対応する制御信号に応じて動作状態と停止状態とを切り替え、内部電源ノードを介して供給される内部電源に基づき動作する複数の回路ブロックと、電源端子と前記内部電源ノードとの間に接続される複数の駆動段回路と、前記複数の駆動段回路に対して前記内部電源ノードの電圧値に応じた共通の駆動信号を与える制御段回路と、を備え、前記複数の駆動段回路は、それぞれ、対応する回路ブロックに与えられる制御信号に応じて導通状態と遮断状態とが切り替えられ、導通状態において前記駆動信号に基づき前記対応する回路ブロックの消費電流に応じた出力電流を出力する。

本発明にかかる電源回路及び半導体装置では、複数の回路ブロックの動作状態と停止状態とを制御する制御信号により導通状態と遮断状態とが切り替えられる複数の駆動段回路を有する。そして、この複数の駆動段回路は、導通状態において、対応する回路ブロックの消費電流に応じた出力電流を出力する。つまり、本発明にかかる電源回路及び半導体装置では、内部電源ノードから動作電流の供給を受ける複数の回路ブロックで消費される電流と、複数の駆動段回路が内部電源ノードに供給する電流とが、回路ブロックの動作状態と停止状態とに関わらず平衡状態を維持する。従って、本発明にかかる電源回路及び半導体装置では、内部電源ノードに生成される内部電源の電圧の変動を極めて小さくすることができる。

本発明にかかる電源回路及び半導体装置によれば、消費電流の総量が変動する複数の回路ブロックに供給する内部電源の電圧を消費電流の変動に対して安定化させることができる。

実施の形態１にかかる半導体装置のブロック図である。 実施の形態１にかかる半導体装置の詳細なブロック図である。 実施の形態１にかかる駆動段回路の出力トランジスタのサイズと出力トランジスタに対応する回路ブロックの消費電流との関係を示す図である。 実施の形態１にかかる駆動段回路の出力トランジスタの合成抵抗値と出力トランジスタに対応する回路ブロックの合成抵抗値との関係を示す図である。 実施の形態１において動作状態の回路ブロックの個数が変化したときの駆動段回路の出力トランジスタの合成抵抗値と対応する回路ブロックの合成抵抗値との関係を示す図である。 実施の形態１にかかる半導体装置の動作状態の遷移を示す状態遷移図である。 実施の形態１にかかる半導体装置の各動作状態において動作する回路ブロックと導通状態となる出力トランジスタとの関係を示す図である。 実施の形態２にかかる半導体装置の詳細なブロック図である。 特許文献１に記載の半導体装置のブロック図である。

実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。図１に実施の形態１にかかる半導体装置１のブロック図を示す。図１に示すように、半導体装置１は、電源回路（以下、レギュレータと称す）１０、論理回路２０、動作モード制御回路３０を有する。

レギュレータ１０は、半導体装置１の外部から供給される外部電源に基づき内部電源を生成する。生成された内部電源は、内部電源ノードＮＯＵＴに出力される。レギュレータ１０は、複数の駆動段回路（図中の１１〜１４）、制御段回路１５を有する。レギュレータ１０は、制御段回路１５が駆動段回路１１〜１４を駆動することで、基準電圧ＶＲＥＦを電圧増幅して生成される内部電源電圧を内部電源ノードＮＯＵＴに発生させる。この基準電圧ＶＲＥＦは、予め設定された所定の電圧値を有するものであって、電源電圧変動、基板温度の変動に対して変動の少ない（安定した）電圧値となる。

駆動段回路１１〜１４は、電源端子（外部電源電圧ＶＣＣが供給される端子）と内部電源ノードとの間に接続される。駆動段回路１１〜１３は、制御信号Ｓ１〜Ｓ３に応じて導通状態と遮断状態とが切り替えられる。一方、駆動段回路１４は、制御信号が入力されず、レギュレータ１０が動作している期間は常に導通状態となる。制御段回路１５は、駆動段回路１１〜１４に対して内部電源ノードＮＯＵＴの電圧値に応じた共通の駆動信号Ｓ４を与える。駆動段回路１１〜１４及び制御段回路１５の詳細については後述する。

論理回路２０は、複数の回路ブロックを備えるものであって、例えば、マイクロコンピュータとして機能するものである。この回路ブロックは、例えば、クロック生成回路、ＣＰＵ、タイマー等を含む。そして、論理回路２０には、複数の回路ブロックのうち動作と停止とが切り替えられる回路ブロックに対して動作状態を切り替える制御信号Ｓ１〜Ｓ３が入力される。また。論理回路２０には、動作電源として内部電源ノードＮＯＵＴを介して内部電源電圧が供給される。

動作モード制御回路３０は、図示しない他の回路、又は、図示しない半導体装置１の他の回路からの指示に基づき制御信号Ｓ１〜Ｓ３を生成する。

ここで、レギュレータ１０及び論理回路２０の詳細を説明する。図２に半導体装置１の詳細なブロック図を示す。図２に示すように、本実施の形態では、制御信号Ｓ１〜Ｓ３が論理回路２０の回路ブロックとレギュレータ１０の駆動段回路１１〜１３に与えられる。駆動段回路１１〜１３は、同一の制御信号が与えられる回路ブロックに対応して設けられる。図２に示す例では、論理回路２０がクロック生成回路２１、ＣＰＵ２２、タイマー２３を有している。駆動段回路１１及びクロック生成回路２１には、制御信号Ｓ１が与えられる。つまり、駆動段回路１１は、クロック生成回路２１に対応して設けられるものである。駆動段回路１２及びＣＰＵ２２には、制御信号Ｓ２が与えられる。つまり、駆動段回路１２は、ＣＰＵ２２に対応して設けられるものである。駆動段回路１３及びタイマー２３には、制御信号Ｓ３が与えられる。つまり、駆動段回路１３は、タイマー２３に対応して設けられるものである。そして、駆動段回路１１〜１３は、それぞれ、対応する回路ブロックに与えられる制御信号に応じて導通状態と遮断状態とが切り替えられ、導通状態において駆動信号Ｓ４に基づき前記対応する回路ブロックの消費電流に応じた出力電流を出力する。

続いて、レギュレータ１０の詳細について説明する。図２に示すように、駆動段回路１１〜１３は、実質的に同一の回路構成を有する。そこで、駆動段回路１１について説明する。駆動段回路１１は、電源端子と内部電源ノードＮＯＵＴとの間に設けられる出力トランジスタＤＲ１と、制御信号Ｓ１に応じて駆動信号Ｓ４と出力トランジスタＤＲ１を遮断状態とするオフ電圧（例えば、接地電圧ＧＮＤ）とのいずれかを出力トランジスタＤＲ１の制御端子（例えば、ゲート）に供給する活性状態切替回路４１と、を有する。

活性状態切替回路４１は、スイッチ回路ＳＷ１、インバータＩＮＶ１、制御トランジスタＭ１を有する。スイッチ回路ＳＷ１は、例えば、トランスファスイッチであって、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとにより構成される。スイッチ回路ＳＷ１の一方の端子には駆動信号Ｓ４が与えられ、他方の端子は出力トランジスタＤＲ１のゲートに接続される。そして、スイッチ回路ＳＷ１のＰＭＯＳトランジスタのゲートには制御信号Ｓ１が与えられ、ＮＭＯＳトランジスタのゲートにはインバータＩＮＶ１を介して制御信号Ｓ１の反転論理信号が与えられる。制御トランジスタＭ１は、例えばＮＭＯＳトランジスタである。制御トランジスタＭ１のソースは接地端子に接続され、ドレインは、出力トランジスタＤＲ１のゲートに接続される。また、制御トランジスタＭ１のゲートには制御信号Ｓ１が与えられる。つまり、活性状態切替回路４１は、制御信号Ｓ１が対応する回路ブロックに動作状態となることを指示する値（例えば、ロウレベル）である場合、駆動信号Ｓ４を出力トランジスタＤＲ１のゲートに与えて出力トランジスタＤＲ１を導通状態とする。一方、活性状態切替回路４１は、制御信号Ｓ１が対応する回路ブロックに停止状態となることを指示する値（例えば、ハイレベル）である場合、接地電圧ＧＮＤを出力トランジスタＤＲ１のゲートに与えて出力とトランジスタを遮断状態とする。

図２では、駆動段回路１２は、活性状態切替回路４１に相当する活性状態切替回路４２、スイッチ回路ＳＷ１に相当するスイッチ回路ＳＷ２、インバータＩＮＶ１に相当するインバータＩＮＶ２、出力トランジスタＤＲ１に相当する出力トランジスタＤＲ２を有する。また、駆動段回路１３は、活性状態切替回路４１に相当する活性状態切替回路４３、スイッチ回路ＳＷ１に相当するスイッチ回路ＳＷ３、インバータＩＮＶ１に相当するインバータＩＮＶ３、出力トランジスタＤＲ１に相当する出力トランジスタＤＲ３を有する。本実施の形態では、出力トランジスタＤＲ１〜ＤＲ３は、それぞれ異なる電流駆動能力に設定される。より具体的には、出力トランジスタＤＲ１〜ＤＲ３は、異なるトランジスタサイズを有する。当該トランジスタサイズは、対応する回路ブロックの消費電流の電流量により設定される。出力トランジスタＤＲ１〜ＤＲ３には、共通の駆動信号Ｓ４が与えられるが、トランジスタサイズが異なることで、同一の電圧値の駆動信号Ｓ４に対して出力トランジスタＤＲ１〜ＤＲ３は異なる電流を出力する。

なお、本実施の形態では、出力トランジスタＤＲ１〜ＤＲ３としてＮＭＯＳトランジスタを用いる。そして、出力トランジスタＤＲ１〜ＤＲ３は、電源端子と内部電源ノードＮＯＵＴとの間に接続され、ゲートに与えられる活性状態切替回路４１が出力する信号により導通状態と遮断状態とが切り替えられる。

駆動段回路１４は、電源端子と内部電源ノードＮＯＵＴの間に直列に接続される出力トランジスタＤＲ４を有する。そして、出力トランジスタＤＲ４の制御端子（ゲート）には駆動信号Ｓ４が与えられる。出力トランジスタＤＲ４のトランジスタサイズは、論理回路２０において、制御信号Ｓ１〜Ｓ３の制御を受けない他の回路（不図示）の消費電流の大きさに応じて決定される。

なお、本実施の形態では、出力トランジスタＤＲ４としてＮＭＯＳトランジスタを用いる。そして、出力トランジスタＤＲ４は、電源端子と内部電源ノードＮＯＵＴとの間に接続され、ゲートに与えられる駆動信号Ｓ４により導通状態における出力電流の電流量が制御される。

制御段回路１５は、抵抗Ｒ１、Ｒ２、差動増幅器ＯＰを有する。抵抗Ｒ１、Ｒ２は、内部電源ノードＮＯＵＴと接地端子との間に直列に接続される。そして、抵抗Ｒ１と抵抗Ｒ２とが互いに接続される帰還ノードには、内部電源ノードＮＯＵＴの電圧（内部電源電圧）を抵抗Ｒ１と抵抗Ｒ２の抵抗比に基づき分圧した帰還電圧が生成される。差動増幅器ＯＰは、正転入力端子に基準電圧ＶＲＥＦが入力され、反転入力端子に帰還電圧が入力される。そして、差動増幅器ＯＰは、基準電圧ＶＲＥＦと帰還電圧との電圧差を増幅して駆動信号Ｓ４を出力する。つまり、レギュレータ１０は、駆動信号Ｓ４により出力トランジスタＤＲ１〜ＤＲ４を駆動して内部電源ノードＮＯＵＴに基準電圧ＶＲＥＦを増幅した内部電源電圧を生成する帰還回路として機能する。

論理回路２０は、クロック生成回路２１、ＣＰＵ２２、タイマー２３を有している。クロック生成回路２１は、ＣＰＵ２２及びタイマー２３に対して動作クロックを供給する。ＣＰＵ２２は、図示しないメモリ等からプログラムを読み出して、読み出したプログラムに応じた情報処理を行う。タイマー２３は、ＣＰＵ２２におけるプログラムの実行時間等の計測を行う。クロック生成回路２１、ＣＰＵ２２、タイマー２３には、それぞれ制御信号Ｓ１〜Ｓ３が与えられる。クロック生成回路２１、ＣＰＵ２２、タイマー２３は、制御信号Ｓ１〜Ｓ３に基づき動作状態と停止状態とが切り替わる。また、クロック生成回路２１、ＣＰＵ２２、タイマー２３には、レギュレータ１０が生成する内部電源が内部電源ノードＮＯＵＴを介して供給される。なお、図２に示すブロック図は、論理回路２０の一例を示すものであって、論理回路２０は、他の回路を含んでいても良い。

上記説明において、本実施の形態にかかる半導体装置１では、出力トランジスタＤＲ１〜ＤＲ３のトランジスタサイズを対応する回路ブロックの消費電流の大きさに応じて決定することを説明したが、このトランジスタサイズの決定方法について詳細に説明する。

図３に出力トランジスタＤＲ１〜ＤＲ３のトランジスタサイズと、出力トランジスタＤＲ１〜ＤＲ３（又は駆動段回路１１〜１３）が対応する回路ブロックの消費電流との関係の一例を示す。図３に示すように、例えば、クロック生成回路２１の動作状態における消費電流が２ｍＡ、ＣＰＵ２２の動作状態における消費電流が５ｍＡ、タイマー２３の動作状態における消費電流が３ｍＡであると仮定する。このとき、クロック生成回路２１と出力トランジスタＤＲ１とを対応させ、ＣＰＵ２２と出力トランジスタＤＲ２とを対応させ、タイマー２３と出力トランジスタＤＲ３とを対応させ、出力トランジスタＤＲ１〜ＤＲ３のゲート長を同一寸法とした場合、出力トランジスタＤＲ１〜ＤＲ３のゲート幅Ｗ１〜Ｗ３の比は、Ｗ１：Ｗ２：Ｗ３＝２：５：３と決定される。そして、例えば、出力トランジスタＤＲ１〜ＤＲ３が、ゲート幅が１００μｍ当たり１ｍＡの電流を流すことができると仮定すると、出力トランジスタＤＲ１〜ＤＲ３のゲート幅は、それぞれＷ１＝２００μｍ、Ｗ２＝５００μｍ、Ｗ３＝３００μｍと決定される。

また、図３に示すように、本実施の形態ではレギュレータ１０が生成する内部電源の電圧値を外部電源電圧ＶＣＣの電圧値の１／２に設定している。つまり、本実施の形態にかかる出力トランジスタＤＲ１〜ＤＲ３は、共通に与えられる駆動信号Ｓ４に基づき、対応する回路ブロックの動作状態におけるオン抵抗と同等の抵抗値を有する。この出力トランジスタＤＲ１〜ＤＲ３のオン抵抗の大きさは駆動信号Ｓ４の信号レベルとトランジスタサイズとにより決定されるものである。ここで、出力トランジスタＤＲ１〜ＤＲ３のオン抵抗と回路ブロックのオン抵抗との関係を図４、図５に示す。

図４は、駆動段回路１１〜１３の出力トランジスタＤＲ１〜ＤＲ３の合成抵抗値と出力トランジスタＤＲ１〜ＤＲ３に対応する回路ブロック２１〜２３の合成抵抗値との関係を示すものである。図４に示す例は、クロック生成回路２１、ＣＰＵ２２、タイマー２３が全て動作しているものである。図４に示す例では、クロック生成回路２１の動作時におけるオン抵抗は１２５０Ωであり、ＣＰＵ２２の動作時におけるオン抵抗は５００Ωであり、タイマー２３の動作時におけるオン抵抗は８３０Ωである。そして、論理回路２０の合成抵抗は２５０Ωとなっている。このとき、出力トランジスタＤＲ１〜ＤＲ３は全て導通状態となる。そして、ゲートに共通に与えられる駆動信号に基づき、出力トランジスタＤＲ１〜ＤＲ３のオン抵抗は、それぞれ１２５０Ω、５００Ω、８３０Ωとなる。また、出力トランジスタＤＲ１〜ＤＲ３の合成抵抗は、論理回路２０の合成抵抗と同様に２５０Ωとなる。

また、図５は、動作状態の回路ブロックの個数が変化したときの駆動段回路の出力トランジスタの合成抵抗値と対応する回路ブロックの合成抵抗値との関係を示す。図５に示す例は、クロック生成回路２１及びタイマー２３が動作し、ＣＰＵ２２が停止している状態（ＨＡＬＴモード）におけるオン抵抗の関係を示すものである。図５に示すように、この場合、ＣＰＵ２２には電流が流れないために、抵抗値は∞Ωとなる。また、半導体装置１では、ＣＰＵ２２が停止状態になったことに応じて、出力トランジスタＤＲ２を遮断状態とする。そのため、ＨＡＬＴモードでは、出力トランジスタＤＲ２の抵抗値は∞Ωとなる。このとき、論理回路２０の合成抵抗は５００Ωであり、出力トランジスタＤＲ１〜ＤＲ３の合成抵抗も５００Ωとなる。このように、半導体装置１では、出力トランジスタＤＲ１〜ＤＲ３の抵抗値と論理回路２０の抵抗値とが実質的に同一となるように回路ブロックの動作と出力トランジスタの導通状態とを制御する。

ここで、半導体装置１の動作モードと各動作モードにおける回路ブロックの状態及び出力トランジスタの状態の関係について説明する。まず、図６に半導体装置の動作状態の遷移を示す状態遷移図を示す。図６に示すように、半導体装置１は、リセット状態からリセット解除状態を経て動作モード（ＲＵＮモード）に移行する。そして、ＲＵＮモードからはＨＡＬＴモードと停止モード（ＳＴＯＰモード）に移行することができる。また、ＨＡＬＴモードからＳＴＯＰモードへはＲＵＮモードを経由して移行する。ＳＴＯＰモードからＨＡＬＴモードへはＲＵＮモードを経由して移行する。また、ＲＵＮモード、ＳＴＯＰモード、ＨＡＬＴモードは、いずれの状態からでもリセット状態に移行することができる。

続いて、各動作モードにおける回路ブロックの状態及び出力トランジスタの状態の関係を図７に示す。図７に示すように、いずれの動作モードにおいても半導体装置１は動作状態である。そのため、半導体装置１において制御信号Ｓ１〜Ｓ３により動作状態と停止状態とが切り替えられる回路ブロック以外の回路に対応して設けられる出力トランジスタＤＲ４は、いずれの動作モードにおいても導通状態となる。

リセット状態では、クロック生成回路２１、ＣＰＵ２２、タイマー２３は停止状態となる。そのため、リセット状態では、出力トランジスタＤＲ１〜ＤＲ３は制御信号Ｓ１〜Ｓ３に基づき遮断状態となる。

リセット解除状態では、タイマー２３は停止状態となり、クロック生成回路２１、ＰＵ２２は動作状態となる。そのため、リセット解除状態では、出力トランジスタＤＲ１、ＤＲ２は制御信号Ｓ１〜Ｓ２に基づき導通状態となり、出力トランジスタＤＲ３は制御信号Ｓ３に基づき遮断状態となる。

ＲＵＮモードでは、クロック生成回路２１、ＣＰＵ２２、タイマー２３は動作状態となる。そのため、ＲＵＮモードでは、出力トランジスタＤＲ１〜ＤＲ３は制御信号Ｓ１〜Ｓ３に基づき導通状態となる。

ＨＡＬＴモードでは、クロック生成回路２１、タイマー２３は動作状態となり、ＣＰＵ２２は停止状態となる。そのため、ＨＡＬＴモードでは、出力トランジスタＤＲ１、ＤＲ３は制御信号Ｓ１〜Ｓ３に基づき導通状態となり、出力トランジスタＤＲ４は遮断状態となる。

ＳＴＯＰモードでは、クロック生成回路２１、ＣＰＵ２２、タイマー２３は停止状態となる。そのため、ＳＴＯＰモードでは、出力トランジスタＤＲ１〜ＤＲ３は制御信号Ｓ１〜Ｓ３に基づき遮断状態となる。

このように、半導体装置１では、動作モード毎に動作する回路ブロックと導通状態となる出力トランジスタが切り替わる。そこで、半導体装置１の状態遷移の動作について詳細に説明する。

まず、リセット状態では、出力トランジスタＤＲ４が導通状態となり、出力トランジスタＤＲ１〜ＤＲ３は遮断状態となり、クロック生成回路２１、ＣＰＵ２２、及び、タイマー２３は停止した状態である。

そして、リセット状態からリセット解除状態に遷移した場合は、出力トランジスタＤＲ４は導通状態を維持し、出力トランジスタＤＲ１、ＤＲ２が遮断状態から導通状態に移行し、出力トランジスタＤＲ３は遮断状態を維持する。また、クロック生成回路２１、ＣＰＵ２２が停止状態から動作状態に移行し、タイマー２３は遮断状態を維持する。このとき、クロック生成回路２１及びＣＰＵ２２は、状態の遷移に伴い消費電流が増加するが、出力トランジスタＤＲ１、ＤＲ２が導通状態に移行することにより増加した消費電流が補われる。従って、動作状態に遷移した回路ブロックにおいて増加した電流量と、出力トランジスタＤＲ１、ＤＲ２が供給を開始した電流量とが吊りあうことにより、レギュレータ１０が出力する内部電源の電圧は、電圧降下が抑制される。

リセット解除状態からＲＵＮモードに遷移した場合は、出力トランジスタＤＲ１、ＤＲ２及び出力トランジスタＤＲ４は導通状態を維持し、出力トランジスタＤＲ３は遮断状態から導通状態に移行する。また、タイマー２３が停止状態から動作状態に移行し、クロック生成回路２１、ＣＰＵ２２は動作状態を維持する。このとき、タイマー２３における消費電流が増加するが、出力トランジスタＤＲ３が導通状態に遷移することにより増加した消費電流が補われる。従って、動作状態に遷移した回路ブロックにおいて増加した電流量と、出力トランジスタＤＲ３が供給を開始した電流量とが吊りあうことにより、レギュレータ１０が出力する内部電源の電圧は、電圧降下が抑制される。

ＲＵＮモードからＨＡＬＴモードに遷移した場合は、出力トランジスタＤＲ１、ＤＲ３及び出力トランジスタＤＲ４は導通状態を維持し、出力トランジスタＤＲ２が導通状態から遮断状態に移行する。また、この状態遷移に伴いＣＰＵ２１が動作状態から停止状態に移行し、クロック生成回路２１、タイマー２３は動作状態を維持する。このとき、ＣＰＵ２２における消費電流が減少するが、出力トランジスタＤＲ２が遮断状態に移行することにより減少した消費電流の供給を停止する。従って、停止状態に遷移した回路ブロックにおいて減少した電流量と、出力トランジスタＤＲ２が供給を停止した電流量とが吊りあうことにより、レギュレータ１０が出力する内部電源の電圧は、電圧上昇が抑制される。

ＨＡＬＴモードからＲＵＮモードに遷移した場合は、出力トランジスタＤＲ１、ＤＲ３及び出力トランジスタＤＲ４は導通状態を維持し、出力トランジスタＤＲ２が遮断状態から導通状態に移行する。また、この状態遷移に伴いＣＰＵ２１が停止状態から動作状態に移行する。ことのき、ＣＰＵ２２における消費電流が増加するが、出力トランジスタＤＲ２が導通状態に移行することにより増加した消費電流の供給を開始する。従って、動作状態に遷移した回路ブロックにおいて増加した電流量と、出力トランジスタＤＲ２が供給を開始した電流量とが吊りあうことにより、レギュレータ１０が出力する内部電源の電圧は、電圧上昇降下制される。

ＲＵＮモードからＳＴＯＰモードに遷移した場合は、出力トランジスタＤＲ４は導通状態を維持し、出力トランジスタＤＲ１〜ＤＲ３が導通状態から遮断状態に移行する。また、クロック生成回路２１とＣＰＵ２２とタイマー２３が動作状態から停止状態に移行する。ＲＵＮモードからＳＴＯＰモードに遷移した場合は、クロック生成回路２１、ＣＰＵ２２、タイマー２３の消費電流が減少するが、出力トランジスタＤＲ１〜ＤＲ３が遮断状態に移行することで、減少した消費電流の供給を停止する。従って、停止した回路ブロックにおいて減少した電流量と、出力トランジスタＤＲ１〜ＤＲ３が供給を停止した電流量とが吊りあうことにより、レギュレータ１０が出力する内部電源の電圧は、電圧上昇が抑制される。

ＳＴＯＰモードからＲＵＮモードに遷移した場合は、出力トランジスタＤＲ４は導通状態を維持し、出力トランジスタＤＲ１〜ＤＲ３が遮断状態から導通状態に移行する。また、クロック生成回路２１とＣＰＵ２２とタイマー２３は停止状態から動作状態に移行する。ＳＴＯＰモードからＲＵＮモードに遷移した場合は、クロック生成回路２１、ＣＰＵ２２、タイマー２３の消費電流が増加するが、出力トランジスタＤＲ１〜ＤＲ３が導通状態に遷移することでこの消費電流の増加を補う。従って、動作状態に遷移した回路ブロックにおいて増加した電流量と、出力トランジスタＤＲ１〜ＤＲ３が供給を開始した電流量とが吊りあうことにより、レギュレータ１０が出力する内部電源の電圧は、電圧降下が抑制される。

ＲＵＮモードからリセット状態に遷移した場合は、出力トランジスタＤＲ４は導通状態を維持し、出力トランジスタＤＲ１〜ＤＲ３が導通状態から遮断状態に移行する。また、クロック生成回路２１、ＣＰＵ２２、タイマー２３が動作状態から停止状態に移行する。ＲＵＮモードからリセット状態に遷移した場合は、クロック生成回路２１、ＣＰＵ２２、タイマー２３の消費電流が減少するが、出力トランジスタＤＲ１〜ＤＲ３が遮断状態に遷移することで減少した消費電流の供給を停止する。従って、停止した回路ブロックにおいて減少した電流量と、出力トランジスタＤＲ１〜ＤＲ３が供給を停止した電流量とが吊りあうことにより、レギュレータ１０が出力する内部電源の電圧は、電圧上昇が抑制される。

ＨＡＬＴモードからリセット状態に遷移した場合は、出力トランジスタＤＲ４は導通状態を維持し、出力トランジスタＤＲ２は遮断状態を維持し、出力トランジスタＤＲ１、ＤＲ３が遮断状態から導通状態に移行する。また、ＣＰＵ２２は停止状態を維持するが、クロック生成回路２１、タイマー２３は動作状態から停止状態に移行する。ＨＡＬＴモードからリセット状態に遷移した場合は、クロック生成回路２１とタイマー２３の消費電流が減少するが、出力トランジスタＤＲ１、ＤＲ３が遮断状態に移行することで、減少した消費電流の供給を停止する。従って、停止した回路ブロックにおいて減少した電流量と、出力トランジスタＤＲ１、ＤＲ３が供給を停止した電流量とが吊りあうことにより、レギュレータ１０が出力する内部電源の電圧は、電圧上昇が抑制される。

ＳＴＯＰモードからリセット状態に遷移した場合は、出力トランジスタＤＲ４は導通状態を維持し、出力トランジスタＤＲ１〜ＤＲ３は遮断状態を維持する。クロック生成回路２１、ＣＰＵ２２、タイマー２３は停止状態を維持する。ＳＴＯＰモードからリセット状態に遷移した場合は、遷移前から状態を保持しているため、状態遷移の前後で消費電流及び供給電流に変化がないため、レギュレータ１０が出力する内部電源の電圧は、変動を生じない。

上記説明より、本実施の形態にかかる半導体装置１では、動作状態と停止状態とが制御信号Ｓ１〜Ｓ３により切り替えられる回路ブロックと、当該回路ブロックに対応して設けられ、制御信号Ｓ１〜Ｓ３により導通状態と遮断状態とが切り替えられる複数の駆動段回路を有する。また、複数の駆動段回路は、それぞれ対応する回路ブロックの消費電流に応じた電流を供給する。そして、半導体装置１は、回路ブロックの状態遷移に応じて駆動段回路の導通状態と遮断状態とを切り替える。つまり、半導体装置１は、駆動段回路１１〜１４が供給する電流と論理回路２０において消費される電流との平衡状態を回路ブロックの状態に関わらず保つ。これにより、半導体装置１は、レギュレータ１０が出力する内部電源の電圧の変動要因となる供給電流と論理回路２０の消費電流と不平衡状態を回避し、内部電源の電圧を安定させることができる。

また、半導体装置１では、駆動段回路１１〜１３の合成抵抗値と回路ブロック２１〜２３の合成抵抗値との比を回路ブロックの状態によらず一定に保つ。これにより、半導体装置１では、回路ブロックの状態が変化した場合においても内部電源の電圧の変動要因となる内部電源ノードを中心とした抵抗比の変動を抑制し、内部電源の電圧の変動を防ぐことができる。

実施の形態２
実施の形態２にかかる半導体装置２のブロック図を図８に示す。図８に示すように、半導体装置２は、駆動段回路１１〜１３の変形例となる駆動段回路５１〜５３を含むレギュレータ１０ａを有する。駆動段回路１１〜１３では、スイッチ回路、インバータ、制御トランジスタから構成される活性状態切替回路４１〜４３を用いたが、駆動段回路５１〜５３は、活性状態切替回路４１〜４３に代えて遮断制御トランジスタＰ１〜Ｐ３を用いる。なお、実施の形態２の説明において実施の形態１にかかる構成要素と同一のものについては同一の符号を付して説明を省略する。

遮断制御トランジスタＰ１〜Ｐ３は、それぞれ出力トランジスタＤＲ１〜ＤＲ３に対応して設けられる。そして、遮断制御トランジスタは、電源端子と内部電源ノードＮＯＵＴとの間に出力トランジスタと直列に接続される。本実施の形態では遮断制御トランジスタとしてＰＭＯＳトランジスタを用いる。

ここで、半導体装置２における駆動段回路５１〜５３の制御方法について説明する。半導体装置２においても、駆動段回路５１はクロック生成回路２１に対応して設けられており、クロック生成回路２１と同様に制御信号Ｓ１により導通状態が制御される。駆動段回路５２はＣＰＵ２２に対応して設けられており、ＣＰＵ２２と同様に制御信号Ｓ２により導通状態が制御される。駆動段回路５３はタイマー２３に対応して設けられており、タイマー２３と同様に制御信号Ｓ３により導通状態が制御される。

そして、駆動段回路５１の遮断制御トランジスタＰ１はゲートに制御信号Ｓ１が入力され、駆動段回路５２の遮断制御トランジスタＰ２はゲートに制御信号Ｓ２が入力され、駆動段回路５３の遮断制御トランジスタＰ３はゲートに制御信号Ｓ３が入力される。

制御信号Ｓ１がクロック生成回路２１の停止状態を指示する状態（例えば、ハイレベル）であった場合、遮断制御トランジスタＰ１は遮断状態となり、出力トランジスタＤＲ１のドレインと電源端子とが切り離される。これにより、出力トランジスタＤＲ１は遮断状態となる。一方、制御信号Ｓ１がクロック生成回路２１の動作状態を指示する状態（例えば、ロウレベル）であった場合、遮断制御トランジスタＰ１は導通状態となり、出力トランジスタＤＲ１のドレインと電源端子とが接続される。これにより、出力トランジスタＤＲ１は導通状態となる。

制御信号Ｓ２がＣＰＵ２２の停止状態を指示する状態（例えば、ハイレベル）であった場合、遮断制御トランジスタＰ２は遮断状態となり、出力トランジスタＤＲ２のドレインと電源端子とが切り離される。これにより、出力トランジスタＤＲ２は遮断状態となる。一方、制御信号Ｓ２がＣＰＵ２２の動作状態を指示する状態（例えば、ロウレベル）であった場合、遮断制御トランジスタＰ２は導通状態となり、出力トランジスタＤＲ２のドレインと電源端子とが接続される。これにより、出力トランジスタＤＲ２は導通状態となる。

制御信号Ｓ３がタイマー２３の停止状態を指示する状態（例えば、ハイレベル）であった場合、遮断制御トランジスタＰ３は遮断状態となり、出力トランジスタＤＲ３のドレインと電源端子とが切り離される。これにより、出力トランジスタＤＲ３は遮断状態となる。一方、制御信号Ｓ３がタイマー２３の動作状態を指示する状態（例えば、ロウレベル）であった場合、遮断制御トランジスタＰ３は導通状態となり、出力トランジスタＤＲ３のドレインと電源端子とが接続される。これにより、出力トランジスタＤＲ１は導通状態となる。

上記説明より、実施の形態２にかかる半導体装置２は、駆動段回路において活性状態切替回路に代えて遮断制御トランジスタを用いたが、遮断制御トランジスタによっても出力トランジスタの導通状態と遮断状態を切り替えることが可能である。これにより、半導体装置２においても、実施の形態１にかかる半導体装置１と同様に、回路ブロックの動作の切り替わりに応じて供給する電流を切り替えることができるため、内部電源の電圧の変動を抑制することができる。

なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、出力トランジスタとしてＮＭＯＳトランジスタではなくＰＭＯＳトランジスタを用いることも可能である。この場合、駆動信号Ｓ４の電圧レベルが変更される。

１、２ 半導体装置
１０、１０ａ レギュレータ
１１〜１４、５１〜５３ 駆動段回路
１５ 制御段回路
２０ 論理回路
２１ クロック生成回路
２２ ＣＰＵ
２３ タイマー
４１〜４３ 活性状態切替回路
５１〜５３ 駆動段回路
２０ 論理回路
３０ 動作モード制御回路
ＤＲ１〜ＤＲ４ 出力トランジスタ
ＩＮＶ１〜ＩＮＶ３ インバータ
Ｍ１〜Ｍ３ 制御トランジスタ
Ｐ１〜Ｐ３ 遮断制御トランジスタ
ＮＯＵＴ 内部電源ノード
ＯＰ 差動増幅器
Ｒ１、Ｒ２ 抵抗
Ｓ１〜Ｓ３ 制御信号
Ｓ４ 駆動信号
ＳＷ１〜ＳＷ３ スイッチ回路

Claims (20)

1. 対応する制御信号に応じて動作状態と停止状態とを切り替える複数の回路ブロックに対して内部電源ノードを介して内部電源を供給する電源回路であって、
   電源端子と前記内部電源ノードとの間に接続される複数の駆動段回路と、
   前記複数の駆動段回路に対して前記内部電源ノードの電圧値に応じた共通の駆動信号を与える制御段回路と、を備え、
   前記複数の駆動段回路は、それぞれ、対応する回路ブロックに与えられる制御信号に応じて導通状態と遮断状態とが切り替えられ、導通状態において前記駆動信号に基づき前記対応する回路ブロックの消費電流に応じた出力電流を出力する電源回路。
2. 前記複数の駆動段回路は、それぞれ、前記電源端子と前記内部電源ノードとの間に設けられる出力トランジスタと、前記制御信号に応じて前記駆動信号と前記出力トランジスタを遮断状態とするオフ電圧とのいずれかを前記出力トランジスタの制御端子に供給する活性状態切替回路と、を有する請求項１に記載の電源回路。
3. 前記出力トランジスタのトランジスタサイズは、前記対応する回路ブロックの消費電流に応じて決定される請求項２に記載の電源回路。
4. 前記複数の駆動段回路は、前記駆動信号に応じて異なる電流量の出力電流を出力し、当該電流量は、前記対応する回路ブロックの消費電流に応じて決定される請求項１乃至３のいずれか１項に記載の電源回路。
5. 前記複数の駆動段回路のうち導通状態となっている駆動段回路の合成抵抗と前記複数の回路ブロックのうち動作している回路ブロックの合成抵抗との比は前記回路ブロックの状態によらず実質的に一定に設定される請求項１乃至４のいずれか１項に記載の電源回路。
6. 前記複数の駆動段回路は、前記制御信号によらず前記駆動信号により導通状態が制御される定常駆動段回路を有する請求項１乃至５のいずれか１項に記載の電源回路。
7. 前記定常駆動段回路は、前記電源端子と前記内部電源ノードとの間に接続され、前記駆動信号により導通状態が制御される出力トランジスタを有する請求項６に記載の電源回路。
8. 前記制御段回路は、所定の電圧値を有する基準電圧と、前記内部電源ノードと接地端子との直列に設けられた抵抗列を介して得られる帰還電圧と、を比較して前記駆動信号を生成する差動増幅器を有する請求項１乃至７のいずれか１項に記載の電源回路。
9. 前記複数の駆動段回路は、前記電源端子と前記内部電源ノードとの間に直列に接続される遮断制御トランジスタと出力トランジスタと、を有し、前記制御トランジスタの制御端子には前記制御信号が与えられ、前記出力トランジスタの制御端子には前記駆動信号が与えられる請求項１及び３乃至８のいずれか１項に記載の電源回路。
10. 前記出力トランジスタのトランジスタサイズは、前記対応する回路ブロックの消費電流に応じて決定される請求項９に記載の電源回路。
11. 対応する制御信号に応じて動作状態と停止状態とを切り替え、内部電源ノードを介して供給される内部電源に基づき動作する複数の回路ブロックと、
    電源端子と前記内部電源ノードとの間に接続される複数の駆動段回路と、
    前記複数の駆動段回路に対して前記内部電源ノードの電圧値に応じた共通の駆動信号を与える制御段回路と、を備え、
    前記複数の駆動段回路は、それぞれ、対応する回路ブロックに与えられる制御信号に応じて導通状態と遮断状態とが切り替えられ、導通状態において前記駆動信号に基づき前記対応する回路ブロックの消費電流に応じた出力電流を出力する半導体装置。
12. 前記複数の駆動段回路は、それぞれ、前記電源端子と前記内部電源ノードとの間に設けられる出力トランジスタと、前記制御信号に応じて前記駆動信号と前記出力トランジスタを遮断状態とするオフ電圧とのいずれかを前記出力トランジスタの制御端子に供給する活性状態切替回路と、を有する請求項１１に記載の半導体装置。
13. 前記出力トランジスタのトランジスタサイズは、前記対応する回路ブロックの消費電流に応じて決定される請求項１２に記載の半導体装置。
14. 前記複数の駆動段回路は、前記駆動信号に応じて異なる電流量の出力電流を出力し、当該電流量は、前記対応する回路ブロックの消費電流に応じて決定される請求項１１乃至１３のいずれか１項に記載の半導体装置。
15. 前記複数の駆動段回路のうち導通状態となっている駆動段回路の合成抵抗と前記複数の回路ブロックのうち動作している回路ブロックの合成抵抗との比は前記回路ブロックの状態によらず実質的に一定に設定される請求項１１乃至１４のいずれか１項に記載の半導体装置。
16. 前記複数の駆動段回路は、前記制御信号によらず前記駆動信号により導通状態が制御される定常駆動段回路を有する請求項１１乃至１５のいずれか１項に記載の半導体装置。
17. 前記定常駆動段回路は、前記電源端子と前記内部電源ノードとの間に接続され、前記駆動信号により導通状態が制御される出力トランジスタを有する請求項１６に記載の半導体装置。
18. 前記制御段回路は、所定の電圧値を有する基準電圧と、前記内部電源ノードと接地端子との直列に設けられた抵抗列を介して得られる帰還電圧と、を比較して前記駆動信号を生成する差動増幅器を有する請求項１１乃至１７のいずれか１項に記載の半導体装置。
19. 前記駆動段回路は、前記電源端子と前記内部電源ノードとの間に直列に接続される遮断制御トランジスタと出力トランジスタと、を有し、前記制御トランジスタの制御端子には前記制御信号が与えられ、前記出力トランジスタの制御端子には前記駆動信号が与えられる請求項１１及び１３乃至１８のいずれか１項に記載の半導体装置。
20. 前記制御信号を生成する動作モード制御回路を有する請求項１１乃至１９のいずれか１項に記載の半導体装置。

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