JP2010536179A - 処理マージンの向上のための複式露光半導体処理 - Google Patents

Abstract

低減された構造サイズでの処理マージンの向上のために複式露光半導体処理が与えられる。第１の処理シーケンスの間、ポリシリコン相互接続構造の非限界寸法を規定する構造が形成され、その一方当該ポリシリコン層の他の部分は処理されないまま残される。第２の処理シーケンスの間、ポリシリコン相互接続構造の限界寸法を規定する構造が、フォトレジストトリミング処置を実行する必要なく形成される。したがって、１回のエッチング処理のみが実行され、これにより第２の処理シーケンスの間に必要とされる限界寸法を製造するためにより高い解像度処理が与えられる。

Description

発明の分野
本発明は一般的に、高度な半導体処理に関し、より詳細には、処理マージンの向上のためのマイクロリソグラフィ露光処理に関する。

発明の背景
半導体集積回路の分野における進歩により、より高レベルの集積がなされるようになった。したがって、半導体製造処理の進歩により、半導体装置の対応する形状寸法は次第に減少してより小さな値へとなっている。たとえば、１９７０年代には１０マイクロメートル（μｍ）のゲート長が一般的であったが、半導体製造処理の継続的な進歩により、ゲート長は１００ナノメートル（ｎｍ）をはるかに下回るまで低減された。

より高いレベルの集積を達成するような継続的な取組みは、隣り合う半導体構造間の分離距離の低減にもつながった。たとえば、６５ｎｍおよび４５ｎｍのゲート長を作り出すナノメートルの処理には、特定される処理マージン内で妥当な歩留まりを達成するために、たとえば１２０ｎｍの装置間隔を必要とする。

半導体基板上に、ナノメートルの構造と関連する装置間隔とを規定するために、このような構造を規定する形状パターンがまず半導体基板の上に重ねられなければならない。いくつかの層の形状パターンがしばしば必要とされる。各パターンは、半導体基板の現像の間にそれ以前のパターンの各々の上に重ねられる。半導体基板上のさまざまな層を規定するよう用いられるこれらの形状パターンは、マイクロリソグラフィとして公知である処理により規定される。

一般的に言えば、マイクロリソグラフィ処理はいくつかのステップからなる。これらのステップにより、出発材料のさまざまな層がまず現像される。出発材料はまず、たとえば、ゲート酸化物と、その上に堆積される多結晶シリコン（ポリシリコン）とを有するシリコンまたはゲルマニウム基板からなってもよい。

次に、ハードマスク層が適用され、これによりあるマイクロリソグラフィ品質と、当該ハードマスク層の上にその後適用されるフォトレジスト層のエッチング抵抗とが向上される。フォトレジスト層の下にハードマスク層を用いることで、たとえばフォトレジスト層の厚みの低減が可能になる。これは、当該フォトレジストパターンによって規定される形状が１００ｎｍを下回る場合には非常に重要になる。

最後に、出発材料の全表面にわたってフォトレジストの単一層をスピンコーティングすることにより、フォトレジスト材料の層がハードマスク層の上に堆積される。フォトレジスト層は次いで、紫外線（ＵＶ）光といった、形状的に規定されたパターンの照射に選択的に晒され得、これにより照射されたエリアは、露光ツール、フォトマスク、および／またはコンピュータデータによって規定される。底面反射防止コーティング（bottom anti-reflective coating；ＢＡＲＣ）がさらに、ハードマスク層とフォトレジスト層との間に堆積され得、これによりフォトレジストの線幅の変動といった、フォトレジスト露光処理によって引起される不利な干渉効果を最小限にする。

露光の後、フォトレジストは、フォトレジストにおける潜像を最終像に変換する現像処理に晒される。フォトレジスト現像処理が完了した後でも残る多量の必要とされないフォトレジストを取除くよう、酸素プラズマトリミング処理がさらに用いられ得る。最終像は、たとえばエッチングといった減ずるステップまたはたとえばイオン注入といった加えるステップにおいてマスクとして機能し、これにより出発材料から物質を選択的に取除くまたは出発材料に選択的に物質を堆積させて、ナノメートルの範囲においてある装置構造を作り出す。

６５ｎｍの構造サイズを作り出すことを目的とするナノメートルの処理は典型的には、たとえば約５０ｎｍの構造サイズを示す最終像を必要とする。しかしながら、５０ｎｍの構造サイズを従来の単一の露光処理を用いて得るのは難しい。したがって、まず露光および現像処理を用いて、フォトレジスト層の最終像の中に、たとえば８０ｎｍの大きなサイズの構造を作り出す。次いで、たとえば酸素プラズマトリミング処理を用いて水平方向および垂直方向の両方にフォトレジストがトリミングされ、最終像によって規定されるフォトレジスト構造を８０ｎｍから５０ｎｍへと低減する。

フォトレジストトリミング処理の利用により、トランジスタのゲート長といったある必須の構造パターンのサイズが低減され得るという利点がある。しかしながら、フォトレジストトリミング処理には、ポリ・ツー・コンタクト（poly-to-contact)の包囲部パターンおよびフィールドポリ幅といった他の必須の構造パターンの望ましくない低減を引起すという欠点がある。これにより、許容可能な処理マージンを超えて、ポリ・ツー・コンタクトおよびフィールドポリライン抵抗を増加させてしまう。したがって、ある必須のパターン寸法の選択的な低減を提供しつつ、他の必須のパターン寸法の低減を抑制するフォトレジスト露光、現像、およびトリミング処理を特定する試みが継続している。

発明の概要
先行技術における制限を解消するとともに、この明細書を読んで理解する際に明らかとなるであろう他の制限を乗り越えるよう、本発明のさまざまな実施例は、処理マージンの向上のための複式露光半導体処理を開示する。

この発明の一実施例によると、出発材料内に形状パターンを形成する方法は、出発材料のフォトレジスト層の第１の部分を第１の形状パターンへと露光することと、出発材料内に第１の形状パターンを生成するようフォトレジスト層を現像することと、第１の形状パターンを収縮するようフォトレジスト層をトリミングすることと、フォトレジスト層の第２の部分を第２の形状パターンへと露光することと、出発材料内に第２の形状パターンを生成するようフォトレジスト層を現像することと、第１および第２の形状パターンを出発材料のポリシリコン層に転写するよう出発材料をエッチングすることとを含む。第２の形状パターンは、フォトレジスト層の第２の部分を第２の形状パターンへと露光した後、フォトレジスト層をトリミングすることなしに生成される。

この発明の別の実施例によると、相互接続構造を形成する方法は、フォトレジストの第１の層を出発材料に適用することと、相互接続構造の第１の潜像をフォトレジストの第１の層の中に形成するようフォトレジストの第１の層を紫外線照射に晒すことと、相互接続構造の第１の潜像を相互接続構造の第１の最終像へと変換するようフォトレジストの第１の層を現像することと、第１のトリミングされた最終像を形成するよう相互接続構造の第１の最終像をトリミングすることと、フォトレジストの第１の層を取除くことと、フォトレジストの第２の層を出発材料に適用することと、相互接続構造の第２の潜像をフォトレジストの第２の層の中に形成するようフォトレジストの第２の層を紫外線照射に晒すことと、相互接続構造の第２の潜像を相互接続構造の第２の最終像に変換するようフォトレジストの第２の層を現像することと、相互接続構造の第２の最終像をトリミングすることなしに、相互接続構造の第１のトリミングされた最終像および第２の最終像を出発材料のポリシリコン層に転写することとを含む。

この発明の別の実施例によると、半導体ウェハ上の複数の装置のための相互接続構造を形成する方法は、半導体ウェハのフォトレジスト層を第１のマスクパターンへと露光することと、第１のマスクパターンを半導体ウェハ内に生成するようフォトレジスト層を現像することとを含み、第１のマスクパターンは半導体ウェハ上の複数の装置のための相互接続構造を規定する。当該方法はさらに、半導体ウェハ内に生成された第１のマスクパターンをトリミングすることと、フォトレジスト層を第２のマスクパターンへと露光することと、半導体ウェハ内に第２のマスクパターンを生成するようフォトレジスト層を現像することとを含み、第２のマスクパターンは半導体ウェハ上の複数の装置の間の分離距離を規定する。当該方法はさらに、第１および第２のマスクパターンを半導体ウェハのポリシリコン層に転写することを含む。第２のマスクパターンは、第２のマスクパターンをトリミングすることなしに、ポリシリコン層に転写される。

本発明のさまざまな局面および利点が、以下の詳細な説明の考慮および図面の参照により明らかになるであろう。

典型的な半導体装置の断面図を示す図である。 本発明の実施例に従って第１および第２の処理シーケンスが実行された後に形成される例示的な相互接続パターンを示す図である。 図２の相互接続パターンの形成の間に第１の処理シーケンスのために用いられる例示的な露光マスクパターンを示す図である。 図１の半導体装置の形成および図２の相互接続パターンの形成の間に用いられる例示的な出発材料の断面図を示す図である。 図２の相互接続パターンの部分を形成するよう用いられる第１の処理シーケンスの間に実行される処理ステップの例示的なフロー図を示す図である。 図２の相互接続パターンの部分を形成するよう用いられる第２の処理シーケンスの間に実行される処理ステップの例示的なフロー図を示す図である。 図２の相互接続パターンの形成の間に第２の処理シーケンスのために用いられる例示的な露光マスクパターンを示す図である。

詳細な説明
一般的に、本発明のさまざまな実施例は、ナノメートルの構造サイズにて、処理のマージンの向上のための複式露光半導体処理を提供する。本発明の一実施例では、シリコンまたはゲルマニウム基板、二酸化ケイ素、多結晶シリコン（ポリシリコン）、ハードマスク、および底面反射防止コーティング（bottom anti-reflective coating；ＢＡＲＣ）といったさまざまな層を含む出発材料が半導体ウェハ（ウェハ）上に形成される。次いで、フォトレジスト層がウェハ上にスピンコーティングされ、ウェハ全体にわたって所望の厚みの、均一で、付着性があり、欠陥のない高分子フィルムが作り出される。

次いで、ウェハはソフトベークされ、これにより、スピンコーティングによるフォトレジストから溶媒を取除き、かつスピン処理によって直面したフォトレジストの膜応力を緩和する。次いで、第１の露光処理を用いて、フォトレジストにおいて露光像を作り出し、これにより当該フォトレジストにおけるある装置構造を規定する。次いで、その後のフォトレジスト現像およびトリミング処理が実行され、露光された装置構造が所定の限界寸法（critical dimension；ＣＤ）に準拠した最終のフォトレジスト像へと低減される。次いで、その後のハードマスクエッチング処理が実行され、これにより処理マージンの増加のための所定の公差に該当するハードマスク像の第１の組をウェハの上に形成し得る。

別の実施例では、ポリシリコンをエッチングするようハードマスクエッチング処理がさらに用いられ得、これにより処理マージンの増加のための所定の公差内に該当するポリシリコン像をウェハ上に作製する。代替的な実施例では、ポリシリコンエッチング処理は、第２の露光処理が完了する後まで延期され得る。さらに、残存するフォトレジストは、ハードマスクがエッチングされた後、取除かれ得る。または逆に、フォトレジストは、ウェハ上に残され、第２の処理シーケンスの間に用いられ得る。

フォトレジストの第１の層が第１の処理シーケンスの間に取除かれた場合に、ハードマスク像の第１の組がウェハ上に一たび形成されると、第２の処理シーケンスが実行され、これによりフォトレジストの別の層がウェハ上に随意にスピンコーティングおよびソフトベークされ得る。次いで第２の露光および現像処理が、フォトレジストにおいて装置構造を規定する第２の露光像を作り出すよう用いられる。しかしながら、第２の露光像はフォトレジストトリミング処理を必要としない。その代わりに、厳しい設計公差になるよう制御され得るハードマスクおよびポリシリコンエッチング処理を実施することにより、第２の露光の後に必要とされるポリシリコンの構造が作り出され得る。

したがって、ポリ・ツー・コンタクト包囲部パターンといった必須のパターンの構造サイズの望ましくない低減が除去される。なぜならば、ポリ・ツー・コンタクト包囲部パターンは、対応するフォトレジストをトリミングする必要なく形成されるからである。さらに、必須の装置間隔寸法がより厳しい公差に制御され得る。なぜならば、装置間隔を作り出すよう用いられるハードマスクおよびポリシリコンエッチング処理が、より厳しい設計公差となるよう制御され得るからである。

図１を参照して、電界効果トランジスタ（ＦＥＴ）１００の例示的な断面図が示される。ＦＥＴ１００は、集積回路（ＩＣ）を形成するよう半導体基板１１０内に作製され得る多くの装置構造の１つとして例示される。ＦＥＴ１００は、プログラマブル・ロジック・デバイス（programmable logic device；ＰＬＤ）といった、ＩＣ内の基本的なビルディングブロックとして広く用いられ得るということが理解される。したがって、ＦＥＴ１００と関連する半導体装置とは、入力／出力ブロック（Input/Output Block；ＩＯＢ）、コンフィギュラブル・ロジック・ブロック（Configurable Logic Block；ＣＬＢ）、専用のランダムアクセスメモリブロック（Random Access Memory Block；ＢＲＡＭ）、乗算器、デジタル信号処理ブロック（Digital Signal Processing block；ＤＳＰ）、プロセッサ、クロックマネージャ、遅延ロックループ（Delay Lock Loop；ＤＬＬ）、およびマルチギガビット・トランシーバ（Multi-Gigabit Transceiver；ＭＧＴ）などを含む、ＰＬＤ内にプログラマブルタイルのアレイを作り出す基礎的なビルディングブロックとして用いられ得る。

半導体基板１１０（以下基板１１０と称する）は、単結晶シリコンまたはゲルマニウムといった、半導体装置の実現のためのベースプラットフォームとして機能する半導体材料から形成される。基板１１０の中には、たとえば典型的には、寸法がマイクロリソグラフィック処理によって規定され得る基板１１０の拡散領域にウェルドーパントを導入することによりウェル領域１０８が形成される。ウェル領域１０８は、高温度拡散ステップが後に続く浅いイオン注入処理によって、ウェル領域１０８が基板１１０の中に深く入れられる拡散ウェル構造として形成され得る。代替的には、ウェル領域１０８は、高エネルギイオン注入処理により、高温度拡散ステップを実施する必要なく基板１１０内に深い注入ピークを作り出すレトログレードウェル構造として形成され得る。

ウェル領域１０８は、ＦＥＴ１００に求められる伝導タイプに依存して、ｎ型またはｐ型でドーピングされ得る。ｎ型ＦＥＴ（ＮＦＥＴ）が必要とされる場合、たとえば、ウェル領域１０８は、ｐ型ドーパントを用いて形成されることになるｐウェル領域を示す。他方、ｐ型ＦＥＴ（ＰＦＥＴ）が必要とされるならば、ウェル領域１０８は、ｎ型ドーパントを用いて形成されることになるｎウェル領域を示す。

領域１０４，１０６は、ＦＥＴ１００のソースおよびドレイン領域を形成し、同じまたは同様のドーピング材料で各々ドーピングされる。領域１０４，１０６は、ＦＥＴ１００がＮＦＥＴとして構成されることになる場合は、ｎ型領域としてドーピングされる。逆に、ＦＥＴ１００がＰＦＥＴとして構成されることになる場合は、ｐ型領域としてドーピングされる。領域１０４および１０６は、上で論じたように、拡散ウェルまたはレトログレードウェル構造として形成され得る。如何なる場合でも、ウェル領域１０８および領域１０４，１０６は集合的に、ＦＥＴ１００の拡散領域と称され得る。

ゲート１０２は、典型的には、示されるように領域１０４，１０６の一部に重なるようにＦＥＴ１００の拡散領域の一部にわたって形成される。ゲート１０２を形成するためにポリシリコンを用いると、ゲート１０２が相互接続部としても用いられ得るように伝導特性が作られる。しかしながら、ゲート長１１４がある最小の長さ、たとえば１．２５μｍ、を下回るまで低減されると、ゲート１０２の抵抗は大きくなり過ぎ、相互接続部として有効でなくなる。以下により詳細に論じるように、金属シリサイド層がポリシリコンのゲート１０２の表面を被覆するよう用いられ得、これによりいわゆる「ポリサイド構造」を形成する。ゲート１０２を形成するポリサイド構造の利用により、ゲート１０２の抵抗が低減され、これによりゲート１０２を相互接続部として利用することが可能になる。

ゲート１０２と領域１０４−１０８との間には、ゲート酸化物層１２０が存在し、領域１０４，１０６とチャネル領域１１６との間にゲート誘電体または絶縁体を形成する。ゲート酸化物層１２０は一般的には、二酸化珪素の熱成長層で作成され、その厚みは従来、ゲート長１１４の尺度を線形に辿るよう尺度決めされている。たとえば、ゲート酸化物の厚みに対するゲート長１１４の比は従来、約４５に維持されている。したがって、ゲート長が６５ｎｍの場合、約１４Åのゲート酸化物が必要とされる。

実施の際は、ＦＥＴ１００は、ゲート１０２ならびに領域１０４および／または１０６の両端に電圧ディファレンシャルを加えることにより導通され、これによりチャネル領域１１６を形成する。たとえばＦＥＴ１００がＮＦＥＴの場合、ゲート１０２およびソース領域、たとえば領域１０４、の両端のディファレンシャル電圧がＦＥＴ１００のしきい値電圧をひとたび超えると、キャリアをウェル領域１０８からチャネル領域１１６へと引込むことにより、チャネル領域１１６の中において領域１０４と１０６との間に電流伝導路が存在することになる。ＦＥＴ１００が導通状態にある間に生成される電流はしばしば、ＦＥＴ１００のドレイン電流と称される。

ゲート長１１４は、ある利点を得るよう時間に対して一定に尺度決めされるＦＥＴ１００の設計構造を示す。まず、上で論じたように電圧ディファレンシャルが印加されると、ゲート長の尺度によりＦＥＴ１００のドレイン電流の増加がもたらされる。これは通常、回路スピードの上昇を与える。第２に、ゲート長の尺度によりゲートの静電容量の減少がもたらされる。これも回路スピードを上昇させる。なぜならば、ゲートの静電容量は、論理レベルが切換えられると充電／放電されなければならないからである。第３に、ゲート長の尺度により、基板１１０上に製造され得る装置の密度の増加がもたらされる。以下により詳細に論じるように、ゲート１０２はさらに、基板１１０内にさらに形成され得る他の装置（図示せず）と相互接続され得る。

図２を参照して、基板１１０の上面図が基板１１０および拡散領域２０２，２０４上に位置するポリシリコンライン２０６，２０８のパターンを示す相互接続図が例示される。拡散領域２０２，２０４は、図１が示す実施例に関連して上で論じたように、基板１１０内において実現される複数の装置のウェル領域１０８およびソース／ドレイン領域１０４，１０６を含む複数の拡散領域を示し得る。

たとえば、ポリシリコンライン２０６は、拡散領域２０２にわたって形成される複数のＦＥＴのゲートがポリシリコン相互接続部２０６を介してコンタクト領域２１２に共通して接続され得る相互接続構造を形成し得る。同様に、ポリシリコンライン２０８は、拡散領域２０４にわたって形成される複数のＦＥＴのゲートがポリシリコン相互接続部２０８を介してコンタクト領域２１４に共通して接続され得る相互接続構造を形成し得る。しかしながら、図２の相互接続構造は純粋に例示的なものであり、任意の所与のＩＣ上に存在し得る実質的に無限の数の相互接続構造を示し得る。

コンタクト領域２１２，２１４は、ポリシリコン包囲部２１６，２１８がある金属シリサイドと組合されてコンタクト領域２１２，２１４の抵抗を低下させるとともにそれらの熱伝導性を増加させるポリシリコンシリサイド（ポリサイド）領域を示す。したがって、当該ポリサイド領域によって与えられる利点により、局所的な相互接続構造としてのポリシリコンライン２０６，２０８およびコンタクト領域２１２，２１４の適用が向上される。

コンタクト領域２１２，２１４を形成するために、さまざまな耐熱性金属シリサイドが適用され得る。これらの金属シリサイドには、タングステンシリサイド（ＷＳｉ_x）、タンタルシリサイド（ＴａＳｉ₂）、チタニウムシリサイド（ＴｉＳｉ₂）、コバルトシリサイド（ＣｏＳｉ₂）、ニッケルシリサイド（ＮｉＳｉ）、およびケイ化モリブデン（ＭｏＳｉ₂）が含まれる。一実施例では、コンタクト領域２１２，２１４は、ポリシリコンライン２０６，２０８がパターニングされた後、形成される。このような例では、シリサイドは、ポリシリコン相互接続部２０６，２０８がパターニングされた後、自己整合シリサイド（サリサイド（salicide））として用いられ得る。ポリシリコン相互接続部２０６，２０８をパターニングした後サリサイドを用いることにより、シリサイドがポリシリコン相互接続パターニング処理の間に形成される場合にサリサイドを用いなかったならば必要となったであろうマスキングおよびエッチング処理を実施する必要性がなくなる。

一実施例では、しかしながら、コンタクト領域２１２，２１４の抵抗を最小限にするよう、処理マージンの向上のために第１の設計ルールが実行される。詳細には、ポリシリコン包囲部２１６，２１８の表面面積が、すべての処理ステップが完了した後でもコンタクト領域２１２，２１４の表面面積よりも大きいままであるということである。すなわち、言い換えると、コンタクト領域２１２，２１４とそれぞれのポリシリコン包囲部２１６，２１８との間のコンタクト抵抗は、ポリシリコン包囲部２１６，２１８の表面面積がコンタクト領域２１２，２１４の表面面積よりもそれぞれ大きい際に最小化される。

したがって、以下により詳細に論じられるように、ポリシリコン包囲部２１６，２１８の形成は、ポリシリコン相互接続部２０６，２０８の構造サイズを最終的に規定するフォトレジストトリミング処理が実行される後まで遅延される。したがって、フォトレジストトリミング処理は、ポリシリコン包囲部２１６，２１８の構造サイズを同様に低減するようにされ得ない。その代わり、ポリシリコン包囲部２１６，２１８の構造サイズは、フォトレジストトリミング処理の後に行なわれるハードマスクおよびポリシリコンエッチング処理によって作られる。このように、ポリシリコン包囲部２１６，２１８の表面面積は、ポリシリコン包囲部２１６，２１８を最終的に規定するフォトレジストがポリシリコン相互接続部２０６，２０８の構造サイズを規定するフォトレジストトリミング処理に晒されないので、コンタクト領域２１２，２１４の表面面積よりも大きくなるということが実質的に保証される。

装置間隔２１０が最小限にされる、第２の設計ルールが同様に実行され得る。詳細には、ポリシリコン包囲部２１６，２１８を形成するよう用いられるハードマスクおよびポリシリコントリミング処理がさらに装置間隔２１０を作り出すよう用いられる。装置間隔２１０を最小限にすることにより、基板１１０内に形成される装置の密度が増加され得る。逆に、装置間隔２１０の最小限化は、指定の数の装置を収納するのに必要とされる基板１１０のサイズを減少させる。したがって、基板１１０のより小さな部分上に均等な数の装置を形成することが促進される。

図３を参照して、第１の露光の後に出発材料に投影されるリソグラフィック層を規定する例示的な露光マスクパターンが示される。詳細には、図３の露光マスクパターンは、エリア３０２−３０６におけるポリシリコンの限界寸法（ＣＤ）を無視するマスクパターンを例示する。その代わり、装置間隔２１０およびポリシリコン包囲部２１６，２１８を最終的にそれぞれ規定するエリア３０２−３０６は、相互接続線２０６，２０８を形成する第１の処理シーケンスのトリミングおよびエッチング処理に対して溶解されないままである。したがって、エリア３０２−３０６におけるポリシリコンは、フォトレジストトリミング処置を用いない第２の処理シーケンスの間にその後形成されるよう、そのままの状態であり得る。

図４を参照して、図１および図２に例示されるように装置および相互接続構造を形成するようその後処理され得る出発材料のさまざまな層を例示する断面図が示される。層４０２は、単結晶シリコンまたはゲルマニウムといった半導体材料の層を例示し、当該層は、図１に例示されるようなＦＥＴ１００といったある半導体装置によって必要とされる際には、拡散領域の実現のためのベースプラットフォームとして機能する。層４０４は、二酸化珪素といった酸化物材料の層を例示し、当該層は半導体基板４０２内に形成されるさまざまな半導体装置の複数のゲートコンタクトとチャネル領域との間にゲート誘電体または絶縁体を形成するよう用いられ得る。

層４０６は、以下により詳細に論じられるように、図２に例示されるようなポリシリコン相互接続構造といったポリシリコン相互接続構造を最終的に形成し得るポリシリコンの層を例示する。層４０８は、フォトレジスト層４１２のある特性を増強するようポリシリコン層４０６上に堆積され得るハードマスク層を例示する。装置構造がより小さくなるにつれて、たとえば、より高解像度のマイクロリソグラフィック処理が必要となり、これにより、より薄いフォトレジスト層４１２の利用が決定付けられる。したがって、ハードマスク層４０８は、厚みが低減されたフォトレジスト層４１２と組合わされ、これによりフォトレジスト層４１２のマイクロリソグラフィおよびエッチング性能が増強される。層４１０は、フォトレジスト層４１２の露光および現像の間、フォトレジストライン幅の変動といった有害な干渉効果を最小限にするようハードマスク層４０８上に堆積され得る底面反射防止コーティング（ＢＡＲＣ）を例示する。

層４１２は、ハードマスク層４０８およびＢＡＲＣ層４１０の上に適用されるフォトレジストの層を例示し、一実施例では、当該層は１９３ｎｍのＵＶ波長にて最適化された反応品質を有するフォトレジストからなる。しかしながら、１９３ｎｍでのフォトレジストの有効性に影響を与えるさまざまな要因が広く行き渡っている。まず、エッチング抵抗が要因となる。なぜならば、フォトレジスト層４１２の厚みは一般的に１００−２００ｎｍの範囲内であり、この範囲は以前の論理生成において用いられるフォトレジストの厚みの低減されたものである。したがって、１９３ｎｍのフォトレジストのエッチング抵抗は増加されるべきであり、当該増加はハードマスク層４０８を用いて上で論じたように達成され得る。

フォトレジストの崩壊は、フォトレジストのアスペクト比が増加するにつれて一般的になり得る現象である。現像された基板からの現像剤および洗浄水の除去により引起される表面張力によって、狭い間隔で設けられた高アスペクト比のフォトレジストラインがともに引っ張られる。ポリシリコン相互接続部２０６，２０８を形成するのに必要とされるフォトレジストのアスペクト比は約３：１である。なぜならば、層４１２のフォトレジストの厚みは、たとえば１５０ｎｍに目標設定されるとともに、フォトレジストの幅はたとえば５５ｎｍに目標設定されるからである。したがって、フォトレジストの崩壊を防止するようフォトレジストのアスペクト比が低減されるので、ハードマスク層４０８の利用がさらにより望ましいものとなる。

図５Ａを参照して、図２に例示されるようにポリシリコン相互接続ライン２０６，２０８を形成するよう第１の処理シーケンスの間に用いられ得る例示的なフロー図が示される。ステップ５０２のフォトレジストの堆積は、正確な厚みの、均一で、付着性があり、かつ欠陥がないフォトレジストフィルムが図４のフォトレジスト層４１２を形成するよう堆積される処理を含む。フォトレジストフィルムは一般的に、ウェハをスピンコーティングすることにより適用され、これによりウェハの表面上にフォトレジストが施されるとともに、その後フォトレジストが乾燥するまでウェハの高速スピンサイクルが続く。ステップ５０４は、ソフトベークサイクルを含む。ソフトベークサイクルは、溶媒を当該スピンコーティングによるフォトレジスト層から取除くよう機能し、ウェハに対するフォトレジストの接着性を向上させ、スピンコーティングの間にフォトレジストに対して加えられたせん断応力を強化する。

ステップ５０６では、図３に例示されるように相互接続パターン２０６および２０８を作り出すよう、フォトレジスト層４１２上に形状パターンが重ねられる。一実施例では、負のフォトレジストがステップ５０２において適用され得、これにより照射、たとえばＵＶ照射に晒されるフォトレジストの部分が、ステップ５０８において行なわれるフォトレジスト現像およびトリミング処理に対して溶解しないようにされる。したがって、図３の部分３１０は、照射に晒される負のフォトレジストの部分を示し、したがって、フォトレジスト現像およびトリミング処理がステップ５０８において行なわれた後でもウェハ上に残留する。

逆に、正のフォトレジストがステップ５０２において適用されてもよい。これにより、照射、たとえばＵＶ照射に晒されるフォトレジストの部分は、ステップ５０８において行なわれるフォトレジスト現像およびトリミング処理に対して溶解され得なくなる。したがって、図３の部分３０８は、照射に晒されるとともに、フォトレジスト現像およびトリミング処理がステップ５０８において行なわれた後ウェハから取除かれる正のフォトレジスト層の部分を示す。

上で論じたように、図３のマスクパターンは、部分３０２−３０６がステップ５０８のフォトレジスト現像およびトリミング処理によって影響を受けないように設計される。すなわち言い換えると、フォトレジスト部分３０２−３０６からトリミング処理を除外することにより、ポリシリコン相互接続部２０６，２０８を最終的に規定する構造の収縮が、部分３０２−３０６内にその後規定されることになる構造に対して有害な収縮効果を引起さないよう排除される。

図３のマスクパターンによって規定される構造の解像度を増加させるために、減衰位相シフトマスキングが用いられ得る。これにより、ＵＶ透過光の光学位相は、部分３１０と部分３０８との間で変化し得る。たとえば、部分３０８を通過した透過ＵＶ照射光の位相は、部分３１０を通過した光の位相に対して１８０度位相シフトされ得る。したがって、ステップ５０６の間に領域３０８から領域３１０の中に回折されたＵＶ照射光が破壊的に干渉し、これにより部分３１０と部分３０８との間の遷移部にて回折を事実上相殺するので、部分３０８と３１０との間でコントラストが増加する。また、その代わりに、交互の位相シフトマスキングが用いられてもよい。これにより、ＵＶ透過の光学位相は、近傍の部分３０８同士、たとえば相互接続ライン２０６と２０８との間に存在する部分３０８同士の間でのみ変化される。

上で論じたように、ステップ５０８は、領域３０８から望まれないフォトレジストを取除く現像処理を含む。現像は、ステップ５０６の露光によって生成される潜像を、その後のエッチングまたはイオン注入ステップのためのマスクとして機能する最終層へと変換するよう、液浸、スプレー、またはパドル現像のいずれか１つを含み得る。

しかしながら、ステップ５０８はさらに、ステップ５１０の間において、その下に存在するポリシリコン層４０６を化学攻撃から保護するよう残留する、領域３１０内のフォトレジストのトリミングを促進する。詳細には、軽度の酸素プラズマ処理がステップ５０８の間に実行され得、領域３１０内のフォトレジストをトリミングする。これにより、フォトレジストライン２０６，２０８の高さおよび幅を含むすべての寸法が収縮する。

したがって、フォトレジストライン２０６，２０８は、ステップ５０８のフォトレジストの現像およびトリミングの間に、たとえば５５ｎｍの正常な幅と、たとえば１５０ｎｍの正常な厚みまで収縮し得る。領域３０２−３０６におけるフォトレジストは、しかしながら、そのままの状態で残され、これにより以下でより詳細に論じられるように、第２の処理シーケンスの間に、装置間隔２１０およびポリ・ツー・コンタクト包囲部２１６，２１８の現像を促進する。ステップ５１０では、領域３０８におけるハードマスク層４０８がハードマスク部分３０８を取除くようエッチングされ、これにより相互接続ライン２０６，２０８が規定する構造をハードマスク層４０８上に転写する。

すなわち、言い換えると、処理ステップ５１０が実行された後、フォトレジスト４１２、ＢＡＲＣ４１０、およびハードマスク４０８は図３のエリア３０８からエッチングにより取除かれる。ステップ５１０において任意のポリシリコンエッチングがさらに行なわれる場合、ポリシリコン４０６はさらにエリア３０８から同様にエッチングによって取除かれ、これにより相互接続ライン２０６，２０８が規定する構造がポリシリコン層４０６に転写される。一実施例では、ステップ５１２は実行されず、そのため残存するフォトレジスト層および図４において維持された出発材料のすべての他の層が、処理ステップ５１０が実行された後でも残存する。このような例において、ステップ５０２において適用される残存するフォトレジストは、図５Ｂに関連して以下で論じられるように第２の処理シーケンスの間に再利用され得る。

図５Ｂを参照して、図２において例示されるようにポリシリコン包囲部２１６，２１８および装置間隔２１０を形成するよう第２の処理シーケンスの間に用いられ得る例示的なフロー図が示される。ステップ５５２の任意のフォトレジストの堆積およびステップ５５４のソフトベークサイクルが、図５Ａのステップ５０２および５０４に関連して上で論じたように処理されるが、これは、フォトレジストの第１の層がステップ５１２においてのように取除かれた場合に限ってのことである。

ステップ５５６において、図６において例示されたように、形状パターンがＵＶ露光によりフォトレジスト層４１２に重ねられ、これにより図５Ａの第１の処理シーケンスが終了した後、第２のリソグラフィック像が規定される。ステップ５０６に関連して上で論じたのと同様の位相シフトマスキング技術が、図６のマスクパターンによって規定される構造の解像度を増加するよう用いられ得る。部分６０２，６０４は、図３および図５Ａに関連して上で論じたように、相互接続ライン２０６，２０８が作り出された第１の処理シーケンスの間に現像された領域を示す。したがって、部分６０２，６０４は、部分６０２，６０４におけるフォトレジストの再露光および再現像を禁止する適切なマスクの利用により、処理ステップ５５６−５６０から保護されたままになる。

他方、部分６０６は、ステップ５５６−５５８のパターン露光およびフォトレジスト現像処理によってそれぞれ、ステップ５６０において実行されるエッチング処理に対して溶解され得るようにされる。これにより、領域６０６におけるハードマスク４０８およびポリシリコン４０６はエッチングにより取除かれる。したがって、領域３０４，３０６内のポリシリコン包囲部２１６，２１８はそれぞれ厳しい公差の中になるようにエッチングされ得、これにより処理マージンの向上のためにポリシリコン包囲部２１６，２１８の限界寸法を維持する。

図５Ｂの第２の処理シーケンスのステップ５５８は、図５Ａの第１の処理シーケンスのステップ５０８とは異なる。なぜならば、ステップ５５８ではフォトレジストのトリミングが行なわれないが、ステップ５０８ではフォトレジストのトリミングが行なわれるからである。したがって、ステップ５５６の第２の露光の後、フォトレジスト層内に規定される限界寸法は収縮から保護される。すなわち言い換えると、ポリシリコン包囲部２１６，２１８の表面面積はコンタクト２１２，２１４の表面面積よりも大きいまま維持され、これによりポリ・ツー・コンタクト２１２／２１６およびポリ・ツー・コンタクト２１４／２１８のインピーダンスが最小化される。

さらに、ステップ５６０において実行されるエッチング処理に対して部分６０８は溶解可能とされるので、領域６０８内のハードマスク４０８およびポリシリコン４０６がエッチングにより取除かれる。したがって、領域３０２内の装置間隔２１０は厳しい公差内になるようにエッチングされ得、これにより処理マージンの向上のための装置間隔２１０の限界寸法が維持される。すなわち言い換えると、６５ｎｍおよび４５ｎｍのゲート長を作り出すナノメートルの処理により、受入れ可能な歩留まりのために、たとえば１２０ｎｍの装置間隔２１０を確実に達成し得る。最後に、ステップ５６２においてのように、残留するフォトレジスト層４１２およびハードマスク層４０８が取除かれる。

本発明の他の局面および実施例は、この明細書の考察およびここで開示される発明の実施から、当業者には明らかであろう。当該明細書および例示された実施例は例であるとのみ考えられ、本発明の真実の範囲および精神は添付の特許請求の範囲によって示されるということが意図される。

Claims (20)

1. 出発材料内に形状パターンを形成する方法であって、
   前記出発材料のフォトレジスト層の第１の部分を第１の形状パターンへと露光することと、
   前記出発材料内に前記第１の形状パターンを生成するよう前記フォトレジスト層を現像することと、
   前記第１の形状パターンを収縮するよう前記フォトレジスト層をトリミングすることと、
   前記フォトレジスト層の第２の部分を第２の形状パターンへと露光することと、
   前記出発材料内に前記第２の形状パターンを生成するよう前記フォトレジスト層を現像することと、
   前記第１および第２の形状パターンを前記出発材料のポリシリコン層に転写するよう前記出発材料をエッチングすることとを含み、
   前記第２の形状パターンは、前記フォトレジスト層の前記第２の部分を前記第２の形状パターンへと露光した後、前記フォトレジスト層をトリミングすることなしに生成される、方法。
2. 前記フォトレジスト層の前記第１および第２の部分を露光することは、前記第１および第２の形状パターンによって規定されるパターンの透過紫外線に前記フォトレジスト層を晒すことを含む、請求項１に記載の方法。
3. 前記フォトレジスト層の前記第１および第２の部分を露光することはさらに、前記透過紫外線の光学位相を前記フォトレジスト層の露光部分と前記フォトレジスト層の非露光部分との間で変化させることを含む、請求項２に記載の方法。
4. 前記フォトレジスト層をトリミングすることは、前記第１の形状パターンによって規定されるフォトレジスト像の高さおよび幅を収縮させることを含む、請求項１に記載の方法。
5. 前記第１の形状パターンを前記出発材料のハードマスク層に転写するよう前記ハードマスク層をエッチングすることをさらに含む、請求項１に記載の方法。
6. 前記第１の形状パターンを前記出発材料のポリシリコン層に転写するよう前記ポリシリコン層をエッチングすることをさらに含む、請求項５に記載の方法。
7. 前記第２の形状パターンへの露光の前に前記フォトレジスト層を取除くことをさらに含む、請求項１に記載の方法。
8. 第２のマスクパターンへの露光の前に前記フォトレジスト層を再適用することをさらに含む、請求項７に記載の方法。
9. 前記第１および第２の形状パターンの露光のために同じフォトレジスト層を用いることをさらに含む、請求項１に記載の方法。
10. 前記第２の形状パターンの露光の間に前記フォトレジスト層の前記第１の部分を保護することをさらに含む、請求項９に記載の方法。
11. 相互接続構造を形成する方法であって、
    フォトレジストの第１の層を出発材料に適用することと、
    前記相互接続構造の第１の潜像を前記フォトレジストの第１の層の中に形成するよう前記フォトレジストの第１の層を紫外線照射に晒すことと、
    前記相互接続構造の前記第１の潜像を前記相互接続構造の第１の最終像へと変換するよう前記フォトレジストの第１の層を現像することと、
    第１のトリミングされた最終像を形成するよう前記相互接続構造の前記第１の最終像をトリミングすることと、
    前記フォトレジストの第１の層を取除くことと、
    フォトレジストの第２の層を前記出発材料に適用することと、
    前記相互接続構造の第２の潜像を前記フォトレジストの第２の層の中に形成するよう前記フォトレジストの第２の層を紫外線照射に晒すことと、
    前記相互接続構造の前記第２の潜像を前記相互接続構造の第２の最終像に変換するよう前記フォトレジストの第２の層を現像することと、
    前記相互接続構造の前記第２の最終像をトリミングすることなしに、前記相互接続構造の前記第１のトリミングされた最終像および前記第２の最終像を前記出発材料のポリシリコン層に転写することとを含む、方法。
12. 前記フォトレジストの第１および第２の層を晒すことはさらに、前記フォトレジストの第１および第２の層の露光部分と前記フォトレジストの第１および第２の層の非露光部分との間で前記紫外線照射の光学位相を変化させることをさらに含む、請求項１１に記載の方法。
13. 前記第１のトリミングされた最終像を転写することは、前記相互接続構造の前記第１のトリミングされた最終像に適合するよう前記出発材料のハードマスク層をエッチングすることを含む、請求項１１に記載の方法。
14. 前記第１のトリミングされた最終像を転写することはさらに、前記フォトレジストの第２の層を紫外線照射に晒す前に、前記相互接続構造の前記第１のトリミングされた最終像に適合するよう前記ポリシリコン層をエッチングすることを含む、請求項１３に記載の方法。
15. 前記第１のトリミングされた最終像を転写することはさらに、前記フォトレジストの第２の層を紫外線照射に晒した後、前記相互接続構造の前記第１のトリミングされた最終像に適合するよう前記ポリシリコン層をエッチングすることを含む、請求項１３に記載の方法。
16. 前記相互接続構造の前記第２の最終像を転写することは、前記相互接続構造の前記第２の最終像に適合するよう、前記出発材料のハードマスクおよびポリシリコン層をエッチングすることを含む、請求項１５に記載の方法。
17. 半導体ウェハ上の複数の装置のための相互接続構造を形成する方法であって、
    前記半導体ウェハのフォトレジスト層を第１のマスクパターンへと露光することと、
    前記第１のマスクパターンを前記半導体ウェハ内に生成するよう前記フォトレジスト層を現像することとを含み、前記第１のマスクパターンは前記半導体ウェハ上の前記複数の装置のための前記相互接続構造を規定し、前記方法はさらに、
    前記半導体ウェハ内に生成された前記第１のマスクパターンをトリミングすることと、
    前記フォトレジスト層を第２のマスクパターンへと露光することと、
    前記半導体ウェハ内に前記第２のマスクパターンを生成するよう前記フォトレジスト層を現像することとを含み、前記第２のマスクパターンは前記半導体ウェハ上の前記複数の装置の間の分離距離を規定し、前記方法はさらに、
    前記第１および第２のマスクパターンを前記半導体ウェハのポリシリコン層に転写することを含み、
    前記第２のマスクパターンは、前記第２のマスクパターンをトリミングすることなしに、前記ポリシリコン層に転写される、方法。
18. 前記第１のマスクパターンを転写することは、前記第１のマスクパターンに適合するよう前記半導体ウェハのハードマスク層をエッチングすることを含む、請求項１７に記載の方法。
19. 前記第１のマスクパターンを転写することはさらに、前記フォトレジスト層を前記第２のマスクパターンへと露光する前に、前記第１のマスクパターンに適合するよう、前記半導体ウェハのポリシリコン層をエッチングすることを含む、請求項１８に記載の方法。
20. 前記第１のマスクパターンを転写することはさらに、前記フォトレジスト層を前記第２のマスクパターンへと露光した後、前記第１のマスクパターンに適合するよう前記半導体ウェハのポリシリコン層をエッチングすることを含む、請求項１８に記載の方法。

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