JP2010507148A - 同時ステータスレジスタ読み取り - Google Patents
同時ステータスレジスタ読み取り Download PDFInfo
- Publication number
- JP2010507148A JP2010507148A JP2009532528A JP2009532528A JP2010507148A JP 2010507148 A JP2010507148 A JP 2010507148A JP 2009532528 A JP2009532528 A JP 2009532528A JP 2009532528 A JP2009532528 A JP 2009532528A JP 2010507148 A JP2010507148 A JP 2010507148A
- Authority
- JP
- Japan
- Prior art keywords
- status information
- memory device
- memory
- bits
- read
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
- G11C11/40626—Temperature related aspects of refresh operations
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/408—Address circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1045—Read-write mode select circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Dram (AREA)
- Memory System (AREA)
- Multi Processors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Communication Control (AREA)
Abstract
Description
Claims (39)
- ステータス情報を読み取る方法であって、前記方法は、
NビットデータバスのNビットの異なるサブセットのM上で、対応するステータス情報を駆動するように、そして、前記NビットデータバスのN−Mビットをトライステートするように、前記Nビットデータバスを共有する複数のパラレルメモリデバイス(100)のそれぞれを構成することと、
ステータス情報読み取りオペレーションにおいて、前記の複数のメモリデバイスから前記ステータス情報を読み取ることと、
を備えている、
方法。 - 前記ステータス情報読み取りオペレーションにおいて、前記の複数のメモリデバイス(100)からステータス情報を読み取ることは、固有のバンク選択ビット符号化で、READコマンドが続くモードレジスタセット(MRS)コマンドを、前記の複数のメモリデバイスに対して、同時に発行することを備えている、請求項1に記載の方法。
- 前記固有のバンク選択ビット符号化は、2’b10である、請求項2に記載の方法。
- 前記のメモリデバイス(100)から読み取られる予定である前記ステータス情報は、アドレスバス値で選択されている、請求項2に記載の方法。
- 各メモリデバイス(100)が前記対応するステータス情報を駆動するように構成されている前記Nビットの前記サブセットのMに対応する、0、1、あるいは、複数のデータストローブ(DQS)信号を駆動するように、そして、残りのDQS信号をトライステートするように、前記のメモリデバイスを構成すること、をさらに備えている請求項1に記載の方法。
- 前記ステータス情報読み取りオペレーションにおいて前記の複数のメモリデバイス(100)から前記ステータス情報を読み取ることは、2つ以上のデータ転送サイクルにおいて、前記の複数のメモリデバイス(100)から前記ステータス情報を連続的に読み取ることを備えており、また、少なくとも1つのメモリデバイスは、そのステータス情報をシリアル化し、前記Nビットのその構成されたサブセットのM上で部分ステータス情報を連続的に駆動し、そして、各データ転送サイクルにおいて、N−Mビットをトライステートする、請求項1に記載の方法。
- 前記ステータス情報読み取りオペレーションにおいて前記の複数のメモリデバイス(100)から前記ステータス情報を読み取ることは、同じステータス情報読み取りオペレーションにおいて、各メモリデバイス(100)上で、メモリアレイ(104)に関連づけられた温度情報を読み取ることを備えている、請求項1に記載の方法。
- 前記ステータス情報読み取りオペレーションにおいて前記の複数のメモリデバイス(100)から前記ステータス情報を読み取ることは、同じステータス情報読み取りオペレーションにおいて、各メモリデバイス上でレジスタを読み取ることを備えている、請求項1に記載の方法。
- Nビットの異なるサブセットのM上で前記ステータス情報を駆動するように各メモリデバイス(100)を構成することは、レジスタ(120)における構成ビットを設定することを備えている、請求項1に記載の方法。
- Nビットの異なるサブセットのM上で前記ステータス情報を駆動するように各メモリデバイス(100)を構成することは、あらかじめ決定された論理レベルに各メモリデバイス上で構成ピンを結びつけることを備えている、請求項1に記載の方法。
- Nビットデータインタフェースを有するメモリデバイス(100)であって、前記メモリデバイスは、
読み取りアクセスが前記データインタフェースのすべてのNビット上でデータを駆動する、複数のアドレス可能データストレージロケーションを含み、
読み取りアクセスが前記データインタフェースの前記Nビットの構成可能なサブセットM上でステータス情報を駆動する、1つまたは複数のステータス情報のロケーションによって特徴づけられている、
メモリデバイス。 - ステータス情報ロケーションの前記読み取りアクセスの間に、前記メモリデバイスは、前記データのインタフェースのN−Mビットをトライステートする、請求項11に記載のメモリデバイス(100)。
- 特定のステータス情報のロケーションの前記読み取りアクセスの間に、前記メモリデバイスは、前記メモリデバイスがステータス情報を駆動する前記Nビットの前記サブセットMに対応する1つまたは複数のDQS信号を駆動する、請求項11に記載のメモリデバイス(100)。
- 前記特定のステータス情報のロケーションの前記読み取りアクセスの間に、前記メモリデバイスは、前記データインタフェースの前記残りのN−Mビットに対応するDQS信号をトライステートする、請求項13に記載のメモリデバイス(100)。
- 前記1つまたは複数のステータス情報のロケーションは、1つまたは複数のレジスタを備えている、請求項11に記載のメモリデバイス(100)。
- 前記1つまたは複数のステータス情報のロケーションは、前記メモリデバイスにおけるメモリアレイ(104)に関連づけられた温度センサ(116)の出力を備えている、請求項11に記載のメモリデバイス(100)。
- 前記データインタフェースの前記Nビットの前記構成可能なサブセットMを特定している構成ビットを保存しているレジスタ(120)、をさらに備えている請求項11に記載のメモリデバイス(100)。
- 前記データインタフェースの前記Nビットの前記構成可能なサブセットMを特定する構成ピン、をさらに備えている請求項11に記載のメモリデバイス(100)。
- バースト形態において前記Nビットデータバスの構成されたサブセットM上で、部分ステータス情報を連続的に駆動することと、ステータス情報をシリアル化することと、が操作可能なコントローラ(102)、をさらに備えている請求項11に記載のメモリデバイス(100)。
- Nビットデータバスに対してパラレルに接続された2つ以上のメモリデバイス(100)と、なお、各メモリデバイスは、前記Nビットデータバスの前記Nビットの異なるサブセットのM上でステータス情報を駆動し、ステータス読み取りオペレーションの間に前記NビットデータバスのN−Mビットをトライステートすることが操作可能である;
前記メモリデバイス(100)に接続されており、前記ステータス読み取りオペレーションを介して、前記2つ以上のメモリデバイスから前記ステータスを同時に読み取ることが操作可能な、コントローラ(102)と;
を備えているメモリサブシステム。 - 前記ステータス読み取りオペレーションは、固有のバンク選択ビット符号化で、READコマンドが続くモードレジスタセット(MRS)コマンドを備えている、請求項20に記載のメモリサブシステム。
- 前記固有のバンク選択ビット符号化は、2’b10である、請求項20に記載のメモリサブシステム。
- アドレスバス値は、前記メモリデバイスから読み取られるべき前記ステータス情報を選択する、請求項20に記載のメモリサブシステム。
- メモリデバイス(100)のうち1つまたは複数は、ステータス情報をシリアル化することと、また、前記ステータス読み取りオペレーションの間に、バースト形態において前記Nビットデータバスの構成されたサブセットのM上で部分ステータス情報を連続的に駆動することと、が操作可能である、請求項20に記載のメモリサブシステム。
- 各メモリデバイス(100)は、前記Nビットデータバスの構成されたサブセットのMに関連づけられた0、1、あるいは複数のDQS信号を駆動することと、また、前記ステータス読み取りオペレーションの間に残りのDQS信号をトライステートすることと、がさらに操作可能である、請求項20に記載のメモリサブシステム。
- Nビット、双方向データバス、および制御信号出力、を備えているメモリコントローラ(102)であって、
前記Nビットデータバスの前記Nビットの異なるサブセットのM上でステータス情報を駆動するように、そしてステータス情報読み取りコマンドの間に前記NビットデータバスN−Mビットをトライステートするように、複数のメモリデバイス(100)のそれぞれを構成することが操作可能であり、また、ステータス情報読み取りオペレーションにおいて前記複数のメモリデバイスからステータス情報を読み取ることがさらに操作可能である、制御回路、
によって特徴づけられる、メモリコントローラ(102)。 - バンク選択出力信号、をさらに備えており、なお、前記制御回路(103)は、ステータス情報を読み取る前記複数のメモリデバイスに対して、READコマンドが続く、固有のバンク選択ビット符号化で、モードレジスタセット(MRS)コマンドを同時に発行することが操作可能である、請求項26に記載のメモリコントローラ(102)。
- 前記固有のバンク選択ビット符号化は、2’b10である、請求項27に記載のメモリコントローラ(102)。
- アドレス出力信号、をさらに備えており、なお、前記MRSコマンドの間の前記アドレスバス値は、前記メモリデバイスから読み取られる予定である、前記ステータス情報を選択する、請求項27に記載のメモリコントローラ(102)。
- log.sub.2N双方向データストローブ(DQS)信号、をさらに備えており、なお、前記制御回路は、ステータス情報を駆動するように、前記対応するメモリデバイスが、構成されている前記Nビットの前記サブセットのMに対応する、0、1、あるいは複数のDQS信号を駆動するように、そして、残りのDQS信号をトライステートするように、各メモリデバイスを構成することがさらに操作可能である、請求項26に記載のメモリコントローラ(102)。
- 前記制御回路(103)は、2つ以上のデータ転送サイクルにおいて、前記複数のメモリデバイスから前記ステータス情報を連続的に読み取ることによって、前記複数のメモリデバイス(100)から前記ステータス情報を読み取ることが操作可能であり、また、少なくとも1つのメモリデバイスは、各データ転送サイクルの間、そのステータス情報をシリアル化し、前記Nビットデータバスの前記Nビットのその構成されたサブセットのM上で部分ステータス情報を連続的に駆動し、そしてN−Mビットをトライステートする、請求項26に記載のメモリコントローラ(102)。
- 前記制御回路(103)は、前記ステータス情報読み取りオペレーションにおいて、各メモリデバイス上で、対応するメモリアレイ(104)に関連づけられた温度情報を読み取ることが操作可能である、請求項26に記載のメモリコントローラ(102)。
- 前記制御回路(103)は、前記ステータス情報読み取りオペレーションにおいて各メモリデバイス(100)上で対応するレジスタを読み取ることが操作可能である、請求項26に記載のメモリコントローラ(102)。
- 前記制御回路(103)は、前記メモリデバイス上で、対応するレジスタにおいて構成ビットを設定することによって、前記Nビットの異なるサブセットのM上で前記ステータス情報を駆動する各メモリデバイス(100)を構成している、請求項26に記載のメモリコントローラ(102)。
- 前記複数のパラレルメモリデバイス上のシンクロナスREADオペレーションを実行することによって続いて、前記メモリデバイス(100)上でバンク選択信号の固有の符号化で、モードレジスタセット(MRS)オペレーションを実行することと、
前記ステータス情報を同時に読み取ることと、
をさらに備えている請求項1に記載の方法。 - バンク選択信号の前記固有の符号化は、2’b10である、請求項35に記載の方法。
- 読み取られる予定である前記ステータス情報は、前記MRSオペレーションの間に、アドレスバス上の値によって選択される、請求項35に記載の方法。
- 前記ステータス情報を同時に読み取ることは、前記シンクロナスREADオペレーションについて定義された信号タイミングにしたがって、前記ステータス情報を読み取ることを備えている、請求項35に記載の方法。
- 前記シンクロナスREADオペレーションについて定義された信号タイミングにしたがって、前記ステータス情報を読み取ることは、バーストにおいて前記ステータス情報を連続的に読み取ることを備えている、請求項38に記載の方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US11/548,430 US7593279B2 (en) | 2006-10-11 | 2006-10-11 | Concurrent status register read |
PCT/US2007/080779 WO2008045856A2 (en) | 2006-10-11 | 2007-10-09 | Concurrent reading of status registers |
Related Child Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013119287A Division JP5475170B2 (ja) | 2006-10-11 | 2013-06-05 | ステータスレジスタの同時読み取り |
JP2014031055A Division JP5774739B2 (ja) | 2006-10-11 | 2014-02-20 | ステータスレジスタの同時読み取り |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2010507148A true JP2010507148A (ja) | 2010-03-04 |
Family
ID=39283566
Family Applications (3)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009532528A Withdrawn JP2010507148A (ja) | 2006-10-11 | 2007-10-09 | 同時ステータスレジスタ読み取り |
JP2013119287A Active JP5475170B2 (ja) | 2006-10-11 | 2013-06-05 | ステータスレジスタの同時読み取り |
JP2014031055A Active JP5774739B2 (ja) | 2006-10-11 | 2014-02-20 | ステータスレジスタの同時読み取り |
Family Applications After (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013119287A Active JP5475170B2 (ja) | 2006-10-11 | 2013-06-05 | ステータスレジスタの同時読み取り |
JP2014031055A Active JP5774739B2 (ja) | 2006-10-11 | 2014-02-20 | ステータスレジスタの同時読み取り |
Country Status (9)
Country | Link |
---|---|
US (1) | US7593279B2 (ja) |
EP (1) | EP2076905B1 (ja) |
JP (3) | JP2010507148A (ja) |
KR (1) | KR101125947B1 (ja) |
CN (1) | CN101523502B (ja) |
AT (1) | ATE491207T1 (ja) |
DE (1) | DE602007011092D1 (ja) |
TW (1) | TW200834598A (ja) |
WO (1) | WO2008045856A2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014149669A (ja) * | 2013-01-31 | 2014-08-21 | Toshiba Corp | 半導体記憶装置 |
JP2015069602A (ja) * | 2013-09-30 | 2015-04-13 | 株式会社東芝 | メモリ・システム |
JP6453492B1 (ja) * | 2018-01-09 | 2019-01-16 | ウィンボンド エレクトロニクス コーポレーション | 半導体記憶装置 |
Families Citing this family (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9262326B2 (en) * | 2006-08-14 | 2016-02-16 | Qualcomm Incorporated | Method and apparatus to enable the cooperative signaling of a shared bus interrupt in a multi-rank memory subsystem |
US7796462B2 (en) | 2007-02-22 | 2010-09-14 | Mosaid Technologies Incorporated | Data flow control in multiple independent port |
US7809901B2 (en) * | 2007-08-30 | 2010-10-05 | Micron Technology, Inc. | Combined parallel/serial status register read |
KR100955684B1 (ko) * | 2008-10-02 | 2010-05-06 | 주식회사 하이닉스반도체 | 플래그신호 생성회로 및 반도체 메모리 장치 |
US8180500B2 (en) * | 2009-07-29 | 2012-05-15 | Nanya Technology Corp. | Temperature sensing system and related temperature sensing method |
US9009423B2 (en) * | 2010-04-26 | 2015-04-14 | Novachips Canada Inc. | Serially connected memory having subdivided data interface |
US9778877B1 (en) | 2011-11-02 | 2017-10-03 | Rambus Inc. | High capacity, high performance memory system |
CN104636271B (zh) * | 2011-12-22 | 2018-03-30 | 英特尔公司 | 访问命令/地址寄存器装置中存储的数据 |
US20150213850A1 (en) * | 2014-01-24 | 2015-07-30 | Qualcomm Incorporated | Serial data transmission for dynamic random access memory (dram) interfaces |
US10223311B2 (en) | 2015-03-30 | 2019-03-05 | Samsung Electronics Co., Ltd. | Semiconductor memory device for sharing inter-memory command and information, memory system including the same and method of operating the memory system |
JP6753746B2 (ja) * | 2016-09-15 | 2020-09-09 | キオクシア株式会社 | 半導体記憶装置 |
US10572344B2 (en) | 2017-04-27 | 2020-02-25 | Texas Instruments Incorporated | Accessing error statistics from DRAM memories having integrated error correction |
KR102576766B1 (ko) * | 2018-07-13 | 2023-09-11 | 에스케이하이닉스 주식회사 | 반도체장치 |
US10878881B1 (en) * | 2019-11-26 | 2020-12-29 | Nanya Technology Corporation | Memory apparatus and refresh method thereof |
EP4024396B1 (en) * | 2020-09-04 | 2023-12-20 | Changxin Memory Technologies, Inc. | Read/write method for storage device, and storage device |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11353887A (ja) * | 1998-06-03 | 1999-12-24 | Sharp Corp | 不揮発性半導体記憶装置 |
JP2001043671A (ja) * | 1999-07-28 | 2001-02-16 | Oki Micro Design Co Ltd | 半導体装置 |
JP2004505404A (ja) * | 2000-07-28 | 2004-02-19 | マイクロン テクノロジー インコーポレイテッド | ステータスバースト出力を行うシンクロナスフラッシュメモリ |
WO2006089313A2 (en) * | 2005-02-14 | 2006-08-24 | Qualcomm Incorporated | Register read for volatile memory |
Family Cites Families (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4363108A (en) * | 1979-06-25 | 1982-12-07 | Honeywell Information Systems Inc. | Low cost programmable video computer terminal |
US5216672A (en) | 1992-04-24 | 1993-06-01 | Digital Equipment Corporation | Parallel diagnostic mode for testing computer memory |
US5640521A (en) * | 1992-06-17 | 1997-06-17 | Texas Instruments Incorporated | Addressable shadow port and protocol with remote I/O, contol and interrupt ports |
JP3579461B2 (ja) * | 1993-10-15 | 2004-10-20 | 株式会社ルネサステクノロジ | データ処理システム及びデータ処理装置 |
WO1998035296A1 (fr) * | 1997-02-07 | 1998-08-13 | Mitsubishi Denki Kabushiki Kaisha | Controleur de bus et systeme de controle de bus |
US20010011318A1 (en) | 1997-02-27 | 2001-08-02 | Vishram P. Dalvi | Status indicators for flash memory |
US6049856A (en) * | 1997-05-27 | 2000-04-11 | Unisys Corporation | System for simultaneously accessing two portions of a shared memory |
US6154816A (en) * | 1997-10-24 | 2000-11-28 | Compaq Computer Corp. | Low occupancy protocol for managing concurrent transactions with dependencies |
US6279084B1 (en) * | 1997-10-24 | 2001-08-21 | Compaq Computer Corporation | Shadow commands to optimize sequencing of requests in a switch-based multi-processor system |
US7024518B2 (en) | 1998-02-13 | 2006-04-04 | Intel Corporation | Dual-port buffer-to-memory interface |
US5963482A (en) | 1998-07-14 | 1999-10-05 | Winbond Electronics Corp. | Memory integrated circuit with shared read/write line |
KR100330164B1 (ko) * | 1999-04-27 | 2002-03-28 | 윤종용 | 무효 블록들을 가지는 복수의 플래시 메모리들을 동시에 프로그램하는 방법 |
US20050160218A1 (en) * | 2004-01-20 | 2005-07-21 | Sun-Teck See | Highly integrated mass storage device with an intelligent flash controller |
US6530006B1 (en) * | 2000-09-18 | 2003-03-04 | Intel Corporation | System and method for providing reliable transmission in a buffered memory system |
US7444575B2 (en) * | 2000-09-21 | 2008-10-28 | Inapac Technology, Inc. | Architecture and method for testing of an integrated circuit device |
US6665755B2 (en) * | 2000-12-22 | 2003-12-16 | Nortel Networks Limited | External memory engine selectable pipeline architecture |
US6594748B1 (en) * | 2001-11-09 | 2003-07-15 | Lsi Logic Corporation | Methods and structure for pipelined read return control in a shared RAM controller |
US6851032B2 (en) | 2002-08-16 | 2005-02-01 | Micron Technology, Inc. | Latency reduction using negative clock edge and read flags |
US7640392B2 (en) | 2005-06-23 | 2009-12-29 | Qualcomm Incorporated | Non-DRAM indicator and method of accessing data not stored in DRAM array |
KR20100108697A (ko) * | 2009-03-30 | 2010-10-08 | 삼성전자주식회사 | 데이터 출력 패드들의 스왑 기능을 갖는 반도체 메모리 장치 |
-
2006
- 2006-10-11 US US11/548,430 patent/US7593279B2/en active Active
-
2007
- 2007-10-09 EP EP07844009A patent/EP2076905B1/en active Active
- 2007-10-09 DE DE602007011092T patent/DE602007011092D1/de active Active
- 2007-10-09 WO PCT/US2007/080779 patent/WO2008045856A2/en active Application Filing
- 2007-10-09 JP JP2009532528A patent/JP2010507148A/ja not_active Withdrawn
- 2007-10-09 AT AT07844009T patent/ATE491207T1/de not_active IP Right Cessation
- 2007-10-09 CN CN2007800377720A patent/CN101523502B/zh active Active
- 2007-10-09 KR KR1020097009629A patent/KR101125947B1/ko active IP Right Grant
- 2007-10-11 TW TW096138067A patent/TW200834598A/zh unknown
-
2013
- 2013-06-05 JP JP2013119287A patent/JP5475170B2/ja active Active
-
2014
- 2014-02-20 JP JP2014031055A patent/JP5774739B2/ja active Active
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11353887A (ja) * | 1998-06-03 | 1999-12-24 | Sharp Corp | 不揮発性半導体記憶装置 |
JP2001043671A (ja) * | 1999-07-28 | 2001-02-16 | Oki Micro Design Co Ltd | 半導体装置 |
JP2004505404A (ja) * | 2000-07-28 | 2004-02-19 | マイクロン テクノロジー インコーポレイテッド | ステータスバースト出力を行うシンクロナスフラッシュメモリ |
WO2006089313A2 (en) * | 2005-02-14 | 2006-08-24 | Qualcomm Incorporated | Register read for volatile memory |
JP2008530721A (ja) * | 2005-02-14 | 2008-08-07 | クゥアルコム・インコーポレイテッド | 揮発性メモリのレジスタの読み出し |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014149669A (ja) * | 2013-01-31 | 2014-08-21 | Toshiba Corp | 半導体記憶装置 |
JP2015069602A (ja) * | 2013-09-30 | 2015-04-13 | 株式会社東芝 | メモリ・システム |
JP6453492B1 (ja) * | 2018-01-09 | 2019-01-16 | ウィンボンド エレクトロニクス コーポレーション | 半導体記憶装置 |
Also Published As
Publication number | Publication date |
---|---|
WO2008045856A2 (en) | 2008-04-17 |
DE602007011092D1 (de) | 2011-01-20 |
CN101523502B (zh) | 2012-11-28 |
KR101125947B1 (ko) | 2012-04-12 |
JP5475170B2 (ja) | 2014-04-16 |
JP5774739B2 (ja) | 2015-09-09 |
ATE491207T1 (de) | 2010-12-15 |
KR20090085056A (ko) | 2009-08-06 |
EP2076905B1 (en) | 2010-12-08 |
EP2076905A2 (en) | 2009-07-08 |
US20080089138A1 (en) | 2008-04-17 |
JP2014139798A (ja) | 2014-07-31 |
WO2008045856B1 (en) | 2008-10-02 |
WO2008045856A3 (en) | 2008-07-24 |
US7593279B2 (en) | 2009-09-22 |
TW200834598A (en) | 2008-08-16 |
CN101523502A (zh) | 2009-09-02 |
JP2013232276A (ja) | 2013-11-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5475170B2 (ja) | ステータスレジスタの同時読み取り | |
US7640392B2 (en) | Non-DRAM indicator and method of accessing data not stored in DRAM array | |
US7251192B2 (en) | Register read for volatile memory | |
EP3433752B1 (en) | Self refresh state machine mop array | |
JP5032337B2 (ja) | 有向自動リフレッシュ同期 | |
US5889714A (en) | Adaptive precharge management for synchronous DRAM | |
WO2006105549A1 (en) | Memory device communication using system memory bus | |
US20140325105A1 (en) | Memory system components for split channel architecture | |
US20210109577A1 (en) | Temperature-based runtime variability in victim address selection for probabilistic schemes for row hammer | |
CN115516563B (zh) | 用于dram的刷新管理 | |
KR20230069234A (ko) | Dram을 위한 리프레시 관리 목록 | |
KR100953607B1 (ko) | 반도체 메모리 및 메모리 시스템 | |
US7103707B2 (en) | Access control unit and method for use with synchronous dynamic random access memory device | |
US11971832B2 (en) | Methods, devices and systems for high speed transactions with nonvolatile memory on a double data rate memory bus | |
Jacobs et al. | SDRAM Memory System Chapter 12 | |
WO1998041921A1 (fr) | Microprocesseur et systeme de traitement de donnees |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20111129 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20120228 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20120306 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20120329 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20120405 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20120501 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20120510 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120529 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120717 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20121016 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20121023 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20121119 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20130205 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130605 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20130612 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130820 |
|
A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20140418 |
|
A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20141217 |