KR20090085056A - 상태 레지스터들의 동시 판독 - Google Patents

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Abstract

메모리 어레이에 저장되지 않은 데이터를 포함하는 상태 정보가 각각의 메모리 장치가 그들의 상태 정보를 N 개 중 M 개의 상이한 서브셋 상에서 구동하고, 남은 N-M 개의 비트들을 3상태화 하도록 구성함으로써 N-비트 데이터 버스를 공유하는 복수의 병렬 메모리 장치들로부터 효율적으로 판독된다. 각각의 메모리 장치는 추가로 M 개의 서브셋과 연관된 0, 1, 또는 이상의 데이터 스트로브들을 구동하고, 남은 데이터 스토르브들을 3상태화하도록 구성된다. 메모리 제어기는 각각의 메모리 장치가 별개의 N 개중 M-비트 버스 서브셋을 구동함으로써 둘 이상의 메모리 장치로부터 병렬로 상태 정보를 동시에 판독할 수 있다. 각각의 메모리 장치는 상태 정보를 나열할 수 있으며, 버스트 형태로 버스의 M 개의 서브셋 상에 상태 정보를 구동할 수 있다. 각각의 메모리 장치는 자신의 M 개의 서브셋을 정의하기 위해 메모리 제어기에 의해 초기화되는 구성 레지스터를 포함할 수 있다.

Description

상태 레지스터들의 동시 판독{CONCURRENT READING OF STATUS REGISTERS}
본 발명은 일반적으로 메모리 장치들의 분야에 관련되며, 구체적으로 둘 이상의 메모리 장치들로부터의 상태 정보를 동시에 판독하는 것에 관련된 것이다.
휴대 전자 장치들은 현대 생활에서 유비쿼터스(ubiqoutous) 장비(accoutremnts)들이 되었다. 휴대 전자 장치들에 있어서 두 가지 끊임없는 트렌드들은 기능성의 증가와 크기의 감소이다. 증가한 기능성은 더 높은 연산 능력과 더 많은 메모리를 요구한다. 휴대 전자 장치들의 크기 감소는 전력 소모에 프리미엄을 붙이고 있으나, 배터리가 작을수록 더 적은 전력을 저장하고 전달할 수 있다. 따라서, 성능의 증가와 전력 소모의 감소는 일반적으로 유용하며 특히 휴대용 전자 장치들에 있어서 유용하다.
대부분의 휴대 전자 장치들은 프로세서 또는 다른 제어기에 대한 명령들 및 데이터를 저장하기 위해 다이내믹 랜덤 액세스 메모리(Dynamic Random Access Memory; DRAM)의 일부 형태를 포함한다. DRAM은 가장 비용-효율적인 사용가능한 고체-상태(solid-state)의 메모리 기술이다. 동기적 DRAM(Synchronous DRAM; SDRAM)은 모든 제어 신호들과 데이터 전송 사이클을 클록 에지(edge)에 정렬시킴으로써 DRAM에 비하여 개선된 성능과 단순화된 인터페이스 모두를 제공할 수 있다. 2배 속(Double Data Rate; DDR) SDRAM은 데이터가 상승(rising)과 하강(falling) 에지들 모두에서 데이터를 전송하도록 하고, 더 높은 성능을 제공한다.
모든 DRAM 동작의 기본적인 원리는 각각의 비트 포지션에서 데이터를 저장하는 용량성 전하(capactive charge)들이 데이터 상태를 유지하도록 주기적으로 갱신(renewed)되어야만 한다는 것이다. DRAM 어레이는 열(row)단위로 리프레쉬(refresh)된다; 일부 SDRAM 장치들은 다수의 DRAM 뱅크들에 있는 동일한 열(row)을 같은 시간에 리프레쉬한다. DRAM 어레이의 각각의 열은 특정한 리프레쉬 기간 내에 리프레쉬되어야 한다. DRAM 열들은 버스트(burst) 리프레쉬로 알려진 바와 같이, 리프레쉬 기간마다 한 번씩 순차적으로 리프레쉬될 수 있다. 그러나, 이는 모든 열들을 통해 순환하는데(cycle) 필요한 시간 동안에 DRAM 어레이로의 액세스를 하지 못하게 하며, 상당한 성능의 저하를 가져온다. 대안적으로, 각각의 열에 대한 리프레쉬 사이클들이 판독 및 기록 데이터 전송 사이에 산재한 리프레쉬 기간 동안 균일하게 분배될 수 있다. 이는 분산된(distributed) 리프레쉬로 알려져 있다. 분산된 리프레쉬는 더 일반적으로 구현되며, 이는 성능의 저하를 덜 가져온다.
발명의 명칭이 "Directed Autorefresh Synchronization"이며, 일련 번호가 11/115,915이며, 2004년 4월 27일에 동시계속출원(co-pending)되고, 본 발명의 출원인에게 양도된 미국 특허출원은 여기에 전체로서 참조 된다. 이 출원은 자동-리프레쉬 옵션을 개시하며, 여기서 리프레쉬 열 카운터는 SDRAM 장치에 유지된다. 자동-리프레쉬 모드에서, 프로세서와 같은 메모리 제어기는 주기적인 리프레쉬 명령만을 공급한다; SDRAM 장치는 순차적인 리프레쉬 열 어드레스들을 관리한다. (프로 세서가 리프레쉬 열 어드레스들을 제공하는) 일반적인 리프레쉬 모드 또는 자동-리프레쉬 모드에 있는지를 불문하고, 리프레쉬 명령의 타이밍은 메모리 제어기에 의해 결정된다.
총 요구되는 리프레쉬 기간 및 이로 인한 분산된 리프레쉬 옵션에서의 리프레쉬 사이클들의 간격은 DRAM 어레이 다이(die)의 온도에 따라 영향을 받는다. 일반적인 경험 법칙에서, 리프레쉬 레이트는 DRAM 어레이 다이 온도가 10℃ 상승할 때마다 두 배씩 증가한다. SDRAM 장치들에 대해 특정된 리프레쉬 기간은 일반적으로 가장 높게 예상된 작동온도에서 DRAM에 의해 요구되는 것이다. 따라서, DRAM 어레이 다이의 온도가 더 낮은 경우, 리프레쉬 기간은 더 길고, 분산된 리프레쉬 사이클들은 더 멀리 떨어지게 되고, 따라서 DRAM 판독 및 기록 액세스들에 대한 영향을 감소시킬 수 있다. 이는 필요없는 리프레쉬 활동을 제거함으로써 프로세서 성능을 개선하고 또한 전력 소모를 감소시킬 수 있다.
발명의 명칭이 "Register Read for Volatile Memory"이며, 일련 번호가 11/128,829이며, 2005년 5월 13일에 동시계속출원(co-pending)되고, 본 발명의 출원인에게 양도된 미국 특허출원은 여기에 전체로서 참조 된다. 이 특허출원은 온도 센서를 가지는 SDRAM 장치를 개시하고, 온도 센서 출력을 판독하기 위해, 데이터 판독 동작과 타이밍 및 동작이 유사한 상태 레지스터 판독(Status Register Read; SRR) 동작을 정의한다. SRR 명령은 READ 명령 이전에 나타나고, 2'b 10로 구동되는뱅크 선택 라인들을 갖는 모드 레지스터 세트(MRS) 명령으로서 여기에 정의된다. MRS 명령 동안의 어드레스 비트들은 판독될 상태 정보들을 선택한다. 예를 들어, 일 실시예에서, SDRAM 다이 온도 정보는 MRS 명령 동안에 모든 어드레스 비트들을 0x0로 만듦으로써 판독될 수 있다. 다른 상태 정보(예를 들어, 모드 또는 확장된(extended) 모드의 콘텐츠, ID 정보, 등)은 다른 어드레스들에 매핑될 수 있다.
SRR 명령은 DRAM 다이의 온도와 연관된 정보에 액세스할 수 있다. 이 정보는 다이의 실제 온도, 온도 센서의 초기화되지 않은 출력 값, 현재 온도에서 요구되는 최소 리프레쉬 레이트, 현재 온도에 기반한 리프레쉬 레이트 곱셈기, 또는 제어기가 요구되는 리프레쉬 레이트를 그로부터 알아낼 수 있는 다른 온도-관련 정보들을 포함할 수 있다. 여기에 사용된 바와 같이, 이러한 모든 정보는 온도 정보로 지칭되며, DRAM 어레이에 저장된 어떠한 데이터와도 다른 것이다.
SRR 명령을 이용하여, 프로세서와 같은 메모리 제어기는 주기적으로 온도 센서의 출력을 판독하고 실제 최소 요구되는 리프레쉬 레이트를 계산할 수 있다. 초기 파워-업 또는 배터리 전력-세이빙 "슬립(sleep)" 모드로부터 전환된 "웨이킹(waking)" 모드와 같은, 일시적인 열 조건들 동안에, 제어기는 동적으로 리프레쉬 레이트를 최적화하기 위하여, 6 마이크로 세컨드동안 네 번과 같이, 상대적으로 자주 온도 센서를 판독할 수 있다. DRAM 다이의 온도가 안정되면, 제어기는 상태 레지스터 판독 동작의 빈도를 감소시키고, 메모리 액세스 및 리프레쉬 동작들에 더 큰 버스 대역폭을 사용할 수 있다. SRR 동작 타이밍들이 데이터에 대한 READ 동작의 그것과 유사하기 때문에, SRR 동작들은 일반적인 메모리 액세스에 통합될 수 있다.
각각의 메모리 서브시스템 랭크의 각각의 DRAM 장치(예를 들어, 동일한 칩 선택 신호에 연결된 각각의 DRAM 장치)로부터 개별적으로 온도와 같은 상태 정보를 순차적으로 판독하는 것은, 메모리 어레이를 리프레쉬 하고, 판독하고, 기록하도록 대기중인 메모리 액세스들을 수행하는데 사용될 수 있는 가용한 메모리 대역폭을 소모한다. SRR 동작의 수를 줄이는 것은 메모리 시스템 성능을 개선할 수 있으며, 더 적은 메모리 액세스를 요구함으로써 전력 소모를 감소시킬 수 있다.
하나 이상의 실시예들에따르면, 메모리 어레이에 저장되지 않은 데이터를 포함하는 상태 정보는 각각의 메모리 장치가 그들의 상태 정보를 N 개 중 M 개의 상이한 서브셋 상에서 구동하고, 남은 N-M 개의 비트들을 3상태화 하도록 구성함으로써 N-비트 데이터 버스를 공유하는 복수의 병렬 메모리 장치들로부터 효율적으로 판독될 수 있다. 각각의 메모리 장치는 추가로 M 개의 서브셋과 연관된 0, 1, 또는 이상의 데이터 스트로브들을 구동하고, 남은 데이터 스토르브들을 3상태화하도록 구성된다. 메모리 제어기는 각각의 메모리 장치가 별개의 N 개중 M-비트 버스 서브셋을 구동함으로써 둘 이상의 메모리 장치로부터 병렬로 상태 정보를 동시에 판독할 수 있다. 각각의 메모리 장치는 상태 정보를 나열할 수 있으며, 버스트 형태로 버스의 M 개의 서브셋 상에 상태 정보를 구동할 수 있다.
하나의 실시예는 N-비트 데이터 버스를 공유하는 복수의 병렬 메모리로부터 상태 정보를 판독하는 방법과 관련된다. 각각의 메모리는 상기 N 개 중 M 개 비트들의 상이한 서브셋 상의 상태 정보를 구동하고(drive), 남아있는 N-M 개의 비트들을 3상태화(tri-state) 하도록 구성된다. 싱태 정보는 그리고나서 복수의 메모리 장치들로부터 동시에 판독될 수 있다.
다른 실시예는 N-비트 데이터 인터페이스를 가지는 메모리 장치에 관련된 것이다. 메모리 장치는 위치들의 판독 액세스가 데이터 인터페이스의 모든 N 개의 비트들 상에서 데이터를 구동하는 복수의 어드레스 가능한 데이터 저장 위치들(locations)을 포함한다. 메모리 장치는 추가로 위치들의 판독 액세스가 데이터 인터페이스의 상기 N 개중의 M 개의 구성가능한 서브셋 상에서 상태 정보를 구동하는, 하나 이상의 상태 정보 저장 위치들(locations)을 포함한다.
또 다른 실시예는 메모리 제어기와 관련된 것이다. 제어기는 N-비트 양방향(bidirectional) 데이터 버스 및 제어 신호 출력을 포함한다. 제어기는 또한 각각 상이한 상기 N 개 중 M 개의 비트들의 서브셋상의 상태 정보를 구동하고, 상태 정보 판독 명령들 중에 상기 남아있는 N-M 비트들을 3상태화(tri-state)하는 복수의 메모리 장치들을 구성하도록 동작하고, 그리고, 상기 동일한 상태 정보 판독 동작에서 상기 복수의 메모리로부터 상태 정보를 판독하도록 더 동작하는 제어회로를 포함한다.
또 다른 실시예는 SDRAM 모듈로부터 상태 정보를 판독하는 방법과 관련된다. SDRAM 상의 뱅크 선택 신호들의 고유 인코딩을 이용하여 모드 레지스터 셋(MRS) 동작이 SDRAM 상에서 수행되며, 이는 동기(synchronous) READ 동작에 선행한다. 상태 정보는 그리고 나서 동기적으로(synchronously) 판독될 수 있다.
도 1 은 하나 이상의 메모리 장치들 및 제어기의 기능적인 블록 다이어그램이다.
도 2 는 SRR 동작의 타이밍 다이어그램이다.
도 3 은 2- 랭크, x16 메모리 서브시스템의 기능적인 블록 다이어그램이다.
도 4 는 도 3의 메모리 시스템의 SRR 동작의 타이밍 다이어그램이다.
도 5 는 도 3의 메모리 시스템의 동시 SRR 동작의 타이밍 다이어그램이다.
도 6 은 2-랭크, x32 메모리 서브시스템의 기능적인 블록 다이어그램이다.
도 7 은 DDR SRAM을 이용한, 도 6의 메모리 시스템의 동시 SRR 동작의 타이밍 다이어그램이다.
도 1 은 하나 이상의 SDRAM 메모리 장치들(100) 및 제어기(102)를 도시한 것이다. 제어기는 프로세서, 디지털 신호 프로세서, 마이크로 컨트롤러, 상태 머신(state machine)등을 포함할 수 있으며, SDRAM 액세스들을 제어하는 제어 회로(103)를 포함할 수 있다. 제어기(102)는 공지된 바와 같이, SDRAM 장치들(100)의 동작을 제어 신호 클록(control signals Clock; CLK), 클록 인에이블(Clock Enable; CLE), 칩 선택, (Chip Select, CS), 로우 어드레스 스트로브(Row Address Strobe; RAS), 컬럼 어드레스 스트로브(Column Address Strobe; CAS), 기록 인에이블(WE) 및 DQM(Data Qualifiers)으로써 제어한다. 특히, SDRAM 장치들(100)은 랭크들로 그룹핑될 수 있으며, 칩 선택 신호들에 의해 정렬될 수 있다. 제어기(102)는 SDRAM 장치들(100)에 대한 복수의 뱅크 선택 라인들 및 어드레스 라인들, 제어기(102)와 각각의 SDRAM 장치(100)를 연결하는 양-방향(bi-directional) 데이터 버스를 제공한다. 각각의 SDRAM 장치(100)는 DRAM 어레이(104)를 포함하며, DRAM 어레이(104)는 복수의 뱅크들(106)로 나뉠 수 있다. DRAM 어레이(104)는 명령들 및 데이터들을 저장하고, 제어기(102)의 제어하에서, 제어 회로(108)에 의해 리프레쉬 되고, 판독되고, 써진다.
각각의 SDRAM 장치(100)는 모드 레지스터(110) 및 확장된(extended) 모드 레지스터(112)를 추가로 포함할 수 있다. SDRAM 장치는 벤더(vendor ID) 및 버전(version) 번호와 같은 식별 정보(114)를 포함할 수 있다. 식별 정보(114)는 레지스터에 저장될 수 있다; 대안적으로, 이는 다이(die) 내에 배선(hardwired)될 수 있다.
SDRAM 장치(100)는 인접한 DRAM 어레이(104)에 배치되고, DRAM 어레이 다이의 온도를 센싱하는 써미스터(118)와 같은 하나 이상의 온도 센서를 포함하는 온도 센싱 유닛을 추가로 포함할 수 있다. 모드 레지스터(110) 및 확장된 모드 레지스터(112)의 콘텐츠, SDRAM 장치 식별(114) 및 온도 센서(116)의 출력은 모두 SDRAM 장치(100)로부터 판독될 수 있으나, DRAM 어레이(104)에 저장되지 않은 데이터들의 예들이다. 여기에 사용된 바와 같이, 이러한 정보는 "상태 정보"로 지칭될 수 있다.
도 2 는 일 실시예에 따라 상태 정보를 판독하는 SRR 동작의 타이밍 다이어그램이다. 먼저, MRS 명령은, 2'b10 로 설정된 뱅크 선택 비트들 세트 및 0x0 어 드레스(다른 상태 레지스터의 위치 판독은 어드레스 버스 상의 상이한 값에 의해 특정됨)로 SDRAM 제어 신호들 상에 발행(issue)된다. 최소 MRS 시간 tMRS 다음에, 일반적인 READ 명령이 발행된다. SDRAM 장치는 DRAM 어레이로부터의 데이터 대신에 프로그램된 CAS 레이턴시 tCL 다음, 그렇지 않으면 일반적인 SRAM 판독 동작의 시퀀싱 및 타이밍들 다음에, 데이터 버스 상에 상태 정보를 출력한다. 새로운 명령은 상태 정보의 데이터 전송 다음에 SDRAM 장치에 발행될 수 있다.
하나 이상의 실시예들에 따르면, 상태 정보의 판독이 전체 N-비트 SDRAM 데이터 버스 미만을 요구하는 경우, 상태 정보는 N 개중 M 개의 비트들의 서브셋 상에서 쉽게 구동될 수 있으며, 남아있는 N-M 개의 비트들은 SRR 동작 동안에 3상태화(tri-state)된다. SRR 동작들을 위해 어떠한 데이터 버스 비트를 활용할 지와 - 여기서 SRR 구성 정보로서 지칭되는 - 관련된 정보는 제어기(102)에 의해 SRR 구성 레지스터(120, 도 1 참조)에 의하여 시스템 초기화 동안과 같은 때에, 써진다. SRR 구성 정보는 상태 정보의 하나의 타입이다. SRR 구성 레지스터(120)는, 도 2 에 도시된 바와 같이, 상태 정보 어드레스 공간의 어드레스 가능한 위치를 포함하거나, 대안적으로 모드 레지스터(110) 또는 확장된 모드 레지스터(112)의 사용되지 않는 비트들을 포함할 수 있다. 다른 대안으로서, SDRAM 장치(100)의 하나 이상의 핀들은 SRR 동작들 동안에 사용할 각각의 SDRAM 장치(100)에 대한 데이터 버스 서브셋을 구성하기 위하여, 시스템 설계 동안에 전원(power) 또는 접지(ground)에 이어질 수 있다.
도 3 은 제어기(102)와 두 개의 SDRAM 장치들(100a 및 100b)을 포함하는 2-랭크, x16 SDRAM 장치 시스템 토폴러지(topology)의 기능적인 블록 다이어그램이다. 메모리 랭크 0을 형성하는 SDRAM 장치(100a)는 칩 선택 라인 0 과 연결되고, 메모리 랭크 1 을 형성하는 SDRAM 장치(100b)는 칩 선택 라인 1 과 연결된다. 16-비트 데이터 버스(DQ[15:0])는 다음의 설명으로부터 명확해질 본 발명의 하나 이상의 실시예들을 설명하기 위해, 데이터 스트로브(DQS[0] 및 DQS[1])에 의해 각각 제어되는 별개의 바이트 레인(lane)들 DQ[7:0] 및 DQ[15:8]로서 도 3에 도시되어 있다. 다른 제어 신호들, 어드레스 버스 등은, 일반적인 방법에 의하여 제어기(102) 및 SDRAM 장치들(100a 및 100b) 사이에 연결되어 있으며, 명확화를 위해 도 3에서는 생략되었다.
도 4 는 DRAM 장치들(100a 및 100b)로부터 상태 정보를 판독하는 도 3의 시스템에서 발행되는 SRR 을 나타내는 타이밍 다이어그램을 도시한 것이다. 제어기(102)는 제 1 사이클에서 2'b10의 뱅크 선택 및 0x0의 어드레스로 랭크들 둘 다로 MRS 명령을 발행한다(CS[0] 및 CS[1] 모두 어서티드(asserted)). READ 명령은 tMRS 사이클들 이후에 제 3 사이클에서, 랭크 0으로 발행되며(CS[0] 만 어서티드) , SDRAM 장치(110a)는 CAS 레이턴시 tCL 이후에, 사이클 6에서 데이터 버스 DQ[15:0] 상에 (예를 들어, 온도 정보와 같은) 상태 정보를 리턴한다. 이 사이클에서, 제어기(102)는 READ 명령을 랭크 1로 발행하고(CS[1] 만이 어서티드), SDRAM 장치(100b)는 CAS 레이턴시 tCL 이후에, 제 8 사이클에서 데이터 버스 DQ[15:0] 상에 상태 정보를 리턴한다. 제어기(102)는 제 9 사이클에서 시작하는 다른 명령을 발행할 수 있다.
본 발명의 하나 이상의 실시예들에 따르면, 각각의 DRAM 장치(100)는 데이터 버스의 서브셋에 대하여만 온도 정보와 같은 상태 정보를 구동하도록 구성되고, SRR 동작 동안에 그 서브셋과 연관된 데이터 스트로브들만을 구동한다. DRAM 장치(100)는 남아있는 데이터 버스 및 연관된 데이터 스트로브들을 3상태화(tri-state) 한다. 이러한 구성은 제 2 DRAM 장치(100)가 상이한 서브셋과 연관된 데이터 스트로브들을 이용하여 데이터 버스의 상이한 서브셋 상에서 상태 정보를 구동하도록 한다. 이러한 방법으로, 둘 이상의 DRAM 장치들(100)은 제어기(102)가 동시에 둘 이상의 DRAM 장치들(100)로부터 한 번에 상태 정보를 판독하도록 하면서, SRR 동작 동안에 데이터 버스 상의 상태 정보들을 동시에 구동할 수 있다. 이러한 기술은 SRR 동작에 지정된 버스 대역폭을 감소시키며, DRAM 어레이에 대한 판독, 기록 및 리프레쉬 동작들을 진행하는 데 대한 사용가능한 대역폭을 사용가능하게 할 수 있다.
하나 이상의 실시예에서, 상태 정보가 SRR 동작 동안에 데이터 버스의 구성된 서브셋 상에서 완전하게 구동될 수 없는 경우에, SDRAM 장치(100)는 자동적으로 상태 정보를 나열하고, 상태 정보를 연속된 버스 사이클에서 데이터 버스의 구성된 서브셋상에서 구동한다. 이러한 특징은 상태 정보의 폭(width)이 하나 이상의 SDRAM 장치들(100)에 대한 구성된 데이터 버스 서브셋을 초과하는 경우의 SDRAM 장치(100)의 버스트 성능을 이용한 것이다. 하나의 실시예에서, 나열된 상태 정보는 DRAM 어레이(104)에 저장된 데이터에 대한 버스트 READ 동작과 관련되며, 모드 레지스터(110)) 및/또는 확장된 모드 레지스터(112)에서 구성된 버스트 파라메터들에 따라, 구성된 데이터 버스 서브셋상에 연속적으로 구동될 수 있다.
도 5 는 도 3의 메모리 시스템에서의 동시 SRR 동작의 타이밍 다이어그램을 도시한 것이며, 여기서 SRR 동작 동안 랭크 0 SDRAM 장치(100a)는 장치의 하위 바이트 레인(DQ[7:0])을 활용하도록 구성되고, 랭크 1 SDRAM 장치(100b)는 상위 바이트 레인(DQ[15:8])을 활용하도록 구성된다. 제어기(102)는 제 1 사이클에서 2'b10의 뱅크 선택 및 0x0 어드레스로(뱅크 선택 및 어드레스 버스들은 도 5에 도시되지 않음) (CS[0] 및 CS [1] 이 모두 어서티드된) 랭크들 둘 다에 MRS 명령을 발행한다. READ 명령은 tRMS 사이클 이후에 제 3 사이클에서 (CS[0] 및 CS [1] 이 모두 어서티드된) 랭크들 둘 다에 동시에 발행된다. CAS 레이턴시 tCL 이후에 제 6 사이클에서, 랭크 0 SDRAM 장치(100a)는 (온도 정보와 같은) 상태 정보의 첫 번째 바이트를 데이터 버스 비트들(DQ[7:0]) 상에 리턴하고, DQS[0]를 구동하며, 제 7 사이클에서 상태 정보의 두 번째 바이트로 DQ[7:0] 을 구동한다(전송될 상태 정보의 크기 및 SDRAM 장치(100a) 버스트 구성 파라메터들에 따라, 필요한 다음의 직렬(serial) 버스트가 전송됨). 동시에 (가능하게는 각각의 개별적인 SDRAM 컴포넌트의 특성인 CLK로부터 DQ들의 액세스 타이밍인 tAC만큼의 차이를 두고) 랭크 1 SDRAM 장치(100b)는 제 6 사이클에서 DQS[1]을 구동하고 데이터 버스 비트들 DQ[15:8]상에 상태 정보의 첫 번째 바이트를 리턴하고, 제 7 사이클에서 상태 정보 의 두 번째 바이트로 DQ[15:8]을 구동한다. 제어기(102)는 제 7 사이클에서 시작하는 다른 명령을 발행할 수 있다.
도 5의 타이밍 다이어그램을 도 4의 타이밍 다이어그램과 비교하는 것은 2- 랭크 메모리 서브시스템의 CAS 레이턴시 tCL=2 사이클들에 대해, 도 4 에 도시된 일반적인 SRR 동작은 최초 MRS 명령으로부터 랭크들 둘 다로부터 모든 상태정보를 수신하기까지 모두 8 개의 사이클들이 필요하다는 것을 나타낸다. 반대로, 도 5 에 도시된 동시 SRR 동작은 최초 MRS 명령으로부터 랭크들 둘 다로부터 모든 상태정보를 수신하기까지 단 6 개의 사이클들이 필요하다. 이 실시예에 따른 동시 SRR 동작은 일반적인 SRR 동작과 비교하여 SRR 오버헤드 - 또는 소모되는 대역폭 - 의 25% 감소를 가져온다. 유사한 분석으로, CAS 레이턴시 tCL=3 사이클들을 고려하면, 일반적인 SRR 동작과 비교하여 22%의 동시 SRR 동작의 오버헤드 감소가 산출된다.
본 발명의 이러한 실시예들은 더 넓은 버스 폭(width)으로 스케일 가능하다. 도 6 은 제어기(102) 및 네 개의 SDRAM 장치들(100a, 100b, 100c 및 100d)을 포함하는 2-랭크, x32 SDRAM 장치 시스템 토폴러지의 기능적인 블록 다이어그램이다. 0 메모리 랭크를 형성하는 SDRAM 장치들(100a 및 100b)은 모두 CS[0]에 연결되어 있으며, 메모리 랭크 1을 형성하는 SDRAM 장치들(100c 및 100d)은 모두 CS[1]에 연결되어 있다. 주어진 랭크의 모든 SDRAM 장치들(100)(예를 들어, 100a/100b 또는 100c/100d)은 SRR 동작 동안에 데이터 버스의 동일한 서브셋 상에서 상태 정보를 출력하도록 구성되어있다. 역으로, 다른 랭크들의 병렬 SDRAM 장치들(100)(예를 들어, 100a/100c 또는 100b/100d)은 SRR 동작 동안에 데이터 버스의 상이한 서브셋 상에 상태 정보를 출력하도록 구성된다.
32-비트 데이터 버스(DQ[31:0]) 및 네 개의 데이터 스트로브들(DQS[3:0])은 도 6에서, SRR 동작들 동안 어떠한 SDRAM 장치(100a, 100b, 100c, 100d)가 장치의 상태 정보를 그 바이트 레인 상에 구동할 것인지를 표시한 별개의 바이트 레인들로 도시되었다. 다른 제어 신호들(예를 들어, 어드레스 버스 등)은 제어기(102)와 SDRAM 장치들(100a, 100b, 100c, 100d) 사이에서 일반적인 방법으로 연결되었으며, 명확성을 위해 도 6으로부터 생략되었다.
도 7 은 도 6의 메모리 시스템의 동시 SRR 동작의 타이밍 다이어그램을 도시한 것이며, 여기서 SRR 동작들 동안에 랭크 0 SDRAM 장치들(100a 및 100b)은 하위 바이트 레인(DQ[7:0]) 및 각각의 SDRAM 컴포넌트의 DQS[0]를 활용하도록 구성되고, 랭크 1 SDRAM 장치들(100c 및 100d)은 상위 바이트 레인(DQ[15:8]) 및 각각의 SDRAM 컴포넌트의 DQS[1]을 활용하도록 구성된다. 각각의 SDRAM(100a, 100b, 100c, 100d)은 SRR 동작들 동안에 SDRAM의 데이터 버스의 비-구성되는 부분을 3상태화한다. SRR 명령 시그널링의 타이밍은 도 5 에 도시된 것과 동일하다.
이 실시예에서, 각각의 SDRAM 장치(100a, 100b, 100c, 100d)는 2배속 (Double Data Rate; DDR) SDRAM)이며, 버스트 폼으로 네 바이트의 상태 정보를 전송할 수 있다. 도 6 및 7에 도시된 바와 같이, 32-비트 버스(DQ[31:0])모두를 활용하는 제어기(102)는 바이트 레인[7:0]상에서 SDRAM 장치(랭크 0;100a)로부터; 바이트 레인[15:8] 상에서 SDRAM 장치(랭크 1;100c)로부터; 바이트 레인[23:16] 상에서 SDRAM 장치(랭크 0;100b)로부터; 바이트 레인[31:24] 상에서 SDRAM 장치(랭크 1;100d)로부터; 상태 정보를 수신한다. 이러한 방법으로, 두 바이트의 상태 정보가 각각의 사이클에서 각각의 SDRAM 장치(100a, 100b, 100c, 100d)로부터 수신된다. 도 7 에 도시된 바와 같이, 동시 SRR 동작을 사용하면, 일곱 개의 사이클에서 각각의 SDRAM 장치(100a, 100b, 100c, 100d)로부터 네 개의 바이트의 상태 정보가 판독된다. 순서대로 각각의 SDRAM 장치(100a, 100b, 100c, 100d)로부터 상태 정보를 판독하는 일반적인 SRR 동작을 사용하는 것은 15 개의 사이클들의 필요할 것이다. 따라서, 이러한 예에서, 동시 SRR 동작은 SRR 오버헤드의 50% 감소를 나타낸다.
본 발명은 또한 동시 SRR 명령의 패어(pair) 들을 발행함으로써, 2-랭크 시스템보다 더 큰 시스템들에 스케일 가능하다. 대안적으로, 각각의 SDRAM 장치(100)는 그 데이터 버스의 더 작은 서브셋(예를 들어, 니블(nibble))을 사용하고, 요청된 대로 상태 정보 출력을 나열하도록 구성될 수 있다. 이러한 실시예에서, 동일한 데이터 버스 바이트 레인을 사용하도록 구성되는 두 개 중 하나의 SDRAM 장치들(100)은 연관된 데이터 버스 스트로브들을 제어하도록 구성될 수 있으며, 다른 SDRAM 장치(100)는 모든 데이터 버스 스트로브들을 3상태화하도록 구성될 수 있다. 이러한 설계 결정들은 당업자의 능력 내에서 쉽게 알 수 있으며, 많은 다른 구성들 및 애플리케이션들은 본 발명의 주어진 개시내용에 의하여 당업자에게 명백할 것이다.
일반적으로, N-비트 데이터 버스를 공유하는 임의의 병렬 메모리 장치들에 대하여, 본 발명의 하나 이상의 실시예들에 따르면, 각각의 메모리 장치는 N 개중 M 개의 비트들의 상이한 서브셋 상에서 상태 정보를 구동하고, 남아있는 N-M 개의 비트들을 3상태화하도록 구성될 수 있다. 추가로, 각각의 장치는 N 개중 M-비트 데이터 버스 서브셋과 연관된 0, 1, 또는 이상의 데이터 버스 스트로브들을 구동하도록 구성될 수 있다. 도 3 및 6에 도시된 실시예에서, N=16이고 M=8이다. N 및 M의 다른 값들은 본 발명의 범위 내이다.
여기에 개시된 내용이 SDRAM 메모리 장치들(100)을 참조함에도 불구하고, 본 발명은 SDRAM에 제한되지 않으며, 임의의 메모리 장치로부터 상태 정보를 판독하는데 유용하게 적용될 수 있다. 유사하게, 상태 정보가 여기서 리프레쉬 레이트를 제어하는데 사용되는 DRAM 어레이(104)와 연관된 온도 정보로서 설명되었으나, 본 발명은 리프레쉬 레이트 제어 또는 온도 정보로 제한되지 않는다. 여기에 사용된 바와 같이, 상태 정보는 메모리 어레이에 저장된 데이터를 제외한 메모리에서 판독되는 임의의 데이터를 지칭할 수 있으며, 예를 들어, 장치 ID(114), 모드 레지스터(110) 또는 확장된 모드 레지스터(112)의 콘텐츠, SRR 구성 레지스터(120)의 콘텐츠 또는 메모리 어레이(104)에 저장되지 않은 임의의 다른 데이터를 포함할 수 있다. 상태 레지스터 판독(Status Register Read; SRR) 명령 또는 동작은 실제 레지스터를 판독할 필요가 없을 수 있다는 것을 알아야한다.
본 발명이 특정한 특징들, 측면들 및 실시예들과 관련하여 설명되었으나, 다양한 변형, 수정 및 다른 실시예들이 본 발명의 넓은 권리범위 내에서 가능하다는 것이 명백하며, 따라서, 모든 변형들, 수정들 및 실시예들은 본 발명의 권리범위 내로 간주될 것이다. 본 발명의 실시예들은 따라서 본 발명의 모든 실시예들을 설명하나 이에 제한되지 않는 것으로 해석되어야 하며, 첨부된 청구항의 균등한 영역 및 의미 내에서 발생하는 모든 변화들은 여기에 포함되도록 하는 의도를 지닌다.

Claims (39)

  1. N-비트 데이터 버스를 공유하는 복수의 병렬 메모리 장치들로부터 상태 정보를 판독하는 방법으로서,
    상기 N 개 중 M 개 비트들의 상이한 서브셋 상에 상태 정보를 구동하고(drive), 남아있는 N-M 개의 비트들을 3상태화(tri-state) 하도록 각각의 메모리 장치를 구성하는 단계; 및
    동일한 상태 정보 판독 동작에서 상기 복수의 메모리 장치들로부터 상태 정보를 판독하는 단계를 포함하는, 상태 정보 판독 방법.
  2. 제 1 항에 있어서,
    상기 동일한 상태 정보 판독 동작에서 상기 복수의 메모리 장치들로부터 상태 정보를 판독하는 단계는,
    고유 뱅크 선택 비트 인코딩을 이용하여, READ 명령에 선행하는, 모드 레지스터 셋(Mode Register Set; MRS) 명령을 상기 복수의 메모리 장치들로 동시에(simulataneously) 발행(issue)하는 단계를 포함하는, 상태 정보 판독 방법.
  3. 제 2 항에 있어서,
    상기 고유 뱅크 선택 비트 인코딩은 2'b10인, 상태 정보 판독 방법.
  4. 제 2 항에 있어서,
    상기 MRS 명령 동안의 상기 어드레스 버스 값은 상기 메모리 장치들로부터 판독될 상기 상태 정보를 선택하는, 상태 정보 판독 방법.
  5. 제 1 항에 있어서,
    상기 메모리 장치가 상태 정보를 구동하도록 구성되는 상기 N 개 중 M 개 비트들의 상기 서브셋에 상응하는 0, 1, 또는 이상의 데이터 스트로브(DQS) 신호들을 구동하고,
    남아있는 DQS 신호들을 3상태화 하도록 각각의 메모리 장치를 구성하는 단계를 더 포함하는, 상태 정보 판독 방법.
  6. 제 1 항에 있어서,
    상기 동일한 상태 정보 판독 동작에서 상기 복수의 메모리 장치들로부터 상태 정보를 판독하는 단계는,
    두 개 이상의 데이터 전송 사이클에서 상기 복수의 메모리 장치들로부터 상태 정보를 순차적으로 판독하는 단계를 포함하고,
    여기서, 적어도 하나의 메모리 장치는 자신의 상태 정보를 나열(serialize)하고, 자신의 구성된 상기 N 개 중 M 개 비트들의 서브셋 상에 부분 상태 정보를 연속적으로 구동하고, 각각의 데이터 전송 사이클에 대해 남아있는 N-M 개의 비트들을 3상태화(tri-state)하는, 상태 정보 판독 방법.
  7. 제 1 항에 있어서,
    상기 동일한 상태 정보 판독 동작에서 상기 복수의 메모리 장치들로부터 상태 정보를 판독하는 단계는,
    상기 동일한 상태 정보 판독 동작에서 각각의 메모리 장치상의 메모리 어레이와 연관된 온도 정보를 판독하는 단계를 포함하는, 상태 정보 판독 방법.
  8. 제 1 항에 있어서,
    상기 동일한 상태 정보 판독 동작에서 상기 복수의 메모리 장치들로부터 상태 정보를 판독하는 단계는,
    상기 동일한 상태 정보 판독 동작에서 각각의 메모리 장치상의 레지스터를 판독하는 단계를 포함하는, 상태 정보 판독 방법.
  9. 제 1 항에 있어서,
    상기 N 개중 M 개의 비트들의 상이한 서브셋 상에 상기 상태 정보를 구동하도록 각각의 메모리 장치를 구성하는 단계는,
    레지스터에서 구성 비트들을 설정하는 단계를 포함하는, 상태 정보 판독 방법.
  10. 제 1 항에 있어서,
    상기 N 개중 M 개의 비트들의 상이한 서브셋 상에서 상기 상태 정보를 구동하도록 각각의 메모리 장치를 구성하는 단계는,
    미리 결정된 로직 레벨로 각각의 메모리 장치의 구성 핀들을 잇는(tying) 단계를 포함하는, 상태 정보 판독 방법.
  11. N-비트 데이터 인터페이스를 가지는 메모리 장치로서,
    복수의 어드레스 가능한 데이터 저장 위치들(locations) - 여기서, 상기 어드레스 가능한 데이터 저장 위치들의 판독 액세스는 데이터 인터페이스의 모든 N 개의 비트들 상에서 데이터를 구동함 -; 및
    하나 이상의 상태 정보 저장 위치들(locations) - 여기서, 상기 하나 이상의 상태 정보 저장 위치들의 판독 액세스는 데이터 인터페이스의 상기 N 개중의 M 개의 구성가능한 서브셋 상에 상태 정보를 구동함 -, 을 포함하는, 메모리.
  12. 제 11 항에 있어서,
    상태 정보 저장 위치들의 판독 액세스 동안에,
    상기 메모리 장치는 상기 남아있는 상기 데이터 인터페이스의 N-M 개의 비트들을 3상태화(tri-state)하는, 메모리.
  13. 제 11 항에 있어서,
    상태 정보 저장 위치들의 판독 액세스 동안에,
    상기 메모리 장치는, 상기 메모리 장치가 상태 정보를 구동하는 상기 N 개중 M 개의 비트들의 상기 서브셋에 상응하는 0, 1, 또는 이상의 DQS 신호들을 구동하는, 메모리.
  14. 제 11 항에 있어서,
    상태 정보 저장 위치들의 판독 액세스 동안에,
    상기 메모리 장치는 상기 남아있는 상기 데이터 인터페이스의 N-M 개의 비트들에 상응하는 DQS 신호들을 3상태화하는, 메모리.
  15. 제 11 항에 있어서,
    상기 하나 이상의 상태 정보 저장 위치들은,
    하나 이상의 레지스터들을 포함하는, 메모리.
  16. 제 11 항에 있어서,
    상기 하나 이상의 상태 정보 저장 위치들은,
    상기 메모리 장치의 메모리 어레이와 연관되는 온도 센서의 출력을 포함하는, 메모리.
  17. 제 11 항에 있어서,
    상기 데이터 인터페이스의 상기 N 개중 M 개의 비트들의 상기 서브셋을 특정 하는 레지스터 저장 구성 비트들을 더 포함하는, 메모리.
  18. 제 11 항에 있어서,
    상기 데이터 인터페이스의 상기 N 개중 M 개의 비트들의 상기 서브셋을 특정하는 구성 핀들을 더 포함하는, 메모리.
  19. 제 11 항에 있어서,
    상태 정보를 나열하고, 구성된 N 개 중 M개 비트 데이터 버스 서브셋 상에 부분 상태 정보를 버스트 형태(form)로 연속적으로 구동하도록 동작하는(operative) 제어기를 더 포함하는, 메모리.
  20. 각각의 메모리 장치가 N 개중 M 개 비트들의 상이한 서브셋 상에 상태 정보들을 구동하고, 상태 판독 동작 동안에 남아있는 N-M 개의 비트들을 3상태화(tri-state)하도록 동작하는 N-비트 데이터 버스에 병렬로 연결된 두 개 이상의 메모리 장치들;
    상기 메모리 장치들에 연결되고, 두 개 이상의 메모리 장치들로부터 상태 판독 동작을 통해 동시에 상태 정보를 판독하도록 동작하는 제어기를 포함하는, 메모리 서브시스템.
  21. 제 19 항에 있어서,
    상기 상태 판독 동작은,
    READ 명령에 선행하며, 고유 뱅크 선택 비트 인코딩을 갖는 MRS 명령들을 포함하는, 메모리 서브시스템.
  22. 제 20 항에 있어서,
    상기 고유 뱅크 선택 비트 인코딩은 2'b10인, 메모리 서브시스템.
  23. 제 20 항에 있어서,
    상기 MRS 명령동안의 상기 어드레스 버스 값은 상기 메모리 장치들로부터 판독될 상태 정보들을 선택하는, 메모리 서브시스템.
  24. 제 19 항에 있어서,
    하나 이상의 상기 메모리 장치는,
    상태 정보를 나열하고, 상태 판독 동작 동안에 구성된 상기 N 개 중 M개 비트 데이터 버스 서브셋 상에 부분 상태 정보를 버스트 형태(form)로 연속적으로 구동하도록 동작하는, 메모리 서브시스템.
  25. 제 19 항에 있어서,
    각각의 메모리 장치는,
    상기 구성된 상기 N 개중 M 개의 비트 데이터 버스 서브셋과 연관되는 0, 1, 또는 이상의 DQS 신호들을 구동하도록 더 동작하는, 메모리 서브시스템.
  26. N-비트 양방향(bidirectional) 데이터 버스;
    제어 신호 출력; 및
    각 메모리 장치가 상이한 상기 N 개 중 M 개의 비트들의 서브셋상에 상태 정보를 구동하고, 상태 정보 판독 명령들 동안 남아있는 N-M 개의 비트들을 3상태화(tri-state)도록 복수의 메모리 장치들을 구성하도록 동작하고, 그리고,
    동일한 상태 정보 판독 동작에서 상기 복수의 메모리 장치들로부터 상태 정보를 판독하도록 더 동작하는 제어회로를 포함하는, 메모리 제어기.
  27. 제 26 항에 있어서,
    뱅크 선택 출력 신호들을 더 포함하고,
    상기 제어 회로는,
    상태 정보를 판독하기 위해 고유 뱅크 선택 비트 인코딩을 가지며, READ 명령들에 선행하는, 모드 레지스터 셋(Mode Register Set; MRS) 명령을 상기 복수의 메모리 장치들로 동시에 발행(issue)하도록 동작하는, 메모리 제어기.
  28. 제 27 항에 있어서,
    뱅크 선택 출력 신호들을 더 포함하고,
    상기 고유 뱅크 선택 비트 인코딩은 2'b10인, 메모리 제어기.
  29. 제 27 항에 있어서,
    어드레스 출력 신호들을 더 포함하고,
    상기 MRS 명령 동안의 상기 어드레스 버스 값은 상기 메모리 장치들로부터 판독될 상태 정보를 선택하는, 메모리 제어기.
  30. 제 26 항에 있어서,
    log2 N 개의 양방향 데이터 스트로브(DQS) 신호들을 더 포함하고,
    상기 제어 회로는,
    상기 메모리 장치가 상태 정보를 구동하도록 구성되는 상기 N 개 중 M 개의 비트들의 서브셋과 상응하는 0, 1, 또는 이상의 DQS 신호들을 구동하게끔 각 메모리 장치를 구성하도록 상기 제어 회로가 더 동작하는, 메모리 제어기.
  31. 제 27 항에 있어서,
    상기 제어 회로는,
    둘 이상의 데이터 전송 사이클들에서 상기 복수의 메모리 장치들로부터 상태 정보를 순차적으로 판독함으로써 상기 복수의 메모리 장치들로부터 상태 정보를 판독하도록 동작하고,
    적어도 하나의 메모리 장치는 자신의 상태 정보를 나열하고, 자신의 구성된 상기 N 개 중 M 개의 비트들의 서브셋상에서 부분 상태 정보를 연속적으로 구동하고, 각각에 데이터 전송 사이클 동안 상기 남아있는 N-M 개의 비트들을 3상태화하는, 메모리 제어기.
  32. 제 27 항에 있어서,
    상기 제어 회로는,
    상기 동일한 상태 정보 판독 동작에서 각각의 메모리 장치상에 메모리 어레이와 연관된 온도 정보를 판독하도록 동작하는, 메모리 제어기.
  33. 제 27 항에 있어서,
    상기 제어 회로는,
    상기 동일한 상태 정보 판독 동작에서 각각의 메모리 장치상에 레지스터를 판독하도록 동작하는, 메모리 제어기.
  34. 제 27 항에 있어서,
    상기 제어 회로는,
    상기 메모리 장치상에 레지스터에 구성 비트들을 설정함으로써 상기 N 개 중 M 개의 비트들의 상이한 서브셋 상에 상기 상태 정보를 구동하도록 각각의 메모리 장치를 구성하는, 메모리 제어기.
  35. SDRAM 모듈로부터 상태 정보를 판독하는 방법으로서,
    상기 SDRAM 상에 뱅크 선택 신호들의 고유 인코딩으로 상기 SDRAM 모듈 상의 동기(synchronous) READ 동작수행에 선행하여, 모드 레지스터 셋(MRS) 동작을 수행하는 단계;
    상기 상태 정보를 동기적으로(synchronously) 판독하는 단계를 포함하는, 상태 정보 판독 방법.
  36. 제 35 항에 있어서,
    뱅크 신호들의 상기 고유 인코딩은 2'b10인, 상태 정보 판독 방법.
  37. 제 35 항에 있어서,
    판독될 상기 상태 정보는,
    상기 MRS 동작 동안 상기 어드레스 버스 상의 값들에 의해 선택되는, 상태 정보 판독 방법.
  38. 제 35 항에 있어서,
    상기 상태 정보를 동기적으로(synchronously) 판독하는 단계는,
    상기 동기 READ 동작에 대해 정의된 신호 타이밍에 따라 상기 상태 정보를 판독하는 단계를 포함하는, 상태 정보 판독 방법.
  39. 제 38 항에 있어서,
    상기 동기 READ 동작에 대해 정의된 신호 타이밍에 따라 상기 상태 정보를 판독하는 단계는, 버스트로 상기 상태 정보를 순차적으로 판독하는 단계를 포함하는, 상태 정보 판독 방법.
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