JP2010287735A - 薄膜トランジスタ及びその製造方法、電気光学装置、並びにセンサー - Google Patents
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Abstract
【解決手段】基板上に、活性層としてのIn、Ga、及びZnを含む酸化物半導体膜と、ゲート電極と、ゲート絶縁膜と、ソース電極と、ドレイン電極と、を有し、
前記酸化物半導体膜のモル比〔In:Ga:Zn〕を2.0−x:x:y(但し、0.0<x<2.0、0.0<y)で表したとき、前記酸化物半導体膜の膜厚方向についての前記yの分布において、前記基板に近い側の膜面、及び、前記基板から離れた側の膜面よりも、前記yが大きい領域が存在する。
【選択図】図1
Description
前記IGZOは、a−Siよりも高移動度を示し、また、低温で樹脂基板上に成膜することが可能であるため、フレキシブルディスプレイ等の駆動素子等への応用が期待されている。
本発明は上記に鑑みなされたものであり、以下の目的を達成することを課題とする。
即ち、本発明は、オン電流が高く、特性シフトが低減された薄膜トランジスタ及びその製造方法を提供することを目的とする。
また、本発明は、低い消費電力により、高い表示特性が得られる電気光学装置を提供することを目的とする。
また、本発明は、低い消費電力により、高い感度特性が得られるセンサーを提供することを目的とする。
<1> 基板上に、活性層としてのIn、Ga、及びZnを含む酸化物半導体膜と、ゲート電極と、ゲート絶縁膜と、ソース電極と、ドレイン電極と、を有し、
前記酸化物半導体膜のモル比〔In:Ga:Zn〕を2.0−x:x:y(但し、0.0<x<2.0、0.0<y)で表したとき、前記酸化物半導体膜の膜厚方向についての前記yの分布において、前記基板に近い側の膜面、及び、前記基板から離れた側の膜面よりも、前記yが大きい領域が存在する薄膜トランジスタ。
<2> 前記yの最大値が、1.8以上である<1>に記載の薄膜トランジスタ。
<3> 前記yの最大値が、5.0以下である<1>又は<2>に記載の薄膜トランジスタ。
<4> 前記yが最大値に対し90%以上である領域の厚みは、前記酸化物半導体膜の全厚みの1/3未満である<1>〜<3>のいずれか1つに記載の薄膜トランジスタ。
<5> 前記yが最大値に対し90%以上である領域の膜厚方向についての中心は、前記酸化物半導体膜全体の膜厚方向についての中心に対し、前記ゲート絶縁膜に近い側に位置する<1>〜<4>のいずれか1つに記載の薄膜トランジスタ。
<7> 前記酸化物半導体膜のうち、前記yが最大値に対し90%以上である領域を含む少なくとも一部は、大気に晒されることのない一連の連続した成膜工程により形成された<1>〜<6>のいずれか1つに記載の薄膜トランジスタ。
<8> 前記酸化物半導体膜のうち、前記yが最大値に対し90%以上である領域を含む少なくとも一部は、非晶質である<1>〜<7>のいずれか1つに記載の薄膜トランジスタ。
<9> 前記酸化物半導体膜は、少なくとも、
前記基板に近い側の膜面を含み、前記yが0.8以上1.2以下である第1の領域と、
前記基板から離れた側の膜面を含み、前記yが0.8以上1.2以下である第2の領域と、
前記yが最大値を示す領域を含み、前記yが1.8以上である第3の領域と、
を有する<1>〜<8>のいずれか1つに記載の薄膜トランジスタ。
<10> 前記第1の領域から前記第3の領域にかけての前記yの変化、及び、前記第3の領域から前記第2の領域にかけての前記yの変化、の少なくとも一方が、連続的な変化である<9>に記載の薄膜トランジスタ。
<12> <1>〜<11>のいずれか1つに記載の薄膜トランジスタを製造する方法であって、
前記酸化物半導体膜のうち、前記yが最大値に対し90%以上である領域を含む少なくとも一部を、大気に晒すことのない一連の連続した成膜工程により形成する薄膜トランジスタの製造方法。
<13> <1>〜<11>のいずれか1つに記載の薄膜トランジスタを備えた電気光学装置。
<14> <1>〜<11>のいずれか1つに記載の薄膜トランジスタを備えたセンサー。
また、本発明によれば、低い消費電力により、高い表示特性が得られる電気光学装置を提供することができる。
また、本発明によれば、低い消費電力により、高い感度特性が得られるセンサーを提供することができる。
本発明の薄膜トランジスタは、基板上に、活性層としてのIn、Ga、及びZnを含む酸化物半導体膜と、ゲート電極と、ゲート絶縁膜と、ソース電極と、ドレイン電極と、を有し、前記酸化物半導体膜のモル比〔In:Ga:Zn〕を2.0−x:x:y(但し、0.0<x<2.0、0.0<y)で表したとき、前記酸化物半導体膜の膜厚方向についての前記yの分布において、前記基板に近い側の膜面、及び、前記基板から離れた側の膜面よりも、前記yが大きい領域が存在する。
しかしながら、これらのモル比のIGZOをTFTの活性層として用いた場合、オン電流が不足する場合がある。
そこで、Znのモル比を高めて、In:Ga:Zn=1.0:1.0:2.0〜1.0:1.0:5.0とし、これらの組成のIGZOをTFTの活性層として用いた場合には、より高いオン電流を得られる傾向があるが、活性層の抵抗値が下がるため、特性が大きくシフトする(具体的には、TFTのVg−Id特性がVgについてマイナス側にシフトする。例えば、後述の図8中「In:Ga:Zn=1:1:2」参照。)傾向がある。上記特性のシフトが大きい場合、TFTをオフ状態とするためにマイナス方向に比較的大きなゲートバイアスを印加する必要がある。
そこで、TFTを上記本発明の構成とし、Znリッチな領域(Znのモル比が高い領域)を活性層の内部に設けることで、高いオン電流(即ち、高い移動度)を維持したまま、特性シフトを低減できる。
さらに、本発明によれば、特性シフトを低減できるため、オフ状態とするために印加するゲートバイアスを低減できる。即ち、十分なオン電流を確保したまま、ノーマリーオフを実現し易い。
更に、本発明によれば、ゲートバイアスの低減により、TFTの駆動に用いる消費電力を低減できる。
なお、本発明では、高いオン電流を有し、特性シフトが低減されている状態や、これらの状態に加え、更にオフ電流が低減されている状態を、単に「トランジスタ特性に優れる。」ということがある。
図1及び図2は、本発明における、IGZO膜の膜厚方向についての前記yの分布の一例を示す概念図である。
図1及び図2中、横軸はIGZO膜の膜厚をパーセンテージで表している。ここで、膜厚0%は、基板に近い側の膜面を表し、膜厚100%は、基板から離れた側の膜面を表す。
また、図1及び図2中、縦軸は、モル比〔In:Ga:Zn〕を2.0−x:x:y(但し、0.0<x<2.0、0.0<y)で表したときのyの値を表す。
図1及び図2中、分布a〜eは、いずれも本発明の一例に係るyの分布であり、前記基板に近い側の膜面(図1及び図2中、膜厚0%の箇所)、及び、前記基板から離れた側の膜面(図1及び図2中、膜厚100%の箇所)よりも、yの値が大きい領域が存在している。即ち、本発明におけるIGZO膜では、両膜面(基板に近い側の膜面及び基板から離れた側の膜面)よりもyの値が高い領域が、膜の内部に存在している。
膜の内部に位置する、yの値が相対的に高い領域(Znリッチな領域)は、オン電流の増大に寄与する。
一方、両膜面に位置する、yの値が相対的に低い領域は、特性シフトの低減に寄与する。
また、本発明において、前記基板から離れた側の膜面は、ボトムゲート型TFTの場合には、ゲート絶縁膜から離れた側の膜面に相当し、トップゲート型TFTの場合には、ゲート絶縁膜に近い側の膜面に相当する。
IGZO膜において、膜の内部よりも、ゲート絶縁膜に近い側の膜面の方が、yの値が高い場合、ゲート絶縁膜側の界面にチャネルが形成されるため、該界面(IGZO膜との接触面)に存在する欠陥や汚染物質の影響により、オン電流(移動度)が低下することや、トランジスタ特性が不安定となることがある。
IGZO膜において、膜の内部よりも、ゲート絶縁膜から離れた側の膜面の方が、yの値が高い場合、オフ電流が増大し、十分なオン・オフ比が確保できなかったり、トランジスタ特性が不安定となることがある。
オン電流(移動度)向上の観点から、前記yの分布において、yの最大値は1.8以上であることが好ましい(例えば、分布a〜e)。
また、オン電流(移動度)向上の観点から、前記yの最大値は、5.0以下であることが好ましい(例えば、分布b〜e)。
従って、前記yの最大値は、オン電流(移動度)向上の観点から、1.8以上5.0以下がより好ましく、1.8以上4.0以下が更に好ましく、1.8以上3.0以下が更に好ましく、1.8以上2.2以下が特に好ましい。
このような形態とすることにより、大気による各領域の界面の汚染や欠陥を抑制でき、より優れたトランジスタ特性を得ることができる。また、成膜工程数を削減できるため、製造コストを低減できる。
なお、従来の例として、例えば、特開2007−73701号公報では、IGZOにより、活性層だけでなく、活性層とゲート絶縁膜の間に位置する高抵抗層を形成し、良好な特性を得たとするTFTが示されている。この公報では高抵抗層がアモルファス状態で平坦であるため、活性層との良好な界面を形成できるとしているが、活性層と高抵抗層は別の形状を有する別の層として形成されており、活性層形成後にソース・ドレイン電極を形成してから高抵抗層を成膜しているため、活性層/抵抗層の界面が汚染されたり、欠陥が形成されたりしやすい。また、活性層のゲートと反対側の界面についても特に対策がなされていないため、こちらにも欠陥が形成されやすく、素子特性に影響を及ぼす一因となっていた。これらの理由から、実際には安定性や信頼性の確保、および良好なオン特性とオフ特性の両立に関して十分なトランジスタ特性を得ることが困難であった。また、工程数が増加するため、作製コストの上昇も課題であった。
上記公報に対し、上記の「一連の連続した成膜工程により形成する形態」によれば、大気による界面の汚染や、界面における欠陥の発生を抑制でき、より優れたトランジスタ特性を得ることができる。また、成膜工程数を削減できるため、製造コストを低減できる。
これにより、yが大きな領域にチャネルを形成することができるので、オン電流をより増大させることができる。
同様の理由により、yがその最大値に対し90%以上である領域は、前記酸化物半導体膜の膜厚方向について、ゲート絶縁膜側の膜面(TFTがボトムゲート型である場合は、基板に近い側の膜面)からみて1nmから30nmまでの領域内に含まれることが好ましい。
IGZO膜の中でも、特に、非晶質IGZO膜は、低温(例えば、基板温度200℃以下)で成膜可能であるため、プラスチック基板のような可撓性のある樹脂基板に形成し易い。従って、TFT付きプラスチック基板を用いたフレキシブルディスプレイへの適用がより容易となる。
また、非晶質IGZO膜は、大面積にわたって均一な膜を形成し易く、多結晶のような粒界がないため素子特性のバラツキを抑えることも容易である。
前記IGZO膜が、アモルファス(非晶質)であるかどうかは、X線回折により確認することができる。即ち、X線回折により、結晶構造を示す明確なピークを検出できなかった場合に、アモルファスであると判断することができる。
また、本発明の薄膜トランジスタは、必要に応じ、公知の層間絶縁膜(パッシベーション膜や保護膜などともいう)や公知の画素電極等のその他の構成を備えていてもよい。
また、本発明の薄膜トランジスタは、ボトムゲート型構造であってもよいし、トップゲート型構造であってもよいが、本発明による効果をより効果的に得る観点からは、ボトムゲート型構造であることが好ましい。
以下、本発明の薄膜トランジスタの具体的な実施形態について、その製造方法を通じて説明する。但し、本発明は以下の実施形態に限定されることはない。
図3及び図4は、本発明の薄膜トランジスタ(TFT)の製造方法の一例を示す工程図である。
まず、TFTを形成するための基板10を用意する(図3(A))。
基板10の形状、構造、大きさ等については特に制限はなく、目的等に応じて適宜選択することができる。基板10の構造は、単層構造であってもよいし、積層構造であってもよい。
基板10としては特に限定はなく、例えば、YSZ(ジルコニア安定化イットリウム)、ガラス等の無機基板;ポリエチレンテレフタレート(PET)、ポリブチレンテレフタレート、ポリエチレンナフタレート(PEN)等のポリエステル、ポリスチレン、ポリカーボネート、ポリエーテルスルホン、ポリアリレート、アリルジグリコールカーボネート、ポリイミド、ポリシクロオレフィン、ノルボルネン樹脂、ポリ(クロロトリフルオロエチレン)等の合成樹脂等の樹脂基板(以下、これらの樹脂基板を「プラスチック基板」ともいう);等を用いることができる。
中でも、軽量である点、可撓性を有する点から、樹脂基板が好ましい。
なお、一般的に、樹脂基板は耐熱性に乏しいため、樹脂基板上に電子素子を作製する場合には、電子素子の製造過程におけるプロセス温度を、好ましくは200℃以下、より好ましくは150℃以下、特に好ましくは100℃以下にする。
この点に関し、本発明の電子素子は、半導体層として低温成膜(例えば、スパッタによる成膜)が可能なIGZO膜を用いるため、電子素子の製造過程におけるプロセス温度を200℃以下とすることができる。
従って、例えば、本発明の電子素子として樹脂基板上にTFTを形成することができ、得られたTFT基板を用いてフレキシブルディスプレイを作製することができる。
前記樹脂基板は、水分や酸素の透過を防止するためのガスバリア層や、樹脂基板の平坦性や下部電極との密着性を向上するためのアンダーコート層、等を備えていてもよい。
前記厚みが50μm以上であると、基板自体の平坦性がより向上する。
また、前記厚みが500μm以下であると、基板自体の可撓性がより向上し、フレキシブルディスプレイ用基板としての使用がより容易となる。
基板10上にゲート電極12を形成する(図3(B))。
ゲート電極12は、導電性及び耐熱性(500℃以上)を有するものを用い、例えば、Al、Mo、Cr、Ta、Ti、Au、Ag等の金属、Al−Nd、APC((株)フルヤ金属製のAg合金)等の合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫(ITO)、酸化亜鉛インジウム(IZO)等の金属酸化物導電膜等を用いて形成することができる。
ゲート電極12としては、これらの導電膜を単層構造または2層以上の積層構造として用いることができる。
例えば、スパッタ等の手段により、Mo膜、Al膜、Al−Nd膜、又はこれらの積層膜を形成する。
成膜後、フォトリソグラフィー及びエッチングによって所定の形状にパターニングを行う。このとき、ゲート電極12及びゲート配線(不図示)を同時にパターニングすることが好ましい。
基板10上にゲート電極12を形成した後、ゲート絶縁膜14を形成する(図3(C))。
ゲート絶縁膜14は、絶縁性及び耐熱性(望ましくは、500℃以上)を有するものが好ましく、例えば、SiO2、SiNx、SiON、Al2O3、Y2O3、Ta2O5、HfO2等の絶縁膜、又はこれらの化合物を少なくとも二つ以上含む絶縁膜としてもよい。
ゲート絶縁膜14の形成の具体例としては、膜厚100〜400nmの酸化シリコン(SiO2等)、窒化シリコン(SiNx等)等の絶縁膜を、スパッタ、CVD等の手段により形成する形態が好適である。
ゲート絶縁膜14を形成した後、第1の層16A、第3の層16C、及び第2の層16Bから構成されるIGZO膜16を成膜する(図3(D))。
IGZO膜16は、スパッタ等の手段にて、Znの割合が膜中にて最大値(極大値である場合を含む。以下同じ。)をとるように成膜する。
例えば、金属元素の組成比がIn:Ga:Zn=1.0:1.0:1.0、1.0:1.0:2.0、1.0:1.0:1.0の層をこの順に、例えば10nm/10nm/30nmの膜厚で積層する。
即ち、第1の層16AとしてIn:Ga:Zn=1.0:1.0:1.0の層(膜厚10nm)を、第3の層16CとしてIn:Ga:Zn=1.0:1.0:2.0の層(膜厚10nm)を、第2の層16BとしてIn:Ga:Zn=1.0:1.0:1.0の層(膜厚30nm)を、それぞれ成膜する。
また、各層間に明瞭な境界がなく、例えば、In:Ga:Zn=1.0:1.0:yにおいてyだけが連続変化して、膜中にて最大値をとる分布になっていてもよい。このとき、yがその最大値90%以上である領域は、既述のとおり、IGZO膜16のゲート絶縁膜14側界面からみて、1nm〜30nmの位置範囲に含まれることが望ましい。
一例として、InGaZnO4ターゲットとZnOターゲットとを用いた共スパッタにおいて、InGaZnO4ターゲットにかける電力を200Wで一定とし、ZnOターゲットにかける電力を0〜60Wの間で変動させる等の条件により、上記の構成のIGZO膜16(活性層)を形成することができる。
このとき、第1の層16A、第3の層16C、第2の層16Bの各層の成膜中はZnOターゲットにかける電力を一定とし、層が切り替わる際には速やかに所定の電力に変更する場合は、IGZO膜16中のyの分布は図1の分布dのようになる。これに対し、層が切り替わる際にZnOターゲットにかける電力を緩やかに変化させて、IGZO膜16中のyの分布を図2の分布eのように形成することもできる。このときは各層間には明瞭な境界のない状態となっている。
IGZO膜16のパターニングは、フォトリソグラフィー及びエッチングにより行うことができる。具体的には、ゲート絶縁膜14上に成膜したIGZO膜16を、活性層18として残存させる部分にフォトリソグラフィーによってレジストパターン形成し、塩酸、硝酸、希硫酸、又は、燐酸、硝酸、及び酢酸の混合液(Alエッチング液;関東化学(株)製)等の酸溶液によりエッチングすることにより活性層18を形成する。例えば、燐酸、硝酸、及び酢酸を含む水溶液を用いれば、IGZO膜16の露出部分を確実に除去することができるため好ましい。
次に、活性層18及びゲート絶縁膜14の上にソース・ドレイン電極20A,20Bを形成するための金属膜を形成する。
金属膜としては、ゲート電極12と同様の金属膜を同様の手段により形成することができる。
例えば、スパッタ等の手段により、Mo膜、Al膜、Al−Nd膜、又はこれらの積層膜を形成する形態が好適である。
前記金属膜の膜厚は、成膜性、エッチングやリフトオフ法によるパターニング性、導電性(低抵抗化)などを考慮すると、10nm以上1000nm以下とすることが好ましく、50nm以上100nm以下とすることがより好ましい。
ここで、ソース・ドレイン電極20A,20Bは、基板10の法線方向からみたときに、ゲート電極12及び活性層18に対して重なり部を有するように形成する。
この際、ソース・ドレイン電極及びこれらの電極に接続する配線(データ配線など)を同時にパターニングすることが好ましい。
ソース・ドレイン電極20A,20B及び配線を形成した後、層間絶縁膜22を形成する(図4(C))。
層間絶縁膜22を形成する材料としては、MgO、SiO、SiO2、Al2O3、GeO、NiO、CaO、BaO、Fe2O3、Y2O3、又はTiO2等の金属酸化物、SiNx、SiNxOy等の金属窒化物、MgF2、LiF、AlF3、又はCaF2等の金属フッ化物、ポリエチレン、ポリプロピレン、ポリメチルメタクリレート、ポリイミド、ポリウレア、ポリテトラフルオロエチレン、ポリクロロトリフルオロエチレン、ポリジクロロジフルオロエチレン、クロロトリフルオロエチレンとジクロロジフルオロエチレンとの共重合体、テトラフルオロエチレンと少なくとも1種のコモノマーとを含むモノマー混合物を共重合させて得られる共重合体、共重合主鎖に環状構造を有する含フッ素共重合体、吸水率1%以上の吸水性物質、吸水率0.1%以下の防湿性物質等が挙げられる。
層間絶縁膜22の厚みはその材質等にもよるが、通常は50〜10000nmである。
層間絶縁膜22の形成の具体例としては、膜厚100〜200nmの酸化シリコン(SiO2等)、窒化シリコン(SiNx等)等の絶縁膜を、スパッタ、CVD等の手段により形成する形態が好適である。
層間絶縁膜22の形成に次いで、層間絶縁膜22に、フォトリソグラフィー及びエッチング(又はリフトオフ法)によりコンタクトホール24を形成した後、画素電極26等を形成する(図4(D))。
例えば、酸化インジウム錫(ITO)をスパッタリングにより成膜した後、フォトリソグラフィー及びエッチング(又はリフトオフ法)によりパターニングを行うことにより、画素電極26をパターン形成することができるとともに、コンタクトホール24を通じて画素電極26をドレイン電極20Bと接続させることができる。
画素電極26としては、上記ITO以外に、AlやAl−Nd等を用いることもできる。
また、特性シフトが低減されるため、TFTをオフ状態とするためのゲートバイアスを低減でき、TFTの駆動に用いる消費電力を低減できる。
例えば、層間絶縁膜22及び画素電極26は、場合により、省略することもできる。
また、本発明はボトムゲート型のTFTに限定されず、例えば、図5に示すような構成のトップゲート型のTFTにも適用することできる。この場合、基板10上にIGZO膜を形成して活性層18にパターン加工を行った後、ソース・ドレイン電極20A,20Bを形成し、その後、ゲート絶縁膜14及びゲート電極12を順次形成すればよい。
IGZO膜は、ボトムゲート型構造の場合と同様に、第1の層、第2の層、及び第3の層を設けて形成することが好ましい(図5中、活性層18における第1の層18A、第2の層18B、及び第3の層18C)。
この際、前記yが最大値である領域の膜厚方向についての中心が、IGZO膜(活性層18)の膜厚方向についての中心に対し、前記ゲート絶縁膜に近い側に位置することが好ましい。このような形態の具体例としては、基板10側から順に、第1の層18AとしてIn:Ga:Zn=1.0:1.0:1.0の層(膜厚30nm)を、第3の層18CとしてIn:Ga:Zn=1.0:1.0:2.0の層(膜厚10nm)を、第2の層18BとしてIn:Ga:Zn=1.0:1.0:1.0の層(膜厚10nm)を、順次設ける形態が挙げられる。
以上、図5を参照しながら説明したTFTは、トップゲート型TFTの中でも、トップゲート・トップコンタクト型のTFTであるが、活性層18とソース・ドレイン電極20A、20Bとの形成順(即ち、層構成)を入れ替えることにより、トップゲート・ボトムコンタクト型のTFTとすることも可能である。
更に、本発明の電子素子は、樹脂基板を用いた低温プロセスで作製可能なデバイス(例えば、フレキシブルディスプレイ等)、X線センサー等の各種センサー、MEMS(Micro Electro Mechanical Systems)等、種々の電子デバイスにおける駆動素子(駆動回路)として、好適に用いられるものである。
本発明の電気光学装置又はセンサーは、前述の本発明の薄膜トランジスタを備えて構成される。
電気光学装置の例としては、表示装置(例えば、液晶表示装置、有機EL(Electro Luminescence)表示装置、無機EL表示装置等の表示装置、等)が好適である。
センサーの例としては、CCD(Charge Coupled Device)又はCMOS(Complementary Metal Oxide Semiconductor)等のイメージセンサーや、X線センサー等が好適である。
本発明の電気光学装置又はセンサーは、オン電流が高く、特性シフトが低減された本発明の薄膜トランジスタを備えるため、低い消費電力により良好な特性を示す。
ここで、特性とは、電気光学装置の場合には表示特性、センサーの場合には感度特性を示す。
図6に示すように、液晶表示装置200は、互いに平行な複数のゲート配線210と、該ゲート配線210と交差する、互いに平行なデータ配線220と、を備えている。ここで、ゲート配線210とデータ配線220とは電気的に絶縁されている。ゲート配線210とデータ配線220との交差部付近には、本発明の薄膜トランジスタである薄膜トランジスタ(TFT)230が備えられている。
TFT230のゲート電極は、ゲート配線210に接続されており、TFT230のソース電極は、データ配線220に接続されている。また、TFT230のドレイン電極は、画素電極に接続されており、該画素電極と図示しない対向電極との間には液晶250が保持されている。更に、該画素電極は、接地された対向電極とともにコンデンサ240を構成している。
また、本発明によると、半導体層として低温(例えば、200℃以下)での成膜が可能なIGZO膜を用いて薄膜トランジスタ230を作製することができるため、基板として樹脂基板(プラスチック基板)を用いることができる。
このため、本発明によれば、表示品質に優れフレキシブルな液晶表示装置や、表示品質に優れフレキシブルな有機EL表示装置を提供できる。
図7に示すように、X線センサー300は、基板310上に形成されたTFT320及びキャパシタ330と、キャパシタ330上に形成された電荷収集用電極350と、X線変換層360と、上層電極370と、を備えて構成される。
図7中のTFT320は、図5に示したTFTと同様のトップゲート型のTFTであるが、本発明のセンサーはトップゲート型に限定されることはなく、ボトムゲート型のTFTであってもよい。
TFT320上には、パッシベーション膜340が設けられている。
キャパシタ330は、キャパシタ用下部電極とキャパシタ用上部電極とで絶縁膜314を挟んだ構造となっている。前記キャパシタ用下部電極は、TFT320のソース・ドレイン電極と同一の材料であり、該ソース・ドレイン電極と同時にパターニングされて形成されている。前記キャパシタ用上部電極は、絶縁膜314に設けられたコンタクトホールを介し、TFT320のソース電極及びドレイン電極のいずれか一方と接続されている。
電荷収集用電極350は、キャパシタ330におけるキャパシタ用上部電極上に設けられており、該キャパシタ用上部電極に接している。
X線変換層360はアモルファス・セレンからなる層であり、TFT320及びキャパシタ330を覆うように設けられている。
上層電極370は、X線変換層360上に設けられており、X線変換層360に接している。
X線センサー300は、オン電流が高く、特性シフトが低減され、信頼性に優れたTFT320を備えるため、S/N比が高く、広ダイナミックレンジの画像が得られ、感度特性に優れている。更に、TFT320における活性層のIGZOが非晶質である場合には、均一性の高い画像が得られる。
<ボトムゲート型TFTの作製>
前述の薄膜トランジスタの製造方法の一例(図3及び図4)に従って、ボトムゲート型TFTを作製した。
ここで、基板10としては、無アルカリガラス基板(コーニング社、品番NO.1737)を用いた。
ゲート電極12は、膜厚100nmのAl−Nd膜をスパッタにより成膜し、フォトリソグラフィー、及び、市販のAlエッチング液を用いたウェットエッチングによりパターニングして形成した。
ゲート絶縁膜14は、膜厚150nmのSiO2をスパッタにより成膜して作製した。
以下、実施例1のIGZO膜16(活性層18)の上記層構成を、「In:Ga:Zn=1:1:1→2→1」や「1→2→1」と表記することがある。
上記各領域のスパッタ方法は、InGaZnO4ターゲット、Ga2O3ターゲット、及びZnOターゲットを用いた共スパッタ(co sputter)とした。
各領域の膜厚の調整は、成膜時間の調整により行った。
IGZO膜16の詳細なスパッタ条件は以下のとおりである。
・到達真空度(ガス非導入時): 6×10−6Pa
・成膜圧力(ガス導入時): 4.07×10−1Pa
・成膜温度: 室温(基板温度23〜25℃)
・Ar流量: 100sccm
・O2流量: 0.9sccm
・IGZOターゲットへの投入電力: RF200W
・Ga2O3ターゲットへの投入電力: RF63W
・ZnOターゲットへの投入電力: DC4.3W
・到達真空度(ガス非導入時): 6×10−6Pa
・成膜圧力(ガス導入時): 4.07×10−1Pa
・成膜温度: 室温(基板温度23〜25℃)
・Ar流量: 100sccm
・O2流量: 0.9sccm
・IGZOターゲットへの投入電力: RF200W
・Ga2O3ターゲットへの投入電力: RF63W
・ZnOターゲットへの投入電力: DC19.0W
得られたyの分布から、前記基板に近い側の膜面、及び、前記基板から離れた側の膜面よりも、前記yが大きい領域が存在することが確認された。
また、得られたyの分布は、図1中の分布dに近い分布であった。
また、yが最大値に対し90%以上である領域の厚みtmaxは、10nmであり、IGZO膜の全厚み50nmの1/3未満であった。
更に、yが最大値に対し90%以上である領域は、IGZO膜の膜厚方向について、ゲート絶縁膜側の膜面からみて10nmから20nmまでの領域であり、ゲート絶縁膜側の膜面からみて1nmから30nmまでの領域に含まれていた。
また、yが最大値に対し90%以上である領域の、膜厚方向についての中心は、前記酸化物半導体膜の膜厚方向についての中心に対し、ゲート絶縁膜に近い側に位置していた。
また、IGZO膜16についてX線回折を行った結果、結晶構造を示す明確なピークは検出されず、IGZO膜16が非晶質膜であることが確認された。
ソース電極20A及びドレイン電極20Bは、膜厚100nmのAl−Nd膜をスパッタにより成膜し、リフトオフ法によりパターニングして形成した。
コンタクトホール24は、フォトリソグラフィー及びドライエッチングにより形成した。
画素電極26は、膜厚200nmのITO膜をスパッタにより成膜し、リフトオフ法によりパターニングして形成した。
上記で得られたTFTについて、半導体パラメータ・アナライザー4156C(アジレントテクノロジー社製)を用い、トランジスタ特性(Vg−Id特性)及び移動度μの測定を行った。
Vg−Id特性の測定は、ドレイン電圧(Vd)を5Vに固定し、ゲート電圧(Vg)を−5V〜+10Vの範囲内で変化させ、各ゲート電圧(Vg)におけるドレイン電流(Id)を測定することにより行った。
実施例1のIGZO膜16の成膜において、In:Ga:Zn=1.0:1.0:1.0の層のみを、膜厚50nmにて成膜した以外は実施例1と同様にしてTFTを作製し、実施例1と同様の評価を行った。
以下、比較例1のIGZO膜16(活性層18)の層構成を、「In:Ga:Zn=1:1:1」や「1→1→1」と表記することがある。
実施例1のIGZO膜16の成膜において、In:Ga:Zn=1.0:1.0:2.0の層のみを、膜厚50nmにて成膜した以外は実施例1と同様にしてTFTを作製し、実施例1と同様の評価を行った。
以下、比較例2のIGZO膜16(活性層18)の層構成を、「In:Ga:Zn=1:1:2」や「2→2→2」と表記することがある。
ここで、図8は、縦軸(Id)を対数軸で表したグラフであり、図9は、縦軸(Id)を線形軸で表したグラフである。
また、Vg=10VでのIdをオン電流とすると、比較例1ではオン電流は2.0×10−6A程度であるのに対し、実施例1ではオン電流は6.0×10−6A程度であった。
また、比較例1の移動度μは7.9(cm2/Vs)であるのに対し、実施例1の移動度μは24.7(cm2/Vs)であった。
以上のように、実施例1では、比較例1に対し、オン電流及び移動度が大幅に向上されていた。
例えば、Id=1.0×10−9Aの点同士を比較すると、比較例2は比較例1に対し、1.5V以上(実施例1に対しては1.3V以上)マイナス側にシフトしていた。
実施例1のIGZO膜16の形成において、成膜条件の調整により、In:Ga:Zn=1.0:1.0:2.0の層(膜厚10nm)を、In:Ga:Zn=1.0:1.0:3.0の層(膜厚10nmm)に変更した以外は実施例1と同様にしてTFTを作製し、実施例1と同様にしてVg−Id特性を測定した。
以下、実施例2のIGZO膜16(活性層18)の層構成を、「In:Ga:Zn=1:1:1→3→1」や「1→3→1」と表記することがある。
実施例1のIGZO膜16の形成において、成膜条件の調整により、In:Ga:Zn=1.0:1.0:2.0の層(膜厚10nm)を、In:Ga:Zn=1.0:1.0:5.0の層(膜厚10nm)に変更した以外は実施例1と同様にしてTFTを作製し、実施例1と同様にしてVg−Id特性を測定した。
以下、実施例3のIGZO膜16(活性層18)の層構成を、「In:Ga:Zn=1:1:1→5→1」や「1→5→1」と表記することがある。
ここでは、オン電流は、Vg=10V、Vd=5Vにおけるドレイン電流(A)とし、オフ電流は、Vg=−5V、Vd=5Vにおけるドレイン電流(A)とした。
図10及び図11の横軸は、中間層(図4(D)中の第3の層18C)におけるyの値を表す。図10及び図11において、比較例1はy=1.0におけるプロットであり、実施例1はy=2.0におけるプロットであり、実施例2はy=3.0におけるプロットであり、実施例3はy=5.0におけるプロットである。
なお、本明細書(例えば、表1、図8、9、及び11)中、Id及びオンオフ比の数値に関し、記号”E”は、その次に続く数値が10を底とした”べき指数”であることを示し、「”E”及び”べき指数”」で表される数値が、”E”の前の数値に乗算されることを示す。例えば、「1.8E+07」との表記は「1.8×107」を表し、「1.5E−09」との表記は「1.5×10−9」を表す。
下記表1は、図10及び図11の結果をまとめた表である。更に、表1では、Vg=0Vのときのドレイン電流(「Id(A)(Vg=0v)」)を示した。
また、図11及び表1に示すように、比較例1に対し、実施例1、実施例2、及び実施例3(特に、実施例1)はオンオフ比が高かった。
さらに、表1に示すように、比較例2に対し、実施例1、実施例2、及び実施例3(特に実施例1)は、Vg=0VのときのIdが低く、特性シフトが小さかった。
更に、以上で作製したTFT(TFT付き基板)を一部材として用いることで、低い消費電力により良好な特性を示す電気光学装置やセンサーを作製できる。
12 ゲート電極
14 ゲート絶縁膜
16 IGZO膜
16A、18A 第1の層
16B、18B 第2の層
16C、18C 第3の層
20A ソース電極
20B ドレイン電極
22 層間絶縁膜
24 コンタクトホール
26 画素電極
200 液晶表示装置
210 ゲート配線
220 データ配線
230、320 薄膜トランジスタ(TFT)
250 液晶
300 X線センサー
330 キャパシタ
350 電荷収集用電極
360 X線変換層
370 上層電極
Claims (14)
- 基板上に、活性層としてのIn、Ga、及びZnを含む酸化物半導体膜と、ゲート電極と、ゲート絶縁膜と、ソース電極と、ドレイン電極と、を有し、
前記酸化物半導体膜のモル比〔In:Ga:Zn〕を2.0−x:x:y(但し、0.0<x<2.0、0.0<y)で表したとき、前記酸化物半導体膜の膜厚方向についての前記yの分布において、前記基板に近い側の膜面、及び、前記基板から離れた側の膜面よりも、前記yが大きい領域が存在する薄膜トランジスタ。 - 前記yの最大値が、1.8以上である請求項1に記載の薄膜トランジスタ。
- 前記yの最大値が、5.0以下である請求項1又は請求項2に記載の薄膜トランジスタ。
- 前記yが最大値に対し90%以上である領域の厚みは、前記酸化物半導体膜の全厚みの1/3未満である請求項1〜請求項3のいずれか1項に記載の薄膜トランジスタ。
- 前記yが最大値に対し90%以上である領域の膜厚方向についての中心は、前記酸化物半導体膜全体の膜厚方向についての中心に対し、前記ゲート絶縁膜に近い側に位置する請求項1〜請求項4のいずれか1項に記載の薄膜トランジスタ。
- 前記yが最大値に対し90%以上である領域は、前記酸化物半導体膜の膜厚方向について、ゲート絶縁膜に近い側の膜面からみて1nmから30nmまでの範囲内に含まれる請求項1〜請求項5のいずれか1項に記載の薄膜トランジスタ。
- 前記酸化物半導体膜のうち、前記yが最大値に対し90%以上である領域を含む少なくとも一部は、大気に晒されることのない一連の連続した成膜工程により形成された請求項1〜請求項6のいずれか1項に記載の薄膜トランジスタ。
- 前記酸化物半導体膜のうち、前記yが最大値に対し90%以上である領域を含む少なくとも一部は、非晶質である請求項1〜請求項7のいずれか1項に記載の薄膜トランジスタ。
- 前記酸化物半導体膜は、少なくとも、
前記基板に近い側の膜面を含み、前記yが0.8以上1.2以下である第1の領域と、
前記基板から離れた側の膜面を含み、前記yが0.8以上1.2以下である第2の領域と、
前記yが最大値を示す領域を含み、前記yが1.8以上である第3の領域と、
を有する請求項1〜請求項8のいずれか1項に記載の薄膜トランジスタ。 - 前記第1の領域から前記第3の領域にかけての前記yの変化、及び、前記第3の領域から前記第2の領域にかけての前記yの変化、の少なくとも一方が、連続的な変化である請求項9に記載の薄膜トランジスタ。
- ボトムゲート型構造である請求項1〜請求項10のいずれか1項に記載の薄膜トランジスタ。
- 請求項1〜請求項11のいずれか1項に記載の薄膜トランジスタを製造する方法であって、
前記酸化物半導体膜のうち、前記yが最大値に対し90%以上である領域を含む少なくとも一部を、大気に晒すことのない一連の連続した成膜工程により形成する薄膜トランジスタの製造方法。 - 請求項1〜請求項11のいずれか1項に記載の薄膜トランジスタを備えた電気光学装置。
- 請求項1〜請求項11のいずれか1項に記載の薄膜トランジスタを備えたセンサー。
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