JP2010278193A - 電子部品、それを用いた電子部品装置およびそれらの製造方法 - Google Patents

電子部品、それを用いた電子部品装置およびそれらの製造方法 Download PDF

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Abstract

【課題】 金属ナノ粒子接合部における金属ナノ粒子層の厚みが薄い場合においても接続信頼性、電気伝導性が高い電子部品それを用いた電子部品、電子部品装置およびそれらの製造方法を提供する。
【解決手段】 基体と、前記基体上に形成された第1の電極と、前記基体の表面に形成され、前記第1の電極の側面と上面の少なくとも一方に接し、かつ前記第1の電極の周りを囲むように形成された壁と、前記第1の電極上に接合されている第2の電極を有する電子部品において、前記第2の電極は、金属ナノ粒子焼結体からなり、前記第1の電極と前記壁とに囲まれる空間内に形成され、かつバスタブ形状であることを特徴とする電子部品。
【選択図】 図1

Description

本発明は、電子部品、それを用いた電子部品装置及びそれらの製造方法に関し、特に基板と電子部品などが金属ナノ粒子によって接合されるようにした電子部品、それを用いた電子部品装置及びそれらの製造方法に関する。
基板と電子部品の電極同士の接合に用いる材料はこれまでPb−5Sn系はんだが主たるものであったが、昨今の環境保全の要求に伴うPb使用に対する規制が厳しくなっている。その代替手段として金属ナノ粒子を主材とする接合材料を用いた電子部品装置およびその製造方法が提案されている(特許文献1参照)。
特許文献1には、金属ナノ粒子ペーストを用いて、フリップチップ接続することにより得られる電子部品装置が開示されている。その製造工程の一例を図7に示す。
以下に、図7を用いて製造工程を説明する。まず、電子部品素子202に電子部品電極203を形成し、その表面に金属ナノ粒子ペーストからなる第2の電極212を形成する(図7(a))。次に、基板素子207に基板電極208を形成し、その表面に、接合材である金属ナノ粒子ペースト209を塗布する(図7(b))。そして、図7(a)で作製した電子部品214と図7(b)で作製した基板215を、互いに接触する形で対向させる(図7(c))。その後、図7(c)で示した電子部品214と基板215を加熱することにより、第2の電極212とそれに塗布されている金属ナノ粒子ペースト209中の金属ナノ粒子が焼結し、それぞれ金属ナノ粒子焼結体213、210となり、電子部品214と基板215が接合され、図7(d)に示すような電子部品装置200を得る。なお、第2の電極213の形成目的は、電子部品電極203や基板電極208と、接合材210間での接合性を良好にすることである。
特開2005-203468
ところで、電極203の表面に形成した第2の電極である金属ナノ粒子ペースト212中の金属含有率が低くなると、有機物含有率が高くなる。有機物の含有率が高くなると、加熱時に有機物が表層から分離しにくくなり、残留した有機物は金属ナノ粒子ペースト212内部(特に電極203と金属ナノ粒子ペースト212の界面近傍)での金属ナノ粒子の焼結を阻害する。このため、金属含有率が低く、金属ナノ粒子ペースト212の厚みが厚い場合には、電子部品電極203と金属ナノ粒子焼結体213の間の接合信頼性および電気伝導性が低下する。
一方、金属含有率が低くなっても、ペースト厚みが薄い時には、焼成時に有機物がペースト表層から分解されやすくなり、ペースト内部での金属ナノ粒子の焼結は阻害されない。このため、ペーストが薄膜化された場合は、接合信頼性および電気伝導性が向上するが、ペースト供給量の制御の難易度が高くなるという問題がある。
そこで、この発明の目的は、薄膜の、金属ナノ粒子焼結体からなる層を容易に形成し、接続信頼性、電気伝導性が高い電子部品、電子部品装置およびそれらの製造方法を提供しようとすることである。
上記問題点を解決するために、請求項1の電子部品は、基体と、前記基体上に形成された第1の電極と、前記基体の表面に形成され、前記第1の電極の側面と上面の少なくとも一方に接し、かつ前記第1の電極の周りを囲むように形成された壁と、前記第1の電極上に接合されている第2の電極を有する電子部品において、前記第2の電極は、金属ナノ粒子焼結体からなり、前記第1の電極と前記壁とに囲まれる空間内に形成され、かつバスタブ形状であることを特徴としている。
また、請求項2の電子部品は、請求項1に記載された電子部品であって、前記第1の電極と前記壁とに囲まれる空間の金属ナノ粒子焼結体の最薄部の厚みが0.1〜0.6μmであり、かつ前記壁の高さが1.0μm以上であることを特徴としている。
また、請求項3の電子部品は、請求項1に記載された電子部品であって、前記壁が、パッシベーション膜からなることを特徴としている。
また、請求項4の電子部品は、請求項1に記載された電子部品であって、前記第1の電極がAlまたはAlの合金であることを特徴としている。
また、請求項5の電子部品は、請求項1に記載された電子部品であって、前記金属ナノ粒子がCuであることを特徴としている。
また、請求項6の電子部品装置は、第1の電子部品と第2の電子部品とが接合部を介して電気的に接続されている電子部品装置において、前記第1の電子部品または前記第2の電子部品の少なくとも一方が、請求項1ないし5のうち少なくとも1項に記載の電子部品であることを特徴としている。
また、請求項7の電子部品装置は、請求項6に記載された電子部品装置であって、前記第1の電子部品の電極と前記第2の電子部品の電極とが対向した状態で接続されていることを特徴としている。
また、請求項8の電子部品の製造方法は基体を準備する工程と、前記基体上に形成された第1の電極と、前記基体の表面に形成され、前記第1の電極の側面と上面の少なくとも一方に接し、かつ前記第1の電極の周りを囲むように壁を形成する工程と、金属ナノ粒子と、分散剤と、有機溶媒とを含む金属ナノ粒子ペーストを準備する工程と、前記第1の電極と前記壁に囲まれた空間の体積よりも少ない量の前記金属ナノ粒子ペーストを前記第1の電極上に付与する工程と、前記金属ナノ粒子ペーストに含まれる分散剤と有機溶媒とが加熱により除去できる温度以上、前記金属ナノ粒子の融点未満の温度で加熱して前記金属ナノ粒子を焼結させることにより、前記第1の電極上に前記金属ナノ粒子を接合させる工程を有することを特徴としている。
また、請求項9の電子部品の製造方法は、請求項8に記載された電子部品の製造方法であって、前記第壁を形成した後に前記第1の電極の表面を洗浄することを特徴としている。
また、請求項10の電子部品装置の製造方法は、第1の電子部品の電極と第2の電子部品の電極との間にペースト状の接合材料を付与した後、前記ペースト状の接合材料を硬化させることにより前記第1の電子部品の電極と前記第2の電子部品の電極との接合部を形成する電子部品装置の製造方法において、前記第1の電子部品または前記第2の電子部品の少なくとも一方の製造方法が、請求項8〜9に記載の電子部品の製造方法であることを特徴としている。
また、請求項11の電子部品装置の製造方法は、請求項10に記載された電子部品装置の製造方法であって、前記第1の電子部品の電極と前記第2の電子部品の電極とを対向させた状態で、前記第1の電子部品の電極と前記第2の電子部品の電極との接合部を形成することを特徴としている。
この発明に係る電子部品は、薄膜の、金属ナノ粒子焼結体からなる層を容易に形成することができ、電子部品の接続信頼性、電気伝導性を高めることができる。
なお、前記第1の電極と前記壁とに囲まれる空間の金属ナノ粒子焼結体の最薄部の厚みが0.1〜0.6μmであり、かつ前記壁の高さを1.0μm以上とした場合、前記金属ナノ粒子ペーストが前記空間の外に漏れ出しにくくなるため、安定してバスタブ形状が得られるため好ましい。なお、ここで言う高さとは、前記第1の電極の表面から測定したものである。
また、前記壁をパッシベーション膜により形成した場合、電子部品の製造工数を削減できるため好ましい。
また、前記第1の電極をAlまたはAlの合金とした場合、前記第1の電極表面に存在するAl酸化物と前記第2の電極が強固に繋ぎ合わさり、より高い接合信頼性、電気伝導性が得られるため好ましい。
また、前記金属ナノ粒子ペースト中の金属ナノ粒子をCuとした場合、マイグレーションに対する耐性が向上し、より狭ピッチ実装に対応できるため好ましい。
また、この発明に係る電子部品装置は、前記第1の電子部品と前記第2の電子部品の間で高い接合信頼性を得ることができる。
また、前記第1の電子部品の電極と前記第2の電子部品の電極とが対向した状態で接続されている場合、電子部品の単位面積当たりの電極数を高めて高密度実装や実装面積の縮小を図るに当たり、微細な接続部を形成する必要がある場合にも。十分な接合信頼性を確保できる。
また、この発明に係る電子部品の製造方法は、薄膜の金属ナノ粒子層を容易に形成することができ、電子部品の接続信頼性、電気伝導性を高めることができる。
また、前記壁形成時に、前記第1の電極上に、前記壁の成分が付着し、前記第1の電極と前記金属ナノ粒子の接合を妨げることがある。この時、前記壁を形成した後に、前記第1の電極の表面を洗浄することが好ましい。
また、この発明に係る電子部品装置の製造方法は、前記第1の電子部品と前記第2の電子部品の間で高い接合信頼性を得ることができる。
また、電子部品の単位面積当たりの電極数を高めて高密度実装や実装面積の縮小を図るに当たり、微細な接続部を形成する必要がある場合にも。十分な接合信頼性を確保できる。
本発明の電子部品装置の一例を示す断面図である。 本発明の電子部品装置の製造工程の一例を示す模式図である。 本発明の電子部品装置の別の例を示す断面図である。 、 本発明の電子部品装置のさらに別の例を示す断面図である。 本発明の電子部品装置のさらに別の例を示す断面図である。 金属ナノペーストの供給量と供給厚の関係に対するパッシベーションの有無の影響を示すグラフである。 従来の電子部品装置の製造工程の一例を示す断面図である。
以下に、この発明に係る電子部品、電子部品装置の実施形態およびその製造方法について、図1〜4に基づき詳細に説明する。
この発明に係る電子部品とそれを用いた電子部品装置として、図1にその断面図を示す。
この電子部品装置1は、ガラスエポキシ基板15上にSi系半導体チップ14がいわゆるフリップチップ実装されたものである。電子部品装置1の構造について説明すると、半導体素子2上にはAlからなる電子部品電極3(第1の電極)と、パッシベーション膜4と、パッシベーション膜4の一部を電子部品電極3上に乗り上げさせて形成した、高さが1.0μm以上の壁4aが配設されている。そして、前記電子部品電極3の表面に形成されたAl酸化物を主成分とする層11を介して、バスタブ形状であり、最薄部の厚みが0.1〜0.6μmであるCuナノ粒子焼結体(第2の電極13)が配設されている。一方、基板素子7にはSi系半導体チップ14との電気的導通を得るための、Au/Ni/Cu(最表層がAu、中層がNi、最下層がCu)の3層からなる基板電極8が配設されている。
上記の電子部品電極3と基板電極8とは、対向した状態で、Cuナノ粒子焼結体10により接合されている。ここで、Cuナノ粒子焼結体からなる第2の電極13の最薄部の厚みを0.1〜0.6μmとすることで、接続信頼性、電気伝導性をより向上させることができる。このとき、第2の電極13の最薄部の厚みが0.1μm未満の場合には、膜に欠陥ができ、電子部品電極3が一部露出してしまい、接続信頼性、電気伝導性が阻害される。一方、第2の電極13の最薄部の厚みが0.6μmより大きくなると、前記Cuナノ粒子焼結体内部が焼結しにくくなり、接続信頼性、電気伝導性が阻害される。
また、中央部の薄膜化は次に示す作用によるものである。電極上に、Cuナノ粒子焼結体からなる第2の電極13の前駆体であるCuナノ粒子ペーストが電極上に供給された際に、Cuナノ粒子ペーストは壁面に濡れ上がろうとする。この時、Cuナノ粒子ペーストは周辺部の乾燥体積を補うため、中央部から周辺部の方向にペーストが搬送され、中央部の層の厚みが薄くなり、バスタブ形状になる。
また、前記バスタブ形状の一例としては、断面が凹形状、V形状であるものが挙げられる。
次いで、この発明に係る電子部品および電子部品装置の製造方法の一例として図1に示したフリップチップ実装による電子部品装置の製造工程を表したものを図2に示す。
まず、図2(a)で示すように、半導体素子2上にAlからなる電子部品電極3を配設する。次にパッシベーション膜4を、電子部品電極3に対応する部分は開口するように配設し、パッシベーション膜4の一部を電子部品電極3上に乗り上げさせ、電子部品電極3の周囲を取り囲むように高さが1.0μm以上の壁4aを形成する。さらに、電子部品電極3上に、Cuナノ粒子、分散剤、有機溶媒からなるCuナノ粒子ペースト12を、電子部品電極3と壁4aに囲まれた空間の体積より少ない量で、インクジェット工法を用いて付与する。電子部品電極3の表面はAl酸化膜11で覆われているため、実際にはCuナノ粒子ペースト12はAl酸化膜11を介して電子部品電極3上に付与されることになる。
次に図2(b)で、Si系半導体チップ14を、Cuナノ粒子ペースト12に含まれる分散剤と有機溶媒とが加熱により除去できる温度以上、金属ナノ粒子の融点未満の温度で、オーブンにて加熱することにより、電子部品電極3上にバスタブ形状のCuナノ粒子焼結体13を形成する。
この段階で、電子部品電極3と接している最薄部の厚みが0.1〜0.6μmとなり、Cuナノ粒子が焼結しやすくなり、Cuナノ粒子焼結体13と電子部品電極3は強固に接合されることになり、以後の基板電極との接合の際に、高い接合信頼性、電気伝導性を得ることができる。
次に図2(c)に示すように、基板素子7上にAu/Ni/Cu(最表層がAu、中層がNi、最下層がCu)の3層からなる基板電極8を配設する。次に基板電極8上に、Cuナノ粒子ペースト9を、インクジェット工法を用いて付与する。次に、図2(d)で示すように、図2(b)の工程で準備されたSi系半導体チップ14の上下(図面上で上下)を反転させ、図2(c)の工程で準備されたガラスエポキシ基板15に対し、位置合わせし、載置する。
次に図2(e)で示すように、電子部品電極3と基板電極8が対向するように載置したSi系半導体チップ14とガラスエポキシ基板15とを重ね合わせ、その状態で、オーブンにて加熱してCuナノ粒子ペースト9を焼結させ、電子部品電極3と基板電極8とを接合する接合部(Cuナノ粒子焼結体10)を形成する。
以上の工程を経て、接合信頼性および電気伝導性の高い電子部品装置を得ることができる。
なお、この実施形態に示した電子部品、それを用いた電子部品装置の実施形態およびその製造方法は一例であって、これ以外にもこの発明内容の範囲内であれば種々の変形を行なうことは差し支えない。
例えば、Si系半導体チップ14は、GaAs系半導体チップや表面弾性波素子であってもよい。ガラスエポキシ基板15は、低温焼成可能なセラミック基板であってもよい。
また、電子部品電極3は、Al−1Cu、Al−1Si、Al−1Si−0.5Cuなどを用いることもできる。また電子部品電極3の少なくとも表面はAlまたはAl合金であるような場合、すなわちAuやCuのバンプが形成されている上に、Alまたは上記のようなAl合金がスパッタリングもしくは蒸着などの方法により膜状に形成されている場合にも、その表面にはAl酸化膜が存在しているので、この発明を効果的に適用することができる。基板電極8はAu、Ag、Cuなどを単層構造として用いても良く、ビア構造となっていても良い。
また、この実施形態ではパッシベーション膜4の一部を、それぞれ電子部品電極3に乗り上げさせて壁4aを形成してあるが、異なる構成部材により別途壁を形成しても良い。
また、電子部品電極3表面にパッシベーション膜の残渣が付着することがあるが、その際にはUV洗浄やプラズマ洗浄により除去することで、電極上での不濡れを防止することができる。
また、金属ナノ粒子としては、Ag−Pd合金などのAg合金ナノ粒子や、Auナノ粒子などを用いても良い。例えば、AgにPdが15重量%程度添加されているAg−Pd合金を用いた場合、Cuを用いた場合と同様、電子部品装置の使用環境によっては発生する可能性のあるAgマイグレーションを効果的に抑制することができる。
また、金属ナノ粒子ペーストの付与はインクジェット工法の他、スクリーン印刷または転写など、電極面積に合わせた方法で行なうことができる。特に微量の金属ナノ粒子ペーストの付与を行なう際には、吐出量が高精度に制御できるマイクロディスペンサやインクジェット装置を用いることが好ましい。
また、金属ナノ粒子ペーストを焼結させる際の加熱装置としては、オーブンの他、リフロー炉やホットプレートを用いるなどして、電子部品の形態や処理数量に合わせたものを用いることができる。
また、この実施形態では基板素子7の基板電極8側にフリップチップ実装によって電子部品2と基板7とを接合するのに十分な量以上で、隣接する電極同士を接続してしまう量未満のCuナノ粒子ペースト9を付与するようにしたが、電子部品電極3側、または基板電極8側と電子部品電極3側との双方に付与するようにしても良い。
また、基板7上にはレジスト膜や、レジスト膜の一部を、基板電極8の周りを囲むように、乗り上げさせて形成された壁が設けられていても良い。
なお、この実施形態では、基板電極8側にも接合材料として金属ナノ粒子ペースト9を付与したが、基板電極8の材質として表面に酸化膜が形成されにくいものが用いられている場合は、接合材料に高い活性度を必要としないので、例えばはんだペーストや導電性接着剤など、金属ナノ粒子ペースト以外に通常用いられる接合材料を用いても良い。
また、Si系半導体チップ14およびガラスエポキシ基板15はそれぞれ個片の状態で接合するのではなく、分割前のウエハ状態および集合基板状態で接合し、その後分割して電子部品装置1としても良い。そのようにすることで生産性を向上させることができる。
また、製造された電子部品装置1のSi系半導体チップ14とガラスエポキシ基板15との間にアンダーフィル樹脂を充填して、硬化させる工程を追加しても良い。この工程追加により、この発明の電子部品装置1は、実際に使用される時に接続部に生じる歪み(Si系半導体チップ14とガラスエポキシ基板15との線膨張係数差に起因する歪み)を低減することができ、耐環境性能をより高めることができる。Si系半導体チップ14として分割前のウエハやガラスエポキシ基板15として集合基板を使用した場合には、接合して樹脂充填した後、電子部品装置1を個片に分離する工程を設けてもよい。
図3と図4と図5にこの発明の別の実施形態を示す。図3の実施形態はSi系半導体チップ114をフェースアップでガラスエポキシ基板115へ実装した構造の電子部品装置100である。半導体素子102の上面には電子部品電極103とパッシベーション膜104が配設されており、パッシベーション膜104の一部が電子部品電極103に乗り上げるような形で壁104aが形成されている。
そして電子部品電極103と壁104aに囲まれた空間にバスタブ形状のCuナノ粒子焼結体113が形成されている。
ここで、電子部品電極103はAlからなっており、その表面はAl酸化膜111で覆われており、Cuナノ粒子焼結体113と電子部品電極103は、Al酸化膜111を介して接合されることになる。
基板素子107の上面にはAu/Ni/Cu(最表層がAu、中層がNi、最下層がCu)の3層からなる基板電極108が配設されており、Cuナノ粒子焼結体110を介して電子部品電極103と電気的に導通している。このとき、Cuナノ焼結体110は、電子部品側面に設けられた樹脂116の表面を経路としている。
この電子部品装置100は、フリップチップの代わりにフェースアップで予めCuナノ粒子焼結体を接合したSi系半導体チップ114をフェースアップでガラスエポキシ基板115へ戴置した後、加熱条件などは実施例1と同様にして製造することができる。
また、この実施形態では、パッシベーション膜を電子部品電極に乗り上げさせて壁を形成したが、図4に示すように、電子部品電極103の側面のみに接する、金属ナノ粒子ペーストが濡れ上がりやすい素材からなる壁104bを形成しても良い。
また、電子部品電極103と基板電極108は、図5に示すようにボンディグワイヤ117を介したワイヤボンディング工法により導通させてもよい。
この発明におけるさらに具体的な実施例について以下に説明する。
表1に示す電子部品と基板を用意した。表2に示したCuナノ粒子供給量と供給後の電子部品電極上でのCuナノ粒子ペーストの厚みの関係を図6に示す。
パッシベーションにより壁を形成した場合は、幅広いCuナノ粒子ペースト供給量の範囲において、Cuナノ粒子ペースト付与後の厚みが安定して薄膜化されていることを示している。 このとき、電極と前記壁とに囲まれる空間の金属ナノ粒子焼結体の最薄部の厚みは0.1μmであり前記壁の高さは1.0μmとなっている。
上記のようにしてCuナノ粒子ペーストが付与された電子部品を、加熱温度100〜300℃、加熱時間1〜60分、還元雰囲気という条件で加熱しCuナノ粒子ペーストを焼結させた。
次に、基板の基板電極上にフリップチップ実装によって電子部品と基板とを接合するのに十分な量以上で、隣接する電極同士を接続してしまう量未満のCuナノ粒子ペーストを付与する。
次に、電子部品の上下を反転させ、基板電極上に所定量のCuナノ粒子ペーストが付与された基板に対して位置合わせする。
次に電子部品と基板とを重ね合わせ、その状態で加熱温度100〜300℃、加熱時間1〜60分、還元雰囲気という条件で加熱し、Cuナノ粒子ペーストを焼結させ、電子部品電極と基板電極とを接合する接合部(Cuナノ粒子焼結体)を形成する。
1、100、200 電子部品装置(フリップチップ実装構造)
2、102、 半導体素子
3、103、203 電子部品電極(第1の電極)
4、104 パッシベーション膜
4a、104a パッシベーション膜からなる壁
7、107、207 基板素子
8、108、208 基板電極
9、209 金属ナノ粒子ペースト(接合剤)
10、110、210 金属ナノ粒子焼結体(接合剤)
11、111 Al酸化物膜
12、212 金属ナノ粒子ペースト(第2の電極)
13、113、213 金属ナノ粒子焼結体(第2の電極)
14、114 Si系半導体チップ
15、115 ガラスエポキシ基板
104b 金属ナノ粒子ペーストが濡れ上がりやすい素材からなる壁
116 樹脂
117 ボンディングワイヤ
202 電子部品素子
214 電子部品
215 基板

Claims (11)

  1. 基体と、前記基体上に形成された第1の電極と、前記基体の表面に形成され、前記第1の電極の側面と上面の少なくとも一方に接し、かつ前記第1の電極の周りを囲むように形成された壁と、前記第1の電極上に接合されている第2の電極を有する電子部品において、前記第2の電極は、金属ナノ粒子焼結体からなり、前記第1の電極と前記壁とに囲まれる空間内に形成され、かつバスタブ形状であることを特徴とする電子部品。
  2. 前記第1の電極と前記壁とに囲まれる空間の金属ナノ粒子焼結体の最薄部の厚みが0.1〜0.6μmであり、かつ前記壁の高さが1.0μm以上であることを特徴とする請求項1に記載の電子部品。
  3. 前記壁は、パッシベーション膜からなることを特徴とする請求項1に記載の電子部品。
  4. 前記第1の電極はAlまたはAlの合金であることを特徴とする請求項1に記載の電子部品。
  5. 前記金属ナノ粒子焼結体を構成する金属ナノ粒子がCuであることを特徴とする請求項1に記載の電子部品。
  6. 第1の電子部品と第2の電子部品とが接合部を介して電気的に接続されている電子部品装置において、前記第1の電子部品または前記第2の電子部品の少なくとも一方が、請求項1ないし5のうち少なくとも1項に記載の電子部品であることを特徴とする電子部品装置。
  7. 前記第1の電子部品の電極と前記第2の電子部品の電極とが対向した状態で接続されていることを特徴とする、請求項6に記載の電子部品装置。
  8. 基体を準備する工程と、
    基体と、前記基体上に形成された第1の電極と、前記基体の表面に形成され、前記第1の電極の側面と上面の少なくとも一方に接し、かつ前記第1の電極の周りを囲むように壁を形成する工程と、
    金属ナノ粒子と、分散剤と、有機溶媒とを含む金属ナノ粒子ペーストを準備する工程と、前記第1の電極と前記壁に囲まれた空間の体積よりも少ない量の前記金属ナノ粒子ペーストを前記第1の電極上に付与する工程と、
    前記金属ナノ粒子ペーストに含まれる分散剤と有機溶媒とが加熱により除去できる温度以上、前記金属ナノ粒子の融点未満の温度で加熱して前記金属ナノ粒子を焼結させることにより、前記第1の電極上に前記金属ナノ粒子を接合させる工程を有することを特徴とする、電子部品の製造方法。
  9. 前記壁を形成した後に前記第1の電極の表面を洗浄することを特徴とする請求項8に記載の電子部品の製造方法。
  10. 第1の電子部品の電極と第2の電子部品の電極との間にペースト状の接合材料を付与した後、前記ペースト状の接合材料を硬化させることにより前記第1の電子部品の電極と前記第2の電子部品の電極との接合部を形成する電子部品装置の製造方法において、前記第1の電子部品または前記第2の電子部品の少なくとも一方の製造方法が、請求項8〜9に記載の電子部品の製造方法であることを特徴とする、電子部品装置の製造方法。
  11. 前記第1の電子部品の電極と前記第2の電子部品の電極とを対向させた状態で、前記第1の電子部品の電極と前記第2の電子部品の電極との接合部を形成することを特徴とする、請求項10に記載の電子部品装置の製造方法。
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Cited By (2)

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Publication number Priority date Publication date Assignee Title
CN109644559A (zh) * 2016-08-30 2019-04-16 株式会社村田制作所 电子器件以及多层陶瓷基板
WO2021256040A1 (ja) * 2020-06-15 2021-12-23 ソニーセミコンダクタソリューションズ株式会社 半導体装置およびその製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109644559A (zh) * 2016-08-30 2019-04-16 株式会社村田制作所 电子器件以及多层陶瓷基板
JPWO2018042846A1 (ja) * 2016-08-30 2019-06-24 株式会社村田製作所 電子デバイス及び多層セラミック基板
WO2021256040A1 (ja) * 2020-06-15 2021-12-23 ソニーセミコンダクタソリューションズ株式会社 半導体装置およびその製造方法

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