JPH1117501A - 発振器および半導体集積回路 - Google Patents
発振器および半導体集積回路Info
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- JPH1117501A JPH1117501A JP9162899A JP16289997A JPH1117501A JP H1117501 A JPH1117501 A JP H1117501A JP 9162899 A JP9162899 A JP 9162899A JP 16289997 A JP16289997 A JP 16289997A JP H1117501 A JPH1117501 A JP H1117501A
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- mos transistor
- differential
- mos
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Abstract
(57)【要約】
【課題】 製造プロセスによるバラツキの影響を少なく
するとともに、高い周波数域での安定かつ広範囲な発振
を可能にする。 【解決手段】 ＭＯＳトランジスタ差動対からなる差動
回路をリング状に多段接続することにより、上記差動対
の共通ソースバイアス電流の可変操作により発振周波数
を変化させられるようにしたリング発振回路を形成する
とともに、上記差動対のＭＯＳトランジスタと同じ導電
型のＭＯＳトランジスタを用いたソースフォロワによ
り、上記差動対の出力信号電圧の基準電位側への振幅を
所定レベルでクランプさせるようにした。
するとともに、高い周波数域での安定かつ広範囲な発振
を可能にする。 【解決手段】 ＭＯＳトランジスタ差動対からなる差動
回路をリング状に多段接続することにより、上記差動対
の共通ソースバイアス電流の可変操作により発振周波数
を変化させられるようにしたリング発振回路を形成する
とともに、上記差動対のＭＯＳトランジスタと同じ導電
型のＭＯＳトランジスタを用いたソースフォロワによ
り、上記差動対の出力信号電圧の基準電位側への振幅を
所定レベルでクランプさせるようにした。
Description
【０００１】
【発明の属する技術分野】本発明は、発振器、さらには
ＶＣＯ（電圧制御発振器）を構成するリング発振器に適
用して有効な技術に関するものであって、たとえばＰＬ
Ｌ（位相制御ループ）によって外部と同期した高速クロ
ックを発生するのに利用して有効な技術に関するもので
ある。
ＶＣＯ（電圧制御発振器）を構成するリング発振器に適
用して有効な技術に関するものであって、たとえばＰＬ
Ｌ（位相制御ループ）によって外部と同期した高速クロ
ックを発生するのに利用して有効な技術に関するもので
ある。
【０００２】
【従来の技術】ＰＬＬクロック発生回路などに用いられ
る周波数可変型の発振器としては、たとえば「ＩＳＳＣ
Ｃ９５」ｐｐ３２，３３や「ＩＳＳＣＣ９６」ｐｐ１３
０，１３１に記載されているように、複数のＭＯＳ差動
回路をリング状に多段接続して発振ループを形成すると
ともに、各差動回路のバイアス電流の可変操作により発
振周波数を変化させられるようにしたものがある。
る周波数可変型の発振器としては、たとえば「ＩＳＳＣ
Ｃ９５」ｐｐ３２，３３や「ＩＳＳＣＣ９６」ｐｐ１３
０，１３１に記載されているように、複数のＭＯＳ差動
回路をリング状に多段接続して発振ループを形成すると
ともに、各差動回路のバイアス電流の可変操作により発
振周波数を変化させられるようにしたものがある。
【０００３】この場合、各差動回路は、共通のソースバ
イアス電流が通電され、かつドレインごとに負荷素子が
直列接続されたＭＯＳトランジスタ差動対により構成さ
れ、上記バイアス電流の可変操作により各ＭＯＳ差動回
路での伝達遅延時間を変化させて発振周波数を変化させ
る。
イアス電流が通電され、かつドレインごとに負荷素子が
直列接続されたＭＯＳトランジスタ差動対により構成さ
れ、上記バイアス電流の可変操作により各ＭＯＳ差動回
路での伝達遅延時間を変化させて発振周波数を変化させ
る。
【０００４】ここで、上記発振器の発振周波数域を高く
するには、各ＭＯＳ差動回路の出力信号電圧振幅を小さ
く抑える必要がある。そこで、各差動回路の出力側にダ
イオードによるクランプ手段を設けることが行われてい
た。このクランプ手段はダイオード接続されたｐチャネ
ルＭＯＳトランジスタを用いて構成され、ＭＯＳトラン
ジスタ差動対の負荷素子に上記ダイオードを並列に接続
することにより一定幅以上の電圧振幅を抑えるようにし
たものである。
するには、各ＭＯＳ差動回路の出力信号電圧振幅を小さ
く抑える必要がある。そこで、各差動回路の出力側にダ
イオードによるクランプ手段を設けることが行われてい
た。このクランプ手段はダイオード接続されたｐチャネ
ルＭＯＳトランジスタを用いて構成され、ＭＯＳトラン
ジスタ差動対の負荷素子に上記ダイオードを並列に接続
することにより一定幅以上の電圧振幅を抑えるようにし
たものである。
【０００５】
【発明が解決しようとする課題】しかしながら、上述し
た技術には、次のような問題のあることが本発明者らに
よってあきらかとされた。
た技術には、次のような問題のあることが本発明者らに
よってあきらかとされた。
【０００６】すなわち、上述した発振器では、半導体集
積回路の製造プロセスにて生じる特性バラツキ、とくに
差動対をなすＭＯＳトランジスタのしきい値バラツキに
より、発振周波数のバラツキが大きくなるとともに、発
振そのものの動作が不安定になりやすいという問題があ
った。
積回路の製造プロセスにて生じる特性バラツキ、とくに
差動対をなすＭＯＳトランジスタのしきい値バラツキに
より、発振周波数のバラツキが大きくなるとともに、発
振そのものの動作が不安定になりやすいという問題があ
った。
【０００７】また、発振周波数域を高くするために設け
たダイオードによるクランプ手段は、そのダイオードを
等価的に形成するｐチャネルＭＯＳトランジスタのゲー
ト容量およびドレイン部の接合容量が差動回路の出力点
における負荷容量（寄生容量）を増大させる。これによ
り、その差動回路での伝達遅延時間が増大して、高い周
波数域での発振が妨げられるという問題も生じる。
たダイオードによるクランプ手段は、そのダイオードを
等価的に形成するｐチャネルＭＯＳトランジスタのゲー
ト容量およびドレイン部の接合容量が差動回路の出力点
における負荷容量（寄生容量）を増大させる。これによ
り、その差動回路での伝達遅延時間が増大して、高い周
波数域での発振が妨げられるという問題も生じる。
【０００８】本発明の目的は、製造プロセスによるバラ
ツキの影響を少なくするとともに、高い周波数域での安
定かつ広範囲な発振を可能にする、という技術を提供す
ることにある。
ツキの影響を少なくするとともに、高い周波数域での安
定かつ広範囲な発振を可能にする、という技術を提供す
ることにある。
【０００９】本発明の前記ならびにそのほかの目的と特
徴は、本明細書の記述および添付図面からあきらかにな
るであろう。
徴は、本明細書の記述および添付図面からあきらかにな
るであろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記のとおりである。
発明のうち代表的なものの概要を簡単に説明すれば、下
記のとおりである。
【００１１】すなわち、共通のソースバイアス電流が通
電され、かつドレインごとに負荷素子が直列接続された
ＭＯＳトランジスタ差動対により差動回路を形成し、こ
の差動回路をリング状に多段接続して発振ループを形成
することで、上記バイアス電流の可変操作により発振周
波数を変化させられるようにしたリング発振回路を形成
し、さらに上記差動対のＭＯＳトランジスタと同じ導電
型のＭＯＳトランジスタを用いたソースフォロワによ
り、上記差動対の出力信号電圧の基準電位側への振幅を
所定レベルでクランプさせるというものである。
電され、かつドレインごとに負荷素子が直列接続された
ＭＯＳトランジスタ差動対により差動回路を形成し、こ
の差動回路をリング状に多段接続して発振ループを形成
することで、上記バイアス電流の可変操作により発振周
波数を変化させられるようにしたリング発振回路を形成
し、さらに上記差動対のＭＯＳトランジスタと同じ導電
型のＭＯＳトランジスタを用いたソースフォロワによ
り、上記差動対の出力信号電圧の基準電位側への振幅を
所定レベルでクランプさせるというものである。
【００１２】上述した手段によれば、製造プロセスによ
る差動ＭＯＳトランジスタ対のしきい値バラツキを、そ
れと同じ導電型のＭＯＳトランジスタを用いたクランプ
手段のクランプレベルに現れるバラツキで相殺補償させ
ることができるとともに、そのクランプ手段がソースフ
ォロワで形成されていることにより、差動回路の出力点
における負荷容量を大幅に軽減させることができる。
る差動ＭＯＳトランジスタ対のしきい値バラツキを、そ
れと同じ導電型のＭＯＳトランジスタを用いたクランプ
手段のクランプレベルに現れるバラツキで相殺補償させ
ることができるとともに、そのクランプ手段がソースフ
ォロワで形成されていることにより、差動回路の出力点
における負荷容量を大幅に軽減させることができる。
【００１３】これにより、製造プロセスによるバラツキ
の影響を少なくするとともに、高い周波数域での安定か
つ広範囲な発振を可能にする、という目的が達成され
る。
の影響を少なくするとともに、高い周波数域での安定か
つ広範囲な発振を可能にする、という目的が達成され
る。
【００１４】また、上記負荷素子を上記差動対のＭＯＳ
トランジスタと異なる導電型のＭＯＳトランジスタで形
成するとともに、上記負荷素子の等価的なインピーダン
スを上記差動対の共通ソースバイアス電流に応じて変化
させるようにした負荷制御手段を設けるようにした。こ
れにより、各差動回路での出力駆動電流を出力立ち上が
り側（ライズ側）と出力立ち下がり側（フォール側）と
で互いに連動させて可変制御することができる。
トランジスタと異なる導電型のＭＯＳトランジスタで形
成するとともに、上記負荷素子の等価的なインピーダン
スを上記差動対の共通ソースバイアス電流に応じて変化
させるようにした負荷制御手段を設けるようにした。こ
れにより、各差動回路での出力駆動電流を出力立ち上が
り側（ライズ側）と出力立ち下がり側（フォール側）と
で互いに連動させて可変制御することができる。
【００１５】さらに、上記クランプ手段を形成するＭＯ
Ｓトランジスタのゲート電圧の可変操作により出力信号
電圧のクランプレベルを変化させるようにした。これに
より各差動回路の出力信号電圧振幅を外部から可変設定
することができる。
Ｓトランジスタのゲート電圧の可変操作により出力信号
電圧のクランプレベルを変化させるようにした。これに
より各差動回路の出力信号電圧振幅を外部から可変設定
することができる。
【００１６】また、上記差動対を形成するＭＯＳトラン
ジスタのソース・ドレイン領域と、上記クランプ手段を
形成するＭＯＳトランジスタのソース・ドレイン領域の
各一方を共通化した。これにより、素子形成に必要なレ
イアウト面積を大幅に縮小させることができる。
ジスタのソース・ドレイン領域と、上記クランプ手段を
形成するＭＯＳトランジスタのソース・ドレイン領域の
各一方を共通化した。これにより、素子形成に必要なレ
イアウト面積を大幅に縮小させることができる。
【００１７】
【発明の実施の形態】図１は本発明の技術が適用された
発振器の一実施態様を示す。
発振器の一実施態様を示す。
【００１８】同図に示す発振器１０は、複数（＃１〜＃
５）のＭＯＳ差動回路１と、共通の負荷制御回路２およ
び差動アンプ３を用いて構成されている。
５）のＭＯＳ差動回路１と、共通の負荷制御回路２およ
び差動アンプ３を用いて構成されている。
【００１９】ＭＯＳ差動回路１はリング状に多段接続さ
れて発振ループを形成する。各差動回路１はそれぞれ、
ＭＯＳ差動対１１をなすｎチャネルＭＯＳトランジスタ
Ｎ１，Ｎ２と、負荷素子をなすｐチャネルＭＯＳトラン
ジスタＰ１，Ｐ２と、定電流のバイアス電流源をなすｎ
チャネルＭＯＳトランジスタＮ３などにより構成されて
いる。
れて発振ループを形成する。各差動回路１はそれぞれ、
ＭＯＳ差動対１１をなすｎチャネルＭＯＳトランジスタ
Ｎ１，Ｎ２と、負荷素子をなすｐチャネルＭＯＳトラン
ジスタＰ１，Ｐ２と、定電流のバイアス電流源をなすｎ
チャネルＭＯＳトランジスタＮ３などにより構成されて
いる。
【００２０】差動対１１をなすｎチャネルＭＯＳトラン
ジスタＮ１，Ｎ２の各ソースは共通接続され、この共通
ソースがｎチャネルＭＯＳトランジスタＮ３によるバイ
アス電流源を介して基準電位（Ｖｓｓ）に接続されてい
る。また、上記ｎチャネルＭＯＳトランジスタＮ１，Ｎ
２の各ドレインはそれぞれ、ｐチャネルＭＯＳトランジ
スタＰ１，Ｐ２による負荷素子を直列に介して電源電位
（Ｖｄｄ）に接続されている。これにより、Ｎ１，Ｎ２
の各ゲートを入力点（ＩＮ１，ＩＮ２）とし、各ドレイ
ンを出力点（ＯＵＴ１，ＯＵＴ２）とする差動型インバ
ータ論理回路が形成されている。この差動型インバータ
論理回路をなすＭＯＳ差動回路１が５つ多段接続される
とともに、その終段（＃５）の出力が初段（＃１）の入
力に接続されることにより、リング発振回路が形成され
ている。
ジスタＮ１，Ｎ２の各ソースは共通接続され、この共通
ソースがｎチャネルＭＯＳトランジスタＮ３によるバイ
アス電流源を介して基準電位（Ｖｓｓ）に接続されてい
る。また、上記ｎチャネルＭＯＳトランジスタＮ１，Ｎ
２の各ドレインはそれぞれ、ｐチャネルＭＯＳトランジ
スタＰ１，Ｐ２による負荷素子を直列に介して電源電位
（Ｖｄｄ）に接続されている。これにより、Ｎ１，Ｎ２
の各ゲートを入力点（ＩＮ１，ＩＮ２）とし、各ドレイ
ンを出力点（ＯＵＴ１，ＯＵＴ２）とする差動型インバ
ータ論理回路が形成されている。この差動型インバータ
論理回路をなすＭＯＳ差動回路１が５つ多段接続される
とともに、その終段（＃５）の出力が初段（＃１）の入
力に接続されることにより、リング発振回路が形成され
ている。
【００２１】上記差動アンプ３は、終段（＃５）の差動
回路１の出力点（ＯＵＴ１，ＯＵＴ２）から取り出され
る発振出力信号ＣＫＶを所定レベルに増幅して外部へ出
力する。各ＭＯＳ差動回路１ではそれぞれ、トランジス
タＮ１，Ｎ２の共通ソースからトランジスタＮ３を介し
て基準電位（Ｖｓｓ）側にバイアス電流が流れるが、こ
のバイアス電流は、各差動回路１内のトランジスタＮ３
に共通に与えられる外部からの制御電圧ＶＮにより、一
律に可変設定されるようになっている。
回路１の出力点（ＯＵＴ１，ＯＵＴ２）から取り出され
る発振出力信号ＣＫＶを所定レベルに増幅して外部へ出
力する。各ＭＯＳ差動回路１ではそれぞれ、トランジス
タＮ１，Ｎ２の共通ソースからトランジスタＮ３を介し
て基準電位（Ｖｓｓ）側にバイアス電流が流れるが、こ
のバイアス電流は、各差動回路１内のトランジスタＮ３
に共通に与えられる外部からの制御電圧ＶＮにより、一
律に可変設定されるようになっている。
【００２２】さらに、各ＭＯＳ差動回路１には、差動対
１１をなすｎチャネルＭＯＳトランジスタＮ１，Ｎ２と
同じ導電型のｎチャネルＭＯＳトランジスタＮ４，Ｎ５
が設けられている。このｎチャネルＭＯＳトランジスタ
Ｎ４，Ｎ５は、Ｎ１，Ｎ２のドレイン側にて負荷素子を
なすｐチャネルＭＯＳトランジスタＰ１，Ｐ２にドレイ
ン同士およびソース同士で並列に接続されるとともに、
外部から共通に与えられるゲート電圧ＶＧにより、各差
動回路１の出力点（ＯＵＴ１，ＯＵＴ２）を基準電位
（Ｖｓｓ）に対して所定レベル以上に保持するソースフ
ォロワを形成する。つまり、このソースフォロワは、上
記出力点（ＯＵＴ１，ＯＵＴ２）に現れる出力信号電圧
の基準電位（Ｖｓｓ）側への振幅を所定レベルでクラン
プする電圧クランプ手段１２を形成する。
１１をなすｎチャネルＭＯＳトランジスタＮ１，Ｎ２と
同じ導電型のｎチャネルＭＯＳトランジスタＮ４，Ｎ５
が設けられている。このｎチャネルＭＯＳトランジスタ
Ｎ４，Ｎ５は、Ｎ１，Ｎ２のドレイン側にて負荷素子を
なすｐチャネルＭＯＳトランジスタＰ１，Ｐ２にドレイ
ン同士およびソース同士で並列に接続されるとともに、
外部から共通に与えられるゲート電圧ＶＧにより、各差
動回路１の出力点（ＯＵＴ１，ＯＵＴ２）を基準電位
（Ｖｓｓ）に対して所定レベル以上に保持するソースフ
ォロワを形成する。つまり、このソースフォロワは、上
記出力点（ＯＵＴ１，ＯＵＴ２）に現れる出力信号電圧
の基準電位（Ｖｓｓ）側への振幅を所定レベルでクラン
プする電圧クランプ手段１２を形成する。
【００２３】負荷制御回路２は、上記制御電圧ＶＮによ
りドレイン電流が制御されるｎチャネルＭＯＳトランジ
スタＮ０と、このＭＯＳトランジスタＮＯのドレイン電
流を各差動回路１内のｐチャネルＭＯＳトランジスタＰ
１，Ｐ２にカレントミラー転写するｐチャネルＭＯＳト
ランジスタＰ０により構成されている。ｐチャネルＭＯ
ＳトランジスタＰ０はドレインとゲートが共通接続さ
れ、この共通接続点に現れる電圧ＶＰがＭＯＳ差動回路
１内のｐチャネルＭＯＳトランジスタＰ１，Ｐ２のゲー
トに分配されるようになっている。これにより、そのＭ
ＯＳトランジスタＰ１，Ｐ２が形成する負荷素子の等価
的なインピーダンスが、ＭＯＳ差動回路１のバイアス電
流に応じて変化させられるようになっている。
りドレイン電流が制御されるｎチャネルＭＯＳトランジ
スタＮ０と、このＭＯＳトランジスタＮＯのドレイン電
流を各差動回路１内のｐチャネルＭＯＳトランジスタＰ
１，Ｐ２にカレントミラー転写するｐチャネルＭＯＳト
ランジスタＰ０により構成されている。ｐチャネルＭＯ
ＳトランジスタＰ０はドレインとゲートが共通接続さ
れ、この共通接続点に現れる電圧ＶＰがＭＯＳ差動回路
１内のｐチャネルＭＯＳトランジスタＰ１，Ｐ２のゲー
トに分配されるようになっている。これにより、そのＭ
ＯＳトランジスタＰ１，Ｐ２が形成する負荷素子の等価
的なインピーダンスが、ＭＯＳ差動回路１のバイアス電
流に応じて変化させられるようになっている。
【００２４】次に、動作について説明する。
【００２５】図１に示した発振器１０では、ＭＯＳ差動
回路１の伝達遅延時間で発振周波数が決まる。伝達遅延
時間は、出力駆動電流、出力電圧振幅、出力負荷容量で
決まる。出力駆動電流が大きく、かつ出力電圧振幅と出
力負荷容量が小さいほど、伝達遅延時間は短くなって発
振周波数が高くなる。
回路１の伝達遅延時間で発振周波数が決まる。伝達遅延
時間は、出力駆動電流、出力電圧振幅、出力負荷容量で
決まる。出力駆動電流が大きく、かつ出力電圧振幅と出
力負荷容量が小さいほど、伝達遅延時間は短くなって発
振周波数が高くなる。
【００２６】上記ＭＯＳ差動回路１の場合、出力駆動電
流は出力立ち上がり側（ライズ側）と出力立ち下がり側
（フォール側）とでそれぞれ別個に決まる。すなわち、
出力立ち下がり側の駆動電流はｎチャネルＭＯＳトラン
ジスタＮ３が流すバイアス電流の大きさで決まり、出力
立ち上がり側の駆動電流はｐチャネルＭＯＳトランジス
タＰ１，Ｐ２が流す負荷電流の大きさ（負荷素子の等価
インピーダンス）で決まる。
流は出力立ち上がり側（ライズ側）と出力立ち下がり側
（フォール側）とでそれぞれ別個に決まる。すなわち、
出力立ち下がり側の駆動電流はｎチャネルＭＯＳトラン
ジスタＮ３が流すバイアス電流の大きさで決まり、出力
立ち上がり側の駆動電流はｐチャネルＭＯＳトランジス
タＰ１，Ｐ２が流す負荷電流の大きさ（負荷素子の等価
インピーダンス）で決まる。
【００２７】出力電圧振幅は、ｎチャネルＭＯＳトラン
ジスタＮ４，Ｎ５のソースフォロワによるクランプレベ
ルで決まる。このクランプレベルは、ｎチャネルＭＯＳ
トランジスタＮ４，Ｎ５のゲート電圧ＶＧと、そのＭＯ
ＳトランジスタＮ４，Ｎ５のしきい値電圧により決ま
る。ゲート電圧ＶＧを変化させると出力電圧の立ち下が
り側でのクランプレベルが変化するため、立ち上がり時
と立ち下がり時のレベル差すなわち出力電圧振幅が変化
する。
ジスタＮ４，Ｎ５のソースフォロワによるクランプレベ
ルで決まる。このクランプレベルは、ｎチャネルＭＯＳ
トランジスタＮ４，Ｎ５のゲート電圧ＶＧと、そのＭＯ
ＳトランジスタＮ４，Ｎ５のしきい値電圧により決ま
る。ゲート電圧ＶＧを変化させると出力電圧の立ち下が
り側でのクランプレベルが変化するため、立ち上がり時
と立ち下がり時のレベル差すなわち出力電圧振幅が変化
する。
【００２８】上記バイアス電流は、ｎチャネルＭＯＳト
ランジスタＮ３のゲートに印加する制御電圧ＶＮによっ
て可変制御することができる。したがって、その制御電
圧ＶＮを変化させることにより、上記出力駆動電流を変
化させてＭＯＳ差動回路１の伝達遅延時間を変化させる
ことができ、これにより発振器１０の発振周波数を変化
させることができる。
ランジスタＮ３のゲートに印加する制御電圧ＶＮによっ
て可変制御することができる。したがって、その制御電
圧ＶＮを変化させることにより、上記出力駆動電流を変
化させてＭＯＳ差動回路１の伝達遅延時間を変化させる
ことができ、これにより発振器１０の発振周波数を変化
させることができる。
【００２９】さらに、上記バイアス電流は負荷制御回路
２により、負荷素子を形成するｐチャネルＭＯＳトラン
ジスタＰ１，Ｐ２にもカレントミラー転写される。これ
により、出力立ち上がり側と出力立ち下がり側の駆動電
流は、上記制御電圧ＶＮにより、互いに連動して増減す
べく可変制御される。
２により、負荷素子を形成するｐチャネルＭＯＳトラン
ジスタＰ１，Ｐ２にもカレントミラー転写される。これ
により、出力立ち上がり側と出力立ち下がり側の駆動電
流は、上記制御電圧ＶＮにより、互いに連動して増減す
べく可変制御される。
【００３０】ここで、上述した発振器１０の発振周波数
域を高くするには、上記出力駆動電流を大きくする以外
に、各ＭＯＳ差動回路１の出力電圧振幅と出力負荷容量
をそれぞれできるだけ小さくする必要がある。出力電圧
振幅は上記クランプ手段１２により可変設定することが
できる。出力負荷容量は出力点（ＯＵＴ１，ＯＵＴ２）
の寄生容量で決まる。
域を高くするには、上記出力駆動電流を大きくする以外
に、各ＭＯＳ差動回路１の出力電圧振幅と出力負荷容量
をそれぞれできるだけ小さくする必要がある。出力電圧
振幅は上記クランプ手段１２により可変設定することが
できる。出力負荷容量は出力点（ＯＵＴ１，ＯＵＴ２）
の寄生容量で決まる。
【００３１】発振周波数域を高めるために出力電圧振幅
を小さく設定した場合、従来においては、差動対１１を
なすＭＯＳトランジスタＮ１，Ｎ２のしきい値バラツキ
により、出力電圧振幅がそのＭＯＳトランジスタＮ１，
Ｎ２のしきい値を越えられなくなって、発振不能あるい
は発振不安定に陥ることがあった。このため、従来にお
いては、ＭＯＳ差動回路１の出力電圧振幅に十分な余裕
を持たせなければならず、このことが発振周波数域を高
める上で大きな支障となっていた。
を小さく設定した場合、従来においては、差動対１１を
なすＭＯＳトランジスタＮ１，Ｎ２のしきい値バラツキ
により、出力電圧振幅がそのＭＯＳトランジスタＮ１，
Ｎ２のしきい値を越えられなくなって、発振不能あるい
は発振不安定に陥ることがあった。このため、従来にお
いては、ＭＯＳ差動回路１の出力電圧振幅に十分な余裕
を持たせなければならず、このことが発振周波数域を高
める上で大きな支障となっていた。
【００３２】しかし、図１に示した本発明の発振器１０
では、クランプ手段１２をなすソースフォロワを、差動
対１１をなすｎチャネルＭＯＳトランジスタＮ１，Ｎ２
と同じ導電型のｎチャネルＭＯＳトランジスタＮ４，Ｎ
５で形成したことにより、製造プロセスによるバラツキ
が生じたとしても、そのバラツキは両ＭＯＳトランジス
タＮ１，Ｎ２とＮ４，Ｎ５に同じ傾向で現れるようにな
り、これにより上記バラツキの影響は互いに相殺される
形で補償されるようになる。
では、クランプ手段１２をなすソースフォロワを、差動
対１１をなすｎチャネルＭＯＳトランジスタＮ１，Ｎ２
と同じ導電型のｎチャネルＭＯＳトランジスタＮ４，Ｎ
５で形成したことにより、製造プロセスによるバラツキ
が生じたとしても、そのバラツキは両ＭＯＳトランジス
タＮ１，Ｎ２とＮ４，Ｎ５に同じ傾向で現れるようにな
り、これにより上記バラツキの影響は互いに相殺される
形で補償されるようになる。
【００３３】これとともに、上記クランプ手段１２がソ
ースフォロワで形成されていることにより、ＭＯＳ差動
回路１の出力点（ＯＵＴ１，ＯＵＴ２）には、大きな容
量を持つゲート容量およびドレイン部の接合容量は介在
せず、ソースフォロワ出力となるＭＯＳトランジスタの
ソースが接続するだけとなる。これにより、ＭＯＳ差動
回路１の出力点（ＯＵＴ１，ＯＵＴ２）における負荷容
量は従来よりも大幅に軽減される。この負荷容量の軽減
と上記プロセス・バラツキの補償効果とにより、安定な
発振動作が可能な周波数域は大幅に高められる。
ースフォロワで形成されていることにより、ＭＯＳ差動
回路１の出力点（ＯＵＴ１，ＯＵＴ２）には、大きな容
量を持つゲート容量およびドレイン部の接合容量は介在
せず、ソースフォロワ出力となるＭＯＳトランジスタの
ソースが接続するだけとなる。これにより、ＭＯＳ差動
回路１の出力点（ＯＵＴ１，ＯＵＴ２）における負荷容
量は従来よりも大幅に軽減される。この負荷容量の軽減
と上記プロセス・バラツキの補償効果とにより、安定な
発振動作が可能な周波数域は大幅に高められる。
【００３４】図２は、上記発振器の構成に適したＭＯＳ
トランジスタの素子構造の概略レイアウトモデルを示
す。
トランジスタの素子構造の概略レイアウトモデルを示
す。
【００３５】同図において、３１は半導体基板、３２は
ｐ導電型拡散層によるｎチャネルＭＯＳトランジスタ形
成領域、３３，３４はｎ導電型拡散層によるソース・ド
レイン領域、３５，３６はゲート電極をそれぞれ示す。
ｐ導電型拡散層によるｎチャネルＭＯＳトランジスタ形
成領域、３３，３４はｎ導電型拡散層によるソース・ド
レイン領域、３５，３６はゲート電極をそれぞれ示す。
【００３６】図１にて示したように、クランプ手段１２
を形成するＭＯＳトランジスタＮ４，Ｎ５のソースは、
差動対１１を形成するｎチャネルＭＯＳトランジスタＮ
１，Ｎ２のドレインに接続される。したがって、ｎチャ
ネルＭＯＳトランジスタＮ１，Ｎ２のソース・ドレイン
領域とＭＯＳトランジスタＮ４，Ｎ５のソース・ドレイ
ン領域はそれぞれ、図２に示すように、その各一方を互
いに共通化させることができる。これにより、半導体集
積回路化した場合の素子面積を減らすことができる。
を形成するＭＯＳトランジスタＮ４，Ｎ５のソースは、
差動対１１を形成するｎチャネルＭＯＳトランジスタＮ
１，Ｎ２のドレインに接続される。したがって、ｎチャ
ネルＭＯＳトランジスタＮ１，Ｎ２のソース・ドレイン
領域とＭＯＳトランジスタＮ４，Ｎ５のソース・ドレイ
ン領域はそれぞれ、図２に示すように、その各一方を互
いに共通化させることができる。これにより、半導体集
積回路化した場合の素子面積を減らすことができる。
【００３７】図３は、上述した本発明の発振器１０を用
いたＰＬＬクロック発生回路の構成例を示す。
いたＰＬＬクロック発生回路の構成例を示す。
【００３８】同図に示すクロック発生回路は、位相比較
器２１、チャージポンプ２２、フィルタ容量ＣＦ、発振
器１０、クロック分配回路２３、分周器２４、ゲート電
圧発生回路２５などにより構成されている。
器２１、チャージポンプ２２、フィルタ容量ＣＦ、発振
器１０、クロック分配回路２３、分周器２４、ゲート電
圧発生回路２５などにより構成されている。
【００３９】位相比較器２１は、外部から入力される基
準信号ＣＩＮと分周器２４にて分周された帰還信号ＣＦ
Ｂ間の位相差を検出する。チャージポンプ２２とフィル
タ容量ＣＦは、上記位相差に応じた直流電圧を生成し、
発振器１０に周波数制御電圧ＶＮとして入力する。これ
により、発振器１０は、上記帰還信号ＣＦＢが上記基準
信号ＣＩＮに位相同期するように帰還制御される。この
帰還制御下での発振出力信号ＣＫＶは、クロック分配回
路２３から複数系統の回路（図示せず）へそれぞれクロ
ック信号ＣＫとして配分される。
準信号ＣＩＮと分周器２４にて分周された帰還信号ＣＦ
Ｂ間の位相差を検出する。チャージポンプ２２とフィル
タ容量ＣＦは、上記位相差に応じた直流電圧を生成し、
発振器１０に周波数制御電圧ＶＮとして入力する。これ
により、発振器１０は、上記帰還信号ＣＦＢが上記基準
信号ＣＩＮに位相同期するように帰還制御される。この
帰還制御下での発振出力信号ＣＫＶは、クロック分配回
路２３から複数系統の回路（図示せず）へそれぞれクロ
ック信号ＣＫとして配分される。
【００４０】ゲート電圧発生回路２５は一種のＤＡ変換
器２５であって、外部から与えられるデジタル設定信号
ＳＧに応じたゲート電圧ＶＧを生成して発振器１０に入
力する。このゲート電圧ＶＧは、クランプ手段１２を形
成するＭＯＳトランジスタＮ４，Ｎ５のゲートに印加さ
れる（図１）。
器２５であって、外部から与えられるデジタル設定信号
ＳＧに応じたゲート電圧ＶＧを生成して発振器１０に入
力する。このゲート電圧ＶＧは、クランプ手段１２を形
成するＭＯＳトランジスタＮ４，Ｎ５のゲートに印加さ
れる（図１）。
【００４１】図４は発振器１０の周波数可変特性を示
す。
す。
【００４２】同図に示すように、発振器１０の制御電圧
ＶＮに対する発振周波数ｆｃの変化特性曲線は、クラン
プ手段１２を形成するＭＯＳトランジスタＮ４，Ｎ５の
ゲート電圧ＶＧを変化させることで上下に移動する。し
たがって、そのゲート電圧ＶＧの設定操作により発振器
１０の動作周波数域を広範囲に設定することができる。
ＶＮに対する発振周波数ｆｃの変化特性曲線は、クラン
プ手段１２を形成するＭＯＳトランジスタＮ４，Ｎ５の
ゲート電圧ＶＧを変化させることで上下に移動する。し
たがって、そのゲート電圧ＶＧの設定操作により発振器
１０の動作周波数域を広範囲に設定することができる。
【００４３】以上、本発明者によってなされた発明を実
施態様にもとづき具体的に説明したが、本発明は上記実
施態様に限定されるものではなく、その要旨を逸脱しな
い範囲で種々変更可能であることはいうまでもない。
施態様にもとづき具体的に説明したが、本発明は上記実
施態様に限定されるものではなく、その要旨を逸脱しな
い範囲で種々変更可能であることはいうまでもない。
【００４４】たとえば、差動回路１のＭＯＳ差動対１１
とクランプ手段１２をｐチャネルＭＯＳトランジスタで
形成するような構成であってもよい。
とクランプ手段１２をｐチャネルＭＯＳトランジスタで
形成するような構成であってもよい。
【００４５】以上の説明では主として、本発明者によっ
てなされた発明をその背景となった利用分野であるＰＬ
Ｌクロック発生回路に適用した場合について説明した
が、それに限定されるものではなく、たとえば無線通信
器における搬送波発振あるいは局部発振などにも適用で
きる。
てなされた発明をその背景となった利用分野であるＰＬ
Ｌクロック発生回路に適用した場合について説明した
が、それに限定されるものではなく、たとえば無線通信
器における搬送波発振あるいは局部発振などにも適用で
きる。
【００４６】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
【００４７】すなわち、製造プロセスによるバラツキの
影響を少なくするとともに、高い周波数域での安定かつ
広範囲な発振が可能な発振器を実現することができる。
影響を少なくするとともに、高い周波数域での安定かつ
広範囲な発振が可能な発振器を実現することができる。
【図１】本発明の技術が適用された発振器の一実施態様
を示す回路図。
を示す回路図。
【図２】本発明の実施に適したＭＯＳトランジスタの素
子構造の概要を示すレイアウトモデル図。
子構造の概要を示すレイアウトモデル図。
【図３】本発明による発振器を用いたＰＬＬクロック発
生回路の構成例を示すブロック図。
生回路の構成例を示すブロック図。
【図４】本発明による発振器の周波数可変特性を示す特
性図。
性図。
１０ 発振器 １ ＭＯＳ差動回路 １１ 差動対 １２ クランプ手段 ２ 負荷制御回路 ３ 差動アンプ Ｎ１，Ｎ２ 差動対をなすｎチャネルＭＯＳトランジス
タ Ｐ１，Ｐ２ 負荷素子をなすｐチャネルＭＯＳトランジ
スタ Ｎ３ バイアス電流源をなすｎチャネルＭＯＳトランジ
スタ Ｎ４，Ｎ５ ソースフォロワをなすｎチャネルＭＯＳト
ランジスタ Ｖｄｄ 電源電位 Ｖｓｓ 基準電位 ＩＮ１，ＩＮ２ 入力点 ＯＵＴ１，ＯＵＴ２ 出力点 ３１ 半導体基板 ３２ ｎチャネルＭＯＳトランジスタ形成領域 ３３，３４ ｎ導電型拡散層によるソース・ドレイン領
域 ３５，３６ ゲート電極 ２１ 位相比較器 ２２ チャージポンプ ＣＦ フィルタ容量 ２３ クロック分配回路 ２４ 分周器 ２５ ゲート電圧発生回路（ＤＡ変換器） ＣＩＮ 基準信号 ＣＦＢ 帰還信号 ＣＫＶ 発振出力信号 ＣＫ クロック信号
タ Ｐ１，Ｐ２ 負荷素子をなすｐチャネルＭＯＳトランジ
スタ Ｎ３ バイアス電流源をなすｎチャネルＭＯＳトランジ
スタ Ｎ４，Ｎ５ ソースフォロワをなすｎチャネルＭＯＳト
ランジスタ Ｖｄｄ 電源電位 Ｖｓｓ 基準電位 ＩＮ１，ＩＮ２ 入力点 ＯＵＴ１，ＯＵＴ２ 出力点 ３１ 半導体基板 ３２ ｎチャネルＭＯＳトランジスタ形成領域 ３３，３４ ｎ導電型拡散層によるソース・ドレイン領
域 ３５，３６ ゲート電極 ２１ 位相比較器 ２２ チャージポンプ ＣＦ フィルタ容量 ２３ クロック分配回路 ２４ 分周器 ２５ ゲート電圧発生回路（ＤＡ変換器） ＣＩＮ 基準信号 ＣＦＢ 帰還信号 ＣＫＶ 発振出力信号 ＣＫ クロック信号
Claims (5)
- 【請求項１】 共通のソースバイアス電流が通電され、
かつドレインごとに負荷素子が直列接続されたＭＯＳト
ランジスタ差動対により形成される差動回路と、この差
動回路をリング状に多段接続して形成される発振ループ
であって上記バイアス電流の可変操作により発振周波数
を変化させられるようにしたリング発振回路と、上記差
動対のＭＯＳトランジスタと同じ導電型のＭＯＳトラン
ジスタを用いたソースフォロワにより上記差動対の出力
信号電圧の基準電位側への振幅を所定レベルでクランプ
させるようにしたクランプ手段とを備えたことを特徴と
する発振器。 - 【請求項２】 負荷素子を差動対のＭＯＳトランジスタ
と異なる導電型のＭＯＳトランジスタで形成するととも
に、上記負荷素子の等価的なインピーダンスを上記差動
対の共通ソースバイアス電流に応じて変化させるように
した負荷制御手段を備えたことを特徴とする請求項１に
記載の発振器。 - 【請求項３】 クランプ手段を形成するＭＯＳトランジ
スタのゲート電圧の可変操作により出力信号電圧のクラ
ンプレベルを変化させるようにしたことを特徴とする請
求項１または２に記載の発振器。 - 【請求項４】 差動対を形成するＭＯＳトランジスタの
ソース・ドレイン領域とクランプ手段を形成するＭＯＳ
トランジスタのソース・ドレイン領域の各一方を共通化
したことを特徴とする請求項１から３のいずれかに記載
の発振器。 - 【請求項５】 請求項１〜４のいずれかに記載の発振器
と、入力クロック信号と帰還クロックの位相を比較する
位相比較器と、該位相比較器からの位相差に応じた出力
に基づいて上記発振器に対する制御電圧を生成するチャ
ージポンプおよびフィルタ容量とを備えたクロック発生
回路が１つの半導体チップ上にて構成されてなることを
特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16289997A JP3572538B2 (ja) | 1997-06-19 | 1997-06-19 | 発振器および半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16289997A JP3572538B2 (ja) | 1997-06-19 | 1997-06-19 | 発振器および半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1117501A true JPH1117501A (ja) | 1999-01-22 |
| JP3572538B2 JP3572538B2 (ja) | 2004-10-06 |
Family
ID=15763363
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16289997A Expired - Fee Related JP3572538B2 (ja) | 1997-06-19 | 1997-06-19 | 発振器および半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3572538B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002057558A (ja) * | 2000-08-09 | 2002-02-22 | Fujitsu Ltd | 遅延回路 |
| US7205855B2 (en) | 2003-05-28 | 2007-04-17 | Rohm Co., Ltd. | Oscillator that oscillates signals of a predetermined frequency |
| JP2007221577A (ja) * | 2006-02-17 | 2007-08-30 | Synthesis Corp | 遅延回路及びリングオッシレータ型電圧制御発振回路 |
| US7362189B2 (en) | 2004-05-28 | 2008-04-22 | Rohm Co., Ltd. | Oscillator circuit with regulated V-I output stage |
| JP2010273386A (ja) * | 2010-08-16 | 2010-12-02 | Renesas Electronics Corp | 電圧制御発振器 |
| JP2011139396A (ja) * | 2009-12-25 | 2011-07-14 | Kunihiko Kimiyama | 差動リング発振器型電圧制御発振器 |
| US8604885B2 (en) | 2011-07-12 | 2013-12-10 | Kunihiko Kouyama | Differential ring oscillator-type voltage control oscillator |
| CN114296503A (zh) * | 2021-12-30 | 2022-04-08 | 杭州朔天科技有限公司 | 一种超低功耗可编程低压差线性稳压源电路 |
-
1997
- 1997-06-19 JP JP16289997A patent/JP3572538B2/ja not_active Expired - Fee Related
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|---|---|---|---|---|
| JP2002057558A (ja) * | 2000-08-09 | 2002-02-22 | Fujitsu Ltd | 遅延回路 |
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| US7362189B2 (en) | 2004-05-28 | 2008-04-22 | Rohm Co., Ltd. | Oscillator circuit with regulated V-I output stage |
| JP2007221577A (ja) * | 2006-02-17 | 2007-08-30 | Synthesis Corp | 遅延回路及びリングオッシレータ型電圧制御発振回路 |
| JP2011139396A (ja) * | 2009-12-25 | 2011-07-14 | Kunihiko Kimiyama | 差動リング発振器型電圧制御発振器 |
| JP2010273386A (ja) * | 2010-08-16 | 2010-12-02 | Renesas Electronics Corp | 電圧制御発振器 |
| US8604885B2 (en) | 2011-07-12 | 2013-12-10 | Kunihiko Kouyama | Differential ring oscillator-type voltage control oscillator |
| CN114296503A (zh) * | 2021-12-30 | 2022-04-08 | 杭州朔天科技有限公司 | 一种超低功耗可编程低压差线性稳压源电路 |
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|---|---|
| JP3572538B2 (ja) | 2004-10-06 |
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