JP2010263018A - Method of manufacturing epitaxial wafer for transistor element - Google Patents
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Abstract
Description
本発明は、良好な電気特性を有するトランジスタ素子用エピタキシャルウェハの製造方法に関するものである。 The present invention relates to a method for manufacturing an epitaxial wafer for transistor elements having good electrical characteristics.
近年、携帯電話などの通信端末機器は、音声やテキストデータだけでなく、動画像などの大容量かつ多様な情報を高速で送受信することが求められている。このため、これらの端末機器に使用される送受信パワー増幅器には、高速・高周波動作への対応、消費電力の低減などが要求されている。 In recent years, communication terminal devices such as mobile phones are required to transmit and receive not only voice and text data but also large-capacity and diverse information such as moving images at high speed. For this reason, transmission / reception power amplifiers used in these terminal devices are required to support high-speed and high-frequency operation, reduce power consumption, and the like.
このような端末機器用のパワー増幅器には、化合物半導体を用いて形成されるヘテロバイポーラトランジスタ(HBT)や高電子移動度トランジスタ(HEMT;High Electron Mobility Transistor)が用いられている。 For such a power amplifier for terminal equipment, a hetero bipolar transistor (HBT) or a high electron mobility transistor (HEMT) formed using a compound semiconductor is used.
ヘテロバイポーラトランジスタ(HBT)の動作は、基本的には通常のバイポーラトランジスタ(BJT)と同様である。 The operation of the hetero bipolar transistor (HBT) is basically the same as that of a normal bipolar transistor (BJT).
npn型BJTでは、エミッタからコレクタに向かって流れる電子量をベース電流(ホール電流)により制御することで、トランジスタとしての動作をさせている。すなわち、ホール電流を増やすことにより、コレクタ電流が増大する。しかし、npn型BJTでは、ホール電流をさらに増やすと、ベースからエミッタに向かってホールが漏れだし、トランジスタの電流増幅率が低下する問題がある。 In the npn-type BJT, the amount of electrons flowing from the emitter to the collector is controlled by the base current (hole current), thereby operating as a transistor. That is, the collector current increases by increasing the Hall current. However, in the npn-type BJT, when the hole current is further increased, holes leak from the base toward the emitter, and there is a problem that the current amplification factor of the transistor is lowered.
これに対して、エミッタにバンドギャップの大きな半導体材料を用いて構成されるnpn型HBTでは、ベースエミッタ界面に障壁ができるため、ホールがエミッタへ漏れるのを抑えることができる。よって、HBTでは、電流増幅率を低下させずに、コレクタ電流を大きくできる。 On the other hand, in an npn type HBT configured using a semiconductor material having a large band gap for the emitter, since a barrier is formed at the base-emitter interface, leakage of holes to the emitter can be suppressed. Therefore, in the HBT, the collector current can be increased without reducing the current amplification factor.
図5に示されるように、従来のHBT素子50は、半絶縁性GaAs基板51上に、サブコレクタ層52となるn−GaAs層を厚さ500nm、コレクタ層53となるn−GaAs層を厚さ700nm、ベース層54となるp−GaAs層を厚さ80nm、エミッタ層55となるn−InxGa1-xP層(x=0.48)を40nm、エミッタコンタクト層56となるn−GaAs層を100nm、gradedノンアロイ層57となるn−InxGa1-xAs層(x=0から0.5)を50nm、均一組成ノンアロイ層58となるn−InxGa1-xAs層(x=0.5)を50nm、を順に積層したものである。
As shown in FIG. 5, the
一方、HEMTは、InGaAs層をチャネル層とし、チャネル層の両側又は片側に電子供給層を有する。ヘテロ結合HEMTは、電子が高速移動する利点を活かして高速動作が可能なだけでなく、マイクロ波帯等の超高周波帯における高出力かつ高効率動作が可能である。 On the other hand, the HEMT has an InGaAs layer as a channel layer and has an electron supply layer on both sides or one side of the channel layer. The heterojunction HEMT not only enables high-speed operation by taking advantage of the high-speed movement of electrons, but also enables high-power and high-efficiency operation in an ultra-high frequency band such as a microwave band.
図6に示されるように、従来のHEMT素子61は、半絶縁性GaAs基板62上に、アンドープGaAsバッファ層63、n−AlxGa1-xAs電子供給層64、アンドープAlxGa1-xAsスペーサ層65、アンドープInxGa1-xAsチャネル層66、アンドープAlxGa1-xAsスペーサ層67、n−AlxGa1-xAs電子供給層68、n−GaAsキャップ層69を順に積層したものである。
As shown in FIG. 6, the
HEMTでは、増幅効率を上げることにより、低電圧での動作が可能となり、消費電力の低減の要求に応えることができる。しかし、増幅率を高増幅率にして動作させた場合には、出力信号に歪みが生じるという問題がある。 In the HEMT, by increasing the amplification efficiency, it is possible to operate at a low voltage and meet the demand for reduction in power consumption. However, when operating with a high amplification factor, there is a problem that distortion occurs in the output signal.
そこで、電流駆動能力の高いHBTと、低消費電力かつ高周波雑音特性の良いHEMTを1つの増幅器モジュールに用いることで、出力信号の歪みを抑え、消費電力の低減を図ることが行われている。例えば、特許文献1には、GaAs基板上にHBT用エピタキシャル層が形成され、そのHBT用エピタキシャル層上にHEMT用エピタキシャル層が形成された集積型のトランジスタ素子が開示されている。
Therefore, an HBT having a high current driving capability and a HEMT having low power consumption and good high-frequency noise characteristics are used in one amplifier module to suppress output signal distortion and reduce power consumption. For example,
しかしながら、特許文献1のようなトランジスタ素子構造では、HBT用エピタキシャル層上にHEMT用エピタキシャル層を成長させるため、HBT用エピタキシャル層上にHEMT用エピタキシャル層を成長させる際の成長温度によりHBT用エピタキシャル層のチャネル層等の結晶性が劣化し、HBT用エピタキシャル層において電流利得が低下する問題があった。
However, in the transistor element structure as in
また、基板上にHEMT用エピタキシャル層を成長させ、その上にHBT用エピタキシャル層を成長させたトランジスタ素子も検討されているが、大容量化のためにHEMT用エピタキシャル層の電子供給層のキャリア濃度を高くしすぎると、HEMT用エピタキシャル層の移動度が低下する問題があった。 In addition, a transistor element in which an HEMT epitaxial layer is grown on a substrate and an HBT epitaxial layer is grown on the HEMT epitaxial layer has been studied, but the carrier concentration of the electron supply layer of the HEMT epitaxial layer is increased to increase the capacity. If the thickness is too high, there is a problem that the mobility of the HEMT epitaxial layer is lowered.
そこで、本発明者はHEMT用エピタキシャル層の移動度を低下させることのないキャリア濃度の上限値について検討し、HEMT用エピタキシャル層の電子供給層のキャリア濃度を1×1019cm-3以下とすることにより、HEMT用エピタキシャル層の移動度を高く維持できることを提案した(特願2008−007853)。 Therefore, the present inventor has studied the upper limit value of the carrier concentration that does not decrease the mobility of the HEMT epitaxial layer, and the carrier concentration of the electron supply layer of the HEMT epitaxial layer is set to 1 × 10 19 cm −3 or less. Thus, it has been proposed that the mobility of the HEMT epitaxial layer can be maintained high (Japanese Patent Application No. 2008-007853).
この先願の発明においては、大容量化のために、電子供給層のキャリア濃度に着目し、電子供給層のキャリア濃度とHEMT用エピタキシャル層の移動度の関係を測定し、キャリア濃度を1×1019cm-3より高くしても移動度が低下することを見出し、キャリア濃度の上限を規定することにより、HEMT用エピタキシャル層の移動度を高く維持できることを見出した。 In the invention of this prior application, in order to increase the capacity, the carrier concentration of the electron supply layer is focused, the relationship between the carrier concentration of the electron supply layer and the mobility of the HEMT epitaxial layer is measured, and the carrier concentration is set to 1 × 10. It has been found that the mobility is lowered even if it is higher than 19 cm −3 , and that the mobility of the epitaxial layer for HEMT can be kept high by defining the upper limit of the carrier concentration.
その後のさらなる検討で、キャリア濃度を規定してHEMT用エピタキシャル層上にHBT用エピタキシャル層を成長する際に、HEMT用エピタキシャル層の電子供給層のキャリア濃度を適正に保っても、HEMT用エピタキシャル層の移動度が低下し、初期の性能を十分に発揮できないことが分かった。 In the further examination, the HEMT epitaxial layer is maintained even when the carrier concentration of the electron supply layer of the HEMT epitaxial layer is kept appropriate when the carrier concentration is defined and the HBT epitaxial layer is grown on the HEMT epitaxial layer. It has been found that the initial mobility is not sufficiently exhibited.
そこで、本発明の目的は、HEMT用エピタキシャル層の移動度を低下させることのない、電気特性の良いトランジスタ素子用エピタキシャルウェハを製造することができるトランジスタ素子用エピタキシャルウェハの製造方法を提供することにある。 Accordingly, an object of the present invention is to provide a method for manufacturing an epitaxial wafer for a transistor element, which can manufacture an epitaxial wafer for a transistor element with good electrical characteristics without reducing the mobility of the epitaxial layer for HEMT. is there.
本発明は上記目的を達成するために創案されたものであり、請求項1の発明は、基板上に高電子移動度トランジスタ用エピタキシャル層を形成し、該高電子移動度トランジスタ用エピタキシャル層上に、ヘテロバイポーラトランジスタ用エピタキシャル層を形成するトランジスタ素子用エピタキシャルウェハの製造方法において、前記高電子移動度トランジスタ用エピタキシャル層を、成長温度600℃以上750℃以下、V/III比10以上150以下で成長させ、前記ヘテロバイポーラトランジスタ用エピタキシャル層を、前記成長温度よりも低温で成長させるトランジスタ素子用エピタキシャルウェハの製造方法である。
The present invention was devised to achieve the above object, and the invention of
請求項2の発明は、基板上に高電子移動度トランジスタ用エピタキシャル層を形成し、該高電子移動度トランジスタ用エピタキシャル層上に、サブコレクタ層及びコレクタ層を有するヘテロバイポーラトランジスタ用エピタキシャル層を形成するトランジスタ素子用エピタキシャルウェハの製造方法において、前記高電子移動度トランジスタ用エピタキシャル層を、有機金属気相成長法により、成長温度600℃以上750℃以下、V/III比10以上150以下、成長速度0.1nm/sec以上2.0nm/sec以下で成長させ、前記ヘテロバイポーラトランジスタ用エピタキシャル層の少なくとも前記サブコレクタ層及び前記コレクタ層を、有機金属気相成長法により、成長温度400℃以上600℃以下、V/III比1以上75以下で成長させ、前記サブコレクタ層は、キャリア濃度が1×1018cm-3以上7×1018cm-3以下、かつ膜厚が200nm以上800nm以下となるように形成し、前記コレクタ層は、キャリア濃度が5×1015cm-3以上3×1016cm-3以下、かつ膜厚が400nm以上800nm以下となるように形成するトランジスタ素子用エピタキシャルウェハの製造方法である。 According to a second aspect of the present invention, an epitaxial layer for a high electron mobility transistor is formed on a substrate, and an epitaxial layer for a heterobipolar transistor having a subcollector layer and a collector layer is formed on the epitaxial layer for a high electron mobility transistor. In the method for producing an epitaxial wafer for a transistor element, the epitaxial layer for a high electron mobility transistor is grown at a growth temperature of 600 ° C. or more and 750 ° C. or less, a V / III ratio of 10 or more and 150 or less, by a metal organic chemical vapor deposition method. Growing at 0.1 nm / sec or more and 2.0 nm / sec or less, and growing at least the subcollector layer and the collector layer of the heterobipolar transistor epitaxial layer by a metal organic vapor phase epitaxy method at a growth temperature of 400 ° C. or more and 600 ° C. The V / III ratio is 1 or more and 75 or less. So long is, the sub-collector layer has a carrier concentration of 1 × 10 18 cm -3 or more 7 × 10 18 cm -3 or less, and formed to a film thickness of 200nm or more 800nm or less, the collector layer has a carrier This is a method for producing an epitaxial wafer for a transistor element, which is formed so as to have a concentration of 5 × 10 15 cm −3 or more and 3 × 10 16 cm −3 or less and a film thickness of 400 nm or more and 800 nm or less.
請求項3の発明は、前記高電子移動度トランジスタ用エピタキシャル層は、キャリア濃度が5.0×1017cm-3以上1×1019cm-3以下である電子供給層を有する請求項1又は2に記載のトランジスタ素子用エピタキシャルウェハの製造方法である。 According to a third aspect of the present invention, the epitaxial layer for a high electron mobility transistor has an electron supply layer having a carrier concentration of 5.0 × 10 17 cm −3 or more and 1 × 10 19 cm −3 or less. 2. A method for producing an epitaxial wafer for transistor elements according to 2.
請求項4の発明は、前記電子供給層は、膜厚が1nm以上20nm以下である請求項3に記載のトランジスタ素子用エピタキシャルウェハの製造方法である。
The invention of
請求項5の発明は、前記電子供給層は、Si,Se,Teのいずれかをドープしたn−AlGaAs層か、或いはSiをドープしたn−InGaP層からなる請求項3又は4に記載のトランジスタ素子用エピタキシャルウェハの製造方法である。
5. The transistor according to
請求項6の発明は、前記高電子移動度トランジスタ用エピタキシャル層と前記ヘテロバイポーラトランジスタ用エピタキシャル層との間に、膜厚が6nm以上12nm以下のストッパ層を形成する請求項1〜5のいずれかに記載のトランジスタ素子用エピタキシャルウェハの製造方法である。 According to a sixth aspect of the present invention, a stopper layer having a thickness of 6 nm or more and 12 nm or less is formed between the epitaxial layer for a high electron mobility transistor and the epitaxial layer for a heterobipolar transistor. It is a manufacturing method of the epitaxial wafer for transistor elements as described in above.
本発明によれば、電気特性の良いトランジスタ素子用エピタキシャルウェハを製造することができる。 ADVANTAGE OF THE INVENTION According to this invention, the epitaxial wafer for transistor elements with a favorable electrical property can be manufactured.
以下、本発明の好適な実施の形態を添付図面にしたがって説明する。 Preferred embodiments of the present invention will be described below with reference to the accompanying drawings.
先ず、本発明により製造されたトランジスタ素子用エピタキシャルウェハについて説明する。 First, an epitaxial wafer for a transistor element manufactured according to the present invention will be described.
図1は、本発明により製造されたトランジスタ素子用エピタキシャルウェハの積層構造図である。 FIG. 1 is a stacked structure diagram of an epitaxial wafer for transistor elements manufactured according to the present invention.
図1に示すように、トランジスタ素子用エピタキシャルウェハ1は、半絶縁性GaAsからなる基板2上に、高電子移動度トランジスタ用エピタキシャル層(HEMT用エピタキシャル層)3が形成され、そのHEMT用エピタキシャル層3上に、n−InxGa1-xP層(x=0.48)からなるストッパ層12を介して、ヘテロバイポーラトランジスタ用エピタキシャル層(HBT用エピタキシャル層)4が形成された構造(Bi−FET(登録商標)構造)を有するものである。
As shown in FIG. 1, an epitaxial wafer for
HEMT用エピタキシャル層3は、バッファ層5となるun−AlxGa1-xAs層(x=0.28)を厚さ500nm、第1電子供給層6となるn−AlxGa1-xAs層(x=0.3)を厚さ15nm、スペーサ層7となるun−AlxGa1-xAs層(x=0.3)を厚さ10nm、チャネル層8となるInxGa1-xAs層(x=0.18)を厚さ15nm、スペーサ層9となるun−AlxGa1-xAs層(x=0.3)を厚さ10nm、第2電子供給層10となるn−InxGa1-xP層(x=0.48)を厚さ15nm、ショットキー層11となるun−GaAs層を厚さ30nm、を順に積層することにより形成される。
The HEMT
HBT用エピタキシャル層4は、サブコレクタ層13となるn−GaAs層を厚さ500nm、コレクタ層14となるn−GaAs層を700nm、ベース層15となるp−GaAs層を厚さ120nm、エミッタ層16となるn−InxGa1-xP層(x=0.48)を厚さ40nm、バラスト層17となるn−GaAs層を厚さ100nm、gradedノンアロイ層18となるn−InxGa1-xAs層(x=0から0.5)を厚さ50nm、均一組成ノンアロイ層19となるn−InxGa1-xAs層(x=0.5)を厚さ50nm、を順に積層することにより形成される。
The HBT
このように、トランジスタ素子用エピタキシャルウェハ1は、チャネル層8よりも下部に第1電子供給層6が設けられ、チャネル層8よりも上部に第2電子供給層10が設けられた構造である。
As described above, the transistor
次に、本発明のトランジスタ素子用エピタキシャルウェハ1の製造方法を説明する。
Next, the manufacturing method of the
トランジスタ素子用エピタキシャルウェハ1を製造する際には、HEMT用エピタキシャル層3を成長させた後にHBT用エピタキシャル層4を成長させるが、HEMT用エピタキシャル層3を形成した後に形成するHBT用エピタキシャル層4の成長温度によっては、その熱により下側のHEMT用エピタキシャル層3の各電子供給層6,10から電子が拡散して移動度が低下してしまう問題があった。
When the
そこで、本発明者は、HEMT用エピタキシャル層3の移動度を低下させることなくHBT用エピタキシャル層4を成長させるトランジスタ素子用エピタキシャルウェハ1の製造方法について検討し、その結果本発明に至った。
Therefore, the inventor has studied a method for manufacturing the
本発明のトランジスタ素子用エピタキシャルウェハ1の製造方法では、先ず、基板2上に、III族原料ガス、V族原料ガス、ドーパント原料ガスなどを供給し、MOVPE成長法により、バッファ層5、第1電子供給層6、スペーサ層7、チャネル層8、スペーサ層9、第2電子供給層10、ショットキー層11を順次成長させてHEMT用エピタキシャル層3を形成し、HEMT用エピタキシャル層3上にストッパ層12を成長させる。HEMT用エピタキシャル層3の各層及びストッパ層12を成長させる際は、成長温度を600℃以上750℃以下、成長圧力を6666Pa(50torr)、各層の成長速度を0.1nm/sec以上2.0nm/sec以下、V/III比を10以上150以下とする。
In the method for manufacturing the
各電子供給層6,10にドープするドーピング剤にはSiを用いるとよい。また、第1電子供給層6及び第2電子供給層10のキャリア濃度は、5.0×1017cm-3以上1×1019cm-3以下とするとよい。これにより、HEMT用エピタキシャル層3の移動度の低下を防止できる。
Si may be used as a doping agent for doping the
また、HEMT用エピタキシャル層3の上層に形成されるストッパ層12の膜厚は、6nm以上12nm以下、より好ましくは9.5nm以下とするとよい。これにより、エッチングの際にストッパとしての役割を十分に果たすことができる。また、9.5nm以下とすることが好ましい理由は、縦方向の抵抗(オン抵抗)を抑制するためである(ストッパ層12の膜厚を厚くすると、オン抵抗が高くなる)。
The thickness of the
その後、ストッパ層12上に、サブコレクタ層13、コレクタ層14、ベース層15、エミッタ層16、バラスト層17、gradedノンアロイ層18、均一組成ノンアロイ層19を順次成長させてHBT用エピタキシャル層4を形成する。HBT用エピタキシャル層4の各層を成長させる際は、成長温度をHEMT用エピタキシャル層3の成長温度よりも低く、具体的には400℃以上600℃以下とする。また、成長圧力を6666Pa(50torr)、各層の成長速度を0.1nm/sec以上3.0nm/sec以下、V/III比を0.5以上300以下とする。このうち、サブコレクタ層13、コレクタ層14の成長時のV/III比は1以上75以下とする。
Thereafter, the
サブコレクタ層13は、金属電極とのオーミックコンタクトを形成するための層であるので、キャリア濃度を高く、具体的にはキャリア濃度を1×1018cm-3以上7×1018cm-3以下とし、直列抵抗値を減らすべく膜厚を200nm以上800nm以下となるように厚く形成する。
Since the
また、コレクタ層14は、ベース層15から電子を引き抜くための層であるので、キャリア濃度を小さく、具体的にはキャリア濃度を5×1015cm-3以上3×1016cm-3以下とし、直列抵抗値を減らすべく膜厚を400nm以上800nm以下となるように厚く形成する。
Further, since the
以上より、トランジスタ素子用エピタキシャルウェハ1が得られる。得られたトランジスタ素子用エピタキシャルウェハ1をエッチングにより所望の素子形状に加工することにより、送信用パワー増幅器において使用されるとき、低電圧で動作し、出力信号の歪みを抑え、消費電力を軽減でき、かつ高移動度のトランジスタ素子を製造できる。
From the above, the
次に、本発明の数値限定の理由を述べる。 Next, the reason for limiting the numerical values of the present invention will be described.
先ず、HBT用エピタキシャル層4を400℃以上600℃以下の温度で成長させる理由を説明する。
First, the reason why the
本発明者は、HEMT用エピタキシャル層3の成長温度(600℃以上750℃以下)を一定として、HBT用エピタキシャル層4を構成する各層の成長時の成長温度(基板最高温度)を350℃から650℃まで変化させて、実施例及び比較例のトランジスタ素子用エピタキシャルウェハを製造し、そのそれぞれのトランジスタ素子用エピタキシャルウェハよりトランジスタ素子を製造し、移動度を確認した。なお、第1電子供給層6及び第2電子供給層10のキャリア濃度は、5×1018cm-3とした。
The inventor makes the growth temperature of the HEMT epitaxial layer 3 (600 ° C. or higher and 750 ° C. or lower) constant, and increases the growth temperature (substrate maximum temperature) of each layer constituting the
製造された各トランジスタ素子の動作結果(移動度の違い)を表1及び図2に示す。 Table 1 and FIG. 2 show the operation results (difference in mobility) of each manufactured transistor element.
表1において、移動度はHEMT用エピタキシャル層3の移動度のことである。
In Table 1, the mobility is the mobility of the
表1及び図2に示すように、基板最高温度が400℃以上600℃以下であれば、HEMT用エピタキシャル層3の移動度が約5500cm2/V・sの高い位置で安定する。成長温度が600℃を超える場合、HEMT用エピタキシャル層3を構成する各層に加わる熱が大きく、各電子供給層6,10からの電子の拡散により移動度が低下したものと考えられる。なお、成長温度が400℃より低い温度では、ガス分解が起こりにくく、又はほとんど起こらず、HBT用エピタキシャル層4の成長が困難であることから、下限値を400℃とした。
As shown in Table 1 and FIG. 2, when the substrate maximum temperature is 400 ° C. or more and 600 ° C. or less, the mobility of the
各電子供給層6,10のキャリア濃度を、1×1018cm-3としたトランジスタ素子用エピタキシャルウェハについても、同様に基板最高温度を変化させて移動度を確認したところ、同様に400℃以上600℃以下では、移動度が約5300cm2/V・sの高い位置で安定していたが、400℃より低くなると、又は600℃を超えると、急激に移動度が低下することが確認できた。また、各電子供給層6,10の厚さは、1nm以上20nm以下、より好ましくは、8nm以上15nm以下であれば、良好な結果が得られることが分かった。
Regarding the epitaxial wafer for transistor elements in which the carrier concentration of each of the
よって、本発明においては、HBT用エピタキシャル層4の成長温度を400℃以上600℃以下としている。
Therefore, in the present invention, the growth temperature of the
次に、第1電子供給層6及び第2電子供給層10のキャリア濃度を5.0×1017cm-3以上1×1019cm-3以下とする理由を説明する。
Next, the reason why the carrier concentration of the first
本発明者は、第1電子供給層6のキャリア濃度を1.5×1019cm-3から1.0×1017cm-3まで変えて、表2のように実施例及び比較例のトランジスタ素子用エピタキシャルウェハを製造し、そのそれぞれのトランジスタ素子用エピタキシャルウェハよりトランジスタ素子を製造し、移動度を確認した。このとき第2電子供給層10のキャリア濃度は、第1電子供給層6のキャリア濃度と等しくなるようにし、キャリア濃度以外の製造条件は同じとした。なお、HBT用エピタキシャル層4の成長温度は570℃とした。
The inventor changed the carrier concentration of the first
製造された各トランジスタ素子の動作結果(移動度の違い)を表2及び図3に示す。また、製造された各トランジスタ素子は、HBT用エピタキシャル層4のベース抵抗が220Ω/sq、電流利得が120(電流密度1kA/cm2)であった。
Table 2 and FIG. 3 show the operation results (difference in mobility) of each manufactured transistor element. Further, in each manufactured transistor element, the base resistance of the
表2において、移動度はHEMT用エピタキシャル層3の移動度のことであり、シートキャリア濃度はHEMT用エピタキシャル層3のシートキャリア濃度であり、ピンチオフ電圧は、HBT用エピタキシャル層4のピンチオフ電圧である。
In Table 2, the mobility is the mobility of the
表2及び図3に示すように、第1電子供給層6のキャリア濃度を高くすると、HEMT用エピタキシャル層3の移動度は低く抑えられるのに対し、第1電子供給層6のキャリア濃度を低くすると、HEMT用エピタキシャル層3の移動度を高くすることができる。
As shown in Table 2 and FIG. 3, when the carrier concentration of the first
特に、第1電子供給層6のキャリア濃度を1×1019cm-3以下にすることで、5000cm2/V・s以上の高い移動度で、ほぼ一定に保つことができる。言い換えると、キャリア濃度がある閾値を超えると移動度が急激に低下している。
In particular, by setting the carrier concentration of the first
これは、HEMT用エピタキシャル層3上にHBT用エピタキシャル層4を成長させると、HBT用エピタキシャル層4を構成するエピタキシャル層の成長の際の熱がHEMT用エピタキシャル層3に加わり、HEMT用エピタキシャル層3の第1電子供給層6からスペーサ層7に電子が拡散するためと考えられる。
This is because when the
つまり、第1電子供給層6のキャリア濃度を1×1019cm-3以下とすることで、第1電子供給層6からの電子の拡散が抑えられ、その結果、HEMT用エピタキシャル層3の移動度が十分に高く維持されるものと考えられる。また、同様に第2電子供給層10のキャリア濃度が1×1019cm-3以下であれば、HEMT用エピタキシャル層3の移動度が十分に高く維持されるものと考えられる。
That is, by setting the carrier concentration of the first
また、第1電子供給層6のキャリア濃度を5.0×1017cm-3未満とするとHEMTとして良好な動作が得られなかった。
In addition, when the carrier concentration of the first
そのため、本発明においては、第1電子供給層6及び第2電子供給層10のキャリア濃度を5.0×1017cm-3以上1×1019cm-3以下としている。トランジスタ素子としての電気特性の観点から言えば、第1電子供給層6及び第2電子供給層10のキャリア濃度の上限は2.5×1018cm-3以下であることがより好ましい。これにより、Siの拡散を抑えることでトランジスタ素子としての電気特性を良好に保つことができる。
Therefore, in the present invention, the carrier concentration of the first
次に、HEMT用エピタキシャル層3とHBT用エピタキシャル層4との間に設けられるストッパ層12の膜厚を6nm以上12nm以下とする理由を説明する。
Next, the reason why the thickness of the
トランジスタ素子は、トランジスタ素子用エピタキシャルウェハ1を、トランジスタ素子構造とするために、適宜エッチングにより所望の素子形状に加工することにより形成する。
The transistor element is formed by processing the
このとき、ショットキー層11上に形成されるストッパ層12により、エッチングの進行を止めることが行われるが、ストッパ層12は、HEMT用エピタキシャル層3の特性を劣化させる問題があるため、できるだけ薄く形成することが望ましい。
At this time, the progress of the etching is stopped by the
本発明者は、ストッパ層12の膜厚を異ならせて、実施例及び比較例のトランジスタ素子用エピタキシャルウェハを製造し、それぞれのトランジスタ素子用エピタキシャルウェハよりトランジスタ素子を製造し、シートキャリア濃度を確認した。なお、第1電子供給層6及び第2電子供給層10のキャリア濃度は、5×1018cm-3とした。
The inventor manufactured the epitaxial wafers for the transistor elements of Examples and Comparative Examples by changing the thickness of the
製造された各トランジスタ素子の動作結果(シートキャリア濃度の違い)を図4に示す。図4に示すように、ストッパ層12の膜厚が6nm未満では、シートキャリア濃度が急激に低下する。
FIG. 4 shows an operation result (difference in sheet carrier concentration) of each manufactured transistor element. As shown in FIG. 4, when the thickness of the
特許文献1のような従来の構造(HTB用エピタキシャル層上にHEMT用エピタキシャル層が形成された構造)のトランジスタ素子用エピタキシャルウェハでは、ストッパ層の膜厚を4nm程度とすることで良好な電気特性を得られていたが、HEMT用エピタキシャル層3上にHBT用エピタキシャル層4が形成された構造を有するトランジスタ素子用エピタキシャルウェハ1では、ストッパ層12の膜厚を6nm未満としたのでは、ストッパ層12でエッチングを完全に止めることができないことが分かった。これは、本発明では、ストッパ層12形成後に、HBT用エピタキシャル層4を成長させることから、ストッパ層12に熱が加わり、ストッパとしての性能が低下することが原因と考えられる。
In an epitaxial wafer for a transistor element having a conventional structure (a structure in which an HEMT epitaxial layer is formed on an HTB epitaxial layer) as in
そこで、本発明では、ストッパ層12の膜厚を6nm以上としている。また、ストッパ層12を厚くすることで、HEMT用エピタキシャル層3の移動度の低下が引き起こされることを考慮して、ストッパ層12の膜厚の上限を12nmとした。
Therefore, in the present invention, the thickness of the
以上説明したように、本発明によれば、HEMT用エピタキシャル層3を、成長温度600℃以上750℃以下、V/III比10以上150以下で成長させ、HBT用エピタキシャル層4を、HEMT用エピタキシャル層3の成長温度よりも低温、具体的には400℃以上600℃以下で成長させるため、HEMT用エピタキシャル層3上にHBT用エピタキシャル層4を成長させる際の熱により各電子供給層6,10から電子が拡散するのを抑え、HEMT用エピタキシャル層3の移動度が低下するのを防ぐことができ、電気特性の良いトランジスタ素子用エピタキシャルウェハ1を製造することができる。
As described above, according to the present invention, the
本発明では、サブコレクタ層13は、キャリア濃度が1×1018cm-3以上7×1018cm-3以下、かつ膜厚が200nm以上800nm以下となるように形成し、コレクタ層14は、キャリア濃度が5×1015cm-3以上3×1016cm-3以下、かつ膜厚が400nm以上800nm以下となるように形成するため、金属電極とのオーミックコンタクトを形成でき、また直列抵抗値を減らすことができ、良好な電気特性を実現できる。
In the present invention, the
また、本発明では、基板2上にHEMT用エピタキシャル層3を構成するエピタキシャル層を成長させ、その上にHBT用エピタキシャル層4を構成するエピタキシャル層を成長させるため、特許文献1の構造のように、HEMT用エピタキシャル層を成長させる際の成長温度によりチャネル層8等の結晶性が劣化し、HBT用エピタキシャル層4において電流利得が低下することはない。
Further, in the present invention, the epitaxial layer constituting the
さらに、本発明では、第1電子供給層6及び第2電子供給層10のキャリア濃度を5.0×1017cm-3以上1×1019cm-3以下、その膜厚を1nm以上20nm以下とするので、HBT用エピタキシャル層4の成長の際に、第1電子供給層6及び第2電子供給層10から電子が拡散するのを抑えられ、その結果、HEMT用エピタキシャル層3の移動度を十分に高く維持することができる。
Further, in the present invention, the carrier concentration of the first
また、本発明では、HEMT用エピタキシャル層3とHBT用エピタキシャル層4との間に、膜厚が6nm以上12nm以下のストッパ層12を形成するため、HEMT用エピタキシャル層3の移動度を低下させることなく、またエッチングの際にストッパのとしての役割を十分に果たすことができ、結果としてシートキャリア濃度が低下するのを防止できる。
In the present invention, since the
本実施の形態においては、各電子供給層6,10のドーピング剤として、Siを用いたが、他にもSeやTeを用いてもよい。また、基板2として半絶縁性GaAs基板を用いたが、Si基板、InP基板に対しても本発明は適用できる。
In this embodiment, Si is used as a doping agent for each of the
本実施の形態においては、第1電子供給層6と第2電子供給層10のキャリア濃度を同じ濃度としたが、第1電子供給層6及び第2電子供給層10のキャリア濃度は、5.0×1017cm-3以上1×1019cm-3以下であれば、それぞれ異なっていてもよい。また、第2電子供給層10は、n−InGaP層としたが、n−AlGaAs層で構成するようにしてもよい。
In the present embodiment, the carrier concentrations of the first
さらに、本実施の形態においては、チャネル層8よりも下部に第1電子供給層6を設け、チャネル層8よりも上部に第2電子供給層10を設ける構造としたが、チャネル層8よりも下部には電子供給層を設けず、チャネル層8よりも上部にのみ電子供給層(図1の第2電子供給層10に相当)を設ける構造とするようにしてもよい。この電子供給層は、n−InGaP層、n−AlGaAs層のいずれで構成するようにしてもよい。
Further, in the present embodiment, the first
このチャネル層8よりも上部にのみ電子供給層を設ける構造としたトランジスタ素子用エピタキシャルウェハでも移動度の確認を行ったところ、電子供給層のキャリア濃度を5.0×1017cm-3以上1×1019cm-3以下、HBT用エピタキシャル層4の成長温度を上記の条件の範囲内とすることで、HEMT用エピタキシャル層3の移動度の低下を抑えることができた。また、チャネル層8よりも上部には電子供給層を設けず、チャネル層8よりも下部にのみ電子供給層(図1の第1電子供給層6に相当)を設けても、同様の結果が得られる。
When the mobility was confirmed even in the epitaxial wafer for transistor elements having a structure in which the electron supply layer is provided only above the
また、本実施の形態においては、HBT用エピタキシャル層4の成長温度を400℃以上600℃以下としたが、コレクタ層14までは400℃以上600℃以下で成長させ、それより上層(ベース層15から均一組成ノンアロイ層19まで)を600℃より高い温度、例えば650℃で成長させるようにしてもよい。
In the present embodiment, the growth temperature of the
この上層を650℃で成長させたトランジスタ素子用エピタキシャルウェハの移動度を確認したところ、移動度の若干の低下が確認されたが、各電子供給層6,10のキャリア濃度が5×1018cm-3の場合、移動度が約5400cm2/V・sの高い位置で安定することを確認した。
When the mobility of the epitaxial wafer for transistor elements grown on this upper layer at 650 ° C. was confirmed, a slight decrease in mobility was confirmed, but the carrier concentration of each
この結果によれば、ベース層15、エミッタ層16の形成後、アニール処理が必要になったとしても、サブコレクタ層13、コレクタ層14を400℃以上600℃以下で成長させれば、移動度の低下を防ぐことができると考えられる。これは、サブコレクタ層13、コレクタ層14という比較的膜厚の厚い層を積層することで、アニール処理を行う層からHEMT用エピタキシャル層3の距離が離れ、また、ベース層15から均一組成ノンアロイ層19までの層は成長時間も短時間であり、アニール処理によるHEMT用エピタキシャル層3への熱の影響を受けにくいためと考えられる。
According to this result, even if an annealing process is required after the base layer 15 and the emitter layer 16 are formed, if the
1 トランジスタ素子用エピタキシャルウェハ
2 基板
3 高電子移動度トランジスタ用エピタキシャル層(HEMT用エピタキシャル層)
4 ヘテロバイポーラトランジスタ用エピタキシャル層(HBT用エピタキシャル層)
DESCRIPTION OF
4 Hetero bipolar transistor epitaxial layer (HBT epitaxial layer)
Claims (6)
前記高電子移動度トランジスタ用エピタキシャル層を、成長温度600℃以上750℃以下、V/III比10以上150以下で成長させ、前記ヘテロバイポーラトランジスタ用エピタキシャル層を、前記成長温度よりも低温で成長させることを特徴とするトランジスタ素子用エピタキシャルウェハの製造方法。 In a method for manufacturing an epitaxial wafer for a transistor element, an epitaxial layer for a high electron mobility transistor is formed on a substrate, and an epitaxial layer for a heterobipolar transistor is formed on the epitaxial layer for a high electron mobility transistor.
The epitaxial layer for a high electron mobility transistor is grown at a growth temperature of 600 ° C. to 750 ° C. and a V / III ratio of 10 to 150, and the epitaxial layer for a heterobipolar transistor is grown at a temperature lower than the growth temperature. A method for producing an epitaxial wafer for a transistor element, comprising:
前記高電子移動度トランジスタ用エピタキシャル層を、有機金属気相成長法により、成長温度600℃以上750℃以下、V/III比10以上150以下、成長速度0.1nm/sec以上2.0nm/sec以下で成長させ、前記ヘテロバイポーラトランジスタ用エピタキシャル層の少なくとも前記サブコレクタ層及び前記コレクタ層を、有機金属気相成長法により、成長温度400℃以上600℃以下、V/III比1以上75以下で成長させ、前記サブコレクタ層は、キャリア濃度が1×1018cm-3以上7×1018cm-3以下、かつ膜厚が200nm以上800nm以下となるように形成し、前記コレクタ層は、キャリア濃度が5×1015cm-3以上3×1016cm-3以下、かつ膜厚が400nm以上800nm以下となるように形成することを特徴とするトランジスタ素子用エピタキシャルウェハの製造方法。 An epitaxial wafer for a transistor element, wherein an epitaxial layer for a high electron mobility transistor is formed on a substrate, and an epitaxial layer for a heterobipolar transistor having a subcollector layer and a collector layer is formed on the epitaxial layer for a high electron mobility transistor. In the manufacturing method,
The epitaxial layer for the high electron mobility transistor is grown at a growth temperature of 600 ° C. to 750 ° C., a V / III ratio of 10 to 150, and a growth rate of 0.1 nm / sec to 2.0 nm / sec by metal organic vapor phase epitaxy. And at least the subcollector layer and the collector layer of the heterobipolar transistor epitaxial layer are grown at a growth temperature of 400 ° C. or more and 600 ° C. or less and a V / III ratio of 1 or more and 75 or less by metal organic vapor phase epitaxy. The subcollector layer is formed so that the carrier concentration is 1 × 10 18 cm −3 or more and 7 × 10 18 cm −3 or less and the film thickness is 200 nm or more and 800 nm or less. concentration of 5 × 10 15 cm -3 or more 3 × 10 16 cm -3 or less, and the thickness is formed so as to 400nm or 800nm or less Method for producing a transistor element epitaxial wafer characterized and.
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---|---|---|---|---|
US8664697B2 (en) | 2011-07-07 | 2014-03-04 | Hitachi Cable, Ltd. | Transistor device |
TWI489626B (en) * | 2012-08-24 | 2015-06-21 | Visual Photonics Epitaxy Co Ltd | Bipolar high electron mobility transistor |
Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05198554A (en) * | 1992-01-20 | 1993-08-06 | Nippon Telegr & Teleph Corp <Ntt> | Manufacture of semiconductor device |
JPH07130754A (en) * | 1993-11-02 | 1995-05-19 | Fujitsu Ltd | Hetero-junction bipolar transistor and its manufacture |
JPH0982898A (en) * | 1995-09-18 | 1997-03-28 | Sharp Corp | Semiconductor device and manufacturing method therefor |
JP2001111037A (en) * | 1999-10-08 | 2001-04-20 | Hitachi Cable Ltd | Semiconductor wafer and field effect transistor |
JP2002134524A (en) * | 2000-10-26 | 2002-05-10 | Nippon Telegr & Teleph Corp <Ntt> | Compound semiconductor thin-film crystal |
JP2007235062A (en) * | 2006-03-03 | 2007-09-13 | Hitachi Cable Ltd | Epitaxial wafer, electronic device, and vapor phase epitaxial growth method of iii-v compound semiconductor crystal |
JP2007335586A (en) * | 2006-06-14 | 2007-12-27 | Sony Corp | Semiconductor integrated circuit device and its manufacturing method |
JP2009016597A (en) * | 2007-07-05 | 2009-01-22 | Hitachi Cable Ltd | Transistor element |
JP2009081284A (en) * | 2007-09-26 | 2009-04-16 | Hitachi Cable Ltd | Transistor device |
-
2009
- 2009-04-30 JP JP2009111412A patent/JP5487708B2/en active Active
Patent Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05198554A (en) * | 1992-01-20 | 1993-08-06 | Nippon Telegr & Teleph Corp <Ntt> | Manufacture of semiconductor device |
JPH07130754A (en) * | 1993-11-02 | 1995-05-19 | Fujitsu Ltd | Hetero-junction bipolar transistor and its manufacture |
JPH0982898A (en) * | 1995-09-18 | 1997-03-28 | Sharp Corp | Semiconductor device and manufacturing method therefor |
JP2001111037A (en) * | 1999-10-08 | 2001-04-20 | Hitachi Cable Ltd | Semiconductor wafer and field effect transistor |
JP2002134524A (en) * | 2000-10-26 | 2002-05-10 | Nippon Telegr & Teleph Corp <Ntt> | Compound semiconductor thin-film crystal |
JP2007235062A (en) * | 2006-03-03 | 2007-09-13 | Hitachi Cable Ltd | Epitaxial wafer, electronic device, and vapor phase epitaxial growth method of iii-v compound semiconductor crystal |
JP2007335586A (en) * | 2006-06-14 | 2007-12-27 | Sony Corp | Semiconductor integrated circuit device and its manufacturing method |
JP2009016597A (en) * | 2007-07-05 | 2009-01-22 | Hitachi Cable Ltd | Transistor element |
JP2009081284A (en) * | 2007-09-26 | 2009-04-16 | Hitachi Cable Ltd | Transistor device |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8664697B2 (en) | 2011-07-07 | 2014-03-04 | Hitachi Cable, Ltd. | Transistor device |
TWI489626B (en) * | 2012-08-24 | 2015-06-21 | Visual Photonics Epitaxy Co Ltd | Bipolar high electron mobility transistor |
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Publication number | Publication date |
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