JP2010259206A - Voltage doubler rectifier circuit and contactless ic card using the same - Google Patents

Voltage doubler rectifier circuit and contactless ic card using the same Download PDF

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Abstract

<P>PROBLEM TO BE SOLVED: To achieve a voltage doubler rectifier circuit capable of efficiently generating high voltages with a simple configuration, and to achieve a contactless IC card using the voltage doubler rectifier circuit. <P>SOLUTION: The voltage doubler rectifier circuit and the contactless IC card using the voltage doubler rectifier circuit include: a full wave rectifier circuit 12 for performing full-wave rectification of an AC voltage input between terminals In1, In2 to generate a DC voltage between a terminal Ref connected to a reference potential and a terminal Out, namely a rectification output 1; a coupling capacitor C2 of which one end is connected to the terminal In1 of the full wave rectifier circuit 12; a coupling capacitor C3 of which one end is connected to the terminal In2 of the full wave rectifier circuit 12; and a full wave rectifier circuit 13 for performing full-wave rectification of an AC voltage between the terminal In1 connected to the other end of the coupling capacitor C2 and the terminal In2 connected to the other end of the coupling capacitor C3 to generate a DC voltage between the terminal Ref connected to the rectification output 1 and the terminal Out, namely a rectification output 2. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は、倍電圧整流回路およびそれを用いた非接触式ＩＣカードに関する。   The present invention relates to a voltage doubler rectifier circuit and a non-contact type IC card using the same.

従来、携帯可能な電子媒体としての非接触式ＩＣカード（以下、「ＩＣカード」ともいう。）は、その使用目的や使用用途に応じて必要な鍵ファイルやデータファイル等をＩＣカード内部の不揮発性メモリ（ＥＥＰＲＯＭ）上に保持している。ＩＣカードは、それらのファイルにデータを書き込むことによって使用可能な状態になる。このようなＩＣカードには、ＣＰＵ等のロジック回路、および、ＲＯＭ、ＲＡＭ、ＥＥＰＲＯＭ等のメモリ回路などを備えた半導体チップが内蔵されている。ＩＣカード側アンテナはリーダ/ライタ側アンテナ（以下、「Ｒ/Ｗ側アンテナ」という。）と相互インダクタンスによって結合されており、ロジック回路、メモリ回路などはＩＣカード側アンテナに誘起される電力を電源として動作する。すなわち、一般的にＲ/Ｗ側アンテナが出力する磁界には搬送波にＡＳＫ変調がかけられており、ＩＣカードではＩＣカード側アンテナで受信した搬送波（電力波）を整流回路によって整流して得られる平均電力で動作電力を得ている（例えば、「特許文献１」を参照。）。ＩＣカードでのデータ受信は瞬間電力の増減によって行われ、ＩＣカードからのデータ送信は自アンテナ端子でのインピーダンス変化により相互インダクタンスで結合されるＲ/Ｗ側アンテナのインピーダンスを変化させることで行われる。この方法は負荷変調と呼ばれ、リーダ/ライタは自アンテナ端子での電圧変化を検波してデータを受信する。負荷変調の具体的な方法としては、例えば、ＩＣカード側アンテナを抵抗成分でショートする方法などがある。ＩＣカードは、このような仕組みで動作しているため、リーダ/ライタとＩＣカードとの距離が離れると相互インダクタンスが弱まって、動作に必要な電力を得られなくなる場合や、ＩＣカードが負荷変調をかける際に自身の動作電力が少なくなって動作できなくなる場合がある。   Conventionally, a non-contact type IC card (hereinafter also referred to as an “IC card”) as a portable electronic medium stores a key file, a data file, and the like required in accordance with the intended use and intended use in a nonvolatile manner inside the IC card. Is stored on a memory (EEPROM). The IC card becomes ready for use by writing data in those files. Such an IC card incorporates a semiconductor chip including a logic circuit such as a CPU and a memory circuit such as a ROM, a RAM, and an EEPROM. The IC card side antenna is coupled to the reader / writer side antenna (hereinafter referred to as “R / W side antenna”) by mutual inductance, and the logic circuit, the memory circuit, etc. are supplied with power induced by the IC card side antenna. Works as. That is, generally, ASK modulation is applied to the carrier wave in the magnetic field output from the R / W side antenna. In the IC card, the carrier wave (power wave) received by the IC card side antenna is rectified by a rectifier circuit. The operating power is obtained with the average power (see, for example, “Patent Document 1”). Data reception by the IC card is performed by increasing / decreasing instantaneous power, and data transmission from the IC card is performed by changing the impedance of the R / W side antenna coupled by mutual inductance by impedance change at the own antenna terminal. . This method is called load modulation, and the reader / writer receives data by detecting a voltage change at its antenna terminal. As a specific method of load modulation, for example, there is a method of short-circuiting the IC card side antenna with a resistance component. Since the IC card operates in such a mechanism, when the distance between the reader / writer and the IC card increases, the mutual inductance weakens, and the power required for the operation cannot be obtained. In some cases, the operation power of the device is reduced and the operation cannot be performed.

このように、非接触式ＩＣカードでは、リーダ/ライタとＩＣカードとの距離が離れることでＩＣカードが受給できる電力が減ることは避けられないが、さらに、ＩＣカードの消費電流が少なく必要電力が少ない場合であっても、従来の非接触式ＩＣカードでは、生成される電圧が足りずに動作できなくなる場合があるという問題があった。特に、ＥＥＰＲＯＭは動作に１０数ボルトの電圧を必要とし、整流回路からの出力をチャージポンプ回路などで昇圧して使用しているが、整流出力電圧が低い場合には、十分な電圧を得るために昇圧段数が増えてチップ面積が大きくなってしまうという問題があった。   As described above, in the non-contact type IC card, it is inevitable that the power that can be received by the IC card is reduced due to the distance between the reader / writer and the IC card. Even in the case where there is a small amount of voltage, the conventional non-contact type IC card has a problem that the generated voltage may not be sufficient to operate. In particular, EEPROM requires a voltage of several tens of volts for operation, and the output from the rectifier circuit is boosted and used by a charge pump circuit or the like. When the rectified output voltage is low, a sufficient voltage is obtained. However, there is a problem that the number of boosting stages increases and the chip area increases.

特開２００８−２７６５５４号公報JP 2008-276554 A

本発明は、簡単な構成で効率良く高電圧を生成することができる倍電圧整流回路およびそれを用いた非接触式ＩＣカードを提供する。   The present invention provides a voltage doubler rectifier circuit capable of efficiently generating a high voltage with a simple configuration and a non-contact IC card using the same.

本発明の一態様によれば、第１の端子と第２の端子との間に入力される交流電圧を全波整流して、基準電位に接続された第３の端子と第１の出力となる第４の端子との間に直流電圧を生成する第１の変換手段と、前記第１の変換手段の前記第１の端子に一端が接続された第１のカップリングコンデンサと、前記第１の変換手段の前記第２の端子に一端が接続された第２のカップリングコンデンサと、前記第１のカップリングコンデンサの他端に接続された第１の端子と前記第２のカップリングコンデンサの他端に接続された第２の端子との間の交流電圧を全波整流して、前記第１の出力に接続された第３の端子と第２の出力となる第４の端子との間に直流電圧を生成する第２の変換手段を有することを特徴とする倍電圧整流回路が提供される。   According to one aspect of the present invention, the AC voltage input between the first terminal and the second terminal is full-wave rectified, and the third terminal connected to the reference potential and the first output First conversion means for generating a DC voltage with respect to the fourth terminal, a first coupling capacitor having one end connected to the first terminal of the first conversion means, and the first A second coupling capacitor having one end connected to the second terminal of the conversion means, a first terminal connected to the other end of the first coupling capacitor, and the second coupling capacitor. Full-wave rectification is performed on the AC voltage between the second terminal connected to the other end and the third terminal connected to the first output and the fourth terminal serving as the second output. A voltage doubler rectifier circuit is provided, characterized by having second conversion means for generating a DC voltage.

また、本発明の別の一態様によれば、上述の倍電圧整流回路を備えた半導体チップと、一端が前記倍電圧整流回路における前記第１の変換手段の第１の端子に接続され、他端が前記倍電圧整流回路における前記第１の変換手段の第２の端子に接続され、外部から供給される電力波を受信する受信手段を有することを特徴とする非接触式ＩＣカードが提供される。   According to another aspect of the present invention, a semiconductor chip including the above-described voltage doubler rectifier circuit and one end thereof are connected to a first terminal of the first conversion means in the voltage doubler rectifier circuit, There is provided a non-contact type IC card having an end connected to a second terminal of the first conversion unit in the voltage doubler rectifier circuit and receiving a power wave supplied from the outside. The

本発明によれば、簡単な構成で効率良く高電圧を生成できるので、チップ面積を抑制でき、製造コストを低減することができる。   According to the present invention, since a high voltage can be efficiently generated with a simple configuration, the chip area can be suppressed and the manufacturing cost can be reduced.

本発明の実施例１に係る倍電圧整流回路を示す回路図。1 is a circuit diagram showing a voltage doubler rectifier circuit according to Embodiment 1 of the present invention. 本発明の実施例１に係る倍電圧整流回路の動作を示す波形図。The wave form diagram which shows the operation | movement of the voltage doubler rectifier circuit which concerns on Example 1 of this invention. 本発明の実施例２に係る倍電圧整流回路を用いた非接触式ＩＣカードの一例を示す回路ブロック図。The circuit block diagram which shows an example of the non-contact-type IC card using the voltage doubler rectifier circuit which concerns on Example 2 of this invention. 本発明の実施例３に係る倍電圧整流回路を用いた非接触式ＩＣカードの別の一例を示す回路ブロック図。The circuit block diagram which shows another example of the non-contact-type IC card using the voltage doubler rectifier circuit which concerns on Example 3 of this invention. 従来の非接触式ＩＣカードにおける同調周波数調整回路の調整段の一例を示す回路図。The circuit diagram which shows an example of the adjustment stage of the tuning frequency adjustment circuit in the conventional non-contact-type IC card.

以下、図面を参照しながら、本発明の実施の形態を説明する。   Hereinafter, embodiments of the present invention will be described with reference to the drawings.

図１は、本発明の実施例１に係る倍電圧整流回路を示す回路図である。ここでは、一例として、非接触式ＩＣカード（以下、「ＩＣカード」ともいう。）に組み込まれたアンテナ１１（以下、「二次側アンテナ１１」という。）で受信した搬送波（電力波）を整流してＩＣカードの内部電源電圧を生成する回路を示した。   FIG. 1 is a circuit diagram showing a voltage doubler rectifier circuit according to Embodiment 1 of the present invention. Here, as an example, a carrier wave (power wave) received by an antenna 11 (hereinafter referred to as “secondary antenna 11”) incorporated in a non-contact type IC card (hereinafter also referred to as “IC card”). A circuit that rectifies and generates an internal power supply voltage of the IC card is shown.

本発明の実施例１に係る倍電圧整流回路は、２つの全波整流回路１２、１３、および２つのカップリングコンデンサＣ２、Ｃ３を備えている。   The voltage doubler rectifier circuit according to the first embodiment of the present invention includes two full-wave rectifier circuits 12 and 13 and two coupling capacitors C2 and C3.

全波整流回路１２の第１の端子Ｉｎ１には二次側アンテナ１１の一端ＡＮＴ１が接続され、全波整流回路１２の第２の端子Ｉｎ２には二次側アンテナ１１の他端ＡＮＴ２が接続され、全波整流回路１２の第３の端子Ｒｅｆは基準電位（以下、「ＧＮＤ」という。）に接続され、全波整流回路１２の第４の端子は第１の整流出力１として出力されている。   One end ANT1 of the secondary antenna 11 is connected to the first terminal In1 of the full-wave rectifier circuit 12, and the other end ANT2 of the secondary antenna 11 is connected to the second terminal In2 of the full-wave rectifier circuit 12. The third terminal Ref of the full-wave rectifier circuit 12 is connected to a reference potential (hereinafter referred to as “GND”), and the fourth terminal of the full-wave rectifier circuit 12 is output as the first rectified output 1. .

第１のカップリングコンデンサＣ２の一端は全波整流回路１２のＩｎ１に接続され、Ｃ２の他端ＣＵＰ１は全波整流回路１３の第１の端子Ｉｎ１に接続され、第２のカップリングコンデンサＣ３の一端は全波整流回路１２のＩｎ２に接続され、Ｃ３の他端ＣＵＰ２は全波整流回路１３の第２の端子Ｉｎ２に接続され、全波整流回路１３の第３の端子Ｒｅｆは全波整流回路１２の第４の端子Ｏｕｔに接続され、全波整流回路１３の第４の端子Ｏｕｔは第２の整流出力２として出力されている。   One end of the first coupling capacitor C2 is connected to In1 of the full-wave rectifier circuit 12, and the other end CUP1 of C2 is connected to the first terminal In1 of the full-wave rectifier circuit 13, and the second coupling capacitor C3 One end is connected to In2 of the full-wave rectifier circuit 12, the other end CUP2 of C3 is connected to the second terminal In2 of the full-wave rectifier circuit 13, and the third terminal Ref of the full-wave rectifier circuit 13 is the full-wave rectifier circuit. The fourth terminal Out of the full-wave rectifier circuit 13 is output as the second rectified output 2.

全波整流回路１２はブリッジ構成の全波整流回路であり、Ｉｎ１とＩｎ２との間に二次側アンテナ１１から入力される交流電圧を全波整流してＲｅｆとＯｕｔとの間に直流電圧を生成する。   The full-wave rectifier circuit 12 is a full-wave rectifier circuit having a bridge configuration, and full-wave rectifies the AC voltage input from the secondary antenna 11 between In1 and In2, and applies a DC voltage between Ref and Out. Generate.

全波整流回路１２は、４つのｎ型ＭＯＳトランジスタＱ１〜Ｑ４と１つの平滑コンデンサＣ１を有し、Ｑ１のソースはＩｎ１に接続され、Ｑ１のドレインはＲｅｆに接続され、Ｑ１のゲートはＩｎ２に接続されている。   The full-wave rectifier circuit 12 includes four n-type MOS transistors Q1 to Q4 and one smoothing capacitor C1, the source of Q1 is connected to In1, the drain of Q1 is connected to Ref, and the gate of Q1 is connected to In2. It is connected.

Ｑ２のソースはＩｎ２に接続され、Ｑ２のドレインはＲｅｆに接続され、Ｑ２のゲートはＩｎ１に接続され、Ｑ３のドレインおよびゲートはＩｎ１に接続され、Ｑ３のソースはＯｕｔに接続され、Ｑ４のドレインおよびゲートはＩｎ２に接続され、Ｑ４のソースはＯｕｔに接続され、Ｃ１の一端はＯｕｔに接続され、Ｃ１の他端はＧＮＤに接続されている。   The source of Q2 is connected to In2, the drain of Q2 is connected to Ref, the gate of Q2 is connected to In1, the drain and gate of Q3 are connected to In1, the source of Q3 is connected to Out, and the drain of Q4 And the gate is connected to In2, the source of Q4 is connected to Out, one end of C1 is connected to Out, and the other end of C1 is connected to GND.

全波整流回路１３は全波整流回路１２と同様の構成であり、Ｉｎ１とＩｎ２との間にＣ２およびＣ３を介して入力される交流電圧を全波整流してＲｅｆとＯｕｔとの間に直流電圧を生成する。   The full-wave rectifier circuit 13 has the same configuration as the full-wave rectifier circuit 12, and full-wave rectifies an AC voltage input via C 2 and C 3 between In 1 and In 2 to generate a direct current between Ref and Out. Generate voltage.

全波整流回路１３は、４つのｎ型ＭＯＳトランジスタＱ５〜Ｑ８と１つの平滑コンデンサＣ４を有し、Ｑ５のソースはＩｎ１に接続され、Ｑ５のドレインはＲｅｆに接続され、Ｑ５のゲートはＩｎ２に接続されている。   The full-wave rectifier circuit 13 has four n-type MOS transistors Q5 to Q8 and one smoothing capacitor C4, the source of Q5 is connected to In1, the drain of Q5 is connected to Ref, and the gate of Q5 is connected to In2. It is connected.

Ｑ６のソースはＩｎ２に接続され、Ｑ６のドレインはＲｅｆに接続され、Ｑ６のゲートはＩｎ１に接続され、Ｑ７のドレインおよびゲートはＩｎ１に接続され、Ｑ７のソースはＯｕｔに接続され、Ｑ８のドレインおよびゲートはＩｎ２に接続され、Ｑ８のソースはＯｕｔに接続され、Ｃ４の一端はＯｕｔに接続され、Ｃ４の他端はＧＮＤに接続されている。   The source of Q6 is connected to In2, the drain of Q6 is connected to Ref, the gate of Q6 is connected to In1, the drain and gate of Q7 are connected to In1, the source of Q7 is connected to Out, and the drain of Q8 And the gate is connected to In2, the source of Q8 is connected to Out, one end of C4 is connected to Out, and the other end of C4 is connected to GND.

次に、本発明の実施例１に係る倍電圧整流回路の動作について説明する。
図２は、本発明の実施例１に係る倍電圧整流回路の動作を示す波形図である。ここでは、ＡＮＴ１（細い実践）、整流出力１（細い波線）、ＣＵＰ１（太い波線）、および整流出力２（太い実践）の電圧値をＧＮＤを基準として任意のスケールで示した。 Next, the operation of the voltage doubler rectifier circuit according to Embodiment 1 of the present invention will be described.
FIG. 2 is a waveform diagram showing the operation of the voltage doubler rectifier circuit according to the first embodiment of the present invention. Here, the voltage values of ANT1 (thin practice), rectified output 1 (thin wavy line), CUP1 (thick wavy line), and rectified output 2 (thick practice) are shown on an arbitrary scale with reference to GND.

図２に示したように、ＡＮＴ１がＡＮＴ２より低い電圧の間はＱ１がオンするため、ＡＮＴ１の電圧値はＧＮＤと同程度の値になる。同様に、ＡＮＴ２がＡＮＴ１より低い電圧の間はＱ２がオンするため、ＡＮＴ２の電圧値はＧＮＤと同程度の値になる。
また、ＡＮＴ１とＡＮＴ２は相補的な交流電圧であるので、整流出力１にはＡＮＴ１のピーク電圧値の１/２より高い電圧を得ることができる。 As shown in FIG. 2, since Q1 is turned on while ANT1 is lower than ANT2, the voltage value of ANT1 is approximately the same as GND. Similarly, since Q2 is turned on while ANT2 is lower than ANT1, the voltage value of ANT2 is approximately the same as GND.
Since ANT1 and ANT2 are complementary AC voltages, a voltage higher than ½ of the peak voltage value of ANT1 can be obtained at the rectified output 1.

同様に、全波整流回路１３はＲｅｆに接続された整流出力１を基準として整流動作を行うので、ＣＵＰ１の電圧値は整流出力１の電圧値と同程度の値になり、整流出力２にはＡＮＴ１のピーク電圧値より高い電圧を得ることができる。   Similarly, the full-wave rectifier circuit 13 performs a rectifying operation with reference to the rectified output 1 connected to Ref, so that the voltage value of CUP1 is approximately the same as the voltage value of the rectified output 1, and the rectified output 2 has A voltage higher than the peak voltage value of ANT1 can be obtained.

上記実施例１によれば、簡単な構成で効率良く高電圧を生成できるので、チップ面積を抑制でき、製造コストを低減することができる。   According to the first embodiment, since a high voltage can be efficiently generated with a simple configuration, the chip area can be suppressed and the manufacturing cost can be reduced.

上述の実施例１では、Ｑ３、Ｑ４、Ｑ７、およびＱ８はダイオード接続のｎ型ＭＯＳトランジスタであるとしたが、本発明はこれに限られるものではなく、例えばｐｎ接合型ダイオードなども原理的には使用することができる。   In the first embodiment described above, Q3, Q4, Q7, and Q8 are diode-connected n-type MOS transistors. However, the present invention is not limited to this, and for example, a pn junction diode is also available in principle. Can be used.

図３は、本発明の実施例２に係る倍電圧整流回路を用いた非接触式ＩＣカードの一例を示す回路ブロック図である。ここでは、高い電源電圧を必要とするＥＥＰＲＯＭ３２を搭載したＩＣカードの概略構成図を示した。   FIG. 3 is a circuit block diagram showing an example of a non-contact type IC card using the voltage doubler rectifier circuit according to the second embodiment of the present invention. Here, a schematic configuration diagram of an IC card equipped with an EEPROM 32 that requires a high power supply voltage is shown.

本発明の実施例２に係る倍電圧整流回路を用いた非接触式ＩＣカードは、二次側アンテナ１１およびＩＣカードＬＳＩ３１（半導体チップ）を備えている。ここでは、二次側アンテナ１１を等価回路ではなくイメージ図で示したが、実施例１と同様であるので同じ符号を使用する。   The non-contact type IC card using the voltage doubler rectifier circuit according to the second embodiment of the present invention includes a secondary antenna 11 and an IC card LSI 31 (semiconductor chip). Here, the secondary antenna 11 is shown as an image rather than an equivalent circuit, but the same reference numerals are used because they are the same as in the first embodiment.

ＩＣカードＬＳＩ３１は、図３に示したように、倍電圧整流回路３３、定電圧回路３４、復調回路３５、キャリア抽出回路３６、負荷変調トランジスタ３７、ロジック回路３８、およびＥＥＰＲＯＭ３２を備えている。
倍電圧整流回路３３の構成、機能、および動作は実施例１と同様であるので、詳しい説明は省略し信号名などは同じ記号を使用する。 As shown in FIG. 3, the IC card LSI 31 includes a voltage doubler rectifier circuit 33, a constant voltage circuit 34, a demodulation circuit 35, a carrier extraction circuit 36, a load modulation transistor 37, a logic circuit 38, and an EEPROM 32.
Since the configuration, function, and operation of the voltage doubler rectifier circuit 33 are the same as those in the first embodiment, detailed description is omitted and the same symbols are used for signal names and the like.

倍電圧整流回路３３の第１の入力にはＡＮＴ１が接続され、倍電圧整流回路３３の第２の入力にはＡＮＴ２が接続され、定電圧回路３４の入力には倍電圧整流回路３３からの整流出力１が接続され、復調回路３５の電源入力には定電圧回路３４の出力である内部ＶＤＤが接続され、復調回路３５の入力には整流出力１が接続されている。   The first input of the voltage doubler rectifier circuit 33 is connected to ANT1, the second input of the voltage doubler rectifier circuit 33 is connected to ANT2, and the input of the constant voltage circuit 34 is rectified from the voltage doubler rectifier circuit 33. The output 1 is connected, the internal VDD, which is the output of the constant voltage circuit 34, is connected to the power supply input of the demodulation circuit 35, and the rectified output 1 is connected to the input of the demodulation circuit 35.

キャリア抽出回路３６の電源入力には内部ＶＤＤが接続され、キャリア抽出回路３６の第１の入力には負荷変調トランジスタ３７のドレインおよびＡＮＴ１が接続され、キャリア抽出回路３６の第２の入力には負荷変調トランジスタ３７のソースおよびＡＮＴ２が接続され、キャリア抽出回路３６の出力はロジック回路３８の第１の入力に接続されている。   The power supply input of the carrier extraction circuit 36 is connected to the internal VDD, the first input of the carrier extraction circuit 36 is connected to the drain of the load modulation transistor 37 and ANT1, and the second input of the carrier extraction circuit 36 is connected to the load. The source of the modulation transistor 37 and ANT 2 are connected, and the output of the carrier extraction circuit 36 is connected to the first input of the logic circuit 38.

ロジック回路３８の電源入力には内部ＶＤＤが接続され、ロジック回路３８の第２の入力には復調回路３５の出力が接続され、ロジック回路３８の出力は負荷変調トランジスタ３７のゲートに接続され、ＥＥＰＲＯＭ３２の電源入力には倍電圧整流回路３３からの整流出力２が接続されている。   The internal VDD is connected to the power supply input of the logic circuit 38, the output of the demodulation circuit 35 is connected to the second input of the logic circuit 38, the output of the logic circuit 38 is connected to the gate of the load modulation transistor 37, and the EEPROM 32 Is connected to the rectified output 2 from the voltage doubler rectifier circuit 33.

二次側アンテナ１１は、相互インダクタンスによって結合しているリーダ/ライタのアンテナ（図示していない。以下、「Ｒ/Ｗ側アンテナ」という。）から搬送波（電力波）を受信し、倍電圧整流回路３３に供給する。   The secondary side antenna 11 receives a carrier wave (power wave) from a reader / writer antenna (not shown; hereinafter referred to as “R / W side antenna”) coupled by mutual inductance, and performs double voltage rectification. This is supplied to the circuit 33.

定電圧回路３４は、例えばシャントレギュレータなどで構成され、リップルの大きい整流出力１から一定電圧を生成して内部ＶＤＤとしてＥＥＰＲＯＭ３２を除くＩＣカード内の各回路ブロックへ電源として供給する。   The constant voltage circuit 34 is composed of, for example, a shunt regulator, and generates a constant voltage from the rectified output 1 having a large ripple and supplies it as a power source to each circuit block in the IC card excluding the EEPROM 32 as an internal VDD.

復調回路３５は、整流出力１から受信データを復調しロジック回路３８に供給する。
ロジック回路３８は、内部ＶＤＤを電源として動作するＲＯＭおよびＲＡＭを内蔵し、復調回路３５から受け取った受信データに基づいて必要な処理を行う。また、必要に応じて負荷変調トランジスタ３７の制御を行う。 The demodulating circuit 35 demodulates the received data from the rectified output 1 and supplies it to the logic circuit 38.
The logic circuit 38 includes a ROM and a RAM that operate using the internal VDD as a power source, and performs necessary processing based on the received data received from the demodulation circuit 35. Further, the load modulation transistor 37 is controlled as necessary.

キャリア抽出回路３６は、アンテナ端子（ＡＮＴ１/ＡＮＴ２）のキャリア成分からクロック信号を抽出しロジック回路３８へ供給する。
負荷変調トランジスタ３７は、ロジック回路３８からの制御信号に基づいてＡＮＴ１/ＡＮＴ２間のインピーダンスを変化させて搬送波の変調を行う。 The carrier extraction circuit 36 extracts a clock signal from the carrier component of the antenna terminal (ANT1 / ANT2) and supplies it to the logic circuit 38.
The load modulation transistor 37 modulates the carrier wave by changing the impedance between the ANT 1 and ANT 2 based on the control signal from the logic circuit 38.

ＥＥＰＲＯＭ３２はロジック回路３８により制御され、書き換え可能なデータを保持する。ＥＥＰＲＯＭ３２には高電圧の整流出力２が電源として入力されているので、ＩＣカードはＥＥＰＲＯＭ３２の内部昇圧回路の面積を増大させることなくその通信距離を伸ばすことが可能となる。   The EEPROM 32 is controlled by a logic circuit 38 and holds rewritable data. Since the EEPROM 32 receives the high-voltage rectified output 2 as a power source, the IC card can extend the communication distance without increasing the area of the internal booster circuit of the EEPROM 32.

上記実施例２によれば、簡単な構成で効率良く高電圧を生成できる倍電圧整流回路３３を有しているので、ＥＥＰＲＯＭ３２を備えたＩＣカードＬＳＩ３１（半導体チップ）のチップ面積を抑制でき、非接触式ＩＣカードの製造コストを低減することができる。   According to the second embodiment, since the voltage doubler rectifier circuit 33 that can efficiently generate a high voltage with a simple configuration is provided, the chip area of the IC card LSI 31 (semiconductor chip) provided with the EEPROM 32 can be suppressed. The manufacturing cost of the contact IC card can be reduced.

上述の実施例２では、整流出力２はＥＥＰＲＯＭ３２の電源として使用するとしたが、本発明はこれに限られるものではなく、２以上の異なる電源電圧を必要とする場合に適用することができる。   In the above-described second embodiment, the rectified output 2 is used as the power source of the EEPROM 32. However, the present invention is not limited to this, and can be applied when two or more different power source voltages are required.

図４は、本発明の実施例３に係る倍電圧整流回路を用いた非接触式ＩＣカードの別の一例を示す回路ブロック図である。ここでは、主に、同調周波数調整回路４１とその制御にかかわる部分を示した。   FIG. 4 is a circuit block diagram showing another example of a non-contact type IC card using a voltage doubler rectifier circuit according to Embodiment 3 of the present invention. Here, mainly the tuning frequency adjusting circuit 41 and the portion related to the control are shown.

本発明の実施例３に係る倍電圧整流回路４２を用いた非接触式ＩＣカードは、同調周波数調整回路４１、倍電圧整流回路４２、および定電圧回路４３を備えている。倍電圧整流回路４２の構成、機能、および動作は実施例１と同様であるので、詳しい説明は省略し信号名などは同じ記号を使用する。また、定電圧回路４３の構成、機能、および動作は実施例２と同様であるので、詳しい説明は省略し信号名などは同じ記号を使用する。   The non-contact type IC card using the voltage doubler rectifier circuit 42 according to the third embodiment of the present invention includes a tuning frequency adjustment circuit 41, a voltage doubler rectifier circuit 42, and a constant voltage circuit 43. Since the configuration, function, and operation of the voltage doubler rectifier circuit 42 are the same as those in the first embodiment, detailed description is omitted and the same symbols are used for signal names and the like. Further, since the configuration, function, and operation of the constant voltage circuit 43 are the same as those in the second embodiment, detailed description is omitted and the same symbols are used for signal names and the like.

同調周波数調整回路４１は、制御回路４４、レベルシフタ４５、および３つの調整段４６１〜４６３を備え、制御回路４４からの制御信号に基づいてＡＮＴ１/ＡＮＴ２間の同調容量を切り替えることで同調周波数を変化させている。   The tuning frequency adjustment circuit 41 includes a control circuit 44, a level shifter 45, and three adjustment stages 461 to 463. The tuning frequency is changed by switching the tuning capacity between the ANT1 / ANT2 based on the control signal from the control circuit 44. I am letting.

倍電圧整流回路４２の第１の入力には二次側アンテナ（図示していない。）のＡＮＴ１が接続され、倍電圧整流回路４２の第２の入力には二次側アンテナのＡＮＴ２が接続され、定電圧回路４３の入力には倍電圧整流回路４２の第１の出力である整流出力１が接続されている。   The first input of the voltage doubler rectifier circuit 42 is connected to the ANT1 of the secondary side antenna (not shown), and the second input of the voltage doubler rectifier circuit 42 is connected to the ANT2 of the secondary side antenna. The rectified output 1 that is the first output of the voltage doubler rectifier circuit 42 is connected to the input of the constant voltage circuit 43.

制御回路４４の電源入力には定分圧回路の出力である内部ＶＤＤが接続され、レベルシフタ４５の第１の電源入力には内部ＶＤＤが接続され、レベルシフタ４５の第２の電源入力には倍電圧整流回路４２の第２の出力である整流出力２が接続され、レベルシフタ４５の第１の入力には制御回路４４の第１の出力が接続され、レベルシフタ４５の第２の入力には制御回路４４の第２の出力が接続され、レベルシフタ４５の第３の入力には制御回路４４の第３の出力が接続されている。   The power supply input of the control circuit 44 is connected to the internal VDD that is the output of the constant voltage divider circuit, the first power supply input of the level shifter 45 is connected to the internal VDD, and the second power supply input of the level shifter 45 is a double voltage. The rectified output 2 that is the second output of the rectifier circuit 42 is connected, the first input of the control circuit 44 is connected to the first input of the level shifter 45, and the control circuit 44 is connected to the second input of the level shifter 45. The third output of the control circuit 44 is connected to the third input of the level shifter 45.

調整段４６１は、２つのｐ型ＭＯＳトランジスタＱ４１およびＱ４２、２つのｎ型ＭＯＳトランジスタＱ４３およびＱ４４、調整用コンデンサＣ４１、およびインバータ回路Ｉｎｖ１を備え、Ｑ４１のドレインにはＡＮＴ１が接続され、Ｑ４１のゲートにはレベルシフタ４５の第１の出力であるスイッチ信号ＳＷ１が接続され、Ｑ４３のドレインにはＡＮＴ１が接続され、Ｑ４３のソースにはＱ４１のソースが接続され、Ｑ４３のゲートにはＩｎｖ１の出力が接続されている。   The adjustment stage 461 includes two p-type MOS transistors Q41 and Q42, two n-type MOS transistors Q43 and Q44, an adjustment capacitor C41, and an inverter circuit Inv1, and ANT1 is connected to the drain of Q41, and the gate of Q41 Is connected to the switch signal SW1, which is the first output of the level shifter 45, ANT1 is connected to the drain of Q43, the source of Q41 is connected to the source of Q43, and the output of Inv1 is connected to the gate of Q43. Has been.

Ｃ４１の一端にはＱ４３のソースが接続され、Ｃ４１の他端にはＱ４２のドレインが接続され、Ｑ４２のゲートにはＳＷ１が接続され、Ｑ４２のソースにはＡＮＴ２が接続され、Ｑ４４のドレインにはＱ４２のドレインが接続され、Ｑ４４のソースにはＱ４２のソースが接続され、Ｑ４４のゲートにはＩｎｖ１の出力が接続され、Ｉｎｖ１の入力にはＳＷ１が接続されている。   One end of C41 is connected to the source of Q43, the other end of C41 is connected to the drain of Q42, the gate of Q42 is connected to SW1, the source of Q42 is connected to ANT2, and the drain of Q44 is connected to The drain of Q42 is connected, the source of Q44 is connected to the source of Q42, the output of Inv1 is connected to the gate of Q44, and SW1 is connected to the input of Inv1.

調整段４６２は、２つのｐ型ＭＯＳトランジスタＱ５１およびＱ５２、２つのｎ型ＭＯＳトランジスタＱ５３およびＱ５４、調整用コンデンサＣ５１、およびインバータ回路Ｉｎｖ２を備え、Ｑ５１のドレインにはＡＮＴ１が接続され、Ｑ５１のゲートにはレベルシフタ４５の第２の出力であるスイッチ信号ＳＷ２が接続され、Ｑ５３のドレインにはＡＮＴ１が接続され、Ｑ５３のソースにはＱ５１のソースが接続され、Ｑ５３のゲートにはＩｎｖ２の出力が接続されている。   The adjustment stage 462 includes two p-type MOS transistors Q51 and Q52, two n-type MOS transistors Q53 and Q54, an adjustment capacitor C51, and an inverter circuit Inv2. The ANT1 is connected to the drain of Q51, and the gate of Q51 Is connected to the switch signal SW2 which is the second output of the level shifter 45, the drain of Q53 is connected to ANT1, the source of Q53 is connected to the source of Q51, and the gate of Q53 is connected to the output of Inv2. Has been.

Ｃ５１の一端にはＱ５３のソースが接続され、Ｃ５１の他端にはＱ５２のドレインが接続され、Ｑ５２のゲートにはＳＷ２が接続され、Ｑ５２のソースにはＡＮＴ２が接続され、Ｑ５４のドレインにはＱ５２のドレインが接続され、Ｑ５４のソースにはＱ５２のソースが接続され、Ｑ５４のゲートにはＩｎｖ２の出力が接続され、Ｉｎｖ２の入力にはＳＷ２が接続されている。   One end of C51 is connected to the source of Q53, the other end of C51 is connected to the drain of Q52, the gate of Q52 is connected to SW2, the source of Q52 is connected to ANT2, and the drain of Q54 is connected to The drain of Q52 is connected, the source of Q52 is connected to the source of Q54, the output of Inv2 is connected to the gate of Q54, and SW2 is connected to the input of Inv2.

調整段４６３は、２つのｐ型ＭＯＳトランジスタＱ６１およびＱ６２、２つのｎ型ＭＯＳトランジスタＱ６３およびＱ６４、調整用コンデンサＣ６１、およびインバータ回路Ｉｎｖ３を備え、Ｑ６１のドレインにはＡＮＴ１が接続され、Ｑ６１のゲートにはレベルシフタ４５の第３の出力であるスイッチ信号ＳＷ３が接続され、Ｑ６３のドレインにはＡＮＴ１が接続され、Ｑ６３のソースにはＱ６１のソースが接続され、Ｑ６３のゲートにはＩｎｖ３の出力が接続されている。   The adjustment stage 463 includes two p-type MOS transistors Q61 and Q62, two n-type MOS transistors Q63 and Q64, an adjustment capacitor C61, and an inverter circuit Inv3. The drain of Q61 is connected to ANT1, and the gate of Q61 Is connected to the switch signal SW3 which is the third output of the level shifter 45, the drain of Q63 is connected to ANT1, the source of Q63 is connected to the source of Q61, and the output of Inv3 is connected to the gate of Q63. Has been.

Ｃ６１の一端にはＱ６３のソースが接続され、Ｃ６１の他端にはＱ６２のドレインが接続され、Ｑ６２のゲートにはＳＷ３が接続され、Ｑ６２のソースにはＡＮＴ２が接続され、Ｑ６４のドレインにはＱ６２のドレインが接続され、Ｑ６４のソースにはＱ６２のソースが接続され、Ｑ６４のゲートにはＩｎｖ３の出力が接続され、Ｉｎｖ３の入力にはＳＷ３が接続されている。   One end of C61 is connected to the source of Q63, the other end of C61 is connected to the drain of Q62, the gate of Q62 is connected to SW3, the source of Q62 is connected to ANT2, and the drain of Q64 is connected to The drain of Q62 is connected, the source of Q64 is connected to the source of Q64, the output of Inv3 is connected to the gate of Q64, and SW3 is connected to the input of Inv3.

レベルシフタ４５は、制御回路４４からの制御信号を内部ＶＤＤから整流出力２の電圧レベルに変換し、調整用コンデンサＣ４１〜Ｃ６１の組み合わせを変化させて同調容量を調整するスイッチ信号ＳＷ１〜ＳＷ３を生成する。   The level shifter 45 converts the control signal from the control circuit 44 from the internal VDD to the voltage level of the rectified output 2, and generates switch signals SW1 to SW3 that adjust the tuning capacitance by changing the combination of the adjustment capacitors C41 to C61. .

このように、ＳＷ１〜ＳＷ３の電圧レベルを整流出力２の電圧レベルに変換することで、Ｃ４１〜Ｃ６１の切り替えスイッチとしてｐ型ＭＯＳトランジスタを使用できるようになる。
従来は、アンテナ端子（ＡＮＴ１/ＡＮＴ２）に接続する同調容量を切り替える手段としては、例えば図５に示す方法があった。同調容量Ｃ４１１〜Ｃ６１２の切り替えスイッチとしてｎ型ＭＯＳトランジスタＱ４１１〜Ｑ６１２を用い、制御信号ＣＴＬ１〜ＣＴＬ３によってそれらのゲートを制御して、必要なトランジスタのみをオンさせる構成である。 Thus, by converting the voltage level of SW1 to SW3 into the voltage level of rectified output 2, a p-type MOS transistor can be used as the changeover switch of C41 to C61.
Conventionally, as a means for switching the tuning capacitor connected to the antenna terminal (ANT1 / ANT2), for example, there is a method shown in FIG. The n-type MOS transistors Q411 to Q612 are used as changeover switches of the tuning capacitors C411 to C612, and their gates are controlled by the control signals CTL1 to CTL3 so that only necessary transistors are turned on.

ｎ型ＭＯＳトランジスタをスイッチとする理由は、ＡＮＴ１/ＡＮＴ２間に発生する交流電圧のピーク電圧値が内部ＶＤＤより高く、スイッチ素子として確実にオフさせることを考慮した場合、ｐ型ＭＯＳトランジスタを使用できないためである。しかし、この従来の構成では所望の容量値を得るためには、２倍の容量が２つ必要となり、所望の容量の４倍の面積が必要であった。さらには、ＡＮＴ１/ＡＮＴ２が高電圧となるためＣ４１１〜Ｃ６１２には高耐圧素子が用いられるが、一般的に酸化膜を厚くして耐圧を確保するため面積がさらに大きくなっていた。   The reason why the n-type MOS transistor is used as a switch is that the peak voltage value of the AC voltage generated between ANT1 and ANT2 is higher than the internal VDD, and the p-type MOS transistor cannot be used in consideration of surely turning off the switch element. Because. However, in this conventional configuration, in order to obtain a desired capacitance value, two double capacitances are required, and an area four times the desired capacitance is required. Furthermore, since ANT1 / ANT2 has a high voltage, high withstand voltage elements are used for C411 to C612. However, in general, the area is further increased in order to secure a withstand voltage by thickening an oxide film.

これに対し、本実施例では、倍電圧整流回路４２における整流出力２の電圧値がＡＮＴ１またはＡＮＴ２のピーク電圧値より高いので、ＡＮＴ１/ＡＮＴ２間にｐ型ＭＯＳトランジスタを使用することが可能となり、追加となる整流回路部分を含めても、従来に比べてチップ面積を十分に小さくすることができる。   On the other hand, in this embodiment, since the voltage value of the rectified output 2 in the voltage doubler rectifier circuit 42 is higher than the peak voltage value of ANT1 or ANT2, a p-type MOS transistor can be used between ANT1 / ANT2. Even if an additional rectifier circuit portion is included, the chip area can be sufficiently reduced as compared with the conventional case.

上記実施例３によれば、実施例２と同様の効果を得られるばかりでなく、同調周波数調整回路４１のスイッチ素子としてｐ型ＭＯＳトランジスタを使用することができるので、チップ面積をさらに抑制することができる。   According to the third embodiment, not only the same effects as those of the second embodiment can be obtained, but also a p-type MOS transistor can be used as the switching element of the tuning frequency adjusting circuit 41, so that the chip area can be further suppressed. Can do.

上述の実施例３では、同調周波数調整回路４１の調整段４６１〜４６３は３段であるとしたが、本発明はこれに限られるものではなく、任意の段数に適用可能である。   In the above-described third embodiment, the adjustment stages 461 to 463 of the tuning frequency adjustment circuit 41 are three stages. However, the present invention is not limited to this and can be applied to any number of stages.

１１ 二次側アンテナ
１２、１３ 全波整流回路
３１ ＩＣカードＬＳＩ（半導体チップ）
３２ ＥＥＰＲＯＭ
３３、４２ 倍電圧整流回路
３４、４３ 定電圧回路
３５ 復調回路
３６ キャリア抽出回路
３７ 負荷変調トランジスタ
３８ ロジック回路
Ｃ１、Ｃ４ 平滑コンデンサ
Ｃ２、Ｃ３ カップリングコンデンサ 11 Secondary antennas 12 and 13 Full wave rectifier circuit 31 IC card LSI (semiconductor chip)
32 EEPROM
33, 42 Voltage doubler rectifier circuit 34, 43 Constant voltage circuit 35 Demodulator circuit 36 Carrier extraction circuit 37 Load modulation transistor 38 Logic circuit C1, C4 Smoothing capacitor C2, C3 Coupling capacitor

Claims (5)

第１の端子と第２の端子との間に入力される交流電圧を全波整流して、基準電位に接続された第３の端子と第１の出力となる第４の端子との間に直流電圧を生成する第１の変換手段と、
前記第１の変換手段の前記第１の端子に一端が接続された第１のカップリングコンデンサと、
前記第１の変換手段の前記第２の端子に一端が接続された第２のカップリングコンデンサと、
前記第１のカップリングコンデンサの他端に接続された第１の端子と前記第２のカップリングコンデンサの他端に接続された第２の端子との間の交流電圧を全波整流して、前記第１の出力に接続された第３の端子と第２の出力となる第４の端子との間に直流電圧を生成する第２の変換手段を有することを特徴とする倍電圧整流回路。 The AC voltage input between the first terminal and the second terminal is subjected to full-wave rectification, and between the third terminal connected to the reference potential and the fourth terminal serving as the first output. First conversion means for generating a DC voltage;
A first coupling capacitor having one end connected to the first terminal of the first conversion means;
A second coupling capacitor having one end connected to the second terminal of the first conversion means;
Full-wave rectification of the AC voltage between the first terminal connected to the other end of the first coupling capacitor and the second terminal connected to the other end of the second coupling capacitor, A voltage doubler rectifier circuit comprising second conversion means for generating a DC voltage between a third terminal connected to the first output and a fourth terminal serving as a second output. 前記第１および第２の変換手段は、
前記第１の端子にソースが接続され、前記第３の端子にドレインが接続され、前記第２の端子にゲートが接続された第１のｎ型ＭＯＳトランジスタと、
前記第２の端子にソースが接続され、前記第３の端子にドレインが接続され、前記第１の端子にゲートが接続された第２のｎ型ＭＯＳトランジスタと、
前記第１の端子にドレインおよびゲートが接続され、前記第４の端子にソースが接続された第３のｎ型ＭＯＳトランジスタと、
前記第２の端子にドレインおよびゲートが接続され、前記第４の端子にソースが接続された第４のｎ型ＭＯＳトランジスタと、
前記第４の端子に一端が接続され、他端が前記基準電位に接続された平滑コンデンサを有することを特徴とする請求項１に記載の倍電圧整流回路。 The first and second conversion means are:
A first n-type MOS transistor having a source connected to the first terminal, a drain connected to the third terminal, and a gate connected to the second terminal;
A second n-type MOS transistor having a source connected to the second terminal, a drain connected to the third terminal, and a gate connected to the first terminal;
A third n-type MOS transistor having a drain and a gate connected to the first terminal and a source connected to the fourth terminal;
A fourth n-type MOS transistor having a drain and a gate connected to the second terminal and a source connected to the fourth terminal;
2. The voltage doubler rectifier circuit according to claim 1, further comprising a smoothing capacitor having one end connected to the fourth terminal and the other end connected to the reference potential. 前記第２の出力の電圧値は、前記第１の変換手段の第１の端子または第２の端子に入力される電圧のピーク電圧値より高いことを特徴とする請求項１に記載の倍電圧整流回路。   2. The voltage doubler according to claim 1, wherein a voltage value of the second output is higher than a peak voltage value of a voltage input to the first terminal or the second terminal of the first conversion unit. Rectifier circuit. 請求項１に記載の倍電圧整流回路を備えた半導体チップと、
一端が前記倍電圧整流回路における前記第１の変換手段の第１の端子に接続され、他端が前記倍電圧整流回路における前記第１の変換手段の第２の端子に接続され、外部から供給される電力波を受信する受信手段を有することを特徴とする非接触式ＩＣカード。 A semiconductor chip comprising the voltage doubler rectifier circuit according to claim 1;
One end is connected to the first terminal of the first conversion means in the voltage doubler rectifier circuit, and the other end is connected to the second terminal of the first conversion means in the voltage doubler rectifier circuit, supplied from the outside A non-contact type IC card comprising receiving means for receiving a generated power wave. 前記半導体チップは、
制御信号の電圧レベルを前記倍電圧整流回路における第２の出力の電圧レベルに変換してスイッチ信号を生成する変換手段と、
前記受信手段の一端がドレインに接続され、前記スイッチ信号がゲートに接続された第１のｐ型ＭＯＳトランジスタと、
前記受信手段の一端がドレインに接続され、ソースが前記第１のｐ型ＭＯＳトランジスタのソースに接続された第１のｎ型ＭＯＳトランジスタと、
一端が前記第１のｎ型ＭＯＳトランジスタのソースに接続された調整用コンデンサと、
前記調整用コンデンサの他端がドレインに接続され、前記スイッチ信号がゲートに接続され、前記受信手段の他端がソースに接続された第２のｐ型ＭＯＳトランジスタと、
前記調整用コンデンサの他端がドレインに接続され、ソースが前記第２のｐ型ＭＯＳトランジスタのソースに接続された第２のｎ型ＭＯＳトランジスタと、
前記スイッチ信号が入力に接続され、出力が前記第１および第２のｎ型ＭＯＳトランジスタのゲートに接続されたインバータとを備えた同調周波数調整手段をさらに有することを特徴とする請求項４に記載の非接触式ＩＣカード。 The semiconductor chip is
Conversion means for converting the voltage level of the control signal to the voltage level of the second output in the voltage doubler rectifier circuit to generate a switch signal;
A first p-type MOS transistor having one end of the receiving means connected to the drain and the switch signal connected to the gate;
A first n-type MOS transistor having one end of the receiving means connected to the drain and a source connected to the source of the first p-type MOS transistor;
An adjustment capacitor having one end connected to the source of the first n-type MOS transistor;
A second p-type MOS transistor having the other end of the adjustment capacitor connected to the drain, the switch signal connected to the gate, and the other end of the receiving means connected to the source;
A second n-type MOS transistor having the other end of the adjustment capacitor connected to the drain and a source connected to the source of the second p-type MOS transistor;
5. The tuning frequency adjusting means according to claim 4, further comprising: an inverter having the switch signal connected to an input and an output connected to gates of the first and second n-type MOS transistors. Non-contact IC card.
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JP2018174696A (en) * 2017-03-30 2018-11-08 ラピスセミコンダクタ株式会社 Rectification circuit
CN115877904A (en) * 2023-02-03 2023-03-31 深圳市昂佳科技有限公司 Linear voltage stabilizing circuit

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