JP2009077475A

JP2009077475A - Rectifier circuit

Info

Publication number: JP2009077475A
Application number: JP2007241935A
Authority: JP
Inventors: Takayuki Nagasawa; 孝之長澤
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2007-09-19
Filing date: 2007-09-19
Publication date: 2009-04-09

Abstract

<P>PROBLEM TO BE SOLVED: To provide a rectifier circuit wherein output voltage is not caused to drop by the threshold value of a field effect transistor, when mounted in an IC card, an RF tag, or the like, an internal circuit is supplied with higher supply voltage than even before, and the communication distance is increased. <P>SOLUTION: A control circuit is comprised of NMOS transistors 30 to 35 and capacitors 36, 37. When an input terminal 24 is positive, an NMOS transistor 26 is turned on, and an NMOS transistor 27 is turned off, it is ensured that in the NMOS transistor 26, gate voltage is higher than drain voltage. When an input terminal 25 is positive, the NMOS transistor 27 is turned on, and the NMOS transistor 26 is turned off, it is ensured that in the NMOS transistor 27, gate voltage is higher than drain voltage, and the voltage value of output voltage VDD is equal to the peak value of sine-wave alternating current supplied from an antenna 21. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、電力をリーダ・ライタから無線で供給されるＩＣカードやＲＦタグ等に搭載して好適な整流回路に関する。 The present invention relates to a rectifier circuit suitable for being mounted on an IC card, an RF tag, or the like that is supplied with power from a reader / writer wirelessly.

図６は従来の整流回路の一例を示す回路図であり、アンテナが接続された状態を示している。図６中、１はアンテナ、２は共振容量、３は従来の整流回路の一例であり、４、５は入力端子、６〜９はブリッジ接続されたＮＭＯＳトランジスタ、１０は平滑容量、１１は出力端子、ＶＤＤは出力端子１１に出力する出力電圧である。 FIG. 6 is a circuit diagram showing an example of a conventional rectifier circuit, and shows a state where an antenna is connected. In FIG. 6, 1 is an antenna, 2 is a resonance capacitor, 3 is an example of a conventional rectifier circuit, 4 and 5 are input terminals, 6 to 9 are bridge-connected NMOS transistors, 10 is a smoothing capacitor, and 11 is an output. A terminal, VDD, is an output voltage output to the output terminal 11.

図７は従来の整流回路３の動作波形図である。図７中、１２は入力端子４、５間の電圧変化、１３は入力端子４の電圧変化、１４は入力端子５の電圧変化を示している。本例では、入力端子４、５間にアンテナ１が接続されているので、リーダ・ライタが正弦波交流無線波を出力するときは、入力端子４、５間には、電圧波形１２で示すような、例えば、振幅ＶＰＰの正弦波交流が現れる。 FIG. 7 is an operation waveform diagram of the conventional rectifier circuit 3. In FIG. 7, 12 indicates a voltage change between the input terminals 4 and 5, 13 indicates a voltage change at the input terminal 4, and 14 indicates a voltage change at the input terminal 5. In this example, since the antenna 1 is connected between the input terminals 4 and 5, when the reader / writer outputs a sine AC radio wave, the voltage waveform 12 is shown between the input terminals 4 and 5. For example, a sinusoidal alternating current with an amplitude VPP appears.

ここで、入力端子４が正極となる場合には、図８に示すように、ＮＭＯＳトランジスタ６、９はＯＮ、ＮＭＯＳトランジスタ７、８はＯＦＦとなり、点線１５で示すように電流が流れて整流が行われる。 Here, when the input terminal 4 has a positive polarity, as shown in FIG. 8, the NMOS transistors 6 and 9 are turned on, the NMOS transistors 7 and 8 are turned off, and current flows as shown by the dotted line 15 to rectify. Done.

これに対して、入力端子５が正極となる場合には、図９に示すように、ＮＭＯＳトランジスタ７、８はＯＮ、ＮＭＯＳトランジスタ６、９はＯＦＦとなり、点線１６で示すように電流が流れて整流が行われる。 On the other hand, when the input terminal 5 is positive, the NMOS transistors 7 and 8 are turned on and the NMOS transistors 6 and 9 are turned off as shown in FIG. Rectification is performed.

従来の整流回路３では、ＮＭＯＳトランジスタ６、７は、ダイオード接続されているので、ＮＭＯＳトランジスタ６、７の閾値をＶthとすると、出力電圧ＶＤＤは、アンテナ１から供給される正弦波交流のピーク値ＶＰＰに対して、少なくとも、ＮＭＯＳトランジスタ６、７の閾値Ｖth一段落ちの電圧ＶＰＰ−Ｖthとなる。
特開２００６−１６６４１５号公報特開２００６−２６２６５７号公報 In the conventional rectifier circuit 3, since the NMOS transistors 6 and 7 are diode-connected, when the threshold voltage of the NMOS transistors 6 and 7 is Vth, the output voltage VDD is the peak value of the sinusoidal alternating current supplied from the antenna 1. With respect to VPP, at least the voltage VPP−Vth which is one step below the threshold Vth of the NMOS transistors 6 and 7 is obtained.
JP 2006-166415 A JP 2006-262657 A

このように、従来の整流回路３においては、出力電圧ＶＤＤは、アンテナ１から供給される正弦波交流のピーク値ＶＰＰに対して、少なくとも、ＮＭＯＳトランジスタ６、７の閾値Ｖth一段落ちの電圧ＶＰＰ−Ｖthとなるため、従来の整流回路３をＩＣカードやＲＦタグに搭載する場合には、内部回路に対して遠距離通信時に必要な動作電圧を供給することができないという問題点があった。 Thus, in the conventional rectifier circuit 3, the output voltage VDD is at least a voltage VPP− that is one step below the threshold value Vth of the NMOS transistors 6 and 7 with respect to the peak value VPP of the sine wave alternating current supplied from the antenna 1. Therefore, when the conventional rectifier circuit 3 is mounted on an IC card or an RF tag, there is a problem that an operating voltage necessary for long-distance communication cannot be supplied to the internal circuit.

本発明は、かかる点に鑑み、出力電圧に電界効果トランジスタの閾値による電圧降下が生じないようにすることができ、ＩＣカードやＲＦタグ等に搭載する場合には、内部回路に対して従来以上に高い電源電圧を供給することができ、通信距離の拡大を図ることができるようにした整流回路を提供することを目的とする。 In view of this point, the present invention can prevent a voltage drop due to a threshold value of a field effect transistor from occurring in the output voltage, and when mounted on an IC card, an RF tag, or the like, the internal circuit is more than conventional. An object of the present invention is to provide a rectifier circuit capable of supplying a high power supply voltage to the mobile phone and increasing the communication distance.

本発明の整流回路は、アンテナの一端が接続される第１の入力端子と、前記アンテナの他端が接続される第２の入力端子と、ドレインを第１の入力端子に接続し、ゲートを第１のノードに接続した第１の電界効果トランジスタと、ドレインを第２の入力端子に接続し、ゲートを第２のノードに接続した第２の電界効果トランジスタと、第１の電極を第１の電界効果トランジスタのソース、第２の電界効果トランジスタのソース及び出力端子に接続し、第２の電極を接地した平滑容量と、第１の入力端子が正極となるときは、第１のノードに第１の入力端子の電圧よりも高い電圧を与え、第２のノードを接地し、第２の入力端子が正極となるときは、第２のノードに第２の入力端子の電圧よりも高い電圧を与え、第１のノードを接地する制御回路とを有するものである。 The rectifier circuit of the present invention includes a first input terminal to which one end of an antenna is connected, a second input terminal to which the other end of the antenna is connected, a drain connected to the first input terminal, and a gate connected to the first input terminal. A first field effect transistor connected to the first node; a second field effect transistor having a drain connected to the second input terminal and a gate connected to the second node; and a first electrode connected to the first node. A smoothing capacitor connected to the source of the first field effect transistor, the source of the second field effect transistor and the output terminal, the second electrode being grounded, and the first node when the first input terminal is positive. When a voltage higher than the voltage of the first input terminal is applied, the second node is grounded, and the second input terminal is positive, a voltage higher than the voltage of the second input terminal is applied to the second node. And a control circuit for grounding the first node. And it has a door.

本発明によれば、第１の入力端子が正極となるときは、第１のノードに第１の入力端子の電圧よりも高い電圧を与え、第２のノードを接地し、第２の入力端子が正極となるときは、第２のノードに第２の入力端子の電圧よりも高い電圧を与え、第１のノードを接地する制御回路を有している。 According to the present invention, when the first input terminal is positive, a voltage higher than the voltage of the first input terminal is applied to the first node, the second node is grounded, and the second input terminal Has a control circuit that applies a voltage higher than the voltage of the second input terminal to the second node and grounds the first node.

この結果、第１の入力端子が正極となるときは、第１の電界効果トランジスタは、ゲート電圧がドレイン電圧よりも高くなってＯＮとなり、第２の電界効果トランジスタはＯＦＦとなる。また、第２の入力端子が正極となるときは、第２の電界効果トランジスタは、ゲート電圧がドレイン電圧よりも高くなってＯＮとなり、第１の電界効果トランジスタはＯＦＦとなる。 As a result, when the first input terminal is positive, the first field effect transistor is turned on when the gate voltage is higher than the drain voltage, and the second field effect transistor is turned off. When the second input terminal is positive, the second field effect transistor is turned on when the gate voltage is higher than the drain voltage, and the first field effect transistor is turned off.

したがって、出力電圧に電界効果トランジスタの閾値による電圧降下が生じないようにすることができ、ＩＣカードやＲＦタグ等に搭載する場合には、内部回路に対して従来以上に高い電源電圧を供給することができ、通信距離の拡大を図ることができる。 Therefore, a voltage drop due to the threshold value of the field effect transistor can be prevented from occurring in the output voltage, and when mounted on an IC card, an RF tag or the like, a higher power supply voltage than the conventional one is supplied to the internal circuit. And the communication distance can be increased.

図１は本発明の一実施形態を示す回路図である。図１中、２１はアンテナ、２２は共振容量、２３は本発明の一実施形態であり、２４、２５は入力端子、２６〜３５はＮＭＯＳトランジスタ、３６、３７は容量、３８は平滑容量、３９は出力端子である。本例では、アンテナ２１の一端は入力端子２４に接続され、アンテナ２１の他端は入力端子２５に接続され、共振容量２２は、アンテナ２１に並列接続されている。 FIG. 1 is a circuit diagram showing an embodiment of the present invention. In FIG. 1, 21 is an antenna, 22 is a resonance capacitor, 23 is an embodiment of the present invention, 24 and 25 are input terminals, 26 to 35 are NMOS transistors, 36 and 37 are capacitors, 38 is a smoothing capacitor, 39 Is an output terminal. In this example, one end of the antenna 21 is connected to the input terminal 24, the other end of the antenna 21 is connected to the input terminal 25, and the resonant capacitor 22 is connected to the antenna 21 in parallel.

ＮＭＯＳトランジスタ２６は、ドレインを入力端子２４に接続し、ゲートをノードＮ１に接続している。ＮＭＯＳトランジスタ２７は、ドレインを入力端子２５に接続し、ゲートをノードＮ２に接続している。平滑容量３８は、第１の電極をＮＭＯＳトランジスタ２６のソース、ＮＭＯＳトランジスタ２７のソース及び出力端子３９に接続し、第２の電極を接地している。 The NMOS transistor 26 has a drain connected to the input terminal 24 and a gate connected to the node N1. The NMOS transistor 27 has a drain connected to the input terminal 25 and a gate connected to the node N2. In the smoothing capacitor 38, the first electrode is connected to the source of the NMOS transistor 26, the source of the NMOS transistor 27 and the output terminal 39, and the second electrode is grounded.

ＮＭＯＳトランジスタ２８は、ドレインを入力端子２４に接続し、ゲートを第２の入力端子２５に接続し、ソースを接地している。ＮＭＯＳトランジスタ２９は。ドレインを入力端子２５に接続し、ゲートを入力端子２４に接続し、ソースを接地している。 The NMOS transistor 28 has a drain connected to the input terminal 24, a gate connected to the second input terminal 25, and a source grounded. NMOS transistor 29. The drain is connected to the input terminal 25, the gate is connected to the input terminal 24, and the source is grounded.

ＮＭＯＳトランジスタ３０は、ゲートをドレインに接続してダイオード接続とし、ドレインをノードＮ３に接続し、ソースをノードＮ１に接続している。ＮＭＯＳトランジスタ３１は、ゲートをドレインに接続してダイオード接続とし、ドレインをノードＮ４に接続し、ソースをノードＮ２に接続している。 The NMOS transistor 30 has a gate connected to the drain for diode connection, a drain connected to the node N3, and a source connected to the node N1. The NMOS transistor 31 has a gate connected to the drain for diode connection, a drain connected to the node N4, and a source connected to the node N2.

ＮＭＯＳトランジスタ３２は、ゲートをドレインに接続してダイオード接続とし、ドレインを入力端子２４に接続し、ソースをノードＮ４に接続している。ＮＭＯＳトランジスタ３３は、ゲートをドレインに接続してダイオード接続とし、ドレインを入力端子２５に接続し、ソースをノードＮ３に接続している。 The NMOS transistor 32 has a gate connected to the drain for diode connection, a drain connected to the input terminal 24, and a source connected to the node N4. The NMOS transistor 33 has a gate connected to the drain for diode connection, a drain connected to the input terminal 25, and a source connected to the node N3.

ＮＭＯＳトランジスタ３４は、ドレインをノードＮ１に接続し、ゲートを入力端子２５に接続し、ソースを接地している。ＮＭＯＳトランジスタ３５は、ドレインをノードＮ２に接続し、ゲートを入力端子２４に接続し、ソースを接地している。 The NMOS transistor 34 has a drain connected to the node N1, a gate connected to the input terminal 25, and a source grounded. The NMOS transistor 35 has a drain connected to the node N2, a gate connected to the input terminal 24, and a source grounded.

容量３６は、第１の電極３６Ａを入力端子２４に接続し、第２の電極３６ＢをノードＮ３に接続している。容量３７は、第１の電極３７Ａを入力端子２５に接続し、第２の電極３７ＢをノードＮ４に接続している。 In the capacitor 36, the first electrode 36A is connected to the input terminal 24, and the second electrode 36B is connected to the node N3. In the capacitor 37, the first electrode 37A is connected to the input terminal 25, and the second electrode 37B is connected to the node N4.

なお、本発明の一実施形態２３においては、ＮＭＯＳトランジスタ３０〜３５と、容量３６、３７とで、ＮＭＯＳトランジスタ２６、２７のＯＮ、ＯＦＦを制御する制御回路が構成されている。 In the embodiment 23 of the present invention, the NMOS transistors 30 to 35 and the capacitors 36 and 37 constitute a control circuit that controls ON and OFF of the NMOS transistors 26 and 27.

図２は本発明の一実施形態２３の動作波形図である。図２中、４０は入力端子２４、２５間の電圧変化、４１は入力端子２４の電圧変化、４２は入力端子２５の電圧変化、４３はノードＮ１の電圧変化、４４はノードＮ２の電圧変化、４５はノードＮ３の電圧変化、４６はノードＮ４の電圧変化を示している。 FIG. 2 is an operation waveform diagram of one embodiment 23 of the present invention. In FIG. 2, 40 is a voltage change between the input terminals 24 and 25, 41 is a voltage change of the input terminal 24, 42 is a voltage change of the input terminal 25, 43 is a voltage change of the node N1, 44 is a voltage change of the node N2, 45 indicates a voltage change at the node N3, and 46 indicates a voltage change at the node N4.

本発明の一実施形態２３においては、入力端子２４、２５にアンテナ２１が接続されているので、リーダ・ライタが正弦波交流無線波を出力するときは、入力端子２４、２５間には、電圧波形４０で示すような、例えば、振幅をＶＰＰとする正弦波交流が現れる。 In Embodiment 23 of the present invention, since the antenna 21 is connected to the input terminals 24 and 25, when the reader / writer outputs a sine wave AC radio wave, there is a voltage between the input terminals 24 and 25. For example, a sinusoidal alternating current having an amplitude of VPP appears as shown by the waveform 40.

ここで、例えば、まず、入力端子２４が正極となり、入力端子２４の電圧が上昇すると、図３に示すように、ＮＭＯＳトランジスタ２９、３５はＯＮ、ＮＭＯＳトランジスタ２７、２８、３４はＯＦＦとなる。 Here, for example, first, when the input terminal 24 becomes positive and the voltage of the input terminal 24 rises, the NMOS transistors 29 and 35 are turned on and the NMOS transistors 27, 28 and 34 are turned off as shown in FIG.

また、この場合には、容量３６とＮＭＯＳトランジスタ３０との直列回路が微分回路として機能し、ノードＮ３及びノードＮ１の電圧も上昇するが、ノードＮ１の電圧がＶth26（ＮＭＯＳトランジスタ２６の閾値）に上昇すると、ＮＭＯＳトランジスタ２６はＯＮとなる。 In this case, the series circuit of the capacitor 36 and the NMOS transistor 30 functions as a differentiating circuit, and the voltages at the nodes N3 and N1 also rise, but the voltage at the node N1 becomes Vth26 (the threshold value of the NMOS transistor 26). When rising, the NMOS transistor 26 is turned on.

なお、入力端子２４の電圧がＶＰＰに上昇すると、容量３６の第１の電極３６Ａの電圧もＶＰＰに上昇し、この結果、ノードＮ３の電圧はＶＰＰに上昇し、ノードＮ１の電位は、ＶＰＰ−Ｖth30（ＮＭＯＳトランジスタ３０の閾値）となる。 Note that when the voltage of the input terminal 24 rises to VPP, the voltage of the first electrode 36A of the capacitor 36 also rises to VPP. As a result, the voltage of the node N3 rises to VPP, and the potential of the node N1 becomes VPP− Vth30 (the threshold value of the NMOS transistor 30).

即ち、本発明の一実施形態２３においては、アンテナ２１により入力端子２４、２５間に正弦波交流が現れる場合において、まず、入力端子２４が正極となり、入力端子２４の電圧が上昇すると、点線４７に示すように電流が流れて整流が行われる。 That is, in Embodiment 23 of the present invention, when a sinusoidal alternating current appears between the input terminals 24 and 25 by the antenna 21, first, when the input terminal 24 becomes positive and the voltage at the input terminal 24 rises, the dotted line 47 As shown, current flows and rectification is performed.

また、この場合には、ＮＭＯＳトランジスタ３２はＯＮ、ＮＭＯＳトランジスタ３３はＯＦＦとなる。この結果、容量３７は、入力端子２４及びＮＭＯＳトランジスタ３２を介して充電され、ノードＮ４の電位は、ＶＰＰ−Ｖth32（ＮＭＯＳトランジスタ３２の閾値）となる。 In this case, the NMOS transistor 32 is ON and the NMOS transistor 33 is OFF. As a result, the capacitor 37 is charged via the input terminal 24 and the NMOS transistor 32, and the potential of the node N4 becomes VPP-Vth32 (the threshold value of the NMOS transistor 32).

次に、入力端子２４に代わり、入力端子２５が正極となり、入力端子２５の電圧が上昇すると、図４に示すように、ＮＭＯＳトランジスタ２８、３４はＯＮ、ＮＭＯＳトランジスタ２６、２９、３５はＯＦＦとなる。 Next, instead of the input terminal 24, when the input terminal 25 becomes positive and the voltage at the input terminal 25 rises, as shown in FIG. 4, the NMOS transistors 28 and 34 are ON, and the NMOS transistors 26, 29, and 35 are OFF. Become.

また、この場合には、容量３７の第１の電極３７Ａの電圧も上昇するので、ノードＮ４及びノードＮ２の電圧も上昇するが、ノードＮ２の電圧がＶth27（ＮＭＯＳトランジスタ２７の閾値）に上昇すると、ＮＭＯＳトランジスタ２７はＯＮとなる。 In this case, since the voltage of the first electrode 37A of the capacitor 37 also increases, the voltages of the node N4 and the node N2 also increase. However, when the voltage of the node N2 increases to Vth27 (the threshold value of the NMOS transistor 27). The NMOS transistor 27 is turned on.

なお、入力端子２５の電圧がＶＰＰに上昇すると、容量３７の第１の電極３７Ａの電圧もＶＰＰに上昇する。この結果、ノードＮ４の電位は、ＶＰＰ−Ｖth32から２ＶＰＰ−Ｖth32に上昇し、ノードＮ２の電位は、２ＶＰＰ−Ｖth32−Ｖth31に上昇する。 Note that when the voltage of the input terminal 25 rises to VPP, the voltage of the first electrode 37A of the capacitor 37 also rises to VPP. As a result, the potential of the node N4 rises from VPP-Vth32 to 2VPP-Vth32, and the potential of the node N2 rises to 2VPP-Vth32-Vth31.

即ち、本発明の一実施形態２３においては、入力端子２４に代わり、入力端子２５が正極となり、入力端子２５の電圧が上昇すると、点線４８に示すように電流が流れて整流が行われる。 That is, in one embodiment 23 of the present invention, when the input terminal 25 becomes a positive electrode instead of the input terminal 24 and the voltage of the input terminal 25 rises, current flows as shown by a dotted line 48 and rectification is performed.

また、この場合には、ＮＭＯＳトランジスタ３３はＯＮ、ＮＭＯＳトランジスタ３２はＯＦＦとなる。この結果、容量３６は、入力端子２５及びＮＭＯＳトランジスタ３３を介して充電され、ノードＮ３の電位は、ＶＰＰ−Ｖth33（ＮＭＯＳトランジスタ３３の閾値）となる。 In this case, the NMOS transistor 33 is turned on and the NMOS transistor 32 is turned off. As a result, the capacitor 36 is charged via the input terminal 25 and the NMOS transistor 33, and the potential of the node N3 becomes VPP−Vth33 (the threshold value of the NMOS transistor 33).

次に、入力端子２５に代わり、再び、入力端子２４が正極となり、入力端子２４の電圧が上昇すると、図５に示すように、ＮＭＯＳトランジスタ２９、３５はＯＮ、ＮＭＯＳトランジスタ２７、２８、３４はＯＦＦとなる。 Next, instead of the input terminal 25, when the input terminal 24 becomes positive again and the voltage at the input terminal 24 rises, the NMOS transistors 29 and 35 are turned on, and the NMOS transistors 27, 28 and 34 are turned on as shown in FIG. It becomes OFF.

また、この場合には、ノードＮ３及びノードＮ１の電圧も上昇するが、ノードＮ１の電圧がＮＭＯＳトランジスタ２６の閾値Ｖth26に上昇すると、ＮＭＯＳトランジスタ２６はＯＮとなる。 In this case, the voltages at the node N3 and the node N1 also rise, but when the voltage at the node N1 rises to the threshold value Vth26 of the NMOS transistor 26, the NMOS transistor 26 is turned on.

なお、入力端子２４の電圧がＶＰＰに上昇すると、容量３６の第１の電極３６Ａの電圧もＶＰＰに上昇する。この結果、ノードＮ３の電位は、ＶＰＰ−Ｖth33から２ＶＰＰ−Ｖth33に上昇し、ノードＮ１の電位は、２ＶＰＰ−Ｖth33−Ｖth30に上昇する。以後、同様の動作を繰り返す。 Note that when the voltage of the input terminal 24 rises to VPP, the voltage of the first electrode 36A of the capacitor 36 also rises to VPP. As a result, the potential of the node N3 rises from VPP−Vth33 to 2VPP−Vth33, and the potential of the node N1 rises to 2VPP−Vth33−Vth30. Thereafter, the same operation is repeated.

このように、本発明の一実施形態２３においては、入力端子２４が正極となると、ＮＭＯＳトランジスタ２６はＯＮ、ＮＭＯＳトランジスタ２７はＯＦＦとなり、整流が行われるが、ＮＭＯＳトランジスタ２６のゲート電圧＞ＮＭＯＳトランジスタ２６のドレイン電圧となる。この結果、入力端子２４が正極である場合の出力電圧ＶＤＤとして、アンテナ２１から供給される正弦波交流のピーク値ＶＰＰと同一電圧の直流電圧を得ることができる。 As described above, in the embodiment 23 of the present invention, when the input terminal 24 becomes positive, the NMOS transistor 26 is turned on, the NMOS transistor 27 is turned off, and rectification is performed, but the gate voltage of the NMOS transistor 26> NMOS transistor The drain voltage is 26. As a result, a DC voltage having the same voltage as the peak value VPP of the sine wave AC supplied from the antenna 21 can be obtained as the output voltage VDD when the input terminal 24 is positive.

また、入力端子２５が正極となると、ＮＭＯＳトランジスタ２７はＯＮ、ＮＭＯＳトランジスタ２６はＯＦＦとなり、整流が行われるが、ＮＭＯＳトランジスタ２７のゲート電圧＞ＮＭＯＳトランジスタ２７のドレイン電圧となる。この結果、入力端子２５が正極である場合の出力電圧ＶＤＤとして、アンテナ２１から供給される正弦波交流のピーク値ＶＰＰと同一電圧の直流電圧を得ることができる。 When the input terminal 25 becomes positive, the NMOS transistor 27 is turned on, the NMOS transistor 26 is turned off, and rectification is performed, but the gate voltage of the NMOS transistor 27> the drain voltage of the NMOS transistor 27. As a result, a DC voltage having the same voltage as the peak value VPP of the sinusoidal AC supplied from the antenna 21 can be obtained as the output voltage VDD when the input terminal 25 is positive.

なお、入力端子２４が正極となる場合、入力端子２４からＮＭＯＳトランジスタ３２を介して容量３７に電荷が供給され、容量３７はＶＰＰ−Ｖth32に充電されるが、この場合、容量３７に蓄積される電荷は、ＮＭＯＳトランジスタ３１、３５を介して接地に抜けてしまうおそれがある。 When the input terminal 24 is positive, charge is supplied from the input terminal 24 to the capacitor 37 via the NMOS transistor 32, and the capacitor 37 is charged to VPP-Vth32. In this case, the charge is accumulated in the capacitor 37. The charge may escape to ground through the NMOS transistors 31 and 35.

しかしながら、ノードＮ４とノードＮ２とをアンテナ２１から供給される正弦波交流の半サイクル内でＡＣ的に切り離すことができるようにＮＭＯＳトランジスタ３１、３５に或る程度のＯＮ抵抗を持たせることにより、容量３７に蓄積される電荷がＮＭＯＳトランジスタ３１、３５を介して接地に抜けないようにすることができる。 However, by providing the NMOS transistors 31 and 35 with a certain ON resistance so that the node N4 and the node N2 can be AC-isolated within the half cycle of the sinusoidal alternating current supplied from the antenna 21, It is possible to prevent charges accumulated in the capacitor 37 from being discharged to the ground via the NMOS transistors 31 and 35.

また、入力端子２５が正極となる場合、入力端子２５からＮＭＯＳトランジスタ３３を介して容量３６に電荷が供給され、容量３６はＶＰＰ−Ｖth33に充電されるが、この場合、容量３６に蓄積される電荷は、ＮＭＯＳトランジスタ３０、３４を介して接地に抜けてしまうおそれがある。 When the input terminal 25 is positive, charge is supplied from the input terminal 25 to the capacitor 36 via the NMOS transistor 33, and the capacitor 36 is charged to VPP-Vth33. In this case, the charge is stored in the capacitor 36. Charges may escape to ground through NMOS transistors 30 and 34.

しかしながら、ノードＮ３とノードＮ１とをアンテナ２１から供給される正弦波交流の半サイクル内でＡＣ的に切り離すことができるようにＮＭＯＳトランジスタ３０、３４に或る程度のＯＮ抵抗を持たせることにより、容量３６に蓄積される電荷がＮＭＯＳトランジスタ３０、３４を介して接地に抜けないようにすることができる。 However, by providing the NMOS transistors 30 and 34 with a certain ON resistance so that the node N3 and the node N1 can be AC-isolated within the half cycle of the sinusoidal alternating current supplied from the antenna 21, It is possible to prevent the electric charge accumulated in the capacitor 36 from being discharged to the ground via the NMOS transistors 30 and 34.

以上のように、本発明の一実施形態２３によれば、ＮＭＯＳトランジスタ３０〜３５と容量３６、３７とでＮＭＯＳトランジスタ２６、２７のＯＮ、ＯＦＦを制御する制御回路を構成し、入力端子２４が正極となり、ＮＭＯＳトランジスタ２６がＯＮ、ＮＭＯＳトランジスタ２７がＯＦＦとなるときは、ＮＭＯＳトランジスタ２６のゲート電圧＞ＮＭＯＳトランジスタ２６のドレイン電圧となるようにし、また、入力端子２５が正極となり、ＮＭＯＳトランジスタ２７がＯＮ、ＮＭＯＳトランジスタ２６がＯＦＦとなるときは、ＮＭＯＳトランジスタ２７のゲート電圧＞ＮＭＯＳトランジスタ２７のドレイン電圧となるようにしている。 As described above, according to the twenty-third embodiment of the present invention, the NMOS transistors 30 to 35 and the capacitors 36 and 37 constitute a control circuit that controls ON and OFF of the NMOS transistors 26 and 27, and the input terminal 24 is When the NMOS transistor 26 is ON and the NMOS transistor 27 is OFF, the gate voltage of the NMOS transistor 26 is greater than the drain voltage of the NMOS transistor 26. The input terminal 25 is positive and the NMOS transistor 27 is When the ON and NMOS transistors 26 are OFF, the gate voltage of the NMOS transistor 27> the drain voltage of the NMOS transistor 27 is set.

この結果、出力電圧ＶＤＤにＮＭＯＳトランジスタ２６、２７の閾値Ｖth26、Ｖth27による電圧降下が生じないようにし、出力電圧ＶＤＤとして、アンテナ２１から供給される正弦波交流のピーク値ＶＰＰと同一電圧の直流電圧を得ることができる。したがって、本発明の一実施形態２３をＩＣカードやＲＦタグ等に搭載する場合には、内部回路に対して従来以上に高い電源電圧を供給することができ、通信距離の拡大を図ることができる。 As a result, the voltage drop due to the threshold values Vth26 and Vth27 of the NMOS transistors 26 and 27 does not occur in the output voltage VDD, and the direct current voltage having the same voltage as the peak value VPP of the sinusoidal alternating current supplied from the antenna 21 is used as the output voltage VDD. Can be obtained. Therefore, when the embodiment 23 of the present invention is mounted on an IC card, an RF tag, or the like, it is possible to supply a higher power supply voltage to the internal circuit than before and to increase the communication distance. .

本発明の一実施形態を示す回路図である。It is a circuit diagram showing one embodiment of the present invention. 本発明の一実施形態の動作波形図である。It is an operation | movement waveform diagram of one Embodiment of this invention. 本発明の一実施形態の動作を説明するための回路図である。It is a circuit diagram for demonstrating operation | movement of one Embodiment of this invention. 本発明の一実施形態の動作を説明するための回路図である。It is a circuit diagram for demonstrating operation | movement of one Embodiment of this invention. 本発明の一実施形態の動作を説明するための回路図である。It is a circuit diagram for demonstrating operation | movement of one Embodiment of this invention. 従来の整流回路の一例を示す回路図である。It is a circuit diagram which shows an example of the conventional rectifier circuit. 図６に示す従来の整流回路の動作波形図である。It is an operation | movement waveform diagram of the conventional rectifier circuit shown in FIG. 図６に示す従来の整流回路の動作を説明するための回路図である。It is a circuit diagram for demonstrating operation | movement of the conventional rectifier circuit shown in FIG. 図６に示す従来の整流回路の動作を説明するための回路図である。It is a circuit diagram for demonstrating operation | movement of the conventional rectifier circuit shown in FIG.

符号の説明Explanation of symbols

１…アンテナ
２…共振容量
３…従来の整流回路の一例
４、５…入力端子
６〜９…ＮＭＯＳトランジスタ
１０…平滑容量
１１…出力端子
１２…入力端子４、５間の電圧変化
１３…入力端子４の電圧変化
１４…入力端子５の電圧変化
２１…アンテナ
２２…共振容量
２３…本発明の一実施形態
２４、２５…入力端子
２６〜３５…ＮＭＯＳトランジスタ
３６、３７…容量
３８…平滑容量
３９…出力端子
４０…入力端子２４、２５間の電圧変化
４１…入力端子２４の電圧変化
４２…入力端子２５の電圧変化
４３…ノードＮ１の電圧変化
４４…ノードＮ２の電圧変化
４５…ノードＮ３の電圧変化
４６…ノードＮ４の電圧変化 DESCRIPTION OF SYMBOLS 1 ... Antenna 2 ... Resonance capacity 3 ... Example of the conventional rectifier circuit 4, 5 ... Input terminal 6-9 ... NMOS transistor 10 ... Smoothing capacitor 11 ... Output terminal 12 ... Voltage change between the input terminals 4, 5 13 ... Input terminal 4 Voltage change 14 ... Voltage change of input terminal 5 21 ... Antenna 22 ... Resonance capacity 23 ... One embodiment of the present invention 24, 25 ... Input terminals 26 to 35 ... NMOS transistors 36, 37 ... Capacity 38 ... Smoothing capacity 39 ... Output terminal 40 ... voltage change between input terminals 24 and 25 41 ... voltage change at input terminal 24 42 ... voltage change at input terminal 25 43 ... voltage change at node N1 44 ... voltage change at node N2 45 ... voltage change at node N3 46: Voltage change at node N4

Claims

アンテナの一端が接続される第１の入力端子と、
前記アンテナの他端が接続される第２の入力端子と、
ドレインを前記第１の入力端子に接続し、ゲートを第１のノードに接続した第１の電界効果トランジスタと、
ドレインを前記第２の入力端子に接続し、ゲートを第２のノードに接続した第２の電界効果トランジスタと、
第１の電極を前記第１の電界効果トランジスタのソース、前記第２の電界効果トランジスタのソース及び出力端子に接続し、第２の電極を接地した平滑容量と、
前記第１の入力端子が正極となるときは、前記第１のノードに前記第１の入力端子の電圧よりも高い電圧を与え、前記第２のノードを接地し、前記第２の入力端子が正極となるときは、前記第２のノードに前記第２の入力端子の電圧よりも高い電圧を与え、前記第１のノードを接地する制御回路と
を有することを特徴とする整流回路。 A first input terminal to which one end of the antenna is connected;
A second input terminal to which the other end of the antenna is connected;
A first field effect transistor having a drain connected to the first input terminal and a gate connected to a first node;
A second field effect transistor having a drain connected to the second input terminal and a gate connected to a second node;
A smoothing capacitor in which a first electrode is connected to a source of the first field effect transistor, a source of the second field effect transistor and an output terminal, and the second electrode is grounded;
When the first input terminal is positive, a voltage higher than the voltage of the first input terminal is applied to the first node, the second node is grounded, and the second input terminal A rectifier circuit comprising: a control circuit that applies a voltage higher than the voltage of the second input terminal to the second node when grounding, and grounds the first node.

前記制御回路は、
第１の電極を前記第１の入力端子に接続し、第２の電極を第３のノードに接続した第１の容量と、
第１の電極を前記第２の入力端子に接続し、第２の電極を第４のノードに接続した第２の容量と、
ドレイン及びゲートを前記第３のノードに接続し、ソースを前記第１のノードに接続した第３の電界効果トランジスタと、
ドレイン及びゲートを前記第４のノードに接続し、ソースを前記第２のノードに接続した第４の電界効果トランジスタと、
ドレイン及びゲートを前記第１の入力端子に接続し、ソースを前記第４のノードに接続した第５の電界効果トランジスタと、
ドレイン及びゲートを前記第２の入力端子に接続し、ソースを前記第３のノードに接続した第６の電界効果トランジスタと、
ドレインを前記第１のノードに接続し、ソースを接地し、ゲートを前記第２の入力端子に接続した第７のトランジスタと、
ドレインを前記第２のノードに接続し、ソースを接地し、ゲートを前記第１の入力端子に接続した第８の電界効果トランジスタと
を有することを特徴とする請求項１に記載の整流回路。 The control circuit includes:
A first capacitor having a first electrode connected to the first input terminal and a second electrode connected to a third node;
A second capacitor having a first electrode connected to the second input terminal and a second electrode connected to a fourth node;
A third field effect transistor having a drain and a gate connected to the third node and a source connected to the first node;
A fourth field effect transistor having a drain and a gate connected to the fourth node and a source connected to the second node;
A fifth field effect transistor having a drain and a gate connected to the first input terminal and a source connected to the fourth node;
A sixth field effect transistor having a drain and a gate connected to the second input terminal and a source connected to the third node;
A seventh transistor having a drain connected to the first node, a source grounded, and a gate connected to the second input terminal;
The rectifier circuit according to claim 1, further comprising: an eighth field effect transistor having a drain connected to the second node, a source grounded, and a gate connected to the first input terminal.