JP2010258277A - Wiring board with built-in component - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a wiring board with built-in components, capable of being manufactured at low cost while conserving the reliability of semiconductor chip connection and its functionality as a wiring board. <P>SOLUTION: The wiring board includes: a first insulating layer 11; second insulating layers 12-15 which are positioned in layers with respect to the first insulating layer 11; a semiconductor chip 41 having terminal pads which is buried in the second insulating layers 12-15; wiring patterns 22 which are sandwiched between the first insulating layer 11 and the second insulating layers 12-15 in contact with them and includes connection lands with surface layer gold plating and on which no surface layer gold plating is formed except on the connection lands; connection members 42 which bring the terminal pads of the semiconductor chip 41 and the connection lands of the wiring patterns 22 into electrical conduction; and resin 51 which is arranged so that the connection members 42 may be sealed with it. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は、絶縁板中に部品が埋設された部品内蔵配線板に係り、特に、半導体チップが埋設された部品内蔵配線板に関する。   The present invention relates to a component built-in wiring board in which components are embedded in an insulating plate, and more particularly to a component built-in wiring board in which a semiconductor chip is embedded.

半導体チップが埋設された部品内蔵配線板の例として、下記特開２００３−１９７８４９号公報に記載のものがある。半導体チップ（ベアチップ）を埋設するには、この開示にあるようにフリップ接続を用いることができる。   As an example of a component built-in wiring board in which a semiconductor chip is embedded, there is one described in JP-A-2003-197849. To embed a semiconductor chip (bare chip), flip connection can be used as described in this disclosure.

フリップ接続は、例えば、半導体チップ上に形成された端子パッド上にさらにＡｕバンプを形成し、これを接着剤（アンダーフィル樹脂）を介して配線板上に形成された配線パターンに圧接することでなすことができる。ここで考慮点は、Ａｕバンプと配線パターンとの低抵抗接続およびその接続信頼性の確保である。このため配線パターン表面には高い洗浄度が求められ、よく行われる方法として、配線パターンの表層にもＡｕめっき層を形成しておく。   In the flip connection, for example, an Au bump is further formed on a terminal pad formed on a semiconductor chip, and this is press-contacted to a wiring pattern formed on a wiring board via an adhesive (underfill resin). Can be made. The consideration here is the low resistance connection between the Au bump and the wiring pattern and the securing of the connection reliability. Therefore, a high degree of cleaning is required on the surface of the wiring pattern, and as a common method, an Au plating layer is also formed on the surface layer of the wiring pattern.

または、フリップ接続は、表層にＡｕめっき層の形成された配線パターン上に、Ａｕバンプの形設された端子パッドを有する半導体チップを当接させ、さらに熱および超音波を加えてＡｕ−Ａｕの金属接合部位を形成するようにして行う方法もある。金属接合部位を形成することで機械的に堅牢な接続が可能である。   Alternatively, in the flip connection, a semiconductor chip having a terminal pad with an Au bump formed thereon is brought into contact with a wiring pattern in which an Au plating layer is formed on the surface layer, and further, heat and ultrasonic waves are applied to Au—Au. There is also a method in which metal bonding sites are formed. A mechanically robust connection is possible by forming a metal bonding site.

いずれの場合も、一般に、配線板の主面上に半導体チップをフリップ接続する場合には、あらかじめ配線パターンのうち接続に供する部位のみを残してはんだレジストのような保護層を形成し、そのあと、接続に供する部位にＡｕめっき層を形成している。これにより、安価とは言えないＡｕめっきを最小限の面積に留めて施すことができる。   In either case, generally, when flip-connecting a semiconductor chip on the main surface of a wiring board, a protective layer such as a solder resist is formed in advance, leaving only the portion of the wiring pattern to be connected, and then The Au plating layer is formed at the site for connection. As a result, Au plating, which is not inexpensive, can be applied with a minimum area.

半導体チップを配線板中に埋設する場合であって、これをフリップ接続する場合には、上記のような主面上への半導体チップのフリップ接続とはいくつか事情が異なってくる。まず、はんだレジストが内層の絶縁層の一部になってしまうことの影響である。一般的に、はんだレジストと配線板で使用される絶縁板材料との密着性は、絶縁板材料同士のそれほどには強くない。そこで、内層としてのはんだレジストを省略した構成を採用すると、Ａｕめっきを広い面積で施すことになってしまい製造コストに影響する。Ａｕめっき層と絶縁板材料との接着性も強いとは言えず、この点でも課題が残る。   In the case of embedding a semiconductor chip in a wiring board and flip-connecting it, there are some differences from the flip-connection of the semiconductor chip on the main surface as described above. First, there is an influence of the solder resist becoming a part of the inner insulating layer. Generally, the adhesion between the solder resist and the insulating plate material used in the wiring board is not so strong between the insulating plate materials. Therefore, if a configuration in which the solder resist as the inner layer is omitted is adopted, Au plating is performed over a wide area, which affects the manufacturing cost. It cannot be said that the adhesion between the Au plating layer and the insulating plate material is strong, and a problem remains in this respect.

特開２００３−１９７８４９号公報JP 2003-197849 A

本発明は、上記した事情を考慮してなされたもので、絶縁板中に半導体チップが埋設された部品内蔵配線板において、半導体チップ接続の信頼性および配線板としての機能性を保全した上で、低コストで製造が可能な部品内蔵配線板を提供することを目的とする。   The present invention has been made in consideration of the above-described circumstances. In the component built-in wiring board in which the semiconductor chip is embedded in the insulating plate, the reliability of the semiconductor chip connection and the functionality as the wiring board are maintained. An object is to provide a component built-in wiring board that can be manufactured at low cost.

上記の課題を解決するため、本発明の一態様である部品内蔵配線板は、第１の絶縁層と、前記第１の絶縁層に対して積層状に位置する第２の絶縁層と、前記第２の絶縁層に埋設された、端子パッドを有する半導体チップと、前記第１の絶縁層と前記第２の絶縁層とに接触して挟設された、表層金めっきの接続ランドを含みかつ該接続ランド上を除いては表層金めっきの形成されていない配線パターンと、前記半導体チップの前記端子パッドと前記配線パターンの前記接続ランドとを電気的に導通させる接続部材と、前記接続部材をその内部に封止するように設けられた樹脂とを具備することを特徴とする。   In order to solve the above-described problem, a component built-in wiring board according to an aspect of the present invention includes a first insulating layer, a second insulating layer positioned in a stacked manner with respect to the first insulating layer, A semiconductor chip having a terminal pad embedded in a second insulating layer, and a surface gold-plated connection land sandwiched in contact with the first insulating layer and the second insulating layer; A wiring pattern in which no surface gold plating is formed except on the connection land, a connection member for electrically connecting the terminal pad of the semiconductor chip and the connection land of the wiring pattern, and the connection member And a resin provided so as to be sealed inside.

すなわち、半導体チップをその端子パッドおよび接続部材を介して配線板の接続ランド上に信頼性高く接続するため、接続ランド上には表層金めっきが施され、かつ接続部材は樹脂により封止されている。表層金めっきは、接続ランド上を除いては形成されていない。したがって、金めっきを広い面積に施す必要がなく低コストである。また、内層となるようなはんだレジストが設けられないので、絶縁層との密着性が問題となることもない。よって、半導体チップ接続の信頼性および配線板としての機能性を保全した上で、低コストで製造が可能な部品内蔵配線板を提供できる。   That is, in order to connect the semiconductor chip to the connection land of the wiring board with high reliability through the terminal pad and the connection member, surface gold plating is applied on the connection land, and the connection member is sealed with resin. Yes. The surface gold plating is not formed except on the connection land. Therefore, it is not necessary to apply gold plating over a large area, and the cost is low. In addition, since a solder resist that forms the inner layer is not provided, adhesion to the insulating layer does not become a problem. Therefore, it is possible to provide a component built-in wiring board that can be manufactured at low cost while maintaining reliability of semiconductor chip connection and functionality as a wiring board.

本発明によれば、絶縁板中に半導体チップが埋設された部品内蔵配線板において、半導体チップ接続の信頼性および配線板としての機能性を保全した上で、低コストで製造が可能な部品内蔵配線板を提供することができる。   According to the present invention, in a component built-in wiring board in which a semiconductor chip is embedded in an insulating plate, the reliability of semiconductor chip connection and functionality as a wiring board are maintained, and the component can be manufactured at low cost. A wiring board can be provided.

本発明の一実施形態に係る部品内蔵配線板の構成を模式的に示す断面図。Sectional drawing which shows typically the structure of the component built-in wiring board which concerns on one Embodiment of this invention. 図１に示した部品内蔵配線板の製造過程の一部を模式的断面で示す工程図。Process drawing which shows a part of manufacturing process of the component built-in wiring board shown in FIG. 図２の続図であって、図１に示した部品内蔵配線板の製造過程の一部を模式的断面で示す工程図。FIG. 3 is a continuation diagram of FIG. 2, and is a process diagram schematically showing a part of a manufacturing process of the component built-in wiring board shown in FIG. 1. 図１に示した部品内蔵配線板の製造過程の別の一部を模式的断面で示す工程図。Process drawing which shows another part of manufacturing process of the component built-in wiring board shown in FIG. 図１に示した部品内蔵配線板の製造過程のさらに別の一部を模式的断面で示す工程図。FIG. 9 is a process diagram schematically showing still another part of the manufacturing process of the component built-in wiring board shown in FIG. 1. 本発明の別の実施形態に係る部品内蔵配線板の構成を模式的に示す断面図。Sectional drawing which shows typically the structure of the component built-in wiring board which concerns on another embodiment of this invention. 本発明のさらに別の実施形態に係る部品内蔵配線板の構成を模式的に示す断面図。Sectional drawing which shows typically the structure of the component built-in wiring board which concerns on another embodiment of this invention. 本発明のさらに別の実施形態に係る部品内蔵配線板の構成を模式的に示す断面図。Sectional drawing which shows typically the structure of the component built-in wiring board which concerns on another embodiment of this invention.

本発明の実施態様として、前記半導体チップが、前記配線パターンの前記接続ランド上にフリップ接続されており、前記接続部材が、前記半導体チップの前記端子パッドと前記配線パターンの前記接続ランドとの間に挟設された、該端子パッドと該接続ランドとを電気的、機械的に接続する導電性バンプであり、前記樹脂が、前記半導体チップと前記第１の絶縁層および前記配線パターンとの間に設けられたアンダーフィル樹脂である、とすることができる。この態様は、半導体チップがフリップ接続により埋設、実装された部品内蔵配線板の構成例である。   As an embodiment of the present invention, the semiconductor chip is flip-connected on the connection land of the wiring pattern, and the connection member is between the terminal pad of the semiconductor chip and the connection land of the wiring pattern. A conductive bump electrically and mechanically connected between the terminal pad and the connection land, wherein the resin is between the semiconductor chip, the first insulating layer, and the wiring pattern. The underfill resin provided in the above. This aspect is a configuration example of a component built-in wiring board in which a semiconductor chip is embedded and mounted by flip connection.

また、実施態様として、前記半導体チップが、前記第１の絶縁層上に、前記端子パッドを有する側が前記第１の絶縁層とは反対の側に向けられるように設けられており、前記接続部材が、前記半導体チップの前記端子パッドと前記配線パターンの前記接続ランドとの間を電気的につなげるように設けられたボンディングワイヤであり、前記樹脂が、前記半導体チップおよび前記ボンディングワイヤを封止している、とすることができる。この態様は、半導体チップがボンディングワイヤによる電気的接続を有して内蔵された配線板の構成例である。フリップ接続に比較すると、ボンディングワイヤによる接続は設備面で安価な製造が可能である。   As an embodiment, the semiconductor chip is provided on the first insulating layer such that a side having the terminal pads is directed to a side opposite to the first insulating layer, and the connection member Is a bonding wire provided so as to electrically connect the terminal pad of the semiconductor chip and the connection land of the wiring pattern, and the resin seals the semiconductor chip and the bonding wire. It can be said that. This aspect is a configuration example of a wiring board in which a semiconductor chip is built with electrical connection by bonding wires. Compared with the flip connection, the connection by the bonding wire can be inexpensively manufactured in terms of equipment.

ここで、上記実施態様両者で、前記配線パターンが、前記接続ランド上を少なくとも除いて前記第２の絶縁層側の表面が粗化されている、とすることができる。このような表面の粗化により、配線パターンと第２の絶縁層との密着性、接着性がより増し、構造的な信頼性の向上を図ることができる。   Here, in both of the above embodiments, the wiring pattern may be roughened on the surface on the second insulating layer side except at least on the connection land. By such surface roughening, the adhesion and adhesiveness between the wiring pattern and the second insulating layer are further increased, and the structural reliability can be improved.

ここで、前記配線パターンが、前記樹脂に接する表面において粗化されている、とすることができる。このような配線パターン表面の粗化により、樹脂との密着性も向上し好ましい。または、前記配線パターンが、前記樹脂に接する表面においては粗化されていない、とすることもできる。これは、製造途上において、半導体チップおよび樹脂を設けた後に配線パターンの表面を粗化した場合に得られる態様である。この場合、粗化の処理が、配線パターンと第２の絶縁層との積層直前になされ得るので、積層時において粗化状態が保持されやすく好ましい。   Here, the wiring pattern can be roughened on the surface in contact with the resin. Such roughening of the surface of the wiring pattern is preferable because it improves the adhesion to the resin. Alternatively, the wiring pattern may be not roughened on the surface in contact with the resin. This is an aspect obtained when the surface of the wiring pattern is roughened after the semiconductor chip and the resin are provided during the manufacturing process. In this case, since the roughening treatment can be performed immediately before the wiring pattern and the second insulating layer are stacked, it is preferable that the roughened state is easily maintained during the stacking.

以上を踏まえ、以下では本発明の実施形態を図面を参照しながら説明する。図１は、本発明の一実施形態に係る部品内蔵配線板の構成を模式的に示す断面図である。図１に示すように、この部品内蔵配線板は、絶縁層１１（第１の絶縁層）、同１２、同１３、同１４、同１５（１２、１３、１４、１５で第２の絶縁層）、配線層２１、同２２（配線パターン）、同２３、同２４、同２５、同２６（＝合計６層）、層間接続体３１、同３２、同３４、同３５、スルーホール導電体３３、半導体チップ４１、導電性バンプ４２（接続部材）、アンダーフィル樹脂５１（樹脂）を有する。   Based on the above, embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a cross-sectional view schematically showing a configuration of a component built-in wiring board according to an embodiment of the present invention. As shown in FIG. 1, this component built-in wiring board includes an insulating layer 11 (first insulating layer), 12, 12, 13, 14, and 15 (12, 13, 14, 15 second insulating layer). ), Wiring layer 21, 22 (wiring pattern), 23, 24, 25, 26 (= 6 layers in total), interlayer connector 31, 32, 34, 35, through-hole conductor 33 , Semiconductor chip 41, conductive bump 42 (connection member), and underfill resin 51 (resin).

半導体チップ４１は、フリップ接続により導電性バンプ４２を介して内層の配線層２２に電気的、機械的に接続されている。この接続のため、半導体チップ４１が有する端子パッド（不図示）上にあらかじめ導電性バンプ４２が形設され、この導電性バンプ４２に位置を合わせて配線層２２には接続ランドがパターン形成されている。導電性バンプ４２は、材質として例えば金（Ａｕ）であり、あらかじめ端子パッド上にスタッド状に形成されたものである。半導体チップ４１と配線層２２および絶縁層１１との間には、フリップ接続部分の機械的および化学的な保護のためアンダーフィル樹脂５１が満たされている。   The semiconductor chip 41 is electrically and mechanically connected to the inner wiring layer 22 via conductive bumps 42 by flip connection. For this connection, conductive bumps 42 are formed in advance on terminal pads (not shown) of the semiconductor chip 41, and connection lands are patterned on the wiring layer 22 so as to be aligned with the conductive bumps 42. Yes. The conductive bump 42 is made of, for example, gold (Au) as a material, and is previously formed in a stud shape on the terminal pad. An underfill resin 51 is filled between the semiconductor chip 41 and the wiring layer 22 and the insulating layer 11 for mechanical and chemical protection of the flip connection portion.

そして、配線層２２の上記接続ランドには、その表層に金めっきが施されている。そのためのめっき層２２ｂは、例えば、Ｎｉ（下層）／Ａｕ（上層）のめっき層とすることができる。めっき層２２ｂは、接続ランド上を除いては形成されていない。したがって、金めっきを広い面積に施していないので低コストである。半導体チップ４１の端子パッド上に形成された導電性バンプ４２と配線層２２上のめっき層２２ｂとは、Ａｕ−Ａｕの接続になり、低抵抗でかつ接続の信頼性が向上している。導電性バンプ４２とめっき層２２ｂとの接続の態様は、圧接とすることも、またはより信頼性を増すために金属接合部位を形成した接続とすることも可能である。   The connection land of the wiring layer 22 is gold-plated on the surface layer. The plating layer 22b for that purpose can be, for example, a plating layer of Ni (lower layer) / Au (upper layer). The plating layer 22b is not formed except on the connection land. Therefore, the gold plating is not performed on a large area, so that the cost is low. The conductive bumps 42 formed on the terminal pads of the semiconductor chip 41 and the plating layer 22b on the wiring layer 22 are Au-Au connections, have low resistance and improved connection reliability. The manner of connection between the conductive bump 42 and the plating layer 22b can be pressure contact, or can be a connection in which a metal joint portion is formed in order to increase reliability.

なお、配線層２２の絶縁層１２に接触する表面は、表面粗さが適度に大きくなるように処理がされた粗化表面２２ａになっている。これは、配線層２２と絶縁層１２との接着性を改善するための構成である。粗化表面２２ａは、さらに、配線層２２と層間接続体３２との電気的接続の信頼性の向上にも貢献している。   Note that the surface of the wiring layer 22 that contacts the insulating layer 12 is a roughened surface 22a that has been treated so that the surface roughness is appropriately increased. This is a configuration for improving the adhesion between the wiring layer 22 and the insulating layer 12. The roughened surface 22a further contributes to improving the reliability of the electrical connection between the wiring layer 22 and the interlayer connector 32.

部品内蔵配線板としてのほかの構造について述べると、配線層２１、２６は、配線板としての両主面上の配線層であり、その上に各種の部品（不図示）が実装され得る。実装ではんだ（不図示）が載るべき配線層２１、２６のランド部分を除いて両主面上には、はんだ接続時に溶融したはんだをランド部分に留めかつその後は保護層として機能するはんだレジスト６１、６２が形成されている（厚さはそれぞれ例えば２０μｍ程度）。ランド部分の表層には、耐腐食性の高いＮｉ／Ａｕのめっき層（不図示）を形成するようにしてもよい。   Describing another structure as a component built-in wiring board, the wiring layers 21 and 26 are wiring layers on both main surfaces as a wiring board, and various components (not shown) can be mounted thereon. Solder resist 61 is provided on both main surfaces except for the land portions of the wiring layers 21 and 26 on which solder (not shown) is to be mounted in mounting, so that the solder melted at the time of solder connection is held on the land portions and thereafter functions as a protective layer. , 62 (thickness is about 20 μm, for example). An Ni / Au plating layer (not shown) with high corrosion resistance may be formed on the surface layer of the land portion.

また、配線層２２、２３、２４、２５は、それぞれ、内層の配線層であり、順に、配線層２１と配線層２２の間に絶縁層１１が、配線層２２と配線層２３の間に絶縁層１２が、配線層２３と配線層２４との間に絶縁層１３が、配線層２４と配線層２５との間に絶縁層１４が、配線層２５と配線層２６との間に絶縁層１５が、それぞれ位置しこれらの配線層２１〜２６を隔てている。各配線層２１〜２６は、例えばそれぞれ厚さ１８μｍの金属（銅）箔からなっている。   The wiring layers 22, 23, 24, and 25 are inner wiring layers, and the insulating layer 11 is insulated between the wiring layer 21 and the wiring layer 22, and the wiring layer 22 and the wiring layer 23 are insulated in this order. The insulating layer 13 is provided between the wiring layer 23 and the wiring layer 24, the insulating layer 14 is provided between the wiring layer 24 and the wiring layer 25, and the insulating layer 15 is provided between the wiring layer 25 and the wiring layer 26. However, the wiring layers 21 to 26 are separated from each other. Each of the wiring layers 21 to 26 is made of, for example, a metal (copper) foil having a thickness of 18 μm.

各絶縁層１１〜１５は、絶縁層１３を除き例えばそれぞれ厚さ１００μｍ、絶縁層１３のみ例えば厚さ３００μｍで、それぞれ例えばガラスエポキシ樹脂からなるリジッドな素材である。特に絶縁層１３は、内蔵された半導体チップ４１に相当する位置部分が開口部となっており、半導体チップ４１を内蔵するための空間を提供する。絶縁層１２、１４は、内蔵された半導体チップ４１のための絶縁層１３の上記開口部および絶縁層１３のスルーホール導電体３３内部の空間を埋めるように変形進入しており内部に空隙となる空間は存在しない。   Each of the insulating layers 11 to 15 is a rigid material made of, for example, a glass epoxy resin, for example, having a thickness of 100 μm, and the insulating layer 13 only having a thickness of, for example, 300 μm. In particular, the insulating layer 13 has an opening at a position corresponding to the built-in semiconductor chip 41, and provides a space for housing the semiconductor chip 41. The insulating layers 12 and 14 are deformed so as to fill the opening of the insulating layer 13 for the built-in semiconductor chip 41 and the space inside the through-hole conductor 33 of the insulating layer 13 and become voids inside. There is no space.

配線層２１と配線層２２とは、それらのパターンの面の間に挟設されかつ絶縁層１１を貫通する層間接続体３１により導通し得る。同様に、配線層２２と配線層２３とは、それらのパターンの面の間に挟設されかつ絶縁層１２を貫通する層間接続体３２により導通し得る。配線層２３と配線層２４とは、絶縁層１３を貫通して設けられたスルーホール導電体３３により導通し得る。配線層２４と配線層２５とは、それらのパターンの面の間に挟設されかつ絶縁層１４を貫通する層間絶縁体３４により導通し得る。配線層２５と配線層２６とは、それらのパターンの面の間に挟設されかつ絶縁層１５を貫通する層間接続体３５により導通し得る。   The wiring layer 21 and the wiring layer 22 can be conducted by an interlayer connector 31 that is sandwiched between the surfaces of the patterns and penetrates the insulating layer 11. Similarly, the wiring layer 22 and the wiring layer 23 can be conducted by an interlayer connector 32 that is sandwiched between the surfaces of the patterns and penetrates the insulating layer 12. The wiring layer 23 and the wiring layer 24 can be conducted by a through-hole conductor 33 provided through the insulating layer 13. The wiring layer 24 and the wiring layer 25 can be conducted by an interlayer insulator 34 that is sandwiched between the surfaces of these patterns and penetrates the insulating layer 14. The wiring layer 25 and the wiring layer 26 can be conducted by an interlayer connector 35 that is sandwiched between the surfaces of these patterns and penetrates the insulating layer 15.

層間接続体３１、３２、３４、３５は、それぞれ、導電性組成物のスクリーン印刷により形成される導電性バンプを由来とするものであり、その製造工程に依拠して軸方向（図１の図示で上下の積層方向）に径が変化している。その直径は、太い側で例えば２００μｍである。   The interlayer connectors 31, 32, 34, and 35 are derived from conductive bumps formed by screen printing of a conductive composition, respectively, and depend on the manufacturing process in the axial direction (shown in FIG. 1). The diameter changes in the upper and lower stacking directions). The diameter is, for example, 200 μm on the thick side.

この実施形態に係る部品内蔵配線板は、半導体チップ４１をその端子パッドおよび導電性バンプ４２を介して配線層２２の接続ランド上に信頼性高く接続するため、接続ランド上にはめっき層２２ｂが形成され、かつ導電性バンプ４２はアンダーフィル樹脂５１により封止されている。めっき層２２ｂは、接続ランド上を除いては形成されていない。したがって、金めっきを広い面積に施していないので低コストである。また、内層となるようなはんだレジストが設けられていないので、絶縁層１２との密着性、接着性が問題となることもない。よって、半導体チップ４１の接続の信頼性および配線板としての機能性を保全した上で、低コストで製造が可能である。   In the component built-in wiring board according to this embodiment, the semiconductor chip 41 is connected to the connection land of the wiring layer 22 with high reliability through the terminal pads and the conductive bumps 42. Therefore, the plating layer 22b is formed on the connection land. The formed conductive bumps 42 are sealed with an underfill resin 51. The plating layer 22b is not formed except on the connection land. Therefore, the gold plating is not performed on a large area, so that the cost is low. In addition, since no solder resist is provided as an inner layer, adhesion and adhesion to the insulating layer 12 do not become a problem. Therefore, it is possible to manufacture at low cost while maintaining the reliability of the connection of the semiconductor chip 41 and the functionality as a wiring board.

次に、図１に示した部品内蔵配線板の製造工程を図２Ａないし図４を参照して説明する。図２Ａないし図４は、それぞれ、図１に示した部品内蔵配線板の製造過程の一部を模式的断面で示す工程図である。これらの図において図１中に示した構成要素と同一または同一相当のものには同一符号を付してある。   Next, a manufacturing process of the component built-in wiring board shown in FIG. 1 will be described with reference to FIGS. 2A to 4. 2A to 4 are process diagrams schematically showing a part of the manufacturing process of the component built-in wiring board shown in FIG. In these figures, the same or equivalent components as those shown in FIG.

図２Ａおよび図２Ｂから説明する。図２Ａおよび図２Ｂは、図１中に示した各構成のうち絶縁層１１を中心とした部分の製造工程を示している。まず、図２Ａ（ａ）に示すように、厚さ例えば１８μｍの金属箔（電解銅箔）２２Ａ上に例えばスクリーン印刷により、層間接続体３１となるペースト状の導電性組成物をほぼ円錐形のバンプ状（底面径例えば２００μｍ、高さ例えば１６０μｍ）に形成する。この導電性組成物は、ペースト状の樹脂中に銀、金、銅などの金属微細粒または炭素微細粒を分散させたものである。説明の都合で金属箔２２Ａの下面に印刷しているが上面でもよい（以下の各図も同じである）。層間接続体３１の印刷後これを乾燥させて硬化させる。   It demonstrates from FIG. 2A and FIG. 2B. 2A and 2B show a manufacturing process of a portion centering on the insulating layer 11 in each configuration shown in FIG. First, as shown in FIG. 2A (a), a paste-like conductive composition to be an interlayer connection 31 is formed on a metal foil (electrolytic copper foil) 22A having a thickness of, for example, 18 μm by, for example, screen printing. It is formed in a bump shape (bottom diameter, for example, 200 μm, height, for example, 160 μm). This conductive composition is obtained by dispersing fine metal particles such as silver, gold and copper or fine carbon particles in a paste-like resin. For convenience of explanation, printing is performed on the lower surface of the metal foil 22A, but it may be printed on the upper surface (the following drawings are also the same). After the interlayer connector 31 is printed, it is dried and cured.

次に、図２Ａ（ｂ）に示すように、金属箔２２Ａ上に厚さ例えば公称１００μｍのＦＲ−４のプリプレグ１１Ａを積層して層間接続体３１を貫通させ、その頭部が露出するようにする。露出に際してあるいはその後その先端を塑性変形でつぶしてもよい（いずれにしても層間接続体３１の形状は、積層方向に一致する軸を有しその軸方向に径が変化する形状である。）。続いて、図２Ａ（ｃ）に示すように、プリプレグ１１Ａ上に金属箔（電解銅箔）２１Ａを積層配置して加圧・加熱し全体を一体化する。このとき、金属箔２１Ａは層間接続体３１と電気的導通状態となり、プリプレグ１１Ａは完全に硬化して絶縁層１１になる。   Next, as shown in FIG. 2A (b), an FR-4 prepreg 11A having a thickness of, for example, 100 μm is laminated on the metal foil 22A to penetrate the interlayer connector 31 so that the head is exposed. To do. At the time of exposure or afterwards, the tip thereof may be crushed by plastic deformation (in any case, the shape of the interlayer connection body 31 is a shape having an axis coinciding with the stacking direction and the diameter changing in the axial direction). Subsequently, as shown in FIG. 2A (c), a metal foil (electrolytic copper foil) 21A is laminated on the prepreg 11A, and the whole is integrated by pressing and heating. At this time, the metal foil 21A is in electrical continuity with the interlayer connector 31, and the prepreg 11A is completely cured to become the insulating layer 11.

次に、図２Ａ（ｄ）に示すように、片側の金属箔２２Ａに例えば周知のフォトリソグラフィによるパターニングを施し、これを、接続ランドを含む配線層２２に加工する。続いて、パターンニングされた配線層２２上を含めて絶縁層１１上に、めっき層形成用マスク１００をパターン形成する。めっき層形成用マスク１００は、めっき層２２ｂを形成すべき配線層２２上の領域の抜けたパターンである。このようなマスクパターン形成も周知のフォトリソグラフィを用いた加工で行うことができる。   Next, as shown in FIG. 2A (d), patterning by, for example, well-known photolithography is performed on the metal foil 22A on one side, and this is processed into a wiring layer 22 including connection lands. Subsequently, the plating layer forming mask 100 is patterned on the insulating layer 11 including the patterned wiring layer 22. The plating layer forming mask 100 is a pattern in which a region on the wiring layer 22 where the plating layer 22b is to be formed is missing. Such mask pattern formation can also be performed by processing using well-known photolithography.

めっき層形成用マスク１００を形成後、図２Ａ（ｅ）に示すように、このマスク１００の抜けた領域の配線層２２上にめっき層２２ｂを形成する。めっき層２２ｂは、すでに述べたように、例えば下層としてニッケルの層を、その上に金の層をそれぞれ形成する。めっき法としては、化学めっき（無電解めっき）、電解めっき、またはこの両者を順次行う方法を採ることができる。なお電解めっきを用いる場合には、下地となる配線層２２のパターンそれぞれに給電ライン（不図示）を設けておくことを要する。めっき層２２ｂの形成後、めっき層形成用マスク１００は除去される（図２Ａ（ｆ））。   After the plating layer forming mask 100 is formed, as shown in FIG. 2A (e), a plating layer 22b is formed on the wiring layer 22 in the region where the mask 100 is removed. As described above, the plating layer 22b is formed, for example, by forming a nickel layer as a lower layer and a gold layer thereon. As the plating method, chemical plating (electroless plating), electrolytic plating, or a method of sequentially performing both of them can be employed. When electrolytic plating is used, it is necessary to provide a power supply line (not shown) for each pattern of the wiring layer 22 as a base. After forming the plating layer 22b, the plating layer forming mask 100 is removed (FIG. 2A (f)).

次に、図２Ｂ（ｇ）に示すように、めっき層２２ｂの形成された配線層２２上に、導電性バンプ４２を介して半導体チップ４１をフリップ接続する。より具体的には、例えば、あらかじめ半導体チップ４１が実装されるべき絶縁層１１上の位置に例えばディスペンサを用いて硬化前のアンダーフィル樹脂を適用する。続いて、導電性バンプ４２を伴った半導体チップ４１を例えばフリップチップボンダを用いて、配線層２２の接続ランド（めっき層２２ｂ）に位置合わせし圧接する。圧接の後、その接続強度の向上のため、およびアンダーフィル樹脂を硬化するため、加熱工程を行う。   Next, as shown in FIG. 2B (g), the semiconductor chip 41 is flip-connected via the conductive bumps 42 on the wiring layer 22 on which the plating layer 22b is formed. More specifically, for example, an underfill resin before curing is applied to a position on the insulating layer 11 where the semiconductor chip 41 is to be mounted in advance using, for example, a dispenser. Subsequently, the semiconductor chip 41 with the conductive bumps 42 is aligned and pressed against the connection land (plating layer 22b) of the wiring layer 22 using, for example, a flip chip bonder. After the pressure welding, a heating step is performed to improve the connection strength and to cure the underfill resin.

半導体チップ４１の配線層２２上へのフリップ接続には、次のような方法も採り得る。すなわち、まず、導電性バンプ４２を伴った半導体チップ４１を、配線層２２の接続ランド（めっき層２２ｂ）に位置合わせし、導電性バンプ４２とめっき層２２ｂとを当接させてその状態で熱および超音波を加え、当接部位にＡｕ−Ａｕの金属接合部位を形成する。金属接合部位を形成することで機械的に堅牢な接続ができる。続いて、アンダーフィル樹脂５１とすべき液状の樹脂を半導体チップ４１と絶縁層１１との間に例えばディスペンサを用いて注入し、その後加熱して液状樹脂を硬化させアンダーフィル樹脂５１を形成する。   The following method can also be adopted for flip connection of the semiconductor chip 41 onto the wiring layer 22. That is, first, the semiconductor chip 41 with the conductive bumps 42 is aligned with the connection land (plating layer 22b) of the wiring layer 22, and the conductive bumps 42 and the plating layer 22b are brought into contact with each other to heat the semiconductor chip 41. Then, an ultrasonic wave is applied to form an Au—Au metal bonding site at the contact site. A mechanically robust connection can be achieved by forming a metal bonding site. Subsequently, a liquid resin to be the underfill resin 51 is injected between the semiconductor chip 41 and the insulating layer 11 using, for example, a dispenser, and then heated to cure the liquid resin to form the underfill resin 51.

配線層２２上に半導体チップ４１をフリップ接続したら、次に、図２Ｂ（ｈ）に示すように、この時点で露出している配線層２２の表面を粗化処理して粗化表面２２ａにする。これには、具体的に、例えば、黒化還元処理やマイクロエッチング処理を採用することができる。マイクロエッチング処理としては、例えば、ＣＺ処理（メック社商品名）やボンドフィルム処理（アトテック社商品名）がある。この粗化処理は、配線層２２とこの上に積層される絶縁層２２（図１参照）との密着性、接着性を向上するため行われる。   After the semiconductor chip 41 is flip-connected on the wiring layer 22, the surface of the wiring layer 22 exposed at this time is roughened to a roughened surface 22a as shown in FIG. 2B (h). . Specifically, for example, a blackening reduction process or a microetching process can be employed. Examples of the micro-etching process include CZ processing (MEC product name) and bond film processing (Atotech product name). This roughening treatment is performed to improve the adhesion and adhesion between the wiring layer 22 and the insulating layer 22 (see FIG. 1) laminated thereon.

以上により、導電性バンプ４２を介して半導体チップ４１が配線層２２の接続ランド（めっき層２２ｂ）上に接続され、かつ半導体チップ４１と配線層２２および絶縁層１１との間にアンダーフィル樹脂５１が満たされた状態の配線板素材１が得られる。この配線板素材１を用いる、全体の積層工程については図４で後述する。この配線板素材１は、配線層２２の粗化処理のあと、すぐに、全体の積層工程に供せられ得る。よって、全体積層工程における粗化状態の保持の点で好ましい。   As described above, the semiconductor chip 41 is connected to the connection land (plating layer 22 b) of the wiring layer 22 through the conductive bump 42, and the underfill resin 51 is interposed between the semiconductor chip 41 and the wiring layer 22 and the insulating layer 11. The wiring board material 1 in a state in which is satisfied is obtained. The entire lamination process using this wiring board material 1 will be described later with reference to FIG. The wiring board material 1 can be used for the entire lamination process immediately after the roughening treatment of the wiring layer 22. Therefore, it is preferable in terms of maintaining the roughened state in the entire lamination process.

次に、図３を参照して説明する。図３は、図１中に示した各構成のうち絶縁層１３および同１２を中心とした部分の製造工程を示している。まず、図３（ａ）に示すように、両面に例えば厚さ１８μｍの金属箔（電解銅箔）２３Ａ、２４Ａが積層された例えば厚さ３００μｍのＦＲ−４の絶縁層１３を用意し、その所定位置にスルーホール導電体を形成するための貫通孔７２をあけ、かつ内蔵する半導体チップ４１に相当する部分に開口部７１を形成する。   Next, a description will be given with reference to FIG. FIG. 3 shows a manufacturing process of a part centering on the insulating layer 13 and the same 12 in each configuration shown in FIG. First, as shown in FIG. 3A, for example, an FR-4 insulating layer 13 having a thickness of, for example, 300 μm in which metal foils (electrolytic copper foils) 23A and 24A having a thickness of 18 μm are laminated on both surfaces is prepared. A through-hole 72 for forming a through-hole conductor is formed at a predetermined position, and an opening 71 is formed in a portion corresponding to the built-in semiconductor chip 41.

次に、無電解めっきおよび電解めっきを行い、図３（ｂ）に示すように、貫通孔７２の内壁にスルーホール導電体３３を形成する。このとき開口部７１の内壁にも導電体が形成される。さらに、図３（ｃ）に示すように、金属箔２３Ａ、２４Ａを周知のフォトリソグラフィを利用して所定にパターニングして配線層２３、２４を形成する。配線層２３、２４のパターニング形成により、開口部７１の内壁に形成された導電体も除去される。   Next, electroless plating and electrolytic plating are performed to form a through-hole conductor 33 on the inner wall of the through-hole 72 as shown in FIG. At this time, a conductor is also formed on the inner wall of the opening 71. Further, as shown in FIG. 3C, the metal foils 23A and 24A are patterned in a predetermined manner using well-known photolithography to form wiring layers 23 and 24. By patterning the wiring layers 23 and 24, the conductor formed on the inner wall of the opening 71 is also removed.

次に、図３（ｄ）に示すように、配線層２３上の所定の位置に層間接続体３２となる導電性バンプ（底面径例えば２００μｍ、高さ例えば１６０μｍ）をペースト状導電性組成物のスクリーン印刷により形成する。続いて、図３（ｅ）に示すように、絶縁層１２とすべきＦＲ−４のプリプレグ１２Ａ（公称厚さ例えば１００μｍ）を配線層２３側にプレス機を用い積層する。プリプレグ１２Ａには、絶縁層１３と同様の、内蔵する半導体チップ４１に相当する部分の開口部をあらかじめ設けておく。   Next, as shown in FIG. 3D, conductive bumps (bottom diameter, for example, 200 μm, height, for example, 160 μm) to be the interlayer connector 32 are formed at predetermined positions on the wiring layer 23 with the paste-like conductive composition. It is formed by screen printing. Subsequently, as shown in FIG. 3E, an FR-4 prepreg 12A (nominal thickness, for example, 100 μm) to be the insulating layer 12 is laminated on the wiring layer 23 side using a press. The prepreg 12 </ b> A is provided with an opening in advance corresponding to the built-in semiconductor chip 41, similar to the insulating layer 13.

この積層工程では、層間接続体３２の頭部をプリプレグ１２Ａに貫通させる。なお、図３（ｅ）における層間接続体３２の頭部の破線は、この段階でその頭部を塑性変形させてつぶしておく場合と塑性変形させない場合の両者あり得ることを示す。この工程により、配線層２３はプリプレグ１２Ａ側に沈み込んで位置する。以上により得られた配線板素材を配線板素材２とする。   In this lamination process, the head of the interlayer connector 32 is passed through the prepreg 12A. In addition, the broken line of the head part of the interlayer connection body 32 in FIG. 3 (e) indicates that there are both cases where the head part is plastically deformed and crushed at this stage and when it is not plastically deformed. By this step, the wiring layer 23 is located by sinking to the prepreg 12A side. The wiring board material obtained as described above is referred to as a wiring board material 2.

なお、以上の図３に示した工程は、以下のような手順とすることも可能である。図３（ａ）の段階では、貫通孔７２のみ形成し内蔵部品用の開口部７１を形成せずに続く図３（ｂ）から図３（ｄ）までの工程を行う。次に、図３（ｅ）に相当する工程として、プリプレグ１２Ａ（開口のないもの）の積層を行う。そして、絶縁層１３およびプリプレグ１２Ａに部品内蔵用の開口部を同時に形成する、という工程である。   Note that the process shown in FIG. 3 can be performed as follows. In the stage of FIG. 3A, only the through hole 72 is formed, and the subsequent steps from FIG. 3B to FIG. 3D are performed without forming the opening 71 for the built-in component. Next, as a process corresponding to FIG. 3E, prepreg 12A (without opening) is stacked. And it is the process of forming simultaneously the opening part for components incorporation in the insulating layer 13 and the prepreg 12A.

次に、図４を参照して説明する。図４は、上記で得られた配線板素材１、２などを積層する配置関係を示す図である。   Next, a description will be given with reference to FIG. FIG. 4 is a diagram showing an arrangement relationship in which the wiring board materials 1 and 2 obtained as described above are stacked.

図４において、図示上側の配線板素材３は、下側の配線板素材１と同様な工程を適用し、かつそのあと層間接続体３４およびプリプレグ１４Ａを図示中間の配線板素材２における層間接続体３２およびプリプレグ１２Ａと同様にして形成し得られたものである。ただし、部品（半導体チップ４１）およびこれを接続するための部位（接続ランド）のない構成であり、さらにプリプレグ１４Ａには半導体チップ４１用の開口部も設けない。そのほかは、金属箔（電解銅箔）２６Ａ、絶縁層１５、層間接続体３５、配線層２５、プリプレグ１４Ａ、層間接続体３４とも、それぞれ配線板素材１の金属箔２１Ａ、絶縁層１１、層間接続体３１、配線層２２、配線板素材２のプリプレグ１２Ａ、層間接続体３２と同じである。   In FIG. 4, the upper wiring board material 3 shown in FIG. 4 applies the same process as the lower wiring board material 1, and thereafter, the interlayer connection 34 and the prepreg 14A are connected to the interlayer connection body in the intermediate wiring board material 2 shown in FIG. 32 and the prepreg 12A. However, there is no component (semiconductor chip 41) and no part (connection land) for connecting it, and the prepreg 14A is not provided with an opening for the semiconductor chip 41. Other than that, the metal foil (electrolytic copper foil) 26A, the insulating layer 15, the interlayer connection body 35, the wiring layer 25, the prepreg 14A, and the interlayer connection body 34 are the metal foil 21A of the wiring board material 1, the insulating layer 11, and the interlayer connection, respectively. The same as the body 31, the wiring layer 22, the prepreg 12 </ b> A of the wiring board material 2, and the interlayer connection body 32.

図４に示すような配置で各配線板素材１、２、３を積層配置してプレス機で加圧・加熱する。これにより、プリプレグ１２Ａ、１４Ａが完全に硬化し全体が積層・一体化する。このとき、加熱により得られるプリプレグ１２Ａ、１４Ａの流動性により、半導体チップ４１の周りの空間およびスルーホール導電体３３内部の空間にはプリプレグ１２Ａ、１４Ａが変形進入し空隙は発生しない。また、配線層２２、２４は、層間接続体３２、３４にそれぞれ電気的に接続される。この積層工程では、配線層２２の表面に粗化表面２２ａが設けられていることにより、絶縁層１２と配線層２２の密着性、接着性が向上し、また層間接続体３２と配線層２２との電気的接続の信頼性が向上している。   The wiring board materials 1, 2, and 3 are stacked and arranged in the arrangement as shown in FIG. Thereby, the prepregs 12A and 14A are completely cured, and the whole is laminated and integrated. At this time, due to the fluidity of the prepregs 12 </ b> A and 14 </ b> A obtained by heating, the prepregs 12 </ b> A and 14 </ b> A are deformed into the space around the semiconductor chip 41 and the space inside the through-hole conductor 33, and no gap is generated. The wiring layers 22 and 24 are electrically connected to the interlayer connectors 32 and 34, respectively. In this laminating step, the roughened surface 22a is provided on the surface of the wiring layer 22, thereby improving the adhesion and adhesion between the insulating layer 12 and the wiring layer 22, and the interlayer connector 32 and the wiring layer 22 The reliability of electrical connection is improved.

図４に示す積層工程の後、上下両面の金属箔２６Ａ、２１Ａを周知のフォトリソグラフィを利用して所定にパターニングし、さらにはんだレジスト６１、６２の層を形成することにより、図１に示したような部品内蔵配線板を得ることができる。   After the lamination step shown in FIG. 4, the metal foils 26A and 21A on the upper and lower surfaces are patterned in a predetermined manner by using well-known photolithography, and further layers of solder resists 61 and 62 are formed, as shown in FIG. Such a component built-in wiring board can be obtained.

変形例として、中間の絶縁層１３に設けられたスルーホール導電体３３については、層間接続体３１や同３２と同様なものとする構成も当然ながらあり得る。また、外側の配線層２１、２６は、最後の積層工程のあとにパターニングして得る以外に、各配線板素材１、３の段階で（例えば図２Ａ（ｄ）の段階で）形成するようにしてもよい。   As a modification, the through-hole conductor 33 provided in the intermediate insulating layer 13 can naturally have a configuration similar to the interlayer connector 31 or 32. In addition, the outer wiring layers 21 and 26 are formed at the stage of each wiring board material 1 and 3 (for example, at the stage of FIG. 2A (d)) other than being obtained by patterning after the last lamination step. May be.

次に、本発明の別の実施形態について図５を参照して説明する。図５は、別の実施形態に係る部品内蔵配線板の構成を模式的に示す断面図である。図５において、すでに説明した図中に登場の構成要素と同一または同一相当のものには同一符号を付してある。その説明は、加えて説明するべき事項がない限り省略する。   Next, another embodiment of the present invention will be described with reference to FIG. FIG. 5 is a cross-sectional view schematically showing a configuration of a component built-in wiring board according to another embodiment. In FIG. 5, the same reference numerals are given to the same or equivalent components as those appearing in the already described drawings. The explanation is omitted unless there is a matter to be explained.

この実施形態は、配線層２２上に形成される粗化表面２２ａがアンダーフィル樹脂５１に接して埋もれた部位上を含めて形成されている。このような配線パターン２２表面の粗化により、配線パターン２２とアンダーフィル樹脂５１との密着性、接着性も向上し好ましい。そのほかの構成については図１に示した部品内蔵配線板と同様である。   In this embodiment, the roughened surface 22 a formed on the wiring layer 22 is formed including the part buried in contact with the underfill resin 51. Such roughening of the surface of the wiring pattern 22 is preferable because it improves the adhesion and adhesion between the wiring pattern 22 and the underfill resin 51. Other configurations are the same as those of the component built-in wiring board shown in FIG.

この実施形態の部品内蔵配線板を製造するには、次のようにすればよい。すなわち、図２Ａ（ｆ）の状態が得られたらこれに続いて配線層２２の粗化処理を行い粗化表面２２ａを形成する。この粗化処理では、すでにめっき層２２ｂが形成された表面は粗化されない。そして、そのあとに、配線層２２の接続パッド（めっき層２２ｂ）上に、導電性バンプ４２を介して半導体チップ４１をフリップ接続する。そのほかの工程については、図２Ａないし図４において説明した要領で行えばよい。   In order to manufacture the component built-in wiring board of this embodiment, the following may be performed. That is, when the state of FIG. 2A (f) is obtained, the wiring layer 22 is subsequently roughened to form a roughened surface 22a. In this roughening treatment, the surface on which the plating layer 22b has already been formed is not roughened. Thereafter, the semiconductor chip 41 is flip-connected on the connection pads (plating layer 22 b) of the wiring layer 22 via the conductive bumps 42. Other steps may be performed as described in FIGS. 2A to 4.

次に、本発明のさらに別の実施形態について図６を参照して説明する。図６は、さらに別の実施形態に係る部品内蔵配線板の構成を模式的に示す断面図である。図６において、すでに説明した図中に登場の構成要素と同一または同一相当のものには同一符号を付してある。その説明は、加えて説明するべき事項がない限り省略する。   Next, still another embodiment of the present invention will be described with reference to FIG. FIG. 6 is a cross-sectional view schematically showing a configuration of a component built-in wiring board according to still another embodiment. In FIG. 6, the same reference numerals are given to the same or equivalent components as those appearing in the already described drawings. The explanation is omitted unless there is a matter to be explained.

この実施形態は、内蔵される半導体チップ４１が、配線層２２にフリップ接続されるのではなく、接続部材であるボンディングワイヤ４３を介して、配線層２２上に形成されためっき層２２ｂと電気的に導通されている。そして、ボンディングワイヤ４３を含めて半導体チップ４１の全体が配線板の絶縁材料とは異なる樹脂５２で封止された構造になっている。フリップ接続に比較すると、ボンディングワイヤ４３による接続は設備面で安価な製造が可能である。そのほかの構成については図１に示した部品内蔵配線板と同様である。   In this embodiment, the built-in semiconductor chip 41 is not flip-connected to the wiring layer 22 but electrically connected to the plating layer 22b formed on the wiring layer 22 via the bonding wire 43 which is a connection member. Is connected to. The entire semiconductor chip 41 including the bonding wires 43 is sealed with a resin 52 different from the insulating material of the wiring board. Compared with the flip connection, the connection by the bonding wire 43 can be manufactured inexpensively in terms of equipment. Other configurations are the same as those of the component built-in wiring board shown in FIG.

この実施形態の部品内蔵配線板を製造するには、次のようにすればよい。すなわち、まず図２Ａ（ｆ）の状態を得るまでは要領として同じである。ただし、配線層２２によるパターンおよびめっき層２２ｂの形成領域については、ボンディングワイヤ４３が接続されることに対応したパターンおよび領域とする。   In order to manufacture the component built-in wiring board of this embodiment, the following may be performed. That is, the procedure is the same until the state shown in FIG. 2A (f) is obtained. However, a pattern and a region corresponding to the bonding wire 43 being connected are used for the pattern formed by the wiring layer 22 and the formation region of the plating layer 22b.

そして、図２Ｂ（ｇ）に示した工程に代えて、半導体チップ４１をその機能面が上向きとなるように絶縁層１１上に載置、固定し、続いて、半導体チップ４１上の端子パッドと配線層２２の接続ランド（めっき層２２ｂ）との間をボンディングワイヤ４３を用いてボンディング接続する。さらにそのあと、ボンディングワイヤ４３および半導体チップ４１の全体を封止するように樹脂５２を形成する。この樹脂５２は、例えば、周知のポッティング樹脂またはトランスファーモールド樹脂とすることができる。図２Ｂ（ｈ）の工程およびそのほかの工程については、図２Ａないし図４において説明した要領で行えばよい。   Then, in place of the process shown in FIG. 2B (g), the semiconductor chip 41 is mounted and fixed on the insulating layer 11 so that the functional surface thereof faces upward, and then the terminal pads on the semiconductor chip 41 are arranged. A bonding wire 43 is used for bonding connection to the connection land (plating layer 22b) of the wiring layer 22. Thereafter, a resin 52 is formed so as to seal the bonding wires 43 and the entire semiconductor chip 41. The resin 52 can be, for example, a known potting resin or transfer mold resin. The process of FIG. 2B (h) and other processes may be performed as described in FIGS. 2A to 4.

次に、本発明のさらに別の実施形態について図７を参照して説明する。図７は、さらに別の実施形態に係る部品内蔵配線板の構成を模式的に示す断面図である。図７において、すでに説明した図中に登場の構成要素と同一または同一相当のものには同一符号を付してある。その説明は、加えて説明するべき事項がない限り省略する。   Next, still another embodiment of the present invention will be described with reference to FIG. FIG. 7 is a cross-sectional view schematically showing a configuration of a component built-in wiring board according to still another embodiment. In FIG. 7, the same reference numerals are given to the same or equivalent components as those appearing in the already described drawings. The explanation is omitted unless there is a matter to be explained.

この実施形態は、図６に示した実施形態と異なり、配線層２２上に形成される粗化表面２２ａが樹脂５２に接して埋もれた部位上を含めて形成されている。このような配線パターン２２表面の粗化により、配線パターン２２と樹脂５２との密着性、接着性も向上し好ましい。そのほかの構成については図６に示した部品内蔵配線板と同様である。   In this embodiment, unlike the embodiment shown in FIG. 6, the roughened surface 22 a formed on the wiring layer 22 is formed including the portion buried in contact with the resin 52. Such roughening of the surface of the wiring pattern 22 is preferable because it improves the adhesion and adhesion between the wiring pattern 22 and the resin 52. Other configurations are the same as those of the component built-in wiring board shown in FIG.

この実施形態の部品内蔵配線板を製造するには、図６に示した部品内蔵配線板での製造工程を以下のように改変すればよい。すなわち、半導体チップ４１の絶縁層１１上への載置、固定、ボンディングワイヤ４３による接続、樹脂５２の形成の一連の工程に先立って、まず、配線層２２に粗化処理を施し粗化表面２２ａを形成する。または、粗化処理を、半導体チップ４１の絶縁層１１上への載置、固定のあと、または、さらにボンディングワイヤ４３による接続を行ったあとに行う。これらの場合の粗化処理では、すでにめっき層２２ｂが形成された表面は粗化されない。要は、粗化処理のあとに樹脂５２を形成することで、粗化表面２２ａは、樹脂５２に接して埋もれた部位上を含めて形成されていることになる。そのほかの工程については、図２Ａないし図４において説明した要領で行えばよい。   In order to manufacture the component built-in wiring board of this embodiment, the manufacturing process using the component built-in wiring board shown in FIG. 6 may be modified as follows. That is, prior to a series of steps of placing the semiconductor chip 41 on the insulating layer 11, fixing, connecting with the bonding wires 43, and forming the resin 52, first, the wiring layer 22 is subjected to a roughening process to be roughened surface 22 a. Form. Alternatively, the roughening process is performed after the semiconductor chip 41 is placed and fixed on the insulating layer 11 or after the bonding wire 43 is further connected. In the roughening treatment in these cases, the surface on which the plating layer 22b has already been formed is not roughened. In short, by forming the resin 52 after the roughening treatment, the roughened surface 22 a is formed including the part buried in contact with the resin 52. Other steps may be performed as described in FIGS. 2A to 4.

１…配線板素材、２…配線板素材、３…配線板素材、１１…絶縁層、１１Ａ…プリプレグ、１２…絶縁層、１２Ａ…プリプレグ、１３…絶縁層、１４…絶縁層、１４Ａ…プリプレグ、１５…絶縁層、２１…配線層（配線パターン）、２１Ａ…金属箔（銅箔）、２２…配線層（配線パターン）、２２ａ…粗化表面、２２ｂ…めっき層、２２Ａ…金属箔（銅箔）、２３…配線層（配線パターン）、２３Ａ…金属箔（銅箔）、２４…配線層（配線パターン）、２４Ａ…金属箔（銅箔）、２５…配線層（配線パターン）、２６…配線層（配線パターン）、２６Ａ…金属箔（銅箔）、３１、３２、３４、３５…層間接続体（導電性組成物印刷による導電性バンプ）、３３…スルーホール導電体、４１…半導体チップ、４２…導電性バンプ（Ａｕスタッドバンプ；接続部材）、４３…ボンディングワイヤ（接続部材）、５１…アンダーフィル樹脂、５２…ポッティング樹脂またはトランスファーモールド樹脂、６１、６２…はんだレジスト、７１…部品用開口部、７２…貫通孔、１００…めっき層形成用マスク。   DESCRIPTION OF SYMBOLS 1 ... Wiring board material, 2 ... Wiring board material, 3 ... Wiring board material, 11 ... Insulating layer, 11A ... Prepreg, 12 ... Insulating layer, 12A ... Prepreg, 13 ... Insulating layer, 14 ... Insulating layer, 14A ... Prepreg, DESCRIPTION OF SYMBOLS 15 ... Insulating layer, 21 ... Wiring layer (wiring pattern), 21A ... Metal foil (copper foil), 22 ... Wiring layer (wiring pattern), 22a ... Roughened surface, 22b ... Plating layer, 22A ... Metal foil (copper foil) , 23... Wiring layer (wiring pattern), 23A... Metal foil (copper foil), 24... Wiring layer (wiring pattern), 24A... Metal foil (copper foil), 25. Layer (wiring pattern), 26A ... metal foil (copper foil), 31, 32, 34, 35 ... interlayer connection (conductive bump by conductive composition printing), 33 ... through-hole conductor, 41 ... semiconductor chip, 42 ... conductive bump (Au stud Connection member), 43 ... bonding wire (connection member), 51 ... underfill resin, 52 ... potting resin or transfer mold resin, 61, 62 ... solder resist, 71 ... part opening, 72 ... through hole, 100 ... Plating layer forming mask.

Claims (9)

第１の絶縁層と、
前記第１の絶縁層に対して積層状に位置する第２の絶縁層と、
前記第２の絶縁層に埋設された、端子パッドを有する半導体チップと、
前記第１の絶縁層と前記第２の絶縁層とに接触して挟設された、表層金めっきの接続ランドを含みかつ該接続ランド上を除いては表層金めっきの形成されていない配線パターンと、
前記半導体チップの前記端子パッドと前記配線パターンの前記接続ランドとを電気的に導通させる接続部材と、
前記接続部材をその内部に封止するように設けられた樹脂と
を具備することを特徴とする部品内蔵配線板。 A first insulating layer;
A second insulating layer positioned in a stack with respect to the first insulating layer;
A semiconductor chip having a terminal pad embedded in the second insulating layer;
A wiring pattern including a surface gold-plated connection land sandwiched between and in contact with the first insulating layer and the second insulating layer and having no surface gold plating except on the connection land When,
A connection member that electrically connects the terminal pad of the semiconductor chip and the connection land of the wiring pattern;
And a resin provided so as to seal the connection member therein. 前記半導体チップが、前記配線パターンの前記接続ランド上にフリップ接続されており、
前記接続部材が、前記半導体チップの前記端子パッドと前記配線パターンの前記接続ランドとの間に挟設された、該端子パッドと該接続ランドとを電気的、機械的に接続する導電性バンプであり、
前記樹脂が、前記半導体チップと前記第１の絶縁層および前記配線パターンとの間に設けられたアンダーフィル樹脂であること
を特徴とする請求項１記載の部品内蔵配線板。 The semiconductor chip is flip-connected on the connection land of the wiring pattern;
The connection member is a conductive bump which is sandwiched between the terminal pad of the semiconductor chip and the connection land of the wiring pattern and electrically and mechanically connects the terminal pad and the connection land. Yes,
The component built-in wiring board according to claim 1, wherein the resin is an underfill resin provided between the semiconductor chip, the first insulating layer, and the wiring pattern. 前記半導体チップが、前記第１の絶縁層上に、前記端子パッドを有する側が前記第１の絶縁層とは反対の側に向けられるように設けられており、
前記接続部材が、前記半導体チップの前記端子パッドと前記配線パターンの前記接続ランドとの間を電気的につなげるように設けられたボンディングワイヤであり、
前記樹脂が、前記半導体チップおよび前記ボンディングワイヤを封止していること
を特徴とする請求項１記載の部品内蔵配線板。 The semiconductor chip is provided on the first insulating layer such that a side having the terminal pads is directed to a side opposite to the first insulating layer;
The connection member is a bonding wire provided so as to electrically connect the terminal pad of the semiconductor chip and the connection land of the wiring pattern;
The component built-in wiring board according to claim 1, wherein the resin seals the semiconductor chip and the bonding wire. 前記配線パターンが、前記接続ランド上を少なくとも除いて前記第２の絶縁層側の表面が粗化されていることを特徴とする請求項２記載の部品内蔵配線板。   The component built-in wiring board according to claim 2, wherein the wiring pattern has a roughened surface on the second insulating layer side except at least on the connection land. 前記配線パターンが、前記接続ランド上を少なくとも除いて前記第２の絶縁層側の表面が粗化されていることを特徴とする請求項３記載の部品内蔵配線板。   4. The component built-in wiring board according to claim 3, wherein a surface of the wiring pattern is roughened except at least on the connection land. 前記配線パターンが、前記樹脂に接する表面において粗化されていることを特徴とする請求項４記載の部品内蔵配線板。   The component built-in wiring board according to claim 4, wherein the wiring pattern is roughened on a surface in contact with the resin. 前記配線パターンが、前記樹脂に接する表面において粗化されていることを特徴とする請求項５記載の部品内蔵配線板。   6. The component built-in wiring board according to claim 5, wherein the wiring pattern is roughened on a surface in contact with the resin. 前記配線パターンが、前記樹脂に接する表面においては粗化されていないことを特徴とする請求項４記載の部品内蔵配線板。   The component built-in wiring board according to claim 4, wherein the wiring pattern is not roughened on a surface in contact with the resin. 前記配線パターンが、前記樹脂に接する表面においては粗化されていないことを特徴とする請求項５記載の部品内蔵配線板。   The component built-in wiring board according to claim 5, wherein the wiring pattern is not roughened on a surface in contact with the resin.
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