JP2010223640A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】キャップ部の剛性確保とキャップ部に設けられた貫通電極の平面サイズを小さくすることとを両立する。
【解決手段】各凹部２１ａ、２１ｂの各底部２１ｃ、２１ｄの一部に溝部３０を設け、この溝部３０に配線部２４を設ける。また、溝部３０の底面３１よりも小さいサイズの貫通孔３２内に、配線部２４に接触すると共に電気的に接続された貫通電極２５を設ける。これによると、キャップ部２０に溝部３０が設けられたことにより、キャップ部２０において貫通孔３２が形成される部位の厚みが小さくなるので、貫通孔３２の平面サイズを小さくすることができる。また、溝部３０によりキャップ部２０のうち貫通孔３２が形成される部位のみを薄くしているので、キャップ部２０のうち貫通孔３２が形成されない部分の厚みを維持でき、ひいてはキャップ部２０の剛性を確保できる。
【選択図】図２

Description

本発明は、センシング部が設けられたセンサ部とキャップ部とを備え、センシング部がセンサ部とキャップ部との間に気密封止された半導体装置およびその製造方法に関するものである。

従来より、センシング部を備えたセンサ部と、センサ部に当接するキャップ部とを備えた半導体装置が、例えば特許文献１で提案されている。この半導体装置は、センサ部に、キャップ部が対向して当接することによりセンサ部とキャップ部との間にキャビティ（封止空間）が形成され、このキャビティ内にセンシング部が封止された構造をなしている。

また、キャップ部は、センサ部とキャップ部との積層方向に延設された貫通電極を備えている。この貫通電極はセンシング部に電気的に接続されている。このため、貫通電極を介して、センシング部の電位をキャップ部側に取り出すことが可能になっている。

特開２００８−２０４３３号公報

しかしながら、上記従来の技術では、キャップ部の厚さが大きい場合には大きなサイズの貫通孔を形成し、この貫通孔の内部に貫通電極を埋め込まなければならない。このため、貫通孔のサイズが大きくなってしまい、半導体装置の平面サイズが大きくなってしまうという問題がある。

そこで、キャップ部を薄くした後、センサ部に貼り付けることが考えられる。しかし、キャップ部が薄くなったことでキャップ部の剛性が低下するので、キャップ部のハンドリングが低下してしまうという問題がある。

一方、センサ部にキャップ部を貼り付けた後にキャップ部を薄くし、薄くなったキャップ部に貫通孔を形成することも考えられる。しかし、キャップ部にはキャビティを形成するための凹部が設けられているので、キャップ部を薄くする際の応力が凹部を構成する底面と側面との接続部に掛かり、キャップ部が割れてしまうという問題が起こる。

このように、キャップ部の剛性確保と貫通電極の平面サイズの小さくすることとは両立しないといった問題がある。

本発明は上記点に鑑み、キャップ部の剛性確保とキャップ部に設けられた貫通電極の平面サイズを小さくすることとを両立することができる構造を備えた半導体装置およびその製造方法を提供することを目的とする。

上記目的を達成するため、請求項１に記載の発明では、キャップ部（２０）は、凹部（２１ａ、２１ｂ）の底部（２１ｃ、２１ｄ）の一部が他面（２０ｂ）側に凹んだ溝部（３０）と、溝部（３０）および凹部（２１ａ、２１ｂ）に配置されると共に、センシング部（１４、１５）に電気的に接続された配線部（２４）と、底部（２１ｃ、２１ｄ）と他面（２０ｂ）とを貫通すると共に、溝部（３０）の底面（３１）よりも小さいサイズの貫通孔（３２）と、貫通孔（３２）の内部および他面（２０ｂ）に配置されると共に、底面（３１）から露出した配線部（２４）に電気的に接続された貫通電極（２５）とを備えていることを特徴とする。

請求項２に記載の発明では、キャップ部（２０）は、他面（２０ｂ）のうち、凹部（２１ａ、２１ｂ）が投影された領域を含んだ一部が一面（２０ａ）側に凹んだ溝部（３０）と、溝部（３０）および他面（２０ｂ）に配置された配線部（２４）と、底面（３１）と底部（２１ｃ、２１ｄ）とを貫通すると共に、溝部（３０）の底面（３１）よりも小さいサイズの貫通孔（３２）と、貫通孔（３２）および凹部（２１ａ、２１ｂ）に配置され、底面（３１）から露出した配線部（２４）に電気的に接続されると共に、センシング部（１４、１５）に電気的に接続された貫通電極（２５）とを備えていることを特徴とする。

請求項１および請求項２に記載の発明によると、溝部（３０）により、キャップ部（２０）のうち貫通孔（３２）が形成される部分の厚みが小さくなるので、貫通孔（３２）の平面サイズを小さくすることができる。一方、キャップ部（２０）のうち貫通孔（３２）が形成される部分は薄いが、貫通孔（３２）が形成されていない部分の厚みは変化がないので、キャップ部（２０）の剛性を確保できる。したがって、キャップ部（２０）の剛性確保とキャップ部（２０）に設けられた貫通電極（２５）の平面サイズを小さくすることとを両立することができる。

請求項３に記載の発明では、溝部（３０）は、該溝部（３０）の径が一面（２０ａ）側から他面（２０ｂ）側に小さくなるように形成されていることを特徴とする。

これによると、溝部（３０）の壁面が傾斜しているので、溝部（３０）の壁面に配線部（２４）を形成しやすい構造とすることができる。

請求項４に記載の発明では、貫通電極（２５）は、貫通孔（３２）内に空間部が残されるように貫通孔（３２）の壁面に形成されていることを特徴とする。

これによると、貫通孔（３２）の内部に配置される貫通電極（２５）の量が少なくなるので、貫通電極（２５）に発生する熱応力が小さくなる。これにより、該熱応力がセンシング部（１４、１５）に与える影響を低減することができる。

請求項５に記載の発明では、配線部（２４）は、溝部（３０）内に空間部が残されるように溝部（３０）の壁面に形成されていることを特徴とする。

これによると、溝部（３０）の内部に配置される配線部（２４）の量が少なくなるので、配線部（２４）に発生する熱応力が小さくなる。したがって、配線部（２４）の応力緩和を図ることができる。

請求項６に記載の発明では、センサ部（１０）とキャップ部（２０）との間には、表面（１０ａ）の外縁部を一周するように配置された接合部材（４０）を備えていることを特徴とする。

これによると、接合部材（４０）の高さ分だけセンサ部（１０）のセンシング部（１４、１５）がキャップ部（２０）から離されるので、センシング部（１４、１５）がキャップ部（２０）に当たりにくくなる。したがって、センシング部（１４、１５）の故障を回避できる。

請求項７に記載の発明では、キャップ部（２０）を用意する工程では、凹部（２１ａ、２１ｂ）の底部（２１ｃ、２１ｄ）の一部が他面（２０ｂ）側に凹んだ溝部（３０）を形成する工程と、溝部（３０）および凹部（２１ａ、２１ｂ）に配置されると共に、センシング部（１４、１５）に電気的に接続される配線部（２４）を形成する工程と、底面（３１）と他面（２０ｂ）とを貫通すると共に、溝部（３０）の底面（３１）よりも小さいサイズの貫通孔（３２）を形成する工程と、貫通孔（３２）の内部および他面（２０ｂ）に配置されると共に、底面（３１）から露出した配線部（２４）に電気的に接続される貫通電極（２５）を形成する工程とを含んでいることを特徴とする。

請求項８に記載の発明では、キャップ部（２０）を用意する工程では、他面（２０ｂ）のうち、凹部（２１ａ、２１ｂ）が投影された領域を含んだ一部が一面（２０ａ）側に凹んだ溝部（３０）を形成する工程と、溝部（３０）および他面（２０ｂ）に配線部（２４）を形成する工程と、底面（３１）と底部（２１ｃ、２１ｄ）とを貫通すると共に、溝部（３０）の底面（３１）よりも小さいサイズの貫通孔（３２）を形成する工程と、貫通孔（３２）および凹部（２１ａ、２１ｂ）に配置され、底面（３１）から露出した配線部（２４）に電気的に接続されると共に、センシング部（１４、１５）に電気的に接続されるように貫通電極（２５）を形成する工程とを含んでいることを特徴とする。

請求項７および請求項８に記載の発明によると、キャップ部（２０）に溝部（３０）を形成したことにより、キャップ部（２０）のうち貫通孔（３２）を形成する部分の厚みを小さくしているので、貫通孔（３２）の平面サイズを小さくすることができる。一方、キャップ部（２０）のうち貫通孔（３２）を形成する部分は薄いが、貫通孔（３２）を形成しない部分の厚みは変化がないので、キャップ部（２０）の剛性を確保できる。したがって、キャップ部（２０）の剛性確保とキャップ部（２０）に設けられた貫通電極（２５）の平面サイズを小さくすることとを両立することができる。

請求項９に記載の発明では、溝部（３０）を形成する工程では、溝部（３０）の径が一面（２０ａ）側から他面（２０ｂ）側に小さくなるように、溝部（３０）を形成することを特徴とする。

これによると、溝部（３０）の壁面が傾斜しているので、溝部（３０）の壁面に配線部（２４）を形成しやすくすることができる。

請求項１０に記載の発明では、貫通電極（２５）を形成する工程では、貫通孔（３２）内に空間部が残されるように貫通電極（２５）を貫通孔（３２）の壁面に形成することを特徴とする。

これによると、貫通電極（２５）を形成するために用いる材料の量が少なくなるので、貫通電極（２５）に発生する熱応力が小さくなる構造を得ることができる。これにより、該熱応力がセンシング部（１４、１５）に与える影響を低減できる構造を得ることができる。

請求項１１に記載の発明では、配線部（２４）を形成する工程では、溝部（３０）内に空間部が残されるように配線部（２４）を溝部（３０）の壁面に形成することを特徴とする。

これによると、溝部（３０）の内部に形成する配線部（２４）の量が少なくなるので、配線部（２４）に発生する熱応力を小さくした構造を形成することができる。したがって、配線部（２４）の応力緩和を図ることができる。

請求項１２に記載の発明では、センシング部（１４、１５）をキャビティ（１６〜１８）に気密封止する工程では、センサ部（１０）とキャップ部（２０）との間に、表面（１０ａ）の外縁部を一周するように接合部材（４０）を配置することを特徴とする。

これによると、接合部材（４０）の高さ分だけセンサ部（１０）のセンシング部（１４、１５）をキャップ部（２０）から離すことができるので、センシング部（１４、１５）がキャップ部（２０）に当たりにくい構造を形成することができる。

なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。

本発明の第１実施形態に係る半導体装置の平面図である。 図１のＡ−Ａ断面図である。 半導体装置の一部拡大断面図である。 半導体装置の製造工程を示した図である。 図４に続く製造工程を示した図である。 本発明の第２実施形態に係る半導体装置の一部拡大断面図である。 本発明の第３実施形態に係る半導体装置の一部拡大断面図である。 本発明の第４実施形態に係る半導体装置の断面図である。 （ａ）は本発明の第５実施形態に係る半導体装置の平面図であり、（ｂ）は（ａ）のＢ−Ｂ断面図である。 本発明の第６実施形態に係る半導体装置の断面図である。 本発明の第７実施形態に係る半導体装置の一部拡大断面図である。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。

（第１実施形態）
以下、本発明の第１実施形態について図を参照して説明する。以下で示される半導体装置は、可動部を有する加速度センサや角速度センサ（ジャイロセンサ）等の力学量センサを備えたものであり、例えば車両の加速度や角速度の検出に用いられるものである。

図１は、本実施形態に係る半導体装置の平面図である。また、図２は、図１のＡ−Ａ断面図である。さらに、図３は、半導体装置の一部拡大断面図である。以下、図１〜図３を参照して説明する。

図２に示されるように、半導体装置は、板状のセンサ部１０の表面１０ａに、板状のキャップ部２０が貼り合わされて構成されている。

まず、センサ部１０の構造について説明する。センサ部１０は、支持基板１１と半導体層１２とで犠牲層１３を挟み込んだ構造をなしており、いわゆるＳＯＩ基板として構成されている。このうち、半導体層１２において犠牲層１３とは反対側の面がセンサ部１０の表面１０ａに相当する。支持基板１１の材料は例えば単結晶シリコンであり、半導体層１２の材料は例えばポリシリコンである。犠牲層１３の材料は例えばＳｉＯ_２である。

そして、半導体層１２には、例えば加速度を検出するための第１センシング部１４および第２センシング部１５が形成されている。第１センシング部１４は半導体層１２の平面方向に直角の厚み方向に印加される加速度すなわちＺ軸方向の加速度を検出するように構成されている。また、第２センシング部１５は、半導体層１２の平面方向に印加される加速度すなわちＸ軸方向の加速度を検出するように構成されている。

第１センシング部１４は、半導体層１２にアンカー部、梁部、および振動子が形成されたことにより構成されている。具体的には、バネ性を有する梁部によりアンカー部と振動子とが連結され、振動子が支持基板１１に対して浮いた状態で支持されている。そして、振動子は、半導体装置が外部から受けた加速度に応じてＺ軸方向に振動するようになっている。

また、第２センシング部１５は、半導体層１２に可動部と固定部とが形成されたことにより構成されている。このうち、可動部は、アンカー部、錘部、可動電極、および梁部を備えている。具体的には、バネ性を有する梁部によりアンカー部と細長状の錘部とが連結され、錘部が支持基板１１に対して浮いた状態で支持されている。これにより、錘部は該錘部の長手方向に移動可能になっている。また、錘部の長手方向から直角の方向に複数本の可動電極が櫛歯状に設けられている。

固定部は、固定配線部と固定電極とを備えている。固定配線部は錘部に対向する位置に配置されている。固定電極は固定配線部のうちの錘部と対向する辺から直角方向に延設され、固定配線部に複数本ずつ備えられることで櫛歯状に配置されている。

そして、各固定電極が各可動電極に対向配置され、各固定電極と各可動電極との間にコンデンサが形成されている。これにより、錘部が加速度を受けてＸ軸方向に移動すると、該コンデンサの容量値が変化するので、この容量値の変化に基づいて加速度を検出することが可能になっている。

次に、キャップ部２０について説明する。キャップ部２０は、上記各センシング部１４、１５への水や異物の混入等を防止するものであり、センサ部１０の表面１０ａに対向した一面２０ａとこの一面２０ａの反対側の他面２０ｂとを有している。また、キャップ部２０は、センサ部１０との間に密閉した空間を形成する役割も果たす。

このようなキャップ部２０は、図１および図２に示されるように、貼り合わせ基板２１、第１絶縁膜２２、第２絶縁膜２３、配線部２４、貫通電極２５、第１〜第５配線２６ａ〜２６ｅ、第１〜第５パッド２７ａ〜２７ｅ、および接合機能配線２８とを備えている。

貼り合わせ基板２１は、該貼り合わせ基板２１のうちセンサ部１０と対向する面の一部が他面２０ｂ側に凹んだ第１凹部２１ａおよび第２凹部２１ｂを有している。第１凹部２１ａは、該貼り合わせ基板２１のうちセンサ部１０の第１センシング部１４と対向する位置に形成され、第２凹部２１ｂは第２センシング部１５と対向する位置に形成されている。このような貼り合わせ基板２１としては、シリコン基板やガラス基板等が用いられる。

さらに、各凹部２１ａ、２１ｂの各底部２１ｃ、２１ｄには、図３に示されるように、該底部２１ｃ、２１ｄの一部が他面２０ｂ側に凹んだ溝部３０が形成されている。この溝部３０のサイズは各凹部２１ａ、２１ｂのサイズよりも十分小さくなっている。本実施形態では、各凹部２１ａ、２１ｂに計４つの溝部３０が形成されている。図２では４つのうちの２つの溝部３０が示されている。また、図３では、第１凹部２１ａの底部２１ｃの最外縁部に形成された溝部３０が示されている。

第１絶縁膜２２は、図２に示されるように、貼り合わせ基板２１の表面全体に形成された絶縁膜である。したがって、第１絶縁膜２２は各凹部２１ａ、２１ｂや貼り合わせ基板２１の側面にも形成されている。第１絶縁膜２２のうちセンサ部１０と対向する面がキャップ部２０の一面２０ａに相当する。

また、第２絶縁膜２３は、貼り合わせ基板２１のうち各凹部２１ａ、２１ｂが形成された面とは反対側の面に形成された第１絶縁膜２２の上に形成されている。この第２絶縁膜２３の表面がキャップ部２０の他面２０ｂに相当する。

第１絶縁膜２２の材料としてＳｉＯ_２等の絶縁材料が用いられ、第２絶縁膜２３の材料として、ＴＥＯＳ等の絶縁材料が用いられる。

そして、図３に示されるように、溝部３０および第１凹部２１ａに形成された第１絶縁膜２２の上に配線部２４が形成されている。上述のように、キャップ部２０には４つの溝部３０が設けられているので、各溝部３０に配線部２４がそれぞれ形成されている。

配線部２４は、各センシング部１４、１５のために用いられる配線である。本実施形態では、第１センシング部１４のアンカー部に接続されるもの、第１センシング部１４の振動子に対する固定電極となるもの、第２センシング部１５のアンカー部に接続されるもの、そして第２センシング部１５の固定配線部に接続されるものがある。

具体的には、第１センシング部１４の振動子に対する固定電極となる配線部２４は、図２に示されるように、第１凹部２１ａの底部２１ｃのうち振動子と対向する位置、溝部３０の壁面、第１凹部２１ａの壁面、およびキャップ部２０の一面２０ａにパターニングされている。これにより、該配線部２４と振動子との間にコンデンサが形成され、振動子が加速度を受けてＺ軸方向に移動すると、振動子と配線部２４との距離の変化に基づいて該コンデンサの容量値が変化するので加速度を検出することが可能になっている。なお、この配線部２４は、振動子と対向する位置に配置されれば良いため、キャップ部２０の一面２０ａに配置されるようにパターニングされていなくても良い。

第２センシング部１５のアンカー部に接続される配線部２４は、図２に示されるように、溝部３０の壁面、第１凹部２１ａの壁面、およびキャップ部２０の一面２０ａに沿ってパターニングされている。これにより、配線部２４とアンカー部とが電気的に接続されている。

さらに、第１センシング部１４のアンカー部に接続される配線部２４、および第２センシング部１５の固定配線部に接続される配線部２４についても、溝部３０の壁面、第１凹部２１ａ、およびキャップ部２０の一面２０ａに沿ってパターニングされている。

上記の配線部２４は、溝部３０内に空間部が残されるように溝部３０の壁面に形成されている。つまり、溝部３０内の配線部２４は中空状となっており、溝部３０に完全には埋まっていない。これにより、溝部３０の内部に配置される配線部２４の量が少なくなるので、配線部２４に発生する熱応力が小さくなる。したがって、配線部２４の応力緩和が図られる。

また、図３に示されるように、キャップ部２０には、溝部３０の底面３１と他面２０ｂとを貫通した貫通孔３２が形成されている。この貫通孔３２は、溝部３０の底面３１よりも小さいサイズになっている。この貫通孔３２の壁面には第２絶縁膜２３が形成され、貫通孔３２の内部に配線部２４が露出するように第１絶縁膜２２の一部が取り除かれている。そして、貫通孔３２の内部および他面２０ｂに貫通電極２５が形成されている。貫通電極２５は貫通孔３２の内部に埋め込まれている。この貫通電極２５の一方は配線部２４に接触すると共に配線部２４に電気的に接続され、他方はキャップ部２０の他面２０ｂにパターニングされている。

具体的には、図１に示されるように、各貫通電極２５はキャップ部２０の他面２０ｂにおいて各配線２６ａ〜２６ｅを介して各パッド２７ａ〜２７ｅにそれぞれ接続されるようにパターニングされている。

振動子の固定電極となる配線部２４に接続された貫通電極２５は、第１配線２６ａを介して第１パッド２７ａに接続されている。第１センシング部１４のアンカー部に接合された配線部２４に接触する貫通電極２５は、第２配線２６ｂを介して第２パッド２７ｂに接続されている。第２センシング部１５のアンカー部に接合された配線部２４に接触する貫通電極２５は、第３配線２６ｃを介して第３パッド２７ｃに接続されている。第２センシング部１５の固定配線部に接合された配線部２４に接触する貫通電極２５は、第４配線２６ｄを介して第４パッド２７ｄに接続されている。

さらに、キャップ部２０には、第２絶縁膜２３および第１絶縁膜２２を貫通して貼り合わせ基板２１に達する貫通孔３２が設けられ、この貫通孔３２に貼り合わせ基板２１の電位を取るための貫通電極２５が埋め込まれている。この貫通電極２５は、図１に示されるように、キャップ部２０の他面２０ｂにおいて第５配線２６ｅを介して第５パッド２７ｅに接続されている。

上記のような構成において、キャップ部２０の一面２０ａから他面２０ｂまでの厚みは例えば４００μｍである。また、キャップ部２０の一面２０ａから溝部３０の底面３１までの厚みは例えば３００μｍである。つまり、溝部３０の底面３１からキャップ部２０の他面２０ｂまでの厚みが１００μｍである。そして、貫通孔３２の平面サイズは例えば５０μｍである。溝部３０の底面３１のサイズは５０μｍよりも大きくなっている。

接合機能配線２８は、図１および図２に示されるように、センサ部１０とキャップ部２０とを接合するものである。この接合機能配線２８は、センサ部１０の表面１０ａの外縁部に、該外縁部を一周するようにパターニングされている。この接合機能配線２８の厚みは、キャップ部２０の一面２０ａにパターニングされた各配線部２４の厚みと同じになっている。

上記の配線部２４、貫通電極２５、第１〜第５配線２６ａ〜２６ｅ、および第１〜第５パッド２７ａ〜２７ｅの材料として例えばＡｌが用いられる。もちろん、Ａｌに限らず、Ａｌ−Ｓｉ、Ａｌ−Ｓｉ−Ｃｕ、ＰｏｌｙＳｉ、Ａｌ−Ｇｅ等の配線材料でも良い。

また、接合機能配線２８を介してセンサ部１０とキャップ部２０とが積層されたことにより、第１凹部２１ａとセンサ部１０との間に第１キャビティ１６が構成されている。この第１キャビティ１６に第１センシング部１４が気密封止されている。同様に、第２凹部２１ｂとセンサ部１０との間に第２キャビティ１７が構成されている。この第２キャビティ１７に第２センシング部１５が気密封止されている。各キャビティ１６、１７は、例えば真空または所定の気圧に設定されている。以上が、本実施形態に係る半導体装置の全体構成である。

次に、上記の半導体装置の製造方法について、図４および図５を参照して説明する。なお、図４および図５は、図１のＡ−Ａ断面に相当する図である。

センサ部１０は以下のように製造する。まず、支持基板１１と半導体層１２とで犠牲層１３を挟み込んだＳＯＩ基板を用意する。そして、半導体層１２の上にマスクを形成し、該マスクのうち各センシング部１４、１５の構造に対応させてマスクをパターニングする。この後、マスクから露出した半導体層１２を例えばＲＩＥ方式によりエッチングし、マスクを除去する。

続いて、半導体層１２から露出した犠牲層１３を犠牲層エッチング等により除去する。これにより、支持基板１１から第１センシング部１４の振動子等や第２センシング部１５の錘部等をリリースし、各センシング部１４、１５を形成する。こうして、センサ部１０が完成する。

キャップ部２０は以下のように製造する。まず、図４（ａ）に示す工程では、貼り合わせ基板２１を用意し、センサ部１０と対向する面にキャビティ形成用のレジストマスク４０を形成する。そして、ドライエッチングやウェットエッチングにより、貼り合わせ基板２１に第１凹部２１ａおよび第２凹部２１ｂを形成する。

図４（ｂ）に示す工程では、各凹部２１ａ、２１ｂの底部２１ｃ、２１ｄのうち溝部３０が形成される場所が露出するように各凹部２１ａ、２１ｂの各底部２１ｃ、２１ｄにレジストマスク４０を形成する。そして、例えばＲＩＥ方式により貼り合わせ基板２１をドライエッチングする。これにより、各凹部２１ａ、２１ｂに各凹部２１ａ、２１ｂよりも深く、各凹部２１ａ、２１ｂよりも小さいサイズの溝部３０を形成する。この後、レジストマスク４０を除去する。

ここで、溝部３０は各凹部２１ａ、２１ｂの各底部２１ｃ、２１ｄの一部に形成されるだけであり、貼り合わせ基板２１を貫通させるものでもないので、貼り合わせ基板２１全体の剛性は維持される。したがって、溝部３０を形成したことにより貼り合わせ基板２１のハンドリングが低下することはない。

図４（ｃ）に示す工程では、貼り合わせ基板２１を加熱処理することにより、貼り合わせ基板２１の表面全体に第１絶縁膜２２を形成する。また、第１絶縁膜２２のうちキャップ部２０の一面２０ａとなる領域全体にＡｌ等の金属膜４１を形成する。

図４（ｄ）に示す工程では、金属膜４１をパターニングする。これにより、キャップ部２０の一面２０ａに配線部２４および接合機能配線２８をそれぞれ形成する。本工程では、溝部３０内に空間部が残されるように配線部２４を溝部３０の壁面に形成する。これは、溝部３０内に配置される配線部２４の量を減らし、配線部２４の応力緩和を図るためである。

図４（ｅ）に示す工程では、貼り合わせ基板２１のうち各凹部２１ａ、２１ｂが形成された面とは反対側の面側において、各溝部３０に対応する位置に例えばＲＩＥ方式により第１絶縁膜２２および貼り合わせ基板２１を貫通する貫通孔３２をそれぞれ形成する。この場合、溝部３０の底面３１よりも小さいサイズの貫通孔３２を形成する。これにより、各貫通孔３２には溝部３０の壁面に形成された第１絶縁膜２２がそれぞれ露出する。

この場合、貫通孔３２を形成する際の該貫通孔３２の深さは、第１絶縁膜２２の表面から溝部３０の底面３１までであり、第１絶縁膜２２の表面から各凹部２１ａ、２１ｂの底部２１ｃ、２１ｄまでの深さよりも短くなっている。すなわち、貼り合わせ基板２１の各凹部２１ａ、２１ｂの底部２１ｃ、２１ｄの一部に溝部３０を形成し、この溝部３０によって貼り合わせ基板２１が局所的に薄くなった場所に貫通孔３２を形成しているので、貫通孔３２の深さが小さくなる。言い換えると、各凹部２１ａ、２１ｂの凹みと各凹部２１ａ、２１ｂの各底部２１ｃ、２１ｄの一部に形成した溝部３０の凹みを利用することにより、キャップ部２０のうち貫通孔３２を形成する部分の厚みを小さくすることができる。このように、貫通孔３２の深さを小さくできるので、貫通孔３２の平面サイズを小さくすることができる。

また、貼り合わせ基板２１のうち溝部３０が形成された部位は局所的に薄くなっているが、この部分は貼り合わせ基板２１の一部すなわち各凹部２１ａ、２１ｂの一部にすぎない。すなわち、貼り合わせ基板２１のうち貫通孔３２が形成される部分は薄いが、貫通孔３２が形成されていない部分の厚みは変化がない。つまり、貼り合わせ基板２１全体の厚さは変化していないので、貼り合わせ基板２１の剛性は維持されている。

そして、貫通孔３２の壁面および貫通孔３２が設けられた面側の第１絶縁膜２２の上にプラズマＣＶＤ法やＰＶＤ法等を用いることによりＴＥＯＳ等の第２絶縁膜２３を形成する。

図５（ａ）に示す工程では、溝部３０内の配線部２４と電気的にコンタクトが取れるように、貫通孔３２内の第２絶縁膜２３および第１絶縁膜２２をドライエッチング等により除去する。これにより、貫通孔３２内に配線部２４を露出させる。また、貼り合わせ基板２１の電位を取り出すため、第１絶縁膜２２および第２絶縁膜２３を貫通して貼り合わせ基板２１が露出するように貫通孔３２を形成する。

図５（ｂ）に示す工程では、第２絶縁膜２３の上にＡｌ等の金属膜を形成し、該金属膜を図１に示されるようにパターニングすることにより、貫通孔３２内に貫通電極２５を形成し、第２絶縁膜２３の上に第１〜第５配線２６ａ〜２６ｅおよび第１〜第５パッド２７ａ〜２７ｅを形成する。こうして、キャップ部２０が完成する。

図５（ｃ）に示す工程では、例えば真空中でセンサ部１０とキャップ部２０とを一体化させる。この場合、各配線部２４の表面および接合機能配線２８の表面を界面活性化させてセンサ部１０の表面１０ａに接合する。なお、接合方法はこれに限らず、他の方法でも良い。

これにより、第１センシング部１４は第１キャビティ１６に気密封止され、第２センシング部１５は第２キャビティ１７に気密封止される。こうして、半導体装置が完成する。

なお、上記では１つの半導体装置の製造方法について説明したが、実際にはウェハ状のＳＯＩ基板を用意して該ＳＯＩ基板に多数のセンサ部１０を形成し、ウェハ状の貼り合わせ基板２１を用意して該貼り合わせ基板２１に多数のキャップ部２０を形成することも可能である。この場合、両者を貼り合わせた後、ダイシングカットして個々に分割することにより半導体装置を得ることができる。

以上説明したように、本実施形態では、各凹部２１ａ、２１ｂの各底部２１ｃ、２１ｄの一部に溝部３０を設け、この溝部３０に配線部２４を設ける。また、溝部３０の底面３１よりも小さいサイズの貫通孔３２内に、配線部２４に接触すると共に電気的に接続された貫通電極２５を設けることが特徴となっている。

これによると、キャップ部２０に溝部３０が設けられたことにより、キャップ部２０において貫通孔３２が形成される部位の厚みが小さくなる。したがって、貫通孔３２は、キャップ部２０のうち溝部３０が形成されたことにより薄くされた部位に形成されるので、貫通孔３２の平面サイズを小さくすることができる。

また、溝部３０によりキャップ部２０のうち貫通孔３２が形成される部位のみを薄くしているので、キャップ部２０のうち貫通孔３２が形成されない他の部分の厚みを維持することができる。したがって、キャップ部２０の剛性を確保できる。

このように、溝部３０を設けたことにより、キャップ部２０の剛性を確保することとキャップ部２０に設けられた貫通電極２５の平面サイズを小さくすることとを両立することができる。

（第２実施形態）
本実施形態では、第１実施形態と異なる部分についてのみ説明する。図６は、本実施形態に係る半導体装置の一部拡大断面図である。この図に示されるように、本実施形態では、溝部３０の壁面が傾斜している。

具体的には、溝部３０の径がキャップ部２０の一面２０ａ側から他面２０ｂ側に小さくなるように溝部３０が形成されている。このような構造の溝部３０は、図４（ｂ）に示す工程にて貼り合わせ基板２１を等方性エッチングすることにより形成することができる。このように溝部３０の壁面を傾斜させることにより、溝部３０の壁面に配線部２４を形成しやすくすることができる。

（第３実施形態）
本実施形態では、第１、第２実施形態と異なる部分についてのみ説明する。図７は、本実施形態に係る半導体装置の一部拡大断面図である。この図に示されるように、貫通電極２５は、貫通孔３２内に空間部が残されるように貫通孔３２の壁面に形成されている。すなわち、「貫通孔３２の壁面」というのは、貫通電極２５が貫通孔３２に埋め込まれているのではなく、貫通孔３２の壁面のみに形成されていることを意味している。つまり、貫通孔３２内の貫通電極２５は中空状となっており、貫通孔３２に完全には埋まっていない。

このような構造は、図５（ｂ）に示す工程において、貫通孔３２内に金属膜を形成する際に、貫通孔３２の壁面のみに金属膜を形成することとなる。

以上説明したように、貫通孔３２内においては、貫通孔３２の壁面のみに貫通電極２５を形成しているので、貫通孔３２の内部に配置される貫通電極２５の量を少なくすることができる。また、貫通電極２５として用いられる金属材料の量が少なくなるので、貫通孔３２内の貫通電極２５に発生する熱応力が小さくなり、応力緩和を図ることができる。これにより、該熱応力が各センシング部１４、１５に与える影響を低減することができる。

（第４実施形態）
本実施形態では、第１〜第３実施形態と異なる部分についてのみ説明する。図８は、本実施形態に係る半導体装置の断面図であり、図１のＡ−Ａ断面に相当する図である。この図に示されるように、センサ部１０とキャップ部２０との間に接合部材４０が備えられている。

接合部材４０は、接合機能配線２８とセンサ部１０の表面１０ａとの間にセンサ部１０の表面１０ａの外縁部を一周するように設けられていると共に、配線部２４とセンサ部１０の表面１０ａとの間に第１センシング部１４を一周するように設けられている。これにより、第１センシング部１４は該第１センシング部１４を囲む接合部材４０により第１キャビティ１６に気密封止され、第２センシング部１５は該第２センシング部１５を囲む封止部材により第２キャビティ１７に気密封止されている。

接合部材４０としては、例えば共晶合金等の金属材料が用いられ、センサ部１０とキャップ部２０とを共晶接合やバンプ接合等により接合している。

このような構造は、図５（ｃ）に示す工程において、センサ部１０とキャップ部２０との間に接合部材４０を配置して両者を接合することにより得られる。

以上のように、センサ部１０とキャップ部２０との間に接合部材４０を設けたことにより、接合部材４０の高さ分だけセンサ部１０の各センシング部１４、１５がキャップ部２０から離される。このため、各センシング部１４、１５がキャップ部２０に当たりにくくなるので、各センシング部１４、１５の故障を回避できる。

（第５実施形態）
本実施形態では、第１〜第４実施形態と異なる部分についてのみ説明する。上記各実施形態では、各センシング部１４、１５が配置された各キャビティ１６、１７はそれぞれ分離された空間として構成されていたが、本実施形態では１つの空間に各センシング部１４、１５を配置した構造となっている。

図９（ａ）は本実施形態に係る半導体装置の平面図であり、図９（ｂ）は図９（ａ）のＢ−Ｂ断面図である。

図９（ｂ）に示されるように、貼り合わせ基板２１には第１凹部２１ａと、この第１凹部２１ａの底部２１ｃに該第１凹部２１ａよりも少し深い第２凹部２１ｂとが設けられている。また、各凹部２１ａ、２１ｂの底部２１ｃ、２１ｄの一部に複数の溝部３０が設けられ、この溝部３０の底面３１と貼り合わせ基板２１のうちセンサ部１０とは反対側の面とが貫通した貫通孔３２がそれぞれ設けられている。そして、貼り合わせ基板２１の表面全体に第１絶縁膜２２が形成されている。

溝部３０内には上述のように配線部２４が形成され、上述のようにパターニングされている。各配線部２４は各貫通孔３２に埋め込まれた各貫通電極２５と接触すると共に電気的に接続されている。

本実施形態では、各凹部２１ａ、２１ｂの各底部２１ｃ、２１ｄに７箇所の溝部３０が設けられ、図９（ａ）に示されるように、各溝部３０に対応して７箇所の貫通孔３２および貫通電極２５が設けられている。

そして、第１パッド２７ａは、第１配線２６ａおよび貫通電極２５を介して振動子の固定電極となる配線部２４に接続されている。第２パッド２７ｂは、第２配線２６ｂおよび貫通電極２５を介して第１センシング部１４のアンカー部に接続されている。また、４つの第３パッド２７ｃは、第２センシング部１５の各部に接続されている。第５パッド２７ｅは、第５配線２６ｅおよび貫通電極２５を介して貼り合わせ基板２１に接続されている。

なお、本実施形態では、キャップ部２０のうちセンサ部１０と対向する面に形成された第１絶縁膜２２の表面がキャップ部２０の一面２０ａに該当し、該一面２０ａとは反対側の面がキャップ部２０の他面２０ｂに該当する。

そして、センサ部１０が接合機能配線２８を介してキャップ部２０に接合されたことにより、各凹部２１ａ、２１ｂとセンサ部１０との間に１つの第３キャビティ１８が構成され、この第３キャビティ１８に各センシング部１４、１５が気密封止されている。

以上のように、１つの空間である第３キャビティ１８に各センシング部１４、１５を気密封止した構造とした場合にも、配線部２４および貫通電極２５を介してキャップ部２０の他面２０ｂに電位を取り出すことができる。

（第６実施形態）
本実施形態では、第１〜第５実施形態と異なる部分についてのみ説明する。上記各実施形態では、第１センシング部１４および第２センシング部１５はそれぞれ加速度を検出できるように構成されていたが、本実施形態では第１センシング部１４がＺ軸方向の加速度を検出し、第２センシング部１５が圧力を検出するように構成されていることが特徴となっている。

図１０は、本実施形態に係る半導体装置の断面図である。この図に示されるように、第２センシング部１５は絶対圧を検出するように構成されている。具体的には、支持基板１１から半導体層１２が露出するように支持基板１１および犠牲層１３がエッチング等されて凹部１９ａが形成されている。これにより、半導体層１２の一部が肉薄状のダイヤフラム１９ｂとして構成されている。

また、ダイヤフラム１９ｂにはイオン注入等によるゲージ抵抗１９ｃが形成されている。このゲージ抵抗１９ｃはブリッジ回路を構成するように形成されている。これにより、ピエゾ抵抗効果を利用して、ダイヤフラム１９ｂに印加された圧力を検出してその圧力に応じた電気信号を出力するようになっている。そして、第２キャビティ１７が例えば真空の場合、第２センシング部１５はダイヤフラム１９ｂの一方の面と他方の面との差圧つまり絶対圧を検出する。

以上のように、センサ部１０に複数のセンシング部１４、１５を形成した場合において、加速度と圧力というように異なる物理量を検出できるように構成することができる。この場合、第１センシング部１４ではＺ軸方向に限らず、Ｘ軸方向の加速度を検出するように構成することもできる。また、第２キャビティ１７を所定の気圧とすることで、差圧を検出できるようにすることもできる。

（第７実施形態）
本実施形態では、第１〜第６実施形態と異なる部分についてのみ説明する。上記各実施形態では、キャップ部２０のうちセンサ部１０側に溝部３０を形成した構造について説明したが、キャップ部２０のうちセンサ部１０とは反対側に溝部３０を形成しても良い。すなわち、本実施形態では、キャップ部２０の一面２０ａ側に貫通孔３２を設け、他面２０ｂ側に溝部３０を設けたことが特徴となっている。

図１１は、本実施形態に係る半導体装置の一部拡大断面図である。この図に示されるように、キャップ部２０の他面２０ｂのうち、第１凹部２１ａが投影された領域を含んだ一部がキャップ部２０の一面２０ａ側に凹むように溝部３０が形成されている。この溝部３０の壁面には第２絶縁膜２３が形成され、溝部３０の内部およびキャップ部２０の他面２０ｂに配線部２４が設けられている。この配線部２４は図１や図９（ａ）に示されるように配線やパッドにパターニングされている。

また、キャップ部２０には、溝部３０の底面３１と第１凹部２１ａの底部２１ｃとを貫通して配線部２４に達すると共に、溝部３０の底面３１よりも小さいサイズの貫通孔３２が形成されている。貫通孔３２の壁面には第１絶縁膜２２が形成され、貫通孔３２内に配線部２４が露出する。そして、貫通孔３２内には、配線部２４に電気的に接続されると共に、第１センシング部１４のための用いられる貫通電極２５が設けられている。図１１では、貫通電極２５は、貫通孔３２の内部、第１凹部２１ａの底部２１ｃ、およびキャップ部２０の一面２０ａに配置されるようにパターニングされ、第１センシング部１４の振動子に対する固定電極として用いられるものが示されている。

以上のように、キャップ部２０の他面２０ｂ側に溝部３０を設けた構造としても、該溝部３０により、キャップ部２０のうち貫通孔３２が形成される部分の厚みが小さくなるので、貫通孔３２の平面サイズを小さくすることができる。また、貫通孔３２を形成するために貼り合わせ基板２１全体を薄くするのではなく、キャップ部２０のうち貫通孔３２が形成される一部にのみ溝部３０を設けているので、貼り合わせ基板２１の厚みを確保でき、ひいてはキャップ部２０の剛性を確保できる。したがって、キャップ部２０の剛性を確保することとキャップ部２０に設けられた貫通電極２５の平面サイズを小さくすることとを両立することができる。

（他の実施形態）
上記各実施形態では、第１センシング部１４はＺ軸方向の加速度を検出するように構成され、第２センシング部１５はＸ軸方向の加速度または圧力を検出するように構成されたものが示されているが、これは一例を示したものである。もちろん、半導体装置に設けられるセンシング部の数は１つでも良いし、３つ以上でも良い。センシング部が３つ以上の場合、例えば、３軸方向の加速度を検出する組み合わせとすることができ、加速度、角速度、圧力等の異なる物理量を検出するセンシング部の組み合わせとすることもできる。

上記各実施形態で示された各構造をそれぞれ組み合わせても良い。例えば、キャップ部２０の他面２０ｂ側に溝部３０を設けた構造において、該溝部３０の壁面を図６に示されるように傾斜させることもできる。

上記各実施形態では、溝部３０内に空間部が残されるように溝部３０の壁面のみに配線部２４が形成された構造が示されているが、配線部２４は溝部３０に完全に埋め込まれていても良い。

１０ センサ部
１０ａ センサ部の表面
１４、１５ センシング部
１６、１７、１８ キャビティ
２０ キャップ部
２０ａ キャップ部の一面
２０ｂ キャップ部の他面
２１ａ、２１ｂ 凹部
２１ｃ、２１ｄ 凹部の底部
２４ 配線部
２５ 貫通電極
３０ 溝部
３１ 溝部の底面
３２ 貫通孔
４０ 接合部材

Claims (12)

1. 表面（１０ａ）を有し、この表面（１０ａ）側にセンシング部（１４、１５）が設けられたセンサ部（１０）と、
   前記表面（１０ａ）に対向した一面（２０ａ）と、この一面（２０ａ）の反対側の他面（２０ｂ）と、前記一面（２０ａ）の一部が前記他面（２０ｂ）側に凹んだ凹部（２１ａ、２１ｂ）とを有するキャップ部（２０）とを備え、
   前記センシング部（１４、１５）が前記凹部（２１ａ、２１ｂ）と前記センサ部（１０）との間に構成されたキャビティ（１６〜１８）に気密封止された半導体装置であって、
   前記キャップ部（２０）は、
   前記凹部（２１ａ、２１ｂ）の底部（２１ｃ、２１ｄ）の一部が前記他面（２０ｂ）側に凹んだ溝部（３０）と、
   前記溝部（３０）および前記凹部（２１ａ、２１ｂ）に配置されると共に、前記センシング部（１４、１５）に電気的に接続された配線部（２４）と、
   前記底部（２１ｃ、２１ｄ）と前記他面（２０ｂ）とを貫通すると共に、前記溝部（３０）の底面（３１）よりも小さいサイズの貫通孔（３２）と、
   前記貫通孔（３２）および前記他面（２０ｂ）に配置されると共に、前記底面（３１）から露出した前記配線部（２４）に電気的に接続された貫通電極（２５）とを備えていることを特徴とする半導体装置。
2. 表面（１０ａ）を有し、この表面（１０ａ）側にセンシング部（１４、１５）が設けられたセンサ部（１０）と、
   前記表面（１０ａ）に対向した一面（２０ａ）と、この一面（２０ａ）の反対側の他面（２０ｂ）と、前記一面（２０ａ）の一部が前記他面（２０ｂ）側に凹んだ凹部（２１ａ、２１ｂ）とを有するキャップ部（２０）とを備え、
   前記センシング部（１４、１５）が前記凹部（２１ａ、２１ｂ）と前記センサ部（１０）との間に構成されたキャビティ（１６〜１８）に気密封止された半導体装置であって、
   前記キャップ部（２０）は、
   前記他面（２０ｂ）のうち、凹部（２１ａ、２１ｂ）が投影された領域を含んだ一部が前記一面（２０ａ）側に凹んだ溝部（３０）と、
   前記溝部（３０）および前記他面（２０ｂ）に配置された配線部（２４）と、
   前記底面（３１）と前記底部（２１ｃ、２１ｄ）とを貫通すると共に、前記溝部（３０）の底面（３１）よりも小さいサイズの貫通孔（３２）と、
   前記貫通孔（３２）および前記凹部（２１ａ、２１ｂ）に配置され、前記底面（３１）から露出した前記配線部（２４）に電気的に接続されると共に、前記センシング部（１４、１５）に電気的に接続された貫通電極（２５）とを備えていることを特徴とする半導体装置。
3. 前記溝部（３０）は、該溝部（３０）の径が前記一面（２０ａ）側から前記他面（２０ｂ）側に小さくなるように形成されていることを特徴とする請求項１または２に記載の半導体装置。
4. 前記貫通電極（２５）は、前記貫通孔（３２）内に空間部が残されるように前記貫通孔（３２）の壁面に形成されていることを特徴とする請求項１ないし３のいずれか１つに記載の半導体装置。
5. 前記配線部（２４）は、前記溝部（３０）内に空間部が残されるように前記溝部（３０）の壁面に形成されていることを特徴とする請求項１ないし４のいずれか１つに記載の半導体装置。
6. 前記センサ部（１０）と前記キャップ部（２０）との間には、前記表面（１０ａ）の外縁部を一周するように配置された接合部材（４０）を備えていることを特徴とする請求項１ないし５のいずれか１つに記載の半導体装置。
7. 表面（１０ａ）を有し、この表面（１０ａ）側にセンシング部（１４、１５）を備えたセンサ部（１０）を用意する工程と、
   前記表面（１０ａ）に対向した一面（２０ａ）と、この一面（２０ａ）の反対側の他面（２０ｂ）と、前記一面（２０ａ）の一部が前記他面（２０ｂ）側に凹んだ凹部（２１ａ、２１ｂ）とを有するキャップ部（２０）を用意する工程と、
   前記センシング部（１４、１５）を前記凹部（２１ａ、２１ｂ）と前記センサ部（１０）との間のキャビティ（１６〜１８）に気密封止する工程とを含んだ半導体装置の製造方法であって、
   前記キャップ部（２０）を用意する工程では、
   前記凹部（２１ａ、２１ｂ）の底部（２１ｃ、２１ｄ）の一部が前記他面（２０ｂ）側に凹んだ溝部（３０）を形成する工程と、
   前記溝部（３０）および前記凹部（２１ａ、２１ｂ）に配置されると共に、前記センシング部（１４、１５）に電気的に接続される配線部（２４）を形成する工程と、
   前記底面（３１）と前記他面（２０ｂ）とを貫通すると共に、前記溝部（３０）の底面（３１）よりも小さいサイズの貫通孔（３２）を形成する工程と、
   前記貫通孔（３２）の内部および前記他面（２０ｂ）に配置されると共に、前記底面（３１）から露出した前記配線部（２４）に電気的に接続される貫通電極（２５）を形成する工程とを含んでいることを特徴とする半導体装置の製造方法。
8. 表面（１０ａ）を有し、この表面（１０ａ）側にセンシング部（１４、１５）を備えたセンサ部（１０）を用意する工程と、
   前記表面（１０ａ）に対向した一面（２０ａ）と、この一面（２０ａ）の反対側の他面（２０ｂ）と、前記一面（２０ａ）の一部が前記他面（２０ｂ）側に凹んだ凹部（２１ａ、２１ｂ）とを有するキャップ部（２０）を用意する工程と、
   前記センシング部（１４、１５）を前記凹部（２１ａ、２１ｂ）と前記センサ部（１０）との間のキャビティ（１６〜１８）に気密封止する工程とを含んだ半導体装置の製造方法であって、
   前記キャップ部（２０）を用意する工程では、
   前記他面（２０ｂ）のうち、凹部（２１ａ、２１ｂ）が投影された領域を含んだ一部が前記一面（２０ａ）側に凹んだ溝部（３０）を形成する工程と、
   前記溝部（３０）および前記他面（２０ｂ）に配線部（２４）を形成する工程と、
   前記底面（３１）と前記底部（２１ｃ、２１ｄ）とを貫通すると共に、前記溝部（３０）の底面（３１）よりも小さいサイズの貫通孔（３２）を形成する工程と、
   前記貫通孔（３２）および前記凹部（２１ａ、２１ｂ）に配置され、前記底面（３１）から露出した前記配線部（２４）に電気的に接続されると共に、前記センシング部（１４、１５）に電気的に接続されるように貫通電極（２５）を形成する工程とを含んでいることを特徴とする半導体装置の製造方法。
9. 前記溝部（３０）を形成する工程では、前記溝部（３０）の径が前記一面（２０ａ）側から前記他面（２０ｂ）側に小さくなるように、前記溝部（３０）を形成することを特徴とする請求項７または８に記載の半導体装置の製造方法。
10. 前記貫通電極（２５）を形成する工程では、前記貫通孔（３２）内に空間部が残されるように前記貫通電極（２５）を前記貫通孔（３２）の壁面に形成することを特徴とする請求項７ないし９のいずれか１つに記載の半導体装置の製造方法。
11. 前記配線部（２４）を形成する工程では、前記溝部（３０）内に空間部が残されるように前記配線部（２４）を前記溝部（３０）の壁面に形成することを特徴とする請求項７ないし１０のいずれか１つに記載の半導体装置の製造方法。
12. 前記センシング部（１４、１５）を前記キャビティ（１６〜１８）に気密封止する工程では、前記センサ部（１０）と前記キャップ部（２０）との間に、前記表面（１０ａ）の外縁部を一周するように接合部材（４０）を配置することを特徴とする請求項７ないし１１のいずれか１つに記載の半導体装置の製造方法。

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