JP2010206013A - 半導体基板の検査方法および検査装置 - Google Patents

半導体基板の検査方法および検査装置 Download PDF

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Abstract

【課題】半導体基板上の配線の良否を高精度で検査することが可能な半導体基板の検査方法および検査装置を提供すること。
【解決手段】半導体基板14に電子ビーム13を照射し二次電子16を検出する。信号処理装置18は、二次電子16の信号強度に応じて半導体基板14の被検査面の状態を示す電位コントラスト画像を作成する。制御用計算機19は、欠陥検査においてノイズ源となる非検査対象の配線の画像を自己生成画像で置き換え、置換処理後のコントラスト画像に基づいて検査対象の配線の欠陥を検査する。
【選択図】図1

Description

本発明は、半導体基板の検査方法および検査装置に関し、特に、半導体基板における配線の電気的ショート・オープンの検査方法および検査装置に関するものである。
半導体装置製造途中のホール形成工程での欠陥検査において、ウェハ面内の特定の1チップに存在する配線表面の電位コントラスト画像を取得し、隣接するセル間または隣接するダイ間で同一配線表面の電位コントラスト画像を比較することで、配線の欠陥を検出する欠陥検査方法が用いられている(例えば、非特許文献1を参照)。
一般に、このような欠陥検査方式は、画像比較がセル間で行われるかまたはダイ間で行われるかに応じて、セル・トゥ・セル画像比較検査方式またはダイ・トゥ・ダイ画像比較検査方式と呼ばれている。例えばKLA−Tencor社の製品に代表される電子ビームを用いた欠陥検査装置もこの方式を用いている(電子ビームを用いた半導体デバイスの検査装置に関しては、例えば特許文献1を参照)。なお、セル・トゥ・セル画像比較検査方式は、メモリデバイスのように繰り返し配線が存在するダイを検査する場合に用いられ、ダイ・トゥ・ダイ画像比較検査方式は、ロジックデバイスのように繰り返し配線が存在しないダイを検査する場合に用いられている。
ところで、半導体基板の表面へ電子ビームを照射し、配線表面の電位コントラスト画像を作成し、その差画像から配線下層に存在する致命欠陥(断線(オープン)および配線短絡(ショート))を検出する検査方法においては、デバイスに多様な配線があったときに、配線ごとにコントラストにばらつきが生じ、その結果、検査精度の低下を招くおそれがあった。
本発明は、半導体基板上の配線の良否を高精度で検査することが可能な半導体基板の検査方法および検査装置を提供することを目的とする。
本願発明の一態様によれば、半導体基板に形成された配線に検査用ビームを走査しながら照射する工程と、前記検査用ビームの照射に起因して前記半導体基板から放出された二次ビームを検出する工程と、前記二次ビームの信号強度に応じた階調レベルにより、前記半導体基板の被検査面の状態を示すコントラスト画像を生成する工程と、前記コントラスト画像における階調レベルの変化に基づき、検査対象の配線および非検査対象の配線を特定して、前記非検査対象の配線の位置および寸法、ならびに配線非形成領域に応じた階調レベルを取得する工程と、前記非検査対象の配線の位置および寸法に基づき、前記コントラスト画像における前記非検査対象の配線の画像を、前記配線非形成領域に応じて決定された階調レベルからなる画像で置換する工程と、置換処理後のコントラスト画像に基づいて前記検査対象の配線の欠陥を検査する工程と、を含むことを特徴とする半導体基板の検査方法が提供される。
また、本願発明の別の一態様によれば、半導体基板に形成された配線に検査用ビームを走査しながら照射する照射部と、前記検査用ビームの照射に起因して前記半導体基板から放出された二次ビームを検出する二次ビーム検出部と、前記二次ビームの信号強度に応じた階調レベルにより、前記半導体基板の被検査面の状態を示すコントラスト画像を生成する信号処理部と、前記コントラスト画像における階調レベルの変化に基づき、検査対象の配線および非検査対象の配線を特定して、前記非検査対象の配線の位置および寸法、ならびに配線非形成領域に応じた階調レベルを取得し、前記非検査対象の配線の位置および寸法に基づき、前記コントラスト画像における前記非検査対象の配線の画像を、前記配線非形成領域に応じて決定された階調レベルからなる画像で置換し、置換処理後のコントラスト画像に基づいて前記検査対象の配線の欠陥を検査する制御処理部と、を備えることを特徴とする半導体基板の検査装置が提供される。
本発明によれば、欠陥検査においてノイズ源となる非検査対象の配線が存在する場合でも検査対象の配線に欠陥が存在するか否かを高精度で検査することができる、という効果を奏する。
図1は、第1の実施の形態にかかる半導体基板の検査装置の構成を示すブロック図である。 図2は、検査対象となる半導体基板の一例を示す平面図である。 図3は、電位コントラスト画像から取得した階調レベルの波形の一例を示す図である。 図4は、トレンチ配線の画像が自己生成画像により置き換えられた電位コントラスト画像を示す図である。 図5は、第1の実施の形態の基板検査方法で用いられる二次元ヒストグラムの一例を示す図である。 図6は、良品画像(a)と不良品画像(b)とを対比させた場合のコントラストの差を示す図である。 図7は、第1の実施の形態における画像比較方式を説明するための図である。 図8は、第1の実施の形態における欠陥検査のフローチャートである。 図9は、検査対象となる半導体基板の別の一例を示す平面図である。 図10は、コントラスト画像から取得した階調レベルの波形の一例を示す図である。 図11は、セル部端配線の画像が自己生成画像により置き換えられたコントラスト画像(光学顕微鏡像)を示す図である。 図12は、第2の実施の形態における欠陥検査のフローチャートである。 図13は、第2の実施の形態にかかる半導体基板の検査装置の構成を示すブロック図である。
以下に添付図面を参照して、本発明の実施の形態にかかる半導体基板の検査方法および検査装置を詳細に説明する。なお、これらの実施の形態により本発明が限定されるものではない。
(第1の実施の形態)
図1は、本実施の形態にかかる半導体基板の検査装置の構成を示すブロック図である。図1に示すように、本実施の形態の検査装置は、フィラメント(Filament)電極1、サプレッサ(Suppressor)電極2、引き出し(Extractor)電極3、コンデンサーレンズ4、ウィーンフィルタ(Wien filter)(上部)5、アパーチャ6、ビーム走査用偏向器7、ウィーンフィルタ(下部)8、対物レンズ9、頂部電極(Top electrode)(GND電位)10、中間電極(Intermediate electrode)11、フォーカス制御用電極12、基板ステージ15、二次電子検出器17、信号処理装置18、制御用計算機19、表示装置20、および直流電源21を備えて構成されている。また、基板ステージ15上には半導体基板14が搭置され、基板ステージ15には直流電源22により負電圧が印加されている。
フィラメント電極1は、電子ビームを生成する電子源である。サプレッサ電極2、引き出し電極3、コンデンサーレンズ4、ウィーンフィルタ(上部)5、アパーチャ6、ビーム走査用偏向器7、ウィーンフィルタ(下部)8、対物レンズ9、頂部電極(GND電位)10、中間電極11、およびフォーカス制御用電極12は電子光学系を構成し、半導体基板14に照射する一次電子ビーム13のビーム束の大きさ、軌道、および焦点位置等を制御する。一次電子ビーム13は、この電子光学系により半導体基板14の表面にて結像するよう集束される。また、集束された一次電子ビーム13は、ビーム走査用偏向器7により半導体基板14上で走査される。フィラメント電極1および上記電子光学系は、照射部50を構成する。
直流電源21は、フォーカス制御用電極12へ直流電圧を印加して一次電子ビーム13のフォーカスを制御する。一次電子ビーム13の照射により、半導体基板14の配線表面から二次ビームとしての二次電子16が放出される。この二次電子16は、半導体基板14と対物レンズ9との間に形成された電界によって加速されてウィーンフィルタ8に入射し、このウィーンフィルタ8により偏向されて二次電子検出器17に引き込まれる。
二次電子検出器17は二次電子16を検出し、その信号強度(検出量)に応じた信号を出力する。信号処理装置18は、二次電子検出器17の出力を画像信号に変換する。この画像信号は、半導体基板14の被検査面の電位分布に応じたコントラストを有することから、電位コントラスト画像と呼ばれる。画像信号は、階調レベル(Gray Level(グレイレベル))によって表される。このようなコントラストは、半導体基板14における構成要素の構造、材質等の相違により生ずる。
信号処理装置18の生成する画像信号は、制御処理部である制御用計算機19に出力される。制御用計算機18は、後述するようにこの画像信号に対して検査のノイズ源となる配線の画像を自己生成画像に置換し、この置換処理後の画像信号に基づいて検査対象の配線の良否を判定する。また、表示装置20(例えば、CRT)は、電位コントラスト画像などの画像とともに検査結果を表示する。
次に、信号処理装置18、制御用計算機19による処理の詳細、および処理後の電位コントラスト画像に基づく半導体基板14の検査方法について説明する。
図2は、検査対象となる半導体基板14の一例を示す平面図である。図2に示すように、半導体基板14上では、トレンチ配線24およびコンタクト配線26の延伸方向に直交する方向において、トレンチ配線24、酸化膜25、コンタクト配線26、酸化膜25の順に同一のレイアウトパターンが繰り返し形成されている(なお、図2ではその一部のみを示している。)。なお、図2は、具体的には、NANDメモリのメモリセル領域およびその配線の一部を示しており、コンタクト配線26はビット側のコンタクトであり、トレンチ配線24はソース側のコンタクトである。
また、図2では、コンタクト配線26の欠陥候補27が示されている。コンタクト配線26の他の箇所との比較からわかるように、欠陥候補27内では良品であれば本来暗いコントラストであるべきところ明るいコントラストが発生している。図6は、これを拡大して示した図であり、不良品画像(b)には明るいコントラストが現われているのに対して、良品画像(a)の対応箇所には暗いコントラストが現れている。以下では、コンタクト配線26を検査対象とし(検査対象の配線)、トレンチ配線24を検査対象ではない配線(非検査対象の配線)とする。また、酸化膜25は、配線の形成されていない領域(配線非形成領域)を構成する。
半導体基板14は基板ステージ15上に設置され、その表面に電子ビーム(例えば、入射電圧=1000eV、プローブ電流=75nA、チャージ制御電圧=−10V)を照射すると、信号処理装置18から、半導体基板14の電位分布に依存したコントラストを有する画像である電位コントラスト画像が出力される。
制御用計算機19は、信号処理装置18から電位コントラスト画像を取得すると、電位コントラスト画像から例えば図2に示す直線L1に沿った階調レベル(グレイレベル)の波形を取得する。図3は、電位コントラスト画像から取得した階調レベルの波形の一例を示す図であり、具体的には直線L1に沿った波形を示す図である。図3では、直線L1に沿った配線位置座標である位置座標(ピクセル単位で表示)を横軸とし、階調レベル(グレイレベル)を縦軸としている。階調レベルはディジタル化され、例えば256階調で示されている。また、トレンチ配線24の階調レベルC1、コンタクト配線の階調レベルC2、酸化膜25の階調レベルC3の順に値が大きくなり、より明るいコントラストになっている。
制御用計算機19は、図3の波形から、トレンチ配線24の位置座標31−1、31−2、およびトレンチ配線24の寸法29を求め、電位コントラスト画像におけるトレンチ配線24の画像領域を特定する。さらに、制御用計算機19は、図3の波形から、酸化膜25の階調レベルC3を求める。この際、例えば酸化膜25上の平均値を求めてもよいし、あるいは特定の一点における値を求めてもよい。なお、図3におけるトレンチ配線24の寸法29は具体的には幅であるが、トレンチ配線24の長さ情報が必要な場合には電位コントラスト画像から取得する。
次に、制御用計算機19は、トレンチ配線24の画像を置換するための自己生成画像を作成する。ここで自己生成画像は、その階調レベルを酸化膜25の階調レベルC3とする画像である。本実施の形態では、電位コントラスト画像においてノイズ源となるトレンチ配線24の画像を自己生成画像により置換し、ノイズを除去した後に欠陥検査を行う。
図4は、トレンチ配線24の画像が自己生成画像28に置き換えられた電位コントラスト画像を示す図である。図4では、ノイズ源となる配線(トレンチ配線24)が自己生成画像28に置き換えられている。なお、自己生成画像28は、トレンチ配線24の画像領域に幾分マージンを付加した大きさで生成されているが、トレンチ配線24の画像領域を含みかつコンタクト配線26の画像領域に重複しなければその大きさは任意に設定できる。
上述のように、電位コントラスト画像中の対応箇所間において良品と不良品とでは階調レベル(信号強度)に差が生ずるので、図4のようにノイズ源を除去した後に、セル・トゥ・セル画像比較またはダイ・トゥ・ダイ画像比較を実施し、階調レベルの差の値に基づいて欠陥の存在の有無を判定することができる。
図5は、本実施の形態の基板検査方法で用いられる二次元ヒストグラムの一例を示す図である。図5において、横軸は参照画像の輝度(階調)を表し、縦軸はこの参照画像と比較される比較画像の輝度(階調)を表している。一例としてセルA(参照画像)とセルB(比較画像)の画像比較を行う場合について説明すると(セル・トゥ・セル画像比較方式)、まず、セルA,Bのそれぞれについて図4のような電位コントラスト画像を作成する。そして、これらのセルに対して、図5の二次元ヒストグラムを作成する。具体的には、セルA内の任意の一画素の階調レベルαを横軸の値とし、この画素と対応する位置にあるセルB内の画素の階調レベルβを縦軸の値としてプロットし、これをセルA,B内のすべての画素についてプロットしたものが図5の点の集合である。
セルA,Bともに良品である場合にはαとβはほぼ同じ階調となるが、いずれか一方に不良品が含まれる場合にはαとβとの偏差が大きくなる。そこで、図5の点集合の分布に基づき、欠陥と判断する基準値(しきい値)を設定し、(α,β)をこのしきい値と比較することにより良否を判定することができる。図示例では、しきい値を例えば0階調を原点とする直線T1,T2により設定しており、直線T1,T2間に位置する点については良品(正常)、それ以外は不良品(欠陥)と判定する。例えば点P1については、α=30、β=120であり、これは、図6(a)の良品画像における暗いコントラスト(階調30)、図6(b)の不良品画像における明るいコントラスト(階調120)にそれぞれ対応し、セルBにおけるコンタクト配線26に欠陥が存在することを示している。
図7は、本実施の形態における画像比較方式を説明するための図である。図7では、半導体基板14上の隣接するセルA,Bについての画像比較の例を示している。また、セルAは良品、セルBは不良品であり、セルBにおける欠陥箇所のウェハステージ座標は例えば(X,Y)=(+100mm,+200mm)である。ここで、欠陥箇所のウェハステージ座標、あるいは図7で欠陥位置座標と記載されている座標は、セルの配置位置を示す座標であり、例えばセルの中心の位置座標などである。なお、ウェハステージ座標はウェハ上に設定されたX−Y座標であり、図示例ではX,Yはそれぞれ0〜300mmの範囲に設定されている。
本実施の形態では、セルA,Bのそれぞれについて図4のようなノイズ源の除去された電位コントラスト画像を作成し、図5のようにしてセルAの画像とセルBの画像とを比較することでセルBにおける欠陥の存在を判別することができる。なお、ダイ・トゥ・ダイ画像比較方式についても同様であり、異なるダイ中の同じパターンの領域同士を比較することで欠陥検査を行う。
次に、検査方法の全体の流れについて説明する。図8は、本実施の形態における欠陥検査のフローチャートである。
まず、基板ステージ15に検査対象となる半導体基板14を設置する(S1)。次に、半導体基板14の構造に対応した電子ビーム条件を設定する(S2)。半導体基板14は、例えば図2の配線構造を備えており、この場合の電子ビーム条件としては前述のように、例えば入射電圧=1000eV、プローブ電流=75nA、チャージ制御電圧=−10Vである。検査対象領域の指定は、任意のチップにおいて同一周期の配線が一定期間続く場所を選択し、半導体基板14上のトレンチ配線24、酸化膜25、およびコンタクト配線26を含む領域を制御用計算機19へ記憶させることで行う。
続いて、制御用計算機19にて欠陥検査に必要な情報を含んだレシピを選択した後、ウェハアライメントを実施する。ウェハアライメント終了後、検査が開始される。まず、基板ステージ15を動作しつつ検査対象となる半導体基板14へ一次電子ビーム13を走査し(S3)、半導体基板14の配線表面の電位コントラスト画像を取得する(S4)。
次に、取得した電位コントラスト画像からトレンチ配線24と酸化膜25とコンタクト配線26の波形を取得する(S5,図3)。続いて、取得した波形からトレンチ配線24の寸法29とトレンチ配線24の位置座標31−1、31−2と酸化膜25の信号強度(階調レベルC3)とを求め(S6)、さらに、これらの情報から図4の自己生成画像28を作成する(S7)。そして、ノイズ源となるトレンチ配線24の画像を自己生成画像28で置き換える(S8)。このように、ノイズ源となるトレンチ配線24の画像を自己生成画像28で置き換えることによりノイズを除去する。
次に、例えば隣接するセル画像である参照画像と比較画像の2枚の画像の信号強度に関する二次元ヒストグラムを作成する(S9,図5)。そして、二次元ヒストグラムにおいて、欠陥を判断する基準値(しきい値)を設定することで(S10)、コンタクト配線26に電気的ショートまたはオープンの欠陥が存在するか否かについて判定することができる。欠陥が存在すると判断された場合には、欠陥が存在するコンタクト配線26の位置座標を抽出する(S11)。位置座標は、前述したように、セルのウェハステージ座標で与える。
本実施の形態によれば、欠陥検査においてノイズ源となる非検査対象の配線(例えば、トレンチ配線24)が存在する場合でも、この非検査対象の配線の画像を自己生成画像28で置き換え、ノイズ源を除去するようにしたので、検査対象の配線(例えば、コンタクト配線26)に欠陥が存在するか否かを高精度に検査することができる、という効果を奏する。
また、図3のような階調レベルの波形を取得することで、階調レベルの変化からトレンチ配線24、酸化膜25、およびコンタクト配線26を特定して、トレンチ配線24の位置および寸法、ならびに酸化膜25の階調レベルC3を取得することができ、自己生成画像28の作成を簡便に行うことができる。
また、図5のように参照画像と比較画像の輝度(階調)に関する二次元ヒストグラムを作成し、欠陥と判断する基準値(しきい値)を設定することにより欠陥の有無を判定するようにしたので、容易かつ高精度に欠陥の検査を実施することができる。
また、本実施の形態は、検査対象の配線と非検査対象の配線とが規則的(周期的)に配置されている場合に好適に適用することができる。なお、画像比較はセル・トゥ・セルまたはダイ・トゥ・ダイで行うことが一般的であるが、これに限定されず、同一の配線パターンがそれぞれ形成された半導体基板14上の一対の領域の画像に対して行うことができる。また、半導体基板14に照射するビームとして、電子ビーム以外の荷電粒子のビームを用いることもできる。
また、本実施の形態における検査対象の配線、非検査対象の配線、および配線非形成領域は一例であって、本実施の形態は他の例に対しても同様に適用することができる。
(第2の実施の形態)
本実施の形態では、検査用ビームとして、例えば光学系レーザーまたは光学系ランプから発せられる光ビームを用いる。すなわち、半導体基板に光ビームを走査しながら照射し、半導体基板から反射した反射光の信号強度に応じてコントラスト画像を作成し、このコントラスト画像においてノイズ源となる配線画像を自己生成画像で置き換えた後に、置換処理後のコントラスト画像を用いて検査対象の配線の欠陥を検査する。
図13は、本実施の形態にかかる半導体基板の検査装置の構成を示すブロック図である。図13に示すように、本実施の形態における照射部60は、光ビームの発生源としての例えばレーザー光源61、このレーザー光源61の発するレーザー光65を偏向させ走査させる偏向装置62、およびレーザー光65を半導体基板14上に収束させる対物レンズ63などを含んで構成される。また、光検出器64は、半導体基板14にからの二次ビームである反射光66を検出して、その光強度に応じた信号を出力する。なお、図13では、照射部60の最小限の構成要素のみを記載し、他の構成要素については記載を省略している。また、図13において、図1と同一の構成要素には同一の符号を付してその詳細な説明を省略する。
次に、信号処理装置18、制御用計算機19による処理の詳細、および処理後のコントラスト画像に基づく半導体基板14の検査方法について説明する。
図9は、検査対象となる半導体基板14の別の一例を示す平面図である。図9に示すように、半導体基板14上では、セル部45とセル部端配線35とが交互に繰り返して形成されている。また、セル部45には、セル内配線およびセル内酸化膜がそれぞれ所定の箇所に形成されている。なお、図9は、具体的には、NANDメモリのメモリセル領域およびその配線の一部を示しており、セル部端配線35は選択ゲート形成領域を示している。
また、図9では、セル内配線の欠陥候補50が示されている。セル部45内の他の箇所との比較からわかるように、欠陥候補50内では周囲に比べて暗いコントラストを有する欠陥箇所が存在する。以下では、セル内配線を検査対象(検査対象の配線)、セル部端配線35を検査対象ではない配線(非検査対象の配線)、セル内酸化膜を配線の形成されていない領域(配線非形成領域)とする。
半導体基板14にレーザー光65を照射すると、入射光の一部は半導体基板14により反射される。光検出器64は、半導体基板の被検査面の状態(例えば、配線の膜厚、材質等)に依存した光強度を有する反射光66を検出する。信号処理装置18は、光検出器64の検出信号に基づき、半導体基板14からの反射光強度に依存したコントラストを有する画像であるコントラスト画像(光学顕微鏡像)を出力する。
制御用計算機19は、信号処理装置18からコントラスト画像を取得すると、このコントラスト画像から例えば図9に示す直線L4に沿った階調レベル(グレイレベル)の波形を取得する。図10は、コントラスト画像から取得した階調レベルの波形の一例を示す図であり、具体的には直線L4に沿った波形を示す図である。図10では、直線L4に沿った配線位置座標である位置座標(ピクセル単位で表示)を横軸とし、階調レベル(グレイレベル)を縦軸としている。階調レベルはディジタル化され、例えば256階調で示されている。
セル部45におけるセル内配線およびセル内酸化膜の階調レベルはC4である。一方、セル部端配線35の階調レベルはC5(>C4)である。また、セル部端配線35の延伸方向の両側にはその階調レベルC6がC4よりも低い領域がある。
制御用計算機19は、図10の波形から、セル部端配線35の位置座標43−1、43−2、43−3およびセル部端配線35の寸法39を求め、コントラスト画像におけるセル部端配線35の画像領域を特定する。さらに、制御用計算機19は、図10の波形から、階調レベルC4を求める。ここでC4は、少なくともセル内酸化膜の階調レベルをもとに決定される階調レベルであり、例えばセル部45の階調レベルの平均値(セル内酸化膜とセル内配線についての平均値)である。なお、寸法39は具体的には幅であるが、セル部端配線35の長さ情報が必要な場合にはコントラスト画像から取得する。また、寸法39は、セル部端配線35の延伸方向の両側に存在する低コントラスト領域(階調C6)まで含む。
次に、制御用計算機19は、セル部端配線35の画像を置換するための自己生成画像を作成する。ここで自己生成画像は、その階調レベルをセル部45の階調レベルC4とする画像である。本実施の形態では、コントラスト画像においてノイズ源となるセル部端配線35の画像を自己生成画像により置換し、ノイズを除去した後に欠陥検査を行う。
図11は、セル部端配線35の画像が自己生成画像36に置き換えられたコントラスト画像(光学顕微鏡像)を示す図である。図11では、ノイズ源となる配線(セル部端配線35)が自己生成画像36に置き換えられている。
コントラスト画像中の対応箇所間において良品と不良品とでは階調レベル(信号強度)に差が生ずるので、図11のようにノイズ源を除去した後に、セル・トゥ・セル画像比較またはダイ・トゥ・ダイ画像比較を実施し、階調レベルの差の値に基づいて欠陥の存在の有無を判定することができる。なお、二次元ヒストグラムを用いた検査方法については、第1の実施の形態(図5、図7)と同様であるので説明を省略する。
次に、検査方法の全体の流れについて説明する。図12は、本実施の形態における欠陥検査のフローチャートである。
まず、基板ステージ15に検査対象となる半導体基板14を設置する(S21)。次に、半導体基板14の構造に対応した光学条件を設定する(S22)。検査対象領域の指定は、任意のチップにおいて同一周期の配線が一定期間続く場所を選択し、半導体基板14上のセル部45(セル内配線およびセル内酸化膜)とセル部端配線35とを含む領域を制御用計算機19へ記憶させることで行う。
続いて、制御用計算機19にて欠陥検査に必要な情報を含んだレシピを選択した後、ウェハアライメントを実施する。ウェハアライメント終了後、検査が開始される。まず、基板ステージ15を動作しつつ検査対象となる半導体基板14へ光ビーム(レーザー光65)を走査し(S23)、半導体基板14上の配線の膜厚、材質等に依存したコントラストを有するコントラスト画像(光学顕微鏡像)を取得する(S24)。
次に、取得したコントラスト画像(光学顕微鏡像)からセル部端配線35とセル内配線とセル内酸化膜の波形を取得する(S25,図10)。続いて、取得した波形からセル部端配線35の寸法39とセル部端配線35の位置座標43−1、43−2,43−3とセル内配線およびセル内酸化膜の信号強度(階調レベルC4)とを求め(S26)、さらに、これらの情報から図11の自己生成画像36を作成する(S27)。そして、ノイズ源となるセル部端配線35の画像を自己生成画像36で置き換える(S28)。このように、ノイズ源となるセル部端配線35の画像を自己生成画像36で置き換えることによりノイズを除去する。
次に、例えば隣接するセル画像である参照画像と比較画像の2枚の画像の信号強度に関する二次元ヒストグラムを作成する(S29,図5)。そして、二次元ヒストグラムにおいて、欠陥を判断する基準値(しきい値)を設定することで(S30)、セル内配線に電気的ショートまたはオープンの欠陥が存在するか否かについて判定することができる。欠陥が存在すると判断された場合には、欠陥が存在するセル内配線の位置座標を抽出する(S31)。
本実施の形態によれば、欠陥検査においてノイズ源となる非検査対象の配線(例えば、セル部端配線35)が存在する場合でも、この非検査対象の配線の画像を自己生成画像36で置き換え、ノイズ源を除去するようにしたので、検査対象の配線(例えば、セル内配線)に欠陥が存在するか否かを高精度に検査することができる、という効果を奏する。また、本実施の形態は、検査対象の配線と非検査対象の配線とが規則的に配置されている場合に好適に適用することができる。なお、本実施の形態のその他の効果は第1の実施の形態と同様である。
1 フィラメント(Filament)電極、2 サプレッサ(Suppressor)電極
3 引き出し(Extractor)電極、4 コンデンサーレンズ
5 ウィーンフィルタ(Wien filter)(上部)、6 アパーチャ
7 ビーム走査用偏向器、8 ウィーンフィルタ(Wien filter)(下部)
9 対物レンズ、10 頂部電極(Top electrode)
11 中間電極(Intermediate electrode)、12 フォーカス制御用電極
13 一次電子ビーム、14 半導体基板、15 基板ステージ
16 二次電子、17 二次電子検出器、18 信号処理装置 19 制御用計算機
20 表示装置、21,22 直流電源
24 トレンチ配線、25 酸化膜、26 コンタクト配線、27,50 欠陥候補
28 自己生成画像
29 トレンチ配線の寸法、31−1,31−2 トレンチ配線の位置座標
35 セル部端配線、36 自己生成画像、39 セル部端配線の寸法
43−1〜43−3 セル部端配線の位置座標、45 セル部

Claims (5)

  1. 半導体基板に形成された配線に検査用ビームを走査しながら照射する工程と、
    前記検査用ビームの照射に起因して前記半導体基板から放出された二次ビームを検出する工程と、
    前記二次ビームの信号強度に応じた階調レベルにより、前記半導体基板の被検査面の状態を示すコントラスト画像を生成する工程と、
    前記コントラスト画像における階調レベルの変化に基づき、検査対象の配線および非検査対象の配線を特定して、前記非検査対象の配線の位置および寸法、ならびに配線非形成領域に応じた階調レベルを取得する工程と、
    前記非検査対象の配線の位置および寸法に基づき、前記コントラスト画像における前記非検査対象の配線の画像を、前記配線非形成領域に応じて決定された階調レベルからなる画像で置換する工程と、
    置換処理後のコントラスト画像に基づいて前記検査対象の配線の欠陥を検査する工程と、
    を含むことを特徴とする半導体基板の検査方法。
  2. 同一の配線パターンがそれぞれ形成された前記半導体基板上の一対の領域に対してそれぞれ前記置換処理後のコントラスト画像を取得し、一方の置換処理後のコントラスト画像における各画素の階調レベルと他方の置換処理後のコントラスト画像における各画素の階調レベルとに関する二次元ヒストグラムを作成し、このヒストグラムに良品または不良品を判別するしきい値を適用することで、前記検査対象の配線の欠陥を検査することを特徴とする請求項1に記載の半導体基板の検査方法。
  3. 前記コントラスト画像から前記検査対象の配線、前記非検査対象の配線、および前記配線非形成領域の各階調レベルを含む一方向に沿った階調レベルの波形を取得し、この波形から前記非検査対象の配線の位置および寸法、ならびに前記配線非形成領域に応じた階調レベルを取得することを特徴とする請求項1または2に記載の半導体基板の検査方法。
  4. 前記検査対象の配線と前記非検査対象の配線とが規則的に配置されていることを特徴とする請求項1〜3のいずれか1項に記載の半導体基板の検査方法。
  5. 半導体基板に形成された配線に検査用ビームを走査しながら照射する照射部と、
    前記検査用ビームの照射に起因して前記半導体基板から放出された二次ビームを検出する二次ビーム検出部と、
    前記二次ビームの信号強度に応じた階調レベルにより、前記半導体基板の被検査面の状態を示すコントラスト画像を生成する信号処理部と、
    前記コントラスト画像における階調レベルの変化に基づき、検査対象の配線および非検査対象の配線を特定して、前記非検査対象の配線の位置および寸法、ならびに配線非形成領域に応じた階調レベルを取得し、
    前記非検査対象の配線の位置および寸法に基づき、前記コントラスト画像における前記非検査対象の配線の画像を、前記配線非形成領域に応じて決定された階調レベルからなる画像で置換し、置換処理後のコントラスト画像に基づいて前記検査対象の配線の欠陥を検査する制御処理部と、
    を備えることを特徴とする半導体基板の検査装置。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5525919B2 (ja) * 2010-05-28 2014-06-18 株式会社東芝 欠陥検査方法および欠陥検査装置
US8629902B2 (en) * 2010-10-12 2014-01-14 Kla-Tencor Corporation Coordinate fusion and thickness calibration for semiconductor wafer edge inspection
US9196031B2 (en) 2012-01-17 2015-11-24 SCREEN Holdings Co., Ltd. Appearance inspection apparatus and method
US20140061461A1 (en) * 2012-08-29 2014-03-06 Hiroyuki Hayashi Defect inspection apparatus, defect inspection method and non-transitory computer readable recording medium
CN103852976B (zh) * 2014-04-01 2016-01-20 海迪科(苏州)光电科技有限公司 用于周期性光刻图形尺寸监控的方法
JP2016070912A (ja) * 2014-09-26 2016-05-09 株式会社東芝 欠陥検査装置および欠陥検査方法
US10495446B2 (en) * 2015-06-29 2019-12-03 Kla-Tencor Corporation Methods and apparatus for measuring height on a semiconductor wafer
US11122680B2 (en) 2019-03-18 2021-09-14 International Business Machines Corporation Passive methods of loose die identification

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0854220A (ja) * 1994-08-12 1996-02-27 Sony Corp 物体の外観検査方法
JP2001281178A (ja) * 2000-03-30 2001-10-10 Toshiba Corp 欠陥検出方法、半導体装置の製造方法および欠陥検出装置
JP2007281136A (ja) * 2006-04-05 2007-10-25 Toshiba Corp 半導体基板および基板検査方法
JP2008004863A (ja) * 2006-06-26 2008-01-10 Hitachi High-Technologies Corp 外観検査方法及びその装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5665968A (en) * 1992-05-27 1997-09-09 Kla Instruments Corporation Inspecting optical masks with electron beam microscopy
US6124140A (en) * 1998-05-22 2000-09-26 Micron Technology, Inc. Method for measuring features of a semiconductor device
US6476913B1 (en) * 1998-11-30 2002-11-05 Hitachi, Ltd. Inspection method, apparatus and system for circuit pattern
JP3749107B2 (ja) * 1999-11-05 2006-02-22 ファブソリューション株式会社 半導体デバイス検査装置
WO2004031791A2 (en) * 2002-10-03 2004-04-15 Applied Materials Israel, Ltd. System and method for defect localization on electrical test structures
JP4154282B2 (ja) * 2003-05-14 2008-09-24 株式会社日立ハイテクノロジーズ 回路パターンの検査装置
US6979824B1 (en) * 2003-06-26 2005-12-27 Kla-Tencor Technologies Corporation Filtered e-beam inspection and review

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0854220A (ja) * 1994-08-12 1996-02-27 Sony Corp 物体の外観検査方法
JP2001281178A (ja) * 2000-03-30 2001-10-10 Toshiba Corp 欠陥検出方法、半導体装置の製造方法および欠陥検出装置
JP2007281136A (ja) * 2006-04-05 2007-10-25 Toshiba Corp 半導体基板および基板検査方法
JP2008004863A (ja) * 2006-06-26 2008-01-10 Hitachi High-Technologies Corp 外観検査方法及びその装置

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