JP2010199714A - Excessive input determination circuit and amplifying device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To simplify the circuit configuration of an excessive input determination circuit and to prevent erroneous determination in excessive input determination even when dispersion is present in a circuit for detecting an input signal level. <P>SOLUTION: This excessive input determination circuit 2 includes: a gate resistor 22 arranged between a constant voltage source 21 for a gate for supplying a gate voltage and a gate terminal of an FET; a drain resistor 24 arranged between a constant voltage source 23 for a drain for supplying a drain voltage and a drain terminal of the FET; a rectifying circuit 25 connected to the drain terminal side of the drain resistor; and a determination circuit 26 for determining whether excessive input is present or not by the value of the output voltage of the rectifying circuit 25. The resistance value of the gate resistor 22 is selected at a value at which the current amount of a gate current rises when an input signal level exceeds a determination level determined to be excessive input, and the resistance value of the drain resistor 24 is selected at a value changing the output voltage of the rectifying circuit 25 when the input signal level exceeds the determination level. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、マイクロ波帯の送信機において用いられる増幅器への過入力を検出する過入力判定回路、および過入力判定回路を有する増幅装置に関する。   The present invention relates to an overinput determination circuit that detects an excessive input to an amplifier used in a transmitter in a microwave band, and an amplification device having the overinput determination circuit.

電力増幅器等の増幅器に対して過大なレベルの信号が入力されると、増幅器が破損するおそれがある。そこで、増幅器に入力される信号のレベルが過大になっていないかを判定する過入力判定回路が設けられる（例えば、特許文献１，２参照）。   If an excessive level signal is input to an amplifier such as a power amplifier, the amplifier may be damaged. Therefore, an over-input determination circuit that determines whether the level of the signal input to the amplifier is excessive is provided (for example, see Patent Documents 1 and 2).

特開平５−２６７９４５号公報（段落０００２）JP-A-5-267945 (paragraph 0002) 特開平１１−２６６１２３号公報（段落００１２，００１６、図１）Japanese Patent Laid-Open No. 11-266123 (paragraphs 0012 and 0016, FIG. 1)

図９は、マイクロ波帯の送信機における増幅器への過入力を検出するための回路を、増幅器とともに示すブロック図である。図９に示す回路構成において、入力ポート１１には、入力信号としてＲＦ（radio frequency ）信号（無線周波数信号）が入力され、出力ポート１２から、入力信号が増幅器１３で増幅された出力信号が出力される。   FIG. 9 is a block diagram showing a circuit for detecting an excessive input to the amplifier in the transmitter in the microwave band together with the amplifier. In the circuit configuration shown in FIG. 9, an RF (radio frequency) signal (radio frequency signal) is input to the input port 11 as an input signal, and an output signal obtained by amplifying the input signal by the amplifier 13 is output from the output port 12. Is done.

分岐回路１４は、増幅器１３への入力信号の電力を検知して、検知した電力に応じた信号を出力する。検波回路１５は、分岐回路１４からの信号に応じた検波電圧（Ｖout1）を出力する。電圧比較／判定回路１６は、検波電圧としきい値とを比較し、検波電圧がしきい値よりも高い場合に、「過入力である」と判定する。   The branch circuit 14 detects the power of the input signal to the amplifier 13 and outputs a signal corresponding to the detected power. The detection circuit 15 outputs a detection voltage (Vout1) corresponding to the signal from the branch circuit 14. The voltage comparison / determination circuit 16 compares the detection voltage with a threshold value, and determines that the input voltage is “over-input” when the detection voltage is higher than the threshold value.

図１０は、図９に示す回路構成における入力ポート１１への入力信号レベル（入力電力）“Ｐin”と、検波回路１５の出力電圧である検波電圧“Ｖout1”との関係の一例を示す説明図である。図１０において、横軸は入力ポート１１への入力信号レベル“Ｐin”を示し、縦軸は検波回路１５による検波電圧“Ｖout1”の値を示す。図１０に示すように、検波回路１５の出力電圧のばらつき等に起因して、入力電力−検波電圧特性にばらつきが生ずる（特性２０１，２０２，２０３参照）。なお、検波回路１５の出力電圧のばらつきは、例えば、検波回路１５を構成する素子の特性のばらつきに起因して生ずる。   FIG. 10 is an explanatory diagram showing an example of the relationship between the input signal level (input power) “Pin” to the input port 11 and the detection voltage “Vout1” that is the output voltage of the detection circuit 15 in the circuit configuration shown in FIG. It is. In FIG. 10, the horizontal axis indicates the input signal level “Pin” to the input port 11, and the vertical axis indicates the value of the detection voltage “Vout1” by the detection circuit 15. As shown in FIG. 10, the input power-detection voltage characteristics vary due to variations in the output voltage of the detection circuit 15 (see characteristics 201, 202, 203). Note that the variation in the output voltage of the detection circuit 15 is caused by, for example, the variation in the characteristics of the elements constituting the detection circuit 15.

電圧比較／判定回路１６は、検波回路１５による検波電圧“Ｖout1”と、図１０に例示されているしきい値としての電圧値Ｖthreとを比較することによって、入力ポート１１への入力信号レベルが過入力になっているか否か判定する。図１０に例示されているように検波回路１５の出力電圧がばらつくと、「過入力」とみなされる入力信号レベルもばらついてしまう。その結果、過入力判定機能が低下するおそれがある。例えば、本来「過入力」であると判定すべきところ、未だ「過入力」ではないと判定するおそれがある。すなわち、過入力判定において誤判定が生ずる可能性がある。   The voltage comparison / determination circuit 16 compares the detection voltage “Vout1” from the detection circuit 15 with the voltage value Vthre as the threshold illustrated in FIG. It is determined whether or not there is an excessive input. As illustrated in FIG. 10, when the output voltage of the detection circuit 15 varies, the input signal level regarded as “over-input” also varies. As a result, the overinput determination function may be degraded. For example, where it should be determined that it is originally “over-input”, it may be determined that it is not yet “over-input”. That is, an erroneous determination may occur in the excessive input determination.

また、増幅器１３への入力信号レベルを取り出すための分岐回路１４や、検波回路１５による検波電圧“Ｖout1”と「過入力」とみなすしきい値とを比較する電圧比較／判定回路１６を設ける必要があるので、過入力判定回路の回路構成が複雑になる。   Further, it is necessary to provide a branch circuit 14 for extracting the input signal level to the amplifier 13 and a voltage comparison / determination circuit 16 for comparing the detection voltage “Vout1” by the detection circuit 15 with a threshold value regarded as “excess input”. Therefore, the circuit configuration of the over-input determination circuit becomes complicated.

そこで、本発明は、回路構成を簡易にすることができ、かつ、入力信号レベルを検出するための回路にばらつきがあっても過入力判定における誤判定を防止することができる過入力判定回路および増幅装置を提供することを目的とする。   Therefore, the present invention provides an overinput determination circuit capable of simplifying the circuit configuration and preventing erroneous determination in overinput determination even when the circuit for detecting the input signal level varies. An object is to provide an amplification device.

本発明による過入力判定回路は、ゲート電圧を供給するゲート用定電圧源とＦＥＴのゲート端子との間に設けられたゲート抵抗と、ドレイン電圧を供給するドレイン用定電圧源とＦＥＴのドレイン端子との間に設けられたドレイン抵抗と、ドレイン抵抗のドレイン端子側に接続された整流回路と、整流回路の出力電圧の値によって過入力であるか否か判定する判定回路とを備え、ゲート抵抗の抵抗値は、入力信号レベルが過入力であると判定される判定レベルを越えたときにゲート電流の電流量が立ち上がる値に選定され、ドレイン抵抗の抵抗値は、入力信号レベルが判定レベルを越えた場合に整流回路の出力電圧を変化させる値に選定されていることを特徴とする。   An over-input determination circuit according to the present invention includes a gate resistance provided between a gate constant voltage source for supplying a gate voltage and a gate terminal of the FET, a drain constant voltage source for supplying a drain voltage, and a drain terminal of the FET. A drain resistor provided between the drain resistor, a rectifier circuit connected to the drain terminal side of the drain resistor, and a determination circuit for determining whether or not the input is excessive based on the value of the output voltage of the rectifier circuit. The resistance value of the drain resistance is selected to a value that causes the amount of gate current to rise when the input signal level exceeds a determination level that is determined to be excessive input. The value is selected to change the output voltage of the rectifier circuit when the value exceeds the value.

本発明による増幅装置は、ＦＥＴを用い、ＦＥＴのゲート端子に入力信号が入力され、ＦＥＴのドレイン端子から出力信号を出力する増幅器と、増幅器に対する過入力を判定する過入力判定回路とを備え、過入力判定回路が、ゲート電圧を供給するゲート用定電圧源とＦＥＴのゲート端子との間に設けられたゲート抵抗と、ドレイン電圧を供給するドレイン用定電圧源とＦＥＴのドレイン端子との間に設けられたドレイン抵抗と、ドレイン抵抗のドレイン端子側に接続された整流回路と、整流回路の出力電圧の値によって過入力であるか否か判定する判定回路とを含み、ゲート抵抗の抵抗値は、入力信号レベルが過入力であると判定される判定レベルを越えるとゲート電流の電流量が立ち上がる値に選定され、ドレイン抵抗の抵抗値は、入力信号レベルが判定レベルを越えた場合に整流回路の出力電圧を変化させる値に選定されていることを特徴とする。   An amplifying apparatus according to the present invention includes an FET, an input signal is input to the gate terminal of the FET, and an output signal is output from the drain terminal of the FET, and an overinput determination circuit that determines an overinput to the amplifier, An over-input determination circuit is provided between the gate constant voltage source for supplying the gate voltage and the gate terminal of the FET, and between the drain constant voltage source for supplying the drain voltage and the drain terminal of the FET. A resistance value of the gate resistance, including a drain resistance provided on the drain terminal, a rectifier circuit connected to the drain terminal side of the drain resistance, and a determination circuit for determining whether or not the input voltage is excessive based on the output voltage value of the rectifier circuit Is selected so that the amount of gate current rises when the input signal level exceeds the judgment level at which it is determined that the input is excessive. Characterized in that the issue level is selected to a value to change the output voltage of the rectifier circuit when exceeding the judging level.

本発明によれば、過入力判定回路の回路構成を簡易にすることができ、かつ、入力信号レベルを検出するための回路にばらつきがあっても過入力判定における誤判定を防止することができる。   According to the present invention, the circuit configuration of the overinput determination circuit can be simplified, and erroneous determination in overinput determination can be prevented even if the circuit for detecting the input signal level varies. .

マイクロ波帯の送信機における増幅器への過入力を検出するための回路を、増幅器とともに示すブロック図である。It is a block diagram which shows the circuit for detecting the excessive input to the amplifier in the transmitter of a microwave band with an amplifier. Ｐin−Ｉd 特性およびＰin−Ｉg 特性の一例を示す説明図である。It is explanatory drawing which shows an example of a Pin-Id characteristic and a Pin-Ig characteristic. 入力ポートへの入力信号レベル（Ｐin）と整流回路の出力電圧（Ｖout3）との関係の一例を示す説明図である。It is explanatory drawing which shows an example of the relationship between the input signal level (Pin) to an input port, and the output voltage (Vout3) of a rectifier circuit. 電圧Ｖgsとゲート電流Ｉg との関係の一例を示す説明図である。It is explanatory drawing which shows an example of the relationship between the voltage Vgs and the gate current Ig. 定電圧源側の電圧ＶGGとゲート電流Ｉg との関係を示す説明図である。It is explanatory drawing which shows the relationship between the voltage VGG by the side of a constant voltage source, and gate current Ig. ＶGG−Ｖgs特性を示す説明図である。It is explanatory drawing which shows a VGG-Vgs characteristic. 電圧Ｖdsが一定の周期で変動をしている例を示す説明図である。It is explanatory drawing which shows the example which the voltage Vds is fluctuating with a fixed period. 本発明による過入力判定回路を含む増幅装置の要部を示すブロック図である。It is a block diagram which shows the principal part of the amplifier containing the overinput determination circuit by this invention. マイクロ波帯の送信機における増幅器への過入力を検出するための回路を、増幅器とともに示すブロック図である。It is a block diagram which shows the circuit for detecting the excessive input to the amplifier in the transmitter of a microwave band with an amplifier. 図９に示す回路構成におけるの入力信号レベル（Ｐin）と検波電圧（Ｖout1）との関係の一例を示す説明図である。FIG. 10 is an explanatory diagram illustrating an example of a relationship between an input signal level (Pin) and a detection voltage (Vout1) in the circuit configuration illustrated in FIG. 9.

以下、本発明の実施形態を図面を参照して説明する。   Hereinafter, embodiments of the present invention will be described with reference to the drawings.

図１は、マイクロ波帯の送信機における増幅器への過入力を検出するための回路を、増幅器とともに示すブロック図である。図１に示す回路構成において、入力ポート３１には、入力信号としてＲＦ信号が入力され、出力ポート３２から、入力信号がＦＥＴ（電界効果トランジスタ）による増幅器（ＦＥＴ増幅器）３３で増幅された出力信号が出力される。   FIG. 1 is a block diagram showing a circuit for detecting an excessive input to an amplifier in a microwave band transmitter together with the amplifier. In the circuit configuration shown in FIG. 1, an RF signal is inputted to the input port 31 as an input signal, and an output signal obtained by amplifying an input signal from an output port 32 by an amplifier (FET amplifier) 33 using a FET (field effect transistor). Is output.

定電圧源３４は、ＦＥＴ増幅器３３にゲート電圧を供給するための定電圧源である。コンデンサ３６は、定電圧源３４からのＤＣ成分が、入力ポート３１に漏れるのを防止するためのＤＣカットの役割を担う。定電圧源３５は、ＦＥＴ増幅器３３にドレイン電圧を供給するための定電圧源である。コンデンサ３７は、定電圧源３５からのＤＣ成分が、出力ポート３２に漏れるのを防止するためのＤＣカットの役割を担う。   The constant voltage source 34 is a constant voltage source for supplying a gate voltage to the FET amplifier 33. The capacitor 36 plays a role of DC cut for preventing the DC component from the constant voltage source 34 from leaking to the input port 31. The constant voltage source 35 is a constant voltage source for supplying a drain voltage to the FET amplifier 33. The capacitor 37 plays a role of DC cut for preventing the DC component from the constant voltage source 35 from leaking to the output port 32.

本実施形態では、抵抗３８が、ポイント３９とポイント４０と間（定電圧源３４とＦＥＴ増幅器３３のゲート端子との間）に接続されている。以下、抵抗３８をＦＥＴ増幅器３３のゲート抵抗という。また、抵抗４１が、ポイント４２とポイント４３と間（定電圧源３５とＦＥＴ増幅器３３のドレイン端子との間）に接続されている。以下、抵抗４１をＦＥＴ増幅器３３のドレイン抵抗という。   In the present embodiment, the resistor 38 is connected between the point 39 and the point 40 (between the constant voltage source 34 and the gate terminal of the FET amplifier 33). Hereinafter, the resistor 38 is referred to as a gate resistance of the FET amplifier 33. The resistor 41 is connected between the point 42 and the point 43 (between the constant voltage source 35 and the drain terminal of the FET amplifier 33). Hereinafter, the resistor 41 is referred to as a drain resistance of the FET amplifier 33.

なお、図１において、ポイント３９（定電圧源３４の出力側）における電圧をＶGGとする。ポイント４０（ＦＥＴ増幅器３３のゲート端子側）における電圧をＶgsとする。ポイント４２（定電圧源３５の出力側）における電圧をＶDDとする。ポイント４３（ＦＥＴ増幅器３３のドレイン端子側）における電圧をＶdsとする。   In FIG. 1, the voltage at point 39 (the output side of the constant voltage source 34) is VGG. The voltage at the point 40 (the gate terminal side of the FET amplifier 33) is Vgs. The voltage at the point 42 (the output side of the constant voltage source 35) is set to VDD. The voltage at the point 43 (on the drain terminal side of the FET amplifier 33) is Vds.

また、ポイント３９とポイント４０との間を流れるゲート電流をＩg 、ポイント４２とポイント４３との間を流れるドレイン電流をＩd とする。ゲート電流Ｉg の向きは、図１に矢印で示された向き（定電圧源３４から出る向き）であるとする。ドレイン電流Ｉd の向きは、図１に矢印で示された向き（定電圧源３５から出る向き）であるとする。   The gate current flowing between the points 39 and 40 is Ig, and the drain current flowing between the points 42 and 43 is Id. The direction of the gate current Ig is assumed to be the direction indicated by the arrow in FIG. 1 (the direction from the constant voltage source 34). The direction of the drain current Id is assumed to be the direction indicated by the arrow in FIG. 1 (the direction from the constant voltage source 35).

図１に示された回路構成において、整流回路４５が、コンデンサ４４を介してポイント４３に接続されている。コンデンサ４４は、定電圧源３５からのＤＣ成分が、整流回路４５に漏れるのを防ぐためのＤＣカットの役割を担う。判定回路４６は、整流回路４５から出力される電圧Ｖout3の値によって、ＦＥＴ増幅器３３への入力信号レベルが過入力であるか否かを判定する回路である。   In the circuit configuration shown in FIG. 1, a rectifier circuit 45 is connected to a point 43 via a capacitor 44. The capacitor 44 plays a role of DC cut for preventing the DC component from the constant voltage source 35 from leaking to the rectifier circuit 45. The determination circuit 46 is a circuit for determining whether or not the input signal level to the FET amplifier 33 is an excessive input based on the value of the voltage Vout3 output from the rectifier circuit 45.

図２は、図１に示された回路構成におけるゲート抵抗３８の抵抗値をある値に固定し、ドレイン抵抗４１の値を０Ωにした場合の、Ｐin−Ｉd 特性およびＰin−Ｉg 特性の一例を示す説明図である。図２において、横軸は入力ポート３１への入力信号レベル“Ｐin”を示し、縦軸はポイント４２とポイント４３との間のドレイン電流Ｉd の値、およびポイント３９とポイントとの４０間のゲート電流Ｉg の値を示す。また、図２において、実線はＰin−Ｉd 特性を示し、破線はＰin−Ｉg 特性を示す。   FIG. 2 shows an example of Pin-Id characteristics and Pin-Ig characteristics when the resistance value of the gate resistor 38 in the circuit configuration shown in FIG. 1 is fixed to a certain value and the value of the drain resistance 41 is set to 0Ω. It is explanatory drawing shown. In FIG. 2, the horizontal axis indicates the input signal level “Pin” to the input port 31, and the vertical axis indicates the value of the drain current Id between the point 42 and the point 43 and the gate between the point 39 and the point 40. The value of current Ig is shown. In FIG. 2, the solid line indicates the Pin-Id characteristic, and the broken line indicates the Pin-Ig characteristic.

図２に示す例では、入力ポート３１への入力信号レベル“Ｐin”がＰ401 付近である場合に、ゲート電流Ｉg が急激に流れ出る。ポイント３９とポイントとの４０間のゲート電流Ｉg が急激に大きくなることによって、ポイント４０における電圧Ｖgsが急激に浅くなり、ドレイン電流Ｉd が急激に流れ出す。なお、「浅くなる」とは、ＰＭＯＳであればより低い電圧になることを意味し、ＮＭＯＳであればより高い電圧になることを意味する。また、ゲート抵抗３８の抵抗値が変ると、Ｐ401 は、図２における右方向または左方向に移動する。   In the example shown in FIG. 2, when the input signal level “Pin” to the input port 31 is near P401, the gate current Ig suddenly flows out. When the gate current Ig between the point 39 and the point 40 increases rapidly, the voltage Vgs at the point 40 decreases rapidly and the drain current Id starts to flow out rapidly. Note that “shallow” means a lower voltage in the case of PMOS, and a higher voltage in the case of NMOS. Further, when the resistance value of the gate resistor 38 changes, P401 moves to the right or left in FIG.

図２に示すＰin−Ｉd 特性およびＰin−Ｉg 特性になるようにゲート抵抗３８の抵抗値を決め、かつ、ドレイン抵抗４１の抵抗値を０Ωではないある値に固定すると、図２に示す入力信号レベルＰ401 よりも大きい入力信号レベルがポート３１に印加されたとき、ポイント４３における電圧Ｖdsが一定の周期で変動する。換言すれば、本実施形態では、ドレイン抵抗４１の抵抗値を、図２に示す入力信号レベルＰ401 よりも大きい入力信号レベルがポート３１に印加されたときに、ポイント４３における電圧Ｖdsが一定の周期で変動するような値にする。   When the resistance value of the gate resistor 38 is determined so that the Pin-Id characteristic and the Pin-Ig characteristic shown in FIG. 2 are obtained, and the resistance value of the drain resistance 41 is fixed to a value other than 0Ω, the input signal shown in FIG. When an input signal level greater than level P401 is applied to port 31, voltage Vds at point 43 fluctuates at a constant period. In other words, in this embodiment, when the resistance value of the drain resistor 41 is applied to the port 31 with an input signal level higher than the input signal level P401 shown in FIG. Use a value that fluctuates.

整流回路４５は、電圧Ｖdsの周期変動におけるＲＦ成分を整流して検波する。そして、検波出力を判定回路４６に出力する。すなわち、Ｖdsの周期変動に対する出力電圧が、整流回路４５の出力電圧Ｖout3として判定回路４６に入力される。   The rectifier circuit 45 rectifies and detects the RF component in the periodic fluctuation of the voltage Vds. Then, the detection output is output to the determination circuit 46. That is, the output voltage corresponding to the periodic variation of Vds is input to the determination circuit 46 as the output voltage Vout3 of the rectifier circuit 45.

図３は、入力ポート３１への入力信号レベル“Ｐin”と整流回路４５の出力電圧“Ｖout3”との関係（Ｐin−Ｖout3特性）の一例を示す説明図である。図３において、横軸は入力ポート３１への入力信号レベル“Ｐin”を示し、縦軸は整流回路４５の出力電圧“Ｖout3”の値を示す。図３における入力信号レベルＰ501 は、図２中の入力信号レベルＰ401 と同じレベルであり、「過入力」とみなす入力信号レベルであるとする。   FIG. 3 is an explanatory diagram showing an example of the relationship (Pin-Vout3 characteristic) between the input signal level “Pin” to the input port 31 and the output voltage “Vout3” of the rectifier circuit 45. In FIG. 3, the horizontal axis indicates the input signal level “Pin” to the input port 31, and the vertical axis indicates the value of the output voltage “Vout3” of the rectifier circuit 45. The input signal level P501 in FIG. 3 is the same level as the input signal level P401 in FIG. 2, and is an input signal level that is regarded as “over-input”.

図３に示すように、入力ポート３１への入力信号レベルがＰ501 よりも大きい場合に、整流回路４５の出力電圧“Ｖout3”は、０Ｖでないある電圧値を示す。ただし、整流回路４５の出力電圧のばらつき等に起因して、Ｐin−Ｖout3特性にばらつきが生ずる（特性５０１，５０２，５０３参照）。なお、整流回路４５の出力電圧のばらつきは、例えば、整流回路４５を構成する素子の特性のばらつきに起因して生ずる。   As shown in FIG. 3, when the input signal level to the input port 31 is higher than P501, the output voltage “Vout3” of the rectifier circuit 45 shows a certain voltage value that is not 0V. However, the Pin-Vout3 characteristics vary due to variations in the output voltage of the rectifier circuit 45 (see characteristics 501, 502, and 503). Note that the variation in the output voltage of the rectifier circuit 45 is caused by, for example, the variation in the characteristics of the elements constituting the rectifier circuit 45.

しかし、整流回路４５は、Ｐin−Ｖout3特性のばらつきに依存せず、入力ポート３１への入力信号レベルがＰ501 より大きい場合には０Ｖでない電圧を出力する。よって、判定回路４６は、０Ｖでない電圧が入力された時点で、ＦＥＴ増幅器３３への入力信号レベルが「過入力である」と判定すれば、Ｐin−Ｖout3特性にばらつきがあっても正しい判定結果を得ることができる。そして、判定回路４６は、入力される電圧を「過入力」とみなすためのしきい値と比較する処理を実行しない。   However, the rectifier circuit 45 does not depend on variations in the Pin-Vout3 characteristic, and outputs a voltage other than 0 V when the input signal level to the input port 31 is higher than P501. Therefore, if the determination circuit 46 determines that the input signal level to the FET amplifier 33 is “excessive input” when a voltage other than 0 V is input, the correct determination result is obtained even if the Pin-Vout3 characteristic varies. Can be obtained. Then, the determination circuit 46 does not execute a process of comparing the input voltage with a threshold value for regarding “over-input”.

本実施形態の回路構成では、整流回路４５の出力電圧Ｖout3の値がばらついても、過入力判定において誤判定は生じない。また、図９に示された回路構成における分岐回路１４のような入力信号レベルを一部取り出すための回路は不要でなる。また、図１に示す回路構成における判定回路４６では、しきい値との比較機能を有する必要がないので、簡易な回路構成で過入力判定の誤動作を防ぐことができる。   In the circuit configuration of the present embodiment, even if the value of the output voltage Vout3 of the rectifier circuit 45 varies, no erroneous determination occurs in the excessive input determination. Further, a circuit for extracting a part of the input signal level such as the branch circuit 14 in the circuit configuration shown in FIG. 9 is not necessary. Further, since the determination circuit 46 in the circuit configuration shown in FIG. 1 does not need to have a function of comparing with a threshold value, it is possible to prevent an erroneous operation of over-input determination with a simple circuit configuration.

次に、図１に示す回路構成における過入力判定回路の作用を、より具体的に説明する。   Next, the operation of the overinput determination circuit in the circuit configuration shown in FIG. 1 will be described more specifically.

図４は、図１におけるポイント４０における電圧Ｖgsと、ポイント３９とポイント４０との間を流れるゲート電流Ｉg との関係（Ｖgs−Ｉg 特性）の一例を示す説明図である。図４において、横軸はポイント４０における電圧Ｖgsを示し、縦軸はポイント３９とポイント４０との間を流れるゲート電流Ｉg の値を示す。なお、このときの入力ポート３１における入力信号レベルは、図３における「過入力」とみなす入力信号レベルと同じレベルである。また、ポイント３９とポイント４０との間のゲート抵抗３８の抵抗値と、ポイント４２とポイント４３との間のドレイン抵抗４１の抵抗値とは、０Ωであるとする。図４から、ＦＥＴ増幅器３３にかかるゲート電圧Ｖgsの値が浅くなるにつれて（図４に示す例では、０Ｖに近づくにつれて）、ゲート電流Ｉg が流れ出ているのがわかる。   FIG. 4 is an explanatory diagram showing an example of the relationship (Vgs-Ig characteristics) between the voltage Vgs at the point 40 in FIG. 1 and the gate current Ig flowing between the point 39 and the point 40. In FIG. 4, the horizontal axis indicates the voltage Vgs at the point 40, and the vertical axis indicates the value of the gate current Ig flowing between the points 39 and 40. Note that the input signal level at the input port 31 at this time is the same level as the input signal level regarded as “excess input” in FIG. 3. Further, it is assumed that the resistance value of the gate resistor 38 between the point 39 and the point 40 and the resistance value of the drain resistor 41 between the point 42 and the point 43 are 0Ω. From FIG. 4, it can be seen that the gate current Ig flows out as the value of the gate voltage Vgs applied to the FET amplifier 33 becomes shallower (in the example shown in FIG. 4, it approaches 0V).

図５は、ポイント３９の電圧ＶGGとゲート電流Ｉg との関係（ＶGG−Ｉg 特性）を示す説明図である。図５において、横軸はポイント３９における電圧ＶGGを示し、縦軸はポイント３９とポイント４０との間を流れるゲート電流Ｉg の値を示す。図５において、破線による特性７０１は、図４に例示されたＶgs−Ｉg 特性を示すＦＥＴ増幅器３３において、ゲート抵抗３８の抵抗値をＲg とし、（１）式で算出されるポイント３９の電圧ＶGGとゲート電流Ｉg との関係を示す。   FIG. 5 is an explanatory diagram showing the relationship between the voltage VGG at the point 39 and the gate current Ig (VGG-Ig characteristics). In FIG. 5, the horizontal axis indicates the voltage VGG at the point 39, and the vertical axis indicates the value of the gate current Ig flowing between the point 39 and the point 40. In FIG. 5, a characteristic 701 by a broken line indicates a voltage VGG at a point 39 calculated by the equation (1), where Rg is the resistance value of the gate resistor 38 in the FET amplifier 33 showing the Vgs-Ig characteristic illustrated in FIG. 4. And the gate current Ig.

ＶGG=Ｖgs＋Ｉg ×Ｒg ・・・（１）   VGG = Vgs + Ig × Rg (1)

また、実線による特性７０２は、特性７０１におけるＶGGを算出したときのゲート抵抗３８の抵抗値Ｒg と同じ抵抗値の抵抗を、ポイント３９とポイント４０との間に実際に挿入した場合に測定されるＶGG−Ｉg 特性を示す。ただし、ポイント４２とポイント４３との間のドレイン抵抗４１の抵抗値は０Ωである。   The characteristic 702 by the solid line is measured when a resistance having the same resistance value as the resistance value Rg of the gate resistance 38 when VGG in the characteristic 701 is calculated is actually inserted between the points 39 and 40. VGG-Ig characteristics are shown. However, the resistance value of the drain resistor 41 between the point 42 and the point 43 is 0Ω.

図５に示すように、測定される特性７０２は、計算で求められた特性７０１とほぼ同様の特性である。すなわち、ポイント３９の電圧ＶGGの値がＶ703 付近になると、急激にゲート電流Ｉg が流れ出す。図５に示すＶGGの電圧値Ｖ703 は、入力ポート３１への入力信号レベルが過入力にならないレベルにおいてＦＥＴ増幅器３３のドレイン電流Ｉd が所望の値を示すような電圧値である。   As shown in FIG. 5, the measured characteristic 702 is substantially the same as the characteristic 701 obtained by calculation. That is, when the value of the voltage VGG at the point 39 is near V703, the gate current Ig starts to flow abruptly. The voltage value V703 of VGG shown in FIG. 5 is a voltage value at which the drain current Id of the FET amplifier 33 shows a desired value when the input signal level to the input port 31 does not become an excessive input.

本実施形態では、このような電圧値Ｖ703 において、入力ポート３１への入力信号レベルが「過入力」とみなすレベルになると（Ｐinが図２におけるＰ401 や、図３におけるＰ501 の値のとき）、ゲート電流Ｉg が急激に流れ出すように、ポイント３９とポイント４０との間のゲート抵抗Ｒg の抵抗値を決める。   In this embodiment, when the input signal level to the input port 31 becomes a level that is regarded as “excess input” at such a voltage value V703 (when Pin is a value of P401 in FIG. 2 or P501 in FIG. 3), The resistance value of the gate resistance Rg between the point 39 and the point 40 is determined so that the gate current Ig flows out rapidly.

図６は、ＶGG−Ｖgs特性を示す説明図である。図６において、横軸はポイント３９における電圧ＶGGを示し、縦軸はポイント４０における電圧Ｖgsを表す。図５に示す特性７０２を、（１）式の関係を用いて、ポイント３９の電圧ＶGGとポイント４０の電圧Ｖgsとの関係として表すと、図６に実線で示す特性８０１のようになる。また、破線で示す特性８０２は、ポイント４３における電圧Ｖdsが図５に示す特性７０２の場合よりも低い場合のＶGG−Ｖgs特性を示す。なお、特性８０１および特性８０２は、ともに、ポイント４２とポイント４３との間のドレイン抵抗４１の抵抗値が０Ωの場合の特性である。   FIG. 6 is an explanatory diagram showing the VGG-Vgs characteristic. In FIG. 6, the horizontal axis represents the voltage VGG at the point 39, and the vertical axis represents the voltage Vgs at the point 40. When the characteristic 702 shown in FIG. 5 is expressed as a relation between the voltage VGG at the point 39 and the voltage Vgs at the point 40 using the relationship of the expression (1), the characteristic 801 shown by a solid line in FIG. A characteristic 802 indicated by a broken line indicates a VGG-Vgs characteristic when the voltage Vds at the point 43 is lower than the characteristic 702 shown in FIG. The characteristics 801 and 802 are characteristics when the resistance value of the drain resistance 41 between the point 42 and the point 43 is 0Ω.

図６において、ポイント３９の電圧ＶGGに対してポイント４０の電圧Ｖgsが急激に変化するときのＶGGの値Ｖ803 は、図５におけるＶ703 と同じ値を示す。図６に示すように、ポイント３９の電圧ＶGGがＶ803 より深い領域（図６に示す例では、０Ｖから遠い負側の領域）では、特性８０１と特性８０２はほぼ同様の特性を示している。接点３９の電圧ＶGGが、Ｖ803 より浅い領域では、ＶGGの値に対して特性８０１と特性８０２は異なるＶgsの値を示す。   In FIG. 6, the value V803 of VGG when the voltage Vgs at the point 40 changes rapidly with respect to the voltage VGG at the point 39 shows the same value as V703 in FIG. As shown in FIG. 6, in the region where the voltage VGG at the point 39 is deeper than V803 (in the example shown in FIG. 6, the region on the negative side far from 0 V), the characteristics 801 and 802 show substantially the same characteristics. In a region where the voltage VGG of the contact 39 is shallower than V803, the characteristics 801 and 802 show different values of Vgs with respect to the value of VGG.

次に、ポイント４２とポイント４３との間のドレイン抵抗４１に、０Ωではないある抵抗値をもたせ、このときにＦＥＴ増幅器３３のゲート電流Ｉg が、急激に流れ出すような入力信号レベルが入力ポート３１に印加される場合を考える。   Next, the drain resistance 41 between the point 42 and the point 43 is given a resistance value which is not 0Ω. At this time, the input signal level at which the gate current Ig of the FET amplifier 33 flows out suddenly is the input port 31. Consider the case where the voltage is applied to.

その場合には、以下のように状態が遷移する。   In that case, the state transitions as follows.

（１）ＦＥＴ増幅器３３のゲート電流Ｉｇが急激に流れ出すと、ポイント４０における電圧Ｖgsが急激に浅くなる。 (1) When the gate current Ig of the FET amplifier 33 suddenly starts to flow, the voltage Vgs at the point 40 suddenly becomes shallow.

（２）ポイント４０における電圧Ｖgsが急激に浅くなると、ＦＥＴ増幅器３３に流れるドレイン電流Ｉd が急激に流れ出す。 (2) When the voltage Vgs at the point 40 suddenly becomes shallow, the drain current Id flowing through the FET amplifier 33 suddenly flows out.

（３）ドレイン電流Ｉd が流れ出すと、ポイント４２とポイント４３との間のドレイン抵抗４１において電圧降下が起きる。 (3) When the drain current Id begins to flow, a voltage drop occurs at the drain resistance 41 between the point 42 and the point 43.

（４）ドレイン抵抗４１において電圧が降下すると、ポイント４３における電圧Ｖdsが低くなる。 (4) When the voltage drops at the drain resistor 41, the voltage Vds at the point 43 decreases.

（５）ポイント４３における電圧Ｖdsが低くなるということは、図６に示す特性８０１が特性８０２に遷移したことになる。ポイント３９における電圧ＶGGがＶ803 において、特性８０１から特性８０２になるということは、ポイント４０における電圧Ｖgsが急激に深くなるということなので、ＦＥＴ増幅器３３に流れるドレイン電流Ｉd は急激に小さくなる。 (5) The fact that the voltage Vds at the point 43 becomes low means that the characteristic 801 shown in FIG. The fact that the voltage VGG at the point 39 changes from the characteristic 801 to the characteristic 802 at V803 means that the voltage Vgs at the point 40 is abruptly deepened, so the drain current Id flowing through the FET amplifier 33 is abruptly reduced.

（６）ドレイン電流Ｉd が急激に小さくなると、ポイント４２とポイントとの４３間のドレイン抵抗４１における電圧降下が小さくなるので、ポイント４３における電圧Ｖdsは高くなる。 (6) When the drain current Id decreases rapidly, the voltage drop at the drain resistance 41 between the point 42 and the point 43 decreases, so the voltage Vds at the point 43 increases.

（７）ポイント４３における電圧Ｖdsが高くなるということは、図６に示す特性８０２が特性８０１に遷移したことになる。ポイント３９における電圧ＶGGがＶ803 において、特性８０２から特性８０１になるということは、ポイント４０における電圧Ｖgsが急激に浅くなるということである。 (7) The increase in the voltage Vds at the point 43 means that the characteristic 802 shown in FIG. When the voltage VGG at the point 39 changes from the characteristic 802 to the characteristic 801 at V803, the voltage Vgs at the point 40 rapidly decreases.

ポイント４０における電圧Ｖgsが急激に浅くなるので、上記の（２）の状態に戻る。その後、（２）〜（７）の状態が繰り返されるので、ポイント４３の電圧Ｖdsはある一定の周期で変動することになる。   Since the voltage Vgs at the point 40 suddenly becomes shallow, the state returns to the above (2). Thereafter, since the states (2) to (7) are repeated, the voltage Vds at the point 43 fluctuates at a certain cycle.

図７は、ポイント４３において電圧Ｖdsが一定の周期で変動をしている例を示す説明図である。図７において、横軸は時間を示し、縦軸はポイント４３における電圧Ｖdsを示す。図７に示す例では、ポイント４３の電圧Ｖdsが２ＭＨｚの周期で変動をしている。   FIG. 7 is an explanatory diagram showing an example in which the voltage Vds fluctuates at a constant cycle at the point 43. In FIG. 7, the horizontal axis indicates time, and the vertical axis indicates the voltage Vds at the point 43. In the example shown in FIG. 7, the voltage Vds at the point 43 fluctuates with a period of 2 MHz.

上記のように、整流回路４５は、電圧Ｖdsの周期変動におけるＲＦ成分を、整流し検波し、Ｖdsの周期変動に対する出力電圧Ｖout3を判定回路４６に出力する。判定回路４６は、整流回路４５から、０Ｖでない電圧が入力された場合に「過入力である」と判定する。   As described above, the rectifier circuit 45 rectifies and detects the RF component in the periodic fluctuation of the voltage Vds, and outputs the output voltage Vout3 corresponding to the periodic fluctuation of Vds to the determination circuit 46. The determination circuit 46 determines “over-input” when a voltage other than 0 V is input from the rectifier circuit 45.

以上のように、本実施形態では、過入力とみなす入力信号レベルにおいて、図１に示すポイント４０における電圧Ｖgsに対するゲート電流Ｉg が、図４に示すような特性を有するＦＥＴ増幅器３３に対して、図５に例示された特性７０２に示すように、ポイント３９における電圧ＶGGが所望の電圧Ｖ703 になると、ゲート電流Ｉｇが急激に流れ出るように、ポイント３９とポイント４０との間のゲート抵抗３８の抵抗値を決める。なお、所望の電圧とは、過入力とみなしたい入力信号レベルに対応する電圧ＶGGの値である。そして、ゲート電流Ｉｇが急激に流れ出たとき、ポイント４３における電圧Ｖdsが一定の周期で変動するように、ポイント４２とポイント４３との間のドレイン抵抗４１の抵抗値を決める。   As described above, in the present embodiment, the gate current Ig with respect to the voltage Vgs at the point 40 shown in FIG. 1 has the characteristics shown in FIG. As shown by the characteristic 702 illustrated in FIG. 5, when the voltage VGG at the point 39 becomes the desired voltage V703, the resistance of the gate resistor 38 between the point 39 and the point 40 so that the gate current Ig flows out rapidly. Determine the value. The desired voltage is the value of the voltage VGG corresponding to the input signal level that is desired to be regarded as an excessive input. Then, when the gate current Ig suddenly flows out, the resistance value of the drain resistor 41 between the point 42 and the point 43 is determined so that the voltage Vds at the point 43 fluctuates at a constant period.

すると、整流回路４５の出力電圧Ｖout3の値は、過入力とみなすレベル以下の入力信号レベルが入力ポート３１に入ると０Ｖを示し、過入力とみなすレベルよりも大きい入力信号レベルが入力ポート３１に入ると０Ｖでない電圧値を示すので、整流回路４５の出力電圧Ｖout3がばらついても、過入力判定の機能が維持される。   Then, the value of the output voltage Vout3 of the rectifier circuit 45 indicates 0 V when an input signal level equal to or lower than the level regarded as an excessive input enters the input port 31, and an input signal level larger than the level regarded as an excessive input is applied to the input port 31. Since a voltage value other than 0V is indicated when the voltage is input, even if the output voltage Vout3 of the rectifier circuit 45 varies, the over-input determination function is maintained.

また、図９に示された分岐回路１４のように入力信号レベルを一部取り出すための回路は不要であり、また、図１に示された判定回路４６には、しきい値との比較機能は要求されないので、簡易な回路構成で過入力判定の誤動作を防ぐことができる。   Further, a circuit for extracting a part of the input signal level is not required like the branch circuit 14 shown in FIG. 9, and the determination circuit 46 shown in FIG. Therefore, it is possible to prevent malfunction of over-input determination with a simple circuit configuration.

図８は、本発明による過入力判定回路を含む増幅装置の要部を示すブロック図である。図８に示すように、増幅装置は、ＦＥＴによる増幅器１と、増幅器１に対する過入力を判定する過入力判定回路２とを備え、過入力判定回路２が、ゲート電圧を供給するゲート用定電圧源２１とＦＥＴのゲート端子との間に設けられたゲート抵抗２２と、ドレイン電圧を供給するドレイン用定電圧源２３とＦＥＴのドレイン端子との間に設けられたドレイン抵抗２４と、ドレイン抵抗のドレイン端子側に接続された整流回路２５と、整流回路２５の出力電圧の値によって過入力であるか否か判定する判定回路２６とを含んでいる。ゲート抵抗２２の抵抗値は、入力信号レベルが過入力であると判定される判定レベルを越えるとゲート電流の電流量が立ち上がる値に選定され、ドレイン抵抗２４の抵抗値は、入力信号レベルが判定レベルを越えた場合に整流回路２５の出力電圧を変化させる値に選定されている。   FIG. 8 is a block diagram showing a main part of an amplifying apparatus including an overinput determination circuit according to the present invention. As shown in FIG. 8, the amplifying device includes an amplifier 1 using an FET and an over-input determination circuit 2 that determines over-input to the amplifier 1, and the over-input determination circuit 2 supplies a gate voltage. A gate resistor 22 provided between the source 21 and the gate terminal of the FET, a drain constant voltage source 23 for supplying a drain voltage, and a drain resistor 24 provided between the drain terminal of the FET; It includes a rectifier circuit 25 connected to the drain terminal side and a determination circuit 26 that determines whether or not there is an excessive input according to the value of the output voltage of the rectifier circuit 25. The resistance value of the gate resistor 22 is selected so that the amount of gate current rises when the input signal level exceeds the determination level determined to be an excessive input, and the resistance value of the drain resistor 24 is determined by the input signal level. A value that changes the output voltage of the rectifier circuit 25 when the level is exceeded is selected.

１ 増幅器
２ 過入力判定回路
２１ ゲート用定電圧源
２２ ゲート抵抗
２３ ドレイン用定電圧源
２４ ドレイン抵抗
２５ 整流回路
２６ 判定回路
３１ 入力ポート
３２ 出力ポート
３３ ＦＥＴ増幅器
３４ 定電圧源
３５ 定電圧源
３６ コンデンサ
３７ コンデンサ
３８ 抵抗（ゲート抵抗）
３９，４０，４２，４３ ポイント
４１ 抵抗（ドレイン抵抗）
４４ コンデンサ
４５ 整流回路
４６ 判定回路 DESCRIPTION OF SYMBOLS 1 Amplifier 2 Over-input determination circuit 21 Gate constant voltage source 22 Gate resistance 23 Drain constant voltage source 24 Drain resistance 25 Rectifier circuit 26 Determination circuit 31 Input port 32 Output port 33 FET amplifier 34 Constant voltage source 35 Constant voltage source 36 Capacitor 37 Capacitor 38 Resistance (Gate resistance)
39, 40, 42, 43 Point 41 Resistance (drain resistance)
44 Capacitor 45 Rectifier circuit 46 Judgment circuit

Claims (7)

ＦＥＴを用い、ＦＥＴのゲート端子に入力信号が入力され、ＦＥＴのドレイン端子から出力信号を出力する増幅器に対する過入力を判定する過入力判定回路であって、
ゲート電圧を供給するゲート用定電圧源とＦＥＴのゲート端子との間に設けられたゲート抵抗と、
ドレイン電圧を供給するドレイン用定電圧源とＦＥＴのドレイン端子との間に設けられたドレイン抵抗と、
前記ドレイン抵抗のドレイン端子側に接続された整流回路と、
前記整流回路の出力電圧の値によって過入力であるか否か判定する判定回路とを備え、
前記ゲート抵抗の抵抗値は、入力信号レベルが過入力であると判定される判定レベルを越えたときにゲート電流の電流量が立ち上がる値に選定され、
前記ドレイン抵抗の抵抗値は、入力信号レベルが前記判定レベルを越えた場合に整流回路の出力電圧を変化させる値に選定されている
ことを特徴とする過入力判定回路。 An over-input determination circuit that determines an over-input to an amplifier that uses an FET, an input signal is input to the gate terminal of the FET, and an output signal is output from the drain terminal of the FET,
A gate resistor provided between a gate constant voltage source for supplying a gate voltage and the gate terminal of the FET;
A drain resistance provided between a drain constant voltage source for supplying a drain voltage and the drain terminal of the FET;
A rectifier circuit connected to the drain terminal side of the drain resistor;
A determination circuit for determining whether or not there is an excessive input according to the value of the output voltage of the rectifier circuit,
The resistance value of the gate resistance is selected to a value at which the amount of gate current rises when the input signal level exceeds a determination level determined to be an excessive input,
The over-input determination circuit, wherein the resistance value of the drain resistor is selected to change the output voltage of the rectifier circuit when the input signal level exceeds the determination level. ドレイン抵抗の抵抗値は、入力信号レベルが判定レベルを越えると前記ドレイン抵抗のドレイン端子側の電圧が周期的に変動する値に選定されている
請求項１記載の過入力判定回路。 The over-input determination circuit according to claim 1, wherein the resistance value of the drain resistance is selected such that when the input signal level exceeds the determination level, the voltage on the drain terminal side of the drain resistance periodically varies. 整流回路は、コンデンサを介してドレイン抵抗のドレイン端子側に接続されている
請求項１または請求項２記載の過入力判定回路。 The over-input determination circuit according to claim 1, wherein the rectifier circuit is connected to a drain terminal side of the drain resistor via a capacitor. 判定回路は、整流回路の出力電圧が立ち上がったときに、増幅回路への入力信号レベルが過入力であると判定する
請求項３記載の過入力判定回路。 The overinput determination circuit according to claim 3, wherein the determination circuit determines that the input signal level to the amplifier circuit is an excessive input when the output voltage of the rectifier circuit rises. 整流回路は、整流回路の出力電圧が０Ｖから変化したときに、増幅回路への入力信号レベルが過入力であると判定する
請求項４記載の過入力判定回路。 The over-input determination circuit according to claim 4, wherein the rectifier circuit determines that the input signal level to the amplifier circuit is an excessive input when the output voltage of the rectifier circuit changes from 0V. ＦＥＴを用い、ＦＥＴのゲート端子に入力信号が入力され、ＦＥＴのドレイン端子から出力信号を出力する増幅器と、
前記増幅器に対する過入力を判定する過入力判定回路とを備え、
前記過入力判定回路は、
ゲート電圧を供給するゲート用定電圧源とＦＥＴのゲート端子との間に設けられたゲート抵抗と、
ドレイン電圧を供給するドレイン用定電圧源とＦＥＴのドレイン端子との間に設けられたドレイン抵抗と、
前記ドレイン抵抗のドレイン端子側に接続された整流回路と、
前記整流回路の出力電圧の値によって過入力であるか否か判定する判定回路とを含み、
前記ゲート抵抗の抵抗値は、入力信号レベルが過入力であると判定される判定レベルを越えるとゲート電流の電流量が立ち上がる値に選定され、
前記ドレイン抵抗の抵抗値は、入力信号レベルが前記判定レベルを越えた場合に整流回路の出力電圧を変化させる値に選定されている
ことを特徴とする増幅装置。 Using an FET, an input signal is input to the gate terminal of the FET, and an output signal is output from the drain terminal of the FET;
An over-input determination circuit that determines over-input to the amplifier;
The over-input determination circuit is
A gate resistor provided between a gate constant voltage source for supplying a gate voltage and the gate terminal of the FET;
A drain resistance provided between a drain constant voltage source for supplying a drain voltage and the drain terminal of the FET;
A rectifier circuit connected to the drain terminal side of the drain resistor;
A determination circuit that determines whether or not there is an excessive input according to the value of the output voltage of the rectifier circuit,
The resistance value of the gate resistor is selected to a value at which the amount of gate current rises when the input signal level exceeds a determination level that is determined to be an excessive input,
The amplifying apparatus characterized in that the resistance value of the drain resistor is selected to change the output voltage of the rectifier circuit when the input signal level exceeds the determination level. ドレイン抵抗の抵抗値は、入力信号レベルが判定レベルを越えた場合に前記ドレイン抵抗のドレイン端子側の電圧が周期的に変動する値に選定されている
請求項６記載の増幅装置。 The amplifying apparatus according to claim 6, wherein the resistance value of the drain resistance is selected such that the voltage on the drain terminal side of the drain resistance periodically varies when the input signal level exceeds the determination level.
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02142209A (en) * 1988-11-22 1990-05-31 Nec Corp High frequency power amplifier
JPH05267945A (en) * 1992-03-19 1993-10-15 Nec Corp Amplifier provided with overload control circuit
JPH11266123A (en) * 1998-03-16 1999-09-28 Nec Saitama Ltd Excessive input protection circuit for reception amplifier
JPH11308060A (en) * 1998-04-17 1999-11-05 Matsushita Electric Ind Co Ltd Amplifier
JP2006067058A (en) * 2004-08-25 2006-03-09 Murata Mfg Co Ltd Low noise amplifier
JP2006324725A (en) * 2005-05-17 2006-11-30 Toshiba Corp Power amplifier, and wireless communication apparatus employing the same

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02142209A (en) * 1988-11-22 1990-05-31 Nec Corp High frequency power amplifier
JPH05267945A (en) * 1992-03-19 1993-10-15 Nec Corp Amplifier provided with overload control circuit
JPH11266123A (en) * 1998-03-16 1999-09-28 Nec Saitama Ltd Excessive input protection circuit for reception amplifier
JPH11308060A (en) * 1998-04-17 1999-11-05 Matsushita Electric Ind Co Ltd Amplifier
JP2006067058A (en) * 2004-08-25 2006-03-09 Murata Mfg Co Ltd Low noise amplifier
JP2006324725A (en) * 2005-05-17 2006-11-30 Toshiba Corp Power amplifier, and wireless communication apparatus employing the same

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