JP2010199714A - Excessive input determination circuit and amplifying device - Google Patents
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Abstract
Description
本発明は、マイクロ波帯の送信機において用いられる増幅器への過入力を検出する過入力判定回路、および過入力判定回路を有する増幅装置に関する。 The present invention relates to an overinput determination circuit that detects an excessive input to an amplifier used in a transmitter in a microwave band, and an amplification device having the overinput determination circuit.
電力増幅器等の増幅器に対して過大なレベルの信号が入力されると、増幅器が破損するおそれがある。そこで、増幅器に入力される信号のレベルが過大になっていないかを判定する過入力判定回路が設けられる(例えば、特許文献1,2参照)。
If an excessive level signal is input to an amplifier such as a power amplifier, the amplifier may be damaged. Therefore, an over-input determination circuit that determines whether the level of the signal input to the amplifier is excessive is provided (for example, see
図9は、マイクロ波帯の送信機における増幅器への過入力を検出するための回路を、増幅器とともに示すブロック図である。図9に示す回路構成において、入力ポート11には、入力信号としてRF(radio frequency )信号(無線周波数信号)が入力され、出力ポート12から、入力信号が増幅器13で増幅された出力信号が出力される。
FIG. 9 is a block diagram showing a circuit for detecting an excessive input to the amplifier in the transmitter in the microwave band together with the amplifier. In the circuit configuration shown in FIG. 9, an RF (radio frequency) signal (radio frequency signal) is input to the
分岐回路14は、増幅器13への入力信号の電力を検知して、検知した電力に応じた信号を出力する。検波回路15は、分岐回路14からの信号に応じた検波電圧(Vout1)を出力する。電圧比較/判定回路16は、検波電圧としきい値とを比較し、検波電圧がしきい値よりも高い場合に、「過入力である」と判定する。
The
図10は、図9に示す回路構成における入力ポート11への入力信号レベル(入力電力)“Pin”と、検波回路15の出力電圧である検波電圧“Vout1”との関係の一例を示す説明図である。図10において、横軸は入力ポート11への入力信号レベル“Pin”を示し、縦軸は検波回路15による検波電圧“Vout1”の値を示す。図10に示すように、検波回路15の出力電圧のばらつき等に起因して、入力電力−検波電圧特性にばらつきが生ずる(特性201,202,203参照)。なお、検波回路15の出力電圧のばらつきは、例えば、検波回路15を構成する素子の特性のばらつきに起因して生ずる。
FIG. 10 is an explanatory diagram showing an example of the relationship between the input signal level (input power) “Pin” to the
電圧比較/判定回路16は、検波回路15による検波電圧“Vout1”と、図10に例示されているしきい値としての電圧値Vthreとを比較することによって、入力ポート11への入力信号レベルが過入力になっているか否か判定する。図10に例示されているように検波回路15の出力電圧がばらつくと、「過入力」とみなされる入力信号レベルもばらついてしまう。その結果、過入力判定機能が低下するおそれがある。例えば、本来「過入力」であると判定すべきところ、未だ「過入力」ではないと判定するおそれがある。すなわち、過入力判定において誤判定が生ずる可能性がある。
The voltage comparison /
また、増幅器13への入力信号レベルを取り出すための分岐回路14や、検波回路15による検波電圧“Vout1”と「過入力」とみなすしきい値とを比較する電圧比較/判定回路16を設ける必要があるので、過入力判定回路の回路構成が複雑になる。
Further, it is necessary to provide a
そこで、本発明は、回路構成を簡易にすることができ、かつ、入力信号レベルを検出するための回路にばらつきがあっても過入力判定における誤判定を防止することができる過入力判定回路および増幅装置を提供することを目的とする。 Therefore, the present invention provides an overinput determination circuit capable of simplifying the circuit configuration and preventing erroneous determination in overinput determination even when the circuit for detecting the input signal level varies. An object is to provide an amplification device.
本発明による過入力判定回路は、ゲート電圧を供給するゲート用定電圧源とFETのゲート端子との間に設けられたゲート抵抗と、ドレイン電圧を供給するドレイン用定電圧源とFETのドレイン端子との間に設けられたドレイン抵抗と、ドレイン抵抗のドレイン端子側に接続された整流回路と、整流回路の出力電圧の値によって過入力であるか否か判定する判定回路とを備え、ゲート抵抗の抵抗値は、入力信号レベルが過入力であると判定される判定レベルを越えたときにゲート電流の電流量が立ち上がる値に選定され、ドレイン抵抗の抵抗値は、入力信号レベルが判定レベルを越えた場合に整流回路の出力電圧を変化させる値に選定されていることを特徴とする。 An over-input determination circuit according to the present invention includes a gate resistance provided between a gate constant voltage source for supplying a gate voltage and a gate terminal of the FET, a drain constant voltage source for supplying a drain voltage, and a drain terminal of the FET. A drain resistor provided between the drain resistor, a rectifier circuit connected to the drain terminal side of the drain resistor, and a determination circuit for determining whether or not the input is excessive based on the value of the output voltage of the rectifier circuit. The resistance value of the drain resistance is selected to a value that causes the amount of gate current to rise when the input signal level exceeds a determination level that is determined to be excessive input. The value is selected to change the output voltage of the rectifier circuit when the value exceeds the value.
本発明による増幅装置は、FETを用い、FETのゲート端子に入力信号が入力され、FETのドレイン端子から出力信号を出力する増幅器と、増幅器に対する過入力を判定する過入力判定回路とを備え、過入力判定回路が、ゲート電圧を供給するゲート用定電圧源とFETのゲート端子との間に設けられたゲート抵抗と、ドレイン電圧を供給するドレイン用定電圧源とFETのドレイン端子との間に設けられたドレイン抵抗と、ドレイン抵抗のドレイン端子側に接続された整流回路と、整流回路の出力電圧の値によって過入力であるか否か判定する判定回路とを含み、ゲート抵抗の抵抗値は、入力信号レベルが過入力であると判定される判定レベルを越えるとゲート電流の電流量が立ち上がる値に選定され、ドレイン抵抗の抵抗値は、入力信号レベルが判定レベルを越えた場合に整流回路の出力電圧を変化させる値に選定されていることを特徴とする。 An amplifying apparatus according to the present invention includes an FET, an input signal is input to the gate terminal of the FET, and an output signal is output from the drain terminal of the FET, and an overinput determination circuit that determines an overinput to the amplifier, An over-input determination circuit is provided between the gate constant voltage source for supplying the gate voltage and the gate terminal of the FET, and between the drain constant voltage source for supplying the drain voltage and the drain terminal of the FET. A resistance value of the gate resistance, including a drain resistance provided on the drain terminal, a rectifier circuit connected to the drain terminal side of the drain resistance, and a determination circuit for determining whether or not the input voltage is excessive based on the output voltage value of the rectifier circuit Is selected so that the amount of gate current rises when the input signal level exceeds the judgment level at which it is determined that the input is excessive. Characterized in that the issue level is selected to a value to change the output voltage of the rectifier circuit when exceeding the judging level.
本発明によれば、過入力判定回路の回路構成を簡易にすることができ、かつ、入力信号レベルを検出するための回路にばらつきがあっても過入力判定における誤判定を防止することができる。 According to the present invention, the circuit configuration of the overinput determination circuit can be simplified, and erroneous determination in overinput determination can be prevented even if the circuit for detecting the input signal level varies. .
以下、本発明の実施形態を図面を参照して説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
図1は、マイクロ波帯の送信機における増幅器への過入力を検出するための回路を、増幅器とともに示すブロック図である。図1に示す回路構成において、入力ポート31には、入力信号としてRF信号が入力され、出力ポート32から、入力信号がFET(電界効果トランジスタ)による増幅器(FET増幅器)33で増幅された出力信号が出力される。
FIG. 1 is a block diagram showing a circuit for detecting an excessive input to an amplifier in a microwave band transmitter together with the amplifier. In the circuit configuration shown in FIG. 1, an RF signal is inputted to the
定電圧源34は、FET増幅器33にゲート電圧を供給するための定電圧源である。コンデンサ36は、定電圧源34からのDC成分が、入力ポート31に漏れるのを防止するためのDCカットの役割を担う。定電圧源35は、FET増幅器33にドレイン電圧を供給するための定電圧源である。コンデンサ37は、定電圧源35からのDC成分が、出力ポート32に漏れるのを防止するためのDCカットの役割を担う。
The
本実施形態では、抵抗38が、ポイント39とポイント40と間(定電圧源34とFET増幅器33のゲート端子との間)に接続されている。以下、抵抗38をFET増幅器33のゲート抵抗という。また、抵抗41が、ポイント42とポイント43と間(定電圧源35とFET増幅器33のドレイン端子との間)に接続されている。以下、抵抗41をFET増幅器33のドレイン抵抗という。
In the present embodiment, the
なお、図1において、ポイント39(定電圧源34の出力側)における電圧をVGGとする。ポイント40(FET増幅器33のゲート端子側)における電圧をVgsとする。ポイント42(定電圧源35の出力側)における電圧をVDDとする。ポイント43(FET増幅器33のドレイン端子側)における電圧をVdsとする。 In FIG. 1, the voltage at point 39 (the output side of the constant voltage source 34) is VGG. The voltage at the point 40 (the gate terminal side of the FET amplifier 33) is Vgs. The voltage at the point 42 (the output side of the constant voltage source 35) is set to VDD. The voltage at the point 43 (on the drain terminal side of the FET amplifier 33) is Vds.
また、ポイント39とポイント40との間を流れるゲート電流をIg 、ポイント42とポイント43との間を流れるドレイン電流をId とする。ゲート電流Ig の向きは、図1に矢印で示された向き(定電圧源34から出る向き)であるとする。ドレイン電流Id の向きは、図1に矢印で示された向き(定電圧源35から出る向き)であるとする。
The gate current flowing between the
図1に示された回路構成において、整流回路45が、コンデンサ44を介してポイント43に接続されている。コンデンサ44は、定電圧源35からのDC成分が、整流回路45に漏れるのを防ぐためのDCカットの役割を担う。判定回路46は、整流回路45から出力される電圧Vout3の値によって、FET増幅器33への入力信号レベルが過入力であるか否かを判定する回路である。
In the circuit configuration shown in FIG. 1, a
図2は、図1に示された回路構成におけるゲート抵抗38の抵抗値をある値に固定し、ドレイン抵抗41の値を0Ωにした場合の、Pin−Id 特性およびPin−Ig 特性の一例を示す説明図である。図2において、横軸は入力ポート31への入力信号レベル“Pin”を示し、縦軸はポイント42とポイント43との間のドレイン電流Id の値、およびポイント39とポイントとの40間のゲート電流Ig の値を示す。また、図2において、実線はPin−Id 特性を示し、破線はPin−Ig 特性を示す。
FIG. 2 shows an example of Pin-Id characteristics and Pin-Ig characteristics when the resistance value of the
図2に示す例では、入力ポート31への入力信号レベル“Pin”がP401 付近である場合に、ゲート電流Ig が急激に流れ出る。ポイント39とポイントとの40間のゲート電流Ig が急激に大きくなることによって、ポイント40における電圧Vgsが急激に浅くなり、ドレイン電流Id が急激に流れ出す。なお、「浅くなる」とは、PMOSであればより低い電圧になることを意味し、NMOSであればより高い電圧になることを意味する。また、ゲート抵抗38の抵抗値が変ると、P401 は、図2における右方向または左方向に移動する。
In the example shown in FIG. 2, when the input signal level “Pin” to the
図2に示すPin−Id 特性およびPin−Ig 特性になるようにゲート抵抗38の抵抗値を決め、かつ、ドレイン抵抗41の抵抗値を0Ωではないある値に固定すると、図2に示す入力信号レベルP401 よりも大きい入力信号レベルがポート31に印加されたとき、ポイント43における電圧Vdsが一定の周期で変動する。換言すれば、本実施形態では、ドレイン抵抗41の抵抗値を、図2に示す入力信号レベルP401 よりも大きい入力信号レベルがポート31に印加されたときに、ポイント43における電圧Vdsが一定の周期で変動するような値にする。
When the resistance value of the
整流回路45は、電圧Vdsの周期変動におけるRF成分を整流して検波する。そして、検波出力を判定回路46に出力する。すなわち、Vdsの周期変動に対する出力電圧が、整流回路45の出力電圧Vout3として判定回路46に入力される。
The
図3は、入力ポート31への入力信号レベル“Pin”と整流回路45の出力電圧“Vout3”との関係(Pin−Vout3特性)の一例を示す説明図である。図3において、横軸は入力ポート31への入力信号レベル“Pin”を示し、縦軸は整流回路45の出力電圧“Vout3”の値を示す。図3における入力信号レベルP501 は、図2中の入力信号レベルP401 と同じレベルであり、「過入力」とみなす入力信号レベルであるとする。
FIG. 3 is an explanatory diagram showing an example of the relationship (Pin-Vout3 characteristic) between the input signal level “Pin” to the
図3に示すように、入力ポート31への入力信号レベルがP501 よりも大きい場合に、整流回路45の出力電圧“Vout3”は、0Vでないある電圧値を示す。ただし、整流回路45の出力電圧のばらつき等に起因して、Pin−Vout3特性にばらつきが生ずる(特性501,502,503参照)。なお、整流回路45の出力電圧のばらつきは、例えば、整流回路45を構成する素子の特性のばらつきに起因して生ずる。
As shown in FIG. 3, when the input signal level to the
しかし、整流回路45は、Pin−Vout3特性のばらつきに依存せず、入力ポート31への入力信号レベルがP501 より大きい場合には0Vでない電圧を出力する。よって、判定回路46は、0Vでない電圧が入力された時点で、FET増幅器33への入力信号レベルが「過入力である」と判定すれば、Pin−Vout3特性にばらつきがあっても正しい判定結果を得ることができる。そして、判定回路46は、入力される電圧を「過入力」とみなすためのしきい値と比較する処理を実行しない。
However, the
本実施形態の回路構成では、整流回路45の出力電圧Vout3の値がばらついても、過入力判定において誤判定は生じない。また、図9に示された回路構成における分岐回路14のような入力信号レベルを一部取り出すための回路は不要でなる。また、図1に示す回路構成における判定回路46では、しきい値との比較機能を有する必要がないので、簡易な回路構成で過入力判定の誤動作を防ぐことができる。
In the circuit configuration of the present embodiment, even if the value of the output voltage Vout3 of the
次に、図1に示す回路構成における過入力判定回路の作用を、より具体的に説明する。 Next, the operation of the overinput determination circuit in the circuit configuration shown in FIG. 1 will be described more specifically.
図4は、図1におけるポイント40における電圧Vgsと、ポイント39とポイント40との間を流れるゲート電流Ig との関係(Vgs−Ig 特性)の一例を示す説明図である。図4において、横軸はポイント40における電圧Vgsを示し、縦軸はポイント39とポイント40との間を流れるゲート電流Ig の値を示す。なお、このときの入力ポート31における入力信号レベルは、図3における「過入力」とみなす入力信号レベルと同じレベルである。また、ポイント39とポイント40との間のゲート抵抗38の抵抗値と、ポイント42とポイント43との間のドレイン抵抗41の抵抗値とは、0Ωであるとする。図4から、FET増幅器33にかかるゲート電圧Vgsの値が浅くなるにつれて(図4に示す例では、0Vに近づくにつれて)、ゲート電流Ig が流れ出ているのがわかる。
FIG. 4 is an explanatory diagram showing an example of the relationship (Vgs-Ig characteristics) between the voltage Vgs at the
図5は、ポイント39の電圧VGGとゲート電流Ig との関係(VGG−Ig 特性)を示す説明図である。図5において、横軸はポイント39における電圧VGGを示し、縦軸はポイント39とポイント40との間を流れるゲート電流Ig の値を示す。図5において、破線による特性701は、図4に例示されたVgs−Ig 特性を示すFET増幅器33において、ゲート抵抗38の抵抗値をRg とし、(1)式で算出されるポイント39の電圧VGGとゲート電流Ig との関係を示す。
FIG. 5 is an explanatory diagram showing the relationship between the voltage VGG at the
VGG=Vgs+Ig ×Rg ・・・(1) VGG = Vgs + Ig × Rg (1)
また、実線による特性702は、特性701におけるVGGを算出したときのゲート抵抗38の抵抗値Rg と同じ抵抗値の抵抗を、ポイント39とポイント40との間に実際に挿入した場合に測定されるVGG−Ig 特性を示す。ただし、ポイント42とポイント43との間のドレイン抵抗41の抵抗値は0Ωである。
The characteristic 702 by the solid line is measured when a resistance having the same resistance value as the resistance value Rg of the
図5に示すように、測定される特性702は、計算で求められた特性701とほぼ同様の特性である。すなわち、ポイント39の電圧VGGの値がV703 付近になると、急激にゲート電流Ig が流れ出す。図5に示すVGGの電圧値V703 は、入力ポート31への入力信号レベルが過入力にならないレベルにおいてFET増幅器33のドレイン電流Id が所望の値を示すような電圧値である。
As shown in FIG. 5, the measured characteristic 702 is substantially the same as the characteristic 701 obtained by calculation. That is, when the value of the voltage VGG at the
本実施形態では、このような電圧値V703 において、入力ポート31への入力信号レベルが「過入力」とみなすレベルになると(Pinが図2におけるP401 や、図3におけるP501 の値のとき)、ゲート電流Ig が急激に流れ出すように、ポイント39とポイント40との間のゲート抵抗Rg の抵抗値を決める。
In this embodiment, when the input signal level to the
図6は、VGG−Vgs特性を示す説明図である。図6において、横軸はポイント39における電圧VGGを示し、縦軸はポイント40における電圧Vgsを表す。図5に示す特性702を、(1)式の関係を用いて、ポイント39の電圧VGGとポイント40の電圧Vgsとの関係として表すと、図6に実線で示す特性801のようになる。また、破線で示す特性802は、ポイント43における電圧Vdsが図5に示す特性702の場合よりも低い場合のVGG−Vgs特性を示す。なお、特性801および特性802は、ともに、ポイント42とポイント43との間のドレイン抵抗41の抵抗値が0Ωの場合の特性である。
FIG. 6 is an explanatory diagram showing the VGG-Vgs characteristic. In FIG. 6, the horizontal axis represents the voltage VGG at the
図6において、ポイント39の電圧VGGに対してポイント40の電圧Vgsが急激に変化するときのVGGの値V803 は、図5におけるV703 と同じ値を示す。図6に示すように、ポイント39の電圧VGGがV803 より深い領域(図6に示す例では、0Vから遠い負側の領域)では、特性801と特性802はほぼ同様の特性を示している。接点39の電圧VGGが、V803 より浅い領域では、VGGの値に対して特性801と特性802は異なるVgsの値を示す。
In FIG. 6, the value V803 of VGG when the voltage Vgs at the
次に、ポイント42とポイント43との間のドレイン抵抗41に、0Ωではないある抵抗値をもたせ、このときにFET増幅器33のゲート電流Ig が、急激に流れ出すような入力信号レベルが入力ポート31に印加される場合を考える。
Next, the
その場合には、以下のように状態が遷移する。 In that case, the state transitions as follows.
(1)FET増幅器33のゲート電流Igが急激に流れ出すと、ポイント40における電圧Vgsが急激に浅くなる。
(1) When the gate current Ig of the
(2)ポイント40における電圧Vgsが急激に浅くなると、FET増幅器33に流れるドレイン電流Id が急激に流れ出す。
(2) When the voltage Vgs at the
(3)ドレイン電流Id が流れ出すと、ポイント42とポイント43との間のドレイン抵抗41において電圧降下が起きる。
(3) When the drain current Id begins to flow, a voltage drop occurs at the
(4)ドレイン抵抗41において電圧が降下すると、ポイント43における電圧Vdsが低くなる。
(4) When the voltage drops at the
(5)ポイント43における電圧Vdsが低くなるということは、図6に示す特性801が特性802に遷移したことになる。ポイント39における電圧VGGがV803 において、特性801から特性802になるということは、ポイント40における電圧Vgsが急激に深くなるということなので、FET増幅器33に流れるドレイン電流Id は急激に小さくなる。
(5) The fact that the voltage Vds at the
(6)ドレイン電流Id が急激に小さくなると、ポイント42とポイントとの43間のドレイン抵抗41における電圧降下が小さくなるので、ポイント43における電圧Vdsは高くなる。
(6) When the drain current Id decreases rapidly, the voltage drop at the
(7)ポイント43における電圧Vdsが高くなるということは、図6に示す特性802が特性801に遷移したことになる。ポイント39における電圧VGGがV803 において、特性802から特性801になるということは、ポイント40における電圧Vgsが急激に浅くなるということである。
(7) The increase in the voltage Vds at the
ポイント40における電圧Vgsが急激に浅くなるので、上記の(2)の状態に戻る。その後、(2)〜(7)の状態が繰り返されるので、ポイント43の電圧Vdsはある一定の周期で変動することになる。
Since the voltage Vgs at the
図7は、ポイント43において電圧Vdsが一定の周期で変動をしている例を示す説明図である。図7において、横軸は時間を示し、縦軸はポイント43における電圧Vdsを示す。図7に示す例では、ポイント43の電圧Vdsが2MHzの周期で変動をしている。
FIG. 7 is an explanatory diagram showing an example in which the voltage Vds fluctuates at a constant cycle at the
上記のように、整流回路45は、電圧Vdsの周期変動におけるRF成分を、整流し検波し、Vdsの周期変動に対する出力電圧Vout3を判定回路46に出力する。判定回路46は、整流回路45から、0Vでない電圧が入力された場合に「過入力である」と判定する。
As described above, the
以上のように、本実施形態では、過入力とみなす入力信号レベルにおいて、図1に示すポイント40における電圧Vgsに対するゲート電流Ig が、図4に示すような特性を有するFET増幅器33に対して、図5に例示された特性702に示すように、ポイント39における電圧VGGが所望の電圧V703 になると、ゲート電流Igが急激に流れ出るように、ポイント39とポイント40との間のゲート抵抗38の抵抗値を決める。なお、所望の電圧とは、過入力とみなしたい入力信号レベルに対応する電圧VGGの値である。そして、ゲート電流Igが急激に流れ出たとき、ポイント43における電圧Vdsが一定の周期で変動するように、ポイント42とポイント43との間のドレイン抵抗41の抵抗値を決める。
As described above, in the present embodiment, the gate current Ig with respect to the voltage Vgs at the
すると、整流回路45の出力電圧Vout3の値は、過入力とみなすレベル以下の入力信号レベルが入力ポート31に入ると0Vを示し、過入力とみなすレベルよりも大きい入力信号レベルが入力ポート31に入ると0Vでない電圧値を示すので、整流回路45の出力電圧Vout3がばらついても、過入力判定の機能が維持される。
Then, the value of the output voltage Vout3 of the
また、図9に示された分岐回路14のように入力信号レベルを一部取り出すための回路は不要であり、また、図1に示された判定回路46には、しきい値との比較機能は要求されないので、簡易な回路構成で過入力判定の誤動作を防ぐことができる。
Further, a circuit for extracting a part of the input signal level is not required like the
図8は、本発明による過入力判定回路を含む増幅装置の要部を示すブロック図である。図8に示すように、増幅装置は、FETによる増幅器1と、増幅器1に対する過入力を判定する過入力判定回路2とを備え、過入力判定回路2が、ゲート電圧を供給するゲート用定電圧源21とFETのゲート端子との間に設けられたゲート抵抗22と、ドレイン電圧を供給するドレイン用定電圧源23とFETのドレイン端子との間に設けられたドレイン抵抗24と、ドレイン抵抗のドレイン端子側に接続された整流回路25と、整流回路25の出力電圧の値によって過入力であるか否か判定する判定回路26とを含んでいる。ゲート抵抗22の抵抗値は、入力信号レベルが過入力であると判定される判定レベルを越えるとゲート電流の電流量が立ち上がる値に選定され、ドレイン抵抗24の抵抗値は、入力信号レベルが判定レベルを越えた場合に整流回路25の出力電圧を変化させる値に選定されている。
FIG. 8 is a block diagram showing a main part of an amplifying apparatus including an overinput determination circuit according to the present invention. As shown in FIG. 8, the amplifying device includes an
1 増幅器
2 過入力判定回路
21 ゲート用定電圧源
22 ゲート抵抗
23 ドレイン用定電圧源
24 ドレイン抵抗
25 整流回路
26 判定回路
31 入力ポート
32 出力ポート
33 FET増幅器
34 定電圧源
35 定電圧源
36 コンデンサ
37 コンデンサ
38 抵抗(ゲート抵抗)
39,40,42,43 ポイント
41 抵抗(ドレイン抵抗)
44 コンデンサ
45 整流回路
46 判定回路
DESCRIPTION OF
39, 40, 42, 43
44
Claims (7)
ゲート電圧を供給するゲート用定電圧源とFETのゲート端子との間に設けられたゲート抵抗と、
ドレイン電圧を供給するドレイン用定電圧源とFETのドレイン端子との間に設けられたドレイン抵抗と、
前記ドレイン抵抗のドレイン端子側に接続された整流回路と、
前記整流回路の出力電圧の値によって過入力であるか否か判定する判定回路とを備え、
前記ゲート抵抗の抵抗値は、入力信号レベルが過入力であると判定される判定レベルを越えたときにゲート電流の電流量が立ち上がる値に選定され、
前記ドレイン抵抗の抵抗値は、入力信号レベルが前記判定レベルを越えた場合に整流回路の出力電圧を変化させる値に選定されている
ことを特徴とする過入力判定回路。 An over-input determination circuit that determines an over-input to an amplifier that uses an FET, an input signal is input to the gate terminal of the FET, and an output signal is output from the drain terminal of the FET,
A gate resistor provided between a gate constant voltage source for supplying a gate voltage and the gate terminal of the FET;
A drain resistance provided between a drain constant voltage source for supplying a drain voltage and the drain terminal of the FET;
A rectifier circuit connected to the drain terminal side of the drain resistor;
A determination circuit for determining whether or not there is an excessive input according to the value of the output voltage of the rectifier circuit,
The resistance value of the gate resistance is selected to a value at which the amount of gate current rises when the input signal level exceeds a determination level determined to be an excessive input,
The over-input determination circuit, wherein the resistance value of the drain resistor is selected to change the output voltage of the rectifier circuit when the input signal level exceeds the determination level.
請求項1記載の過入力判定回路。 The over-input determination circuit according to claim 1, wherein the resistance value of the drain resistance is selected such that when the input signal level exceeds the determination level, the voltage on the drain terminal side of the drain resistance periodically varies.
請求項1または請求項2記載の過入力判定回路。 The over-input determination circuit according to claim 1, wherein the rectifier circuit is connected to a drain terminal side of the drain resistor via a capacitor.
請求項3記載の過入力判定回路。 The overinput determination circuit according to claim 3, wherein the determination circuit determines that the input signal level to the amplifier circuit is an excessive input when the output voltage of the rectifier circuit rises.
請求項4記載の過入力判定回路。 The over-input determination circuit according to claim 4, wherein the rectifier circuit determines that the input signal level to the amplifier circuit is an excessive input when the output voltage of the rectifier circuit changes from 0V.
前記増幅器に対する過入力を判定する過入力判定回路とを備え、
前記過入力判定回路は、
ゲート電圧を供給するゲート用定電圧源とFETのゲート端子との間に設けられたゲート抵抗と、
ドレイン電圧を供給するドレイン用定電圧源とFETのドレイン端子との間に設けられたドレイン抵抗と、
前記ドレイン抵抗のドレイン端子側に接続された整流回路と、
前記整流回路の出力電圧の値によって過入力であるか否か判定する判定回路とを含み、
前記ゲート抵抗の抵抗値は、入力信号レベルが過入力であると判定される判定レベルを越えるとゲート電流の電流量が立ち上がる値に選定され、
前記ドレイン抵抗の抵抗値は、入力信号レベルが前記判定レベルを越えた場合に整流回路の出力電圧を変化させる値に選定されている
ことを特徴とする増幅装置。 Using an FET, an input signal is input to the gate terminal of the FET, and an output signal is output from the drain terminal of the FET;
An over-input determination circuit that determines over-input to the amplifier;
The over-input determination circuit is
A gate resistor provided between a gate constant voltage source for supplying a gate voltage and the gate terminal of the FET;
A drain resistance provided between a drain constant voltage source for supplying a drain voltage and the drain terminal of the FET;
A rectifier circuit connected to the drain terminal side of the drain resistor;
A determination circuit that determines whether or not there is an excessive input according to the value of the output voltage of the rectifier circuit,
The resistance value of the gate resistor is selected to a value at which the amount of gate current rises when the input signal level exceeds a determination level that is determined to be an excessive input,
The amplifying apparatus characterized in that the resistance value of the drain resistor is selected to change the output voltage of the rectifier circuit when the input signal level exceeds the determination level.
請求項6記載の増幅装置。 The amplifying apparatus according to claim 6, wherein the resistance value of the drain resistance is selected such that the voltage on the drain terminal side of the drain resistance periodically varies when the input signal level exceeds the determination level.
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