JP2010186893A

JP2010186893A - 半導体装置

Info

Publication number: JP2010186893A
Application number: JP2009030478A
Authority: JP
Inventors: Masanori Fuda; 正則附田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2009-02-12
Filing date: 2009-02-12
Publication date: 2010-08-26

Abstract

【課題】十分な導通抵抗を有する半導体装置を提供する。
【解決手段】第１導電型の半導体基板１１の主面に形成された第１導電型の第１半導体層１２と、第１半導体層１２に形成された第２導電型の第２半導体層１３と、第２半導体層１２側に第１電極を有し、且つ第１半導体層１１側に第２電極を有する半導体素子１４と、第１半導体層１２の第２半導体層１３と半導体基板１１との間に形成され、第１半導体層１２の不純物濃度より高い不純物濃度を有する第１導電型の第３半導体層１５と、第１半導体層１２に形成され、第１半導体層１２と第２半導体層１３との接合面の電界を緩和する電界緩和手段１６と、を具備する。
【選択図】図１

Description

本発明は、半導体装置に関する。

パワーＭＯＳＦＥＴ、ＩＧＢＴ等の高電圧で大電流を制御するパワートランジスタは、トランジスタがオフの時のドレイン・ソース間のブレークダウン耐圧が高いことに加えて、トランジスタがオンの時の電力損失を低減するためにドレイン・ソース間の導通抵抗が低いことが要求される。
一般に、パワートランジスタは半導体基板上に形成された電界緩和層をドレイン電位とし、電界緩和層上に形成され、電界緩和層と反対の導電型のベース領域をソース電位としている。

パワートランジスタがオフの時に電界緩和層とベース領域との接合に高電圧が印加されると、主に電界緩和層に空乏層を伸ばすことにより必要なドレイン・ソース間耐圧を得ている。
一方、パワートランジスタがオン時は、主に電界緩和層の不純物濃度が導通抵抗を支配している。導通抵抗を低減するために電界緩和層の不純物濃度を高くすると、耐圧が低下する問題がある。

従来、高耐圧と低導通抵抗を得るために、半導体基板上にストライプ状のＰ型半導体層とＮ型半導体層が交互に繰り返して存在する、所謂スーパージャンクション構造を有する半導体装置が知られている。（例えば、特許文献１参照。）。

特許文献１に開示された半導体装置は、縦型スーパージャンクション構造を構成するストライプ状のＰ型層とＮ型層とが交互に存在し、数は奇数個とされ、一番外側の二つのＰ型層を除くＰ型層とＮ型層の層厚み方向のキャリア濃度の積分値がほぼ等しく、しかも、一番外側の二つのＰ型層の層厚み方向のキャリア濃度の積分値が他のＰ型層とＮ型層のそれのほぼ半分に設定され、該ストライプ状のＰ型層とＮ型層の上端部は高濃度のＰ型層と接し、このＰ型層は低濃度のＰ型層（リサーフ層）に囲まれている。
然しながら、特許文献１に開示された半導体装置は、構造が複雑であり、製造に多大な時間と費用を要するという問題がある。

特開２０００−２７７７２６号公報

本発明は、十分な導通抵抗を有する半導体装置を提供する。

上記目的を達成するために、本発明の一態様の半導体装置では、第１導電型の半導体基板の主面に形成された第１導電型の第１半導体層と、前記第１半導体層に形成された第２導電型の第２半導体層と、前記第２半導体層側に第１電極を有し、且つ前記第１半導体層側に第２電極を有する半導体素子と、前記第１半導体層の前記第２半導体層と前記半導体基板との間に形成され、前記第１半導体層の不純物濃度より高い不純物濃度を有する第１導電型の第３半導体層と、前記第１半導体層に形成され、前記第１半導体層と前記第２半導体層との接合面の電界を緩和する電界緩和手段と、を具備することを特徴としている。

本発明によれば、十分な導通抵抗を有する半導体装置が得られる。

本発明の実施例に係る半導体装置を示す図で、図１（ａ）はその平面図、図１（ｂ）は図１（ａ）のＡ−Ａ線に沿って切断し、矢印方向に眺めた断面図。本発明の実施例に係る半導体装置の電界分布を比較例と対比して示す図で、図２（ａ）が本実施例の電界分布を示す図、図２（ｂ）が比較例の電界分布を示す図。本発明の実施例に係る半導体装置の導通損失とターンオフ損失との相関関係を比較例と対比して示す図で、実線が本実施例を示す図、破線が比較例を示す図。本発明の実施例に係る半導体装置の製造工程の要部を示す断面図。本発明の実施例に係る半導体装置の製造工程の要部を示す断面図。本発明の実施例に係る半導体装置の製造工程の要部を示す断面図。本発明の実施例に係る半導体装置の製造工程の要部を示す断面図。本発明の実施例に係る別の半導体装置を示す図で、図８（ａ）はその断面図、図８（ｂ）は断面方向の電界分布を示す図。本発明の実施例に係る別の半導体装置を示す図で、図９（ａ）はその断面図、図９（ｂ）は断面方向の電界分布を示す図。本発明の実施例に係る別の半導体装置を示す図で、図１０（ａ）はその断面図、図１０（ｂ）は断面方向の電界分布を示す図。本発明の実施例に係る別の半導体装置を示す断面図。

以下、本発明の実施例について図面を参照しながら説明する。

本発明の実施例に係る半導体装置について図１乃至図３を用いて説明する。図１は半導体装置を示す図で、図１（ａ）はその平面図、図１（ｂ）は図１（ａ）のＡ−Ａ線に沿って切断し矢印方向に眺めた断面図、図２は半導体装置の電界分布を比較例と対比して示す図で、図２（ａ）が本実施例の電界分布を示す図、図２（ｂ）が比較例の電界分布を示す図である。
本実施例は、トレンチゲート縦型パワーＭＯＳトランジスタを有する半導体装置の例である。

図１に示すように、本実施例の半導体装置１０は、Ｎ^＋型半導体基板１１の主面に形成されたＮ型第１半導体層１２と、第１半導体層１２に形成されたＰ型第２半導体層１３と、第２半導体層１３側に第１電極を有し、且つ第１半導体層１２側に第２電極を有する半導体素子１４と、を具備している。

更に、半導体装置１０は、第１半導体層１２の第２半導体層１３と半導体基板１１との間に形成され、第１半導体層１２の不純物濃度Ｎ１より高い不純物濃度Ｎ３を有するＮ型第３半導体層１５と、第１半導体層１２に形成され、第１半導体層１２と第２半導体層１３との接合面の電界を緩和する電界緩和手段１６と、を具備している。

半導体基板１１は、例えばキャリア濃度が４Ｅ１９ｃｍ^−３程度のＮ^＋型シリコン基板である。
第１半導体層１２は、例えば厚さが１．５μｍ、キャリア濃度Ｎ１が３Ｅ１６ｃｍ^−３程度のＮ型半導体層で、電界緩和層とも呼ばれている。
第２半導体層１３は、例えば厚さが１μｍ、キャリア濃度が１Ｅ１７ｃｍ^−３程度のＰ型半導体層で、ベース層とも呼ばれている。

半導体素子１４は、Ｐ型ベース層１３からＮ型第３半導体層１５に達するトレンチの内壁に形成されたゲート絶縁膜１７と、トレンチの内部に充填されたゲート電極１８を具備し、ゲート電極１８の周りの第２半導体層１３に形成されたＮ型不純物拡散領域１９をソース（第１電極）とし、半導体基板１１をドレイン（第２電極）とする縦型絶縁ゲート電界効果トランジスタ（以下、単にＭＯＳトランジスタという）である。

ゲート電極１８および不純物拡散領域１９は層間絶縁膜（図示せすせ）で保護され、層間絶縁膜上にゲート電極端子（図示せず）およびソース電極端子２０が形成されている。半導体基板１１の主面と反対の面にはドレイン電極端子２１が形成されている。

電界緩和手段１８は、終端構造として第２半導体層１３を取り囲むように形成された複数のＰ型第４半導体層２２と、第４半導体層２０を取り囲むように形成されたＮ型第５半導体層２３とを具備している。

第４半導体層２２は、例えば厚さおよびキャリア濃度が第２半導体層１３と同程度の半導体層である。第５半導体層２３は、例えばキャリア濃度が４Ｅ１９ｃｍ^−３程度の半導体層である。

第３半導体層１５は、第２半導体層１３側の上面と半導体基板１１側の下面とを有し、上面が第２半導体層１３に接し、下面が半導体基板１１に接している。
第３半導体層１５のキャリア濃度Ｎ３が、第１半導体層１１のキャリア濃度Ｎ１より高く、例えば１．２倍程度に設定されているので、ＭＯＳトランジスタ１４の導通抵抗を、第３半導体層１５を有しないＭＯＳトランジスタの導通抵抗より低減させることが可能である。

第３半導体層１５のサイズは、第２半導体層１３のサイズより小さく設定されている。即ち、第３半導体層１５は第２半導体層１３より内側にあり、第２半導体層１３より外側にはみ出していない。

これにより、第３半導体層１５のキャリア濃度が第１半導体層１１のキャリア濃度より高くても、第１半導体層１２と第２半導体層１３とのＰＮ接合面、特に外周部の電界緩和に及ぼす悪影響をさけ、ＭＯＳトランジスタ１４の耐圧を、第３半導体層１５を有しないＭＯＳトランジスタの耐圧に維持することが可能である。

図２は半導体装置の電界分布を比較例と対比して示す図で、図２（ａ）が本実施例の電界分布を示す図、図２（ｂ）が比較例の電界分布を示す図である。ここで、電界分布とはＭＯＳトランジスタがブレークダウンするときの電界分布である。比較例とは第３半導体層１５を有しない半導体装置１０のことである。

図２において、実線がＭＯＳトランジスタ１４（素子部と称する）のＢ−Ｂ線に沿った断面方向の電界分布を示し、破線が電界緩和手段１６（終端部と称する）のＣ−Ｃ線に沿った断面方向の電界分布を示している。始めに、比較例について説明する。

図２（ｂ）に示すように、比較例では耐圧は電界を断面方向に積分した面積の小さい終端部で決まる。ＰＮ接合の空乏層の等電位線はＰ型第２半導体層１３とＮ第１半導体層１２のＰＮ接合面に沿って水平方向に伸びていき、終端部に近づくほど大きい曲率を有し、終端部近傍で集中し密度が高くなっているので、終端部は素子部より高電界になり、小面積に電流が集中しアバランシェ耐量が小さくなる。

一方、図２（ａ）に示すように、本実施例では耐圧は電界を断面方向に積分した面積の小さい終端部で決まる。終端部の電界分布は比較例とほぼ同じなので、比較例とほぼ同じ耐圧が得られる。素子部の電界分布は不純物濃度に応じて高電界になるので、電流集中の面積が広くなり、電流が分散されるのでアバランシェ耐量が高くなる。

図３はＭＯＳトランジスタ１４の導通損失とターンオフ損失の関係を上述した比較例と対比して示す図で、実線が本実施例の導通損失とターンオフ損失の関係を示す図、破線が比較例の導通損失とターンオフ損失の関係を示す図である。
図３に示すように、ＭＯＳトランジスタの導通損失とターンオフ損失とはトレードオフの関係にあるが、ＭＯＳトランジスタの耐圧を一定としたとき、本実施例では比較例より導通損失およびターンオフ損失とも改善されている。導通損失が改善されるのは、導通抵抗が低減されるためである。

これは、第３半導体層１５が第１半導体層１１より高濃度であることに加え、第３半導体層１５を第１半導体層１１より高濃度にした場合、図２に示す電界分布から分かるように空乏層の延びが小さくなり半導体素子の厚みを小さく出来る効果でもある。
種々検討したところ、耐圧に大きな影響を及ぼさない第３半導体層１３のキャリア濃度として、第１半導体層１１のキャリア濃度の１．２倍から１．５倍程度が適していた。

次に、半導体装置１０の製造方法について説明する。図４乃至図６は半導体装置１０の製造工程の要部を示す断面図である。
始めに、図４（ａ）に示すように、Ｎ⁻型のシリコン基板４０の主面４０ａに、第３半導体層１５が形成される予定の部位に開口４１ａを有するレジスト膜４１を形成する。次に、レジスト膜４１をマスクとして、燐（Ｐ）をイオン注入し、Ｐイオン注入層４２を形成する。

次に、図４（ｂ）に示すように、レジスト膜４１を除去した後、シリコン基板４０の主面４０ａと反対の面４０ｂに、第３半導体層１５が形成される予定の部位に開口４３ａを有するレジスト膜４３を形成する。次に、レジスト膜４３をマスクとして、Ｐをイオン注入し、Ｐイオン注入層４２より深いＰイオン注入層４４を形成する。
Ｐイオン注入層４４のイオン注入は、Ｐイオン注入層４２のイオン条件より高ドーズ量、高加速電圧の条件で行なう。

次に、図５（ａ）に示すように、レジスト膜４３を除去した後、シリコン基板４０に活性化熱処理を施し、Ｐイオン注入層４２のＰが熱拡散したＮ型不純物拡散層４５およびＰイオン注入層４４のＰが熱拡散したＮ型不純物拡散層４６を形成する。
熱処理は、Ｎ型不純物拡散層４５とＮ型不純物拡散層４６の先端部が重なり合い一体化する条件で行う。以後、Ｎ型不純物拡散層４５とＮ型不純物拡散層４６とが一体化したＮ型不純物拡散層を、Ｎ型不純物拡散層４７と称する。
次に、図５（ｂ）に示すように、シリコン基板４０の主面４０ａと反対の面４０ｂに、砒素（Ａｓ）をイオン注入し、Ａｓイオン注入層４８を形成する。

次に、図６（ａ）に示すように、シリコン基板４０に熱処理を施し、Ａｓイオン注入層４８のＡｓを熱拡散させる。これにより、図１に示すＮ^＋型半導体基板１１が形成される。Ｎ型不純物拡散層４７およびＮ^＋型半導体基板１１を除いたシリコン基板４０が、Ｎ型第１半導体層１２になる。

次に、図６（ｂ）に示すように、シリコン基板４０の主面４０ａに、第２半導体層１３が形成される予定の部位に開口４９ａを有するレジスト膜４９を形成する。
次に、レジスト膜４９をマスクとして、硼素（Ｂ）をイオン注入し、Ｂイオン注入層５０を形成する。Ｂイオン注入層５０はＮ型不純物拡散層４７の中に形成されている。

次に、図７に示すように、シリコン基板４０に熱処理を施し、Ｂイオン注入層５０のＢを熱拡散させる。これにより、図１に示すＰ型第２半導体層１３が形成される。Ｎ型不純物拡散層４７の残部がＮ型第３半導体層１５となる。
次に、周知のように、例えばＲＩＥ（Reactive Ion Etching）法により第２半導体層１３から第３半導体層１５に達するトレンチを形成し、トレンチの内壁を熱酸化してゲート絶縁膜１７を形成し、例えばＣＶＤ（Chemical Vapor Deposition）法およびＣＭＰ（Chemical Mechanical Deposition）法により、トレンチの内部に導電性ポリシリコンを埋め込みゲート電極１８を形成する。
次に、イオン注入法により、ゲート電極１８の周りの第２半導体層１３にＮ型不純物拡散領域１９を形成し、第２半導体層１３を取り囲むように複数のＰ型第４半導体層２２と、第４半導体層２０を取り囲むようにＮ型第５半導体層２３を形成する。
次に、ゲート電極端子、ソース電極端子２０、およびドレイン電極端子２１を形成することにより、図１に示す半導体装置１０が得られる。

以上説明したように、本実施例の半導体装置１０は、第２半導体層１３と半導体基板１１との間に形成され、第１半導体層１２のキャリア濃度Ｎ１より高いキャリア濃度Ｎ３を有する第３半導体層１５を具備している。
その結果、ＭＯＳトランジスタ１４の耐圧を維持しながら、ＭＯＳトランジスタ１４の導通抵抗を低減することができる。従って、十分な導通抵抗を有する半導体装置が得られる。

ここでは、シリコン基板４０の両面にＰイオンを注入し、熱拡散を施して第３半導体層１５を形成する場合について説明したが、シリコン基板４０の片面、例えば主面４０ａと反対の面４０ｂにのみＰイオンを注入し、熱拡散を施してＰが基板４０の主面４０ａまで達した第３半導体層１５を形成することもできる。
これによれば、図５（ｂ）に示すＰイオン注入工程を削減することができるが、熱拡散時間が長くなるので、半導体基板１１および第１半導体層１２の厚さが薄い場合に適している。

第３半導体層１５は、上面が第２半導体層１３に接し、下面が半導体基板１１に接している場合について説明したが、第３半導体層１５の形状は種々変形することが可能である。図８乃至図１０は異なる形状の第３半導体層を有する半導体装置を示す図で、図８（ａ）乃至図１０（ａ）はその断面図、図８（ｂ）乃至図１０（ｂ）はその断面方向の電界分布を示す図である。

図８（ａ）に示すように、半導体装置６０は、上面が第２半導体層１３に接し、且つ下面が半導体基板１１と離間した第３半導体層６１を具備している。
これによれば、ＭＯＳトランジスタ１４の導通抵抗の低減効果は実施例程には至らないまでも、実施例と同様の耐圧を維持し、且つ短絡時の破壊耐圧が向上する利点がある。
更に、図５（ａ）に示すＮ型不純物拡散層４６が不要なので、図４（ｂ）に示すＰイオン注入工程が削減できる利点がある。

図８（ｂ）に示すように、ＭＯＳトランジスタ１４の耐圧は電界を断面方向に積分した面積の小さい終端部で決まる。終端部の電界分布は図２（ｂ）に示す比較例とほぼ等しいので、比較例とほぼ等しい耐圧が得られる。素子部の電界分布は不純物濃度分布に応じて高電界になり、終端部の電界分布とほぼ等しいので、電流集中の面積が広くなり、電流が分散されるのでアバランシェ耐量が高くなる。

図９（ａ）に示すように、半導体装置７０は、上面が第２半導体層１３と離間し、且つ下面が半導体基板１１たに接し第３半導体層７１を具備している。
これによれば、ＭＯＳトランジスタ１４の導通抵抗の低減効果は実施例程には至らないまでも、実施例と同様の耐圧を維持し、図５（ａ）に示すＮ型不純物拡散層４５が不要なので、図４（ａ）に示すＰイオン注入工程が削減できる利点がある。

図９（ｂ）に示すようにＭＯＳトランジスタ１４の耐圧は電界を断面方向に積分した面積の小さい終端部で決まる。終端部の電界分布は図２（ｂ）に示す比較例とほぼ等しいので、比較例とほぼ等しい耐圧が得られる。素子部の電界分布は不純物濃度分布に応じて高電界になるので、電流集中の面積が広くなり、電流が分散されるのでアバランシェ耐量が高くなる。

図１０（ａ）に示すように、半導体装置８０は、上面が第２半導体層１３に接し、下面が半導体基板１１に接し、且つ上面と下面との間で分割されており、第２半導体層１３に接する部位８１ａと半導体基板１１に接する部位８１ｂとを有する第３半導体層８１を具備している。
これによれば、ＭＯＳトランジスタ１４の導通抵抗の低減効果は実施例程には至らないまでも、実施例と同様の耐圧を維持し、図５（ａ）に示す熱処理時間を短縮できる利点がある。

図１０（ｂ）に示すように、ＭＯＳトランジスタ１４の耐圧は電界を断面方向に積分した面積の小さい終端部で決まる。終端部の電界分布は図２（ｂ）に示す比較例とほぼ等しいので、比較例とほぼ等しい耐圧が得られる。素子部の電界分布は不純物濃度分布に応じて高電界になり、終端部の電界分布とほぼ等しいので、電流集中の面積が広くなり、電流が分散されるのでアバランシェ耐量が高くなる。

半導体素子１４が、トレンチゲートを有する縦型ＭＯＳトランジスタである場合について説明したが、第２半導体層上にゲート絶縁膜を介して形成されたゲート電極を有する縦型ＭＯＳトランジスタ、ＩＧＢＴ（Insulated Gate Bipolar Transistor）およびＰＮ接合ダイオードであっても同様の効果を得ることができる。

図１１は第２半導体層上にゲート絶縁膜を介して形成されたゲート電極を有するプレーナ構造の縦型ＭＯＳトランジスタを有する半導体装置を示す断面図である。
図１１に示すように、半導体装置９０は、半導体素子９１が第２半導体層９２にゲート絶縁膜９３を介して形成されたゲート電極９４を具備し、ゲート電極９４の周りの第２半導体層９２に形成されたＮ^＋型の不純物拡散領域９５を第１電極とし、半導体基板１１を第２電極とするプレーナ構造の縦型ＭＯＳトランジスタである。

半導体素子がＩＧＢＴの場合は、図１１における半導体基板１１の下に、Pコレクタとなる高濃度のＰ型半導体層を追加形成する。ＩＧＢＴはオフ時に空乏層がコレクタ側に接触しているパンチスルー型でも、オフ時に空乏層がコレクタ側に接触しないノンパンチスルー型でも構わない。また、ＩＧＢＴをＩＥＧＴ（Injection Enhanced Gate Transistor）とすることも可能である。
半導体素子がＰＮ接合ダイオードの場合は、図１における第２半導体層１３がアノード（第１電極）になり、半導体基板１１がカソード（第２電極）になる。

１０、６０、７０、８０、９０半導体装置
１１Ｎ型半導体基板（第２電極）
１２Ｎ型第１半導体層
１３、９２Ｐ型第２半導体層
１４、９１半導体素子
１５、６１、７１、８１Ｎ型第３半導体層
１６電界緩和手段
１７、９３ゲート絶縁膜
１８、９４ゲート電極
１９、９５Ｎ型不純物拡散領域（第１電極）
２０ソース電極端子
２１ドレイン電極端子
２２Ｐ型第４半導体層
２３Ｎ型第５半導体層
４０Ｎ型シリコン基板
４１、４３、４９レジスト膜
４１ａ、４３ｂ、４９ａ開口
４２、４４Ｐイオン注入層
４５、４６、４７Ｎ型不純物拡散層
４８Ａｓイオン注入層
５０Ｂイオン注入層

Claims

第１導電型の半導体基板の主面に形成された第１導電型の第１半導体層と、
前記第１半導体層に形成された第２導電型の第２半導体層と、
前記第２半導体層側に第１電極を有し、且つ前記第１半導体層側に第２電極を有する半導体素子と、
前記第１半導体層の前記第２半導体層と前記半導体基板との間に形成され、前記第１半導体層の不純物濃度より高い不純物濃度を有する第１導電型の第３半導体層と、
前記第１半導体層に形成され、前記第１半導体層と前記第２半導体層との接合面の電界を緩和する電界緩和手段と、
を具備することを特徴とする半導体装置。
前記第３半導体層は、前記第２半導体層側の上面と前記半導体基板側の下面とを有し、前記上面が前記第２半導体層に接し、且つ前記下面が前記半導体基板と離間し、または前記上面が前記第２半導体層と離間し、且つ前記下面が前記半導体基板と接し、あるいは前記上面が前記第２半導体層に接し、前記下面が前記半導体基板に接し、且つ前記上面と前記下面の間で分割されていることを特徴とする請求項１に記載の半導体装置。
前記第１半導体層の不純物濃度がＮ１（ａｔｏｍｓ／ｃｍ^３）、前記第３半導体層の不純物濃度がＮ３（ａｔｏｍｓ／ｃｍ^３）としたとき、Ｎ１とＮ３の比が、１．２≦Ｎ３／Ｎ１≦１．５であることを特徴とする請求項１に記載の半導体装置。
前記半導体素子が、前記第２半導体層にゲート絶縁膜を介して形成されたゲート電極を具備し、前記ゲート電極の周りの前記第２半導体層に形成された第１導電型の不純物拡散領域を前記第１電極とし、前記半導体基板を前記第２電極とする縦型絶縁ゲート電界効果トランジスタであり、
前記電界緩和手段が、前記第２半導体層を取り囲むように形成された複数の第２導電型の第４半導体層と、前記第４半導体層を取り囲むように形成された第１導電型の第５半導体層とを具備していることを特徴とする請求項１に記載の半導体装置。
前記半導体素子が、絶縁ゲートバイポーラトランジスタ、またはＰＮ接合ダイオードであることを特徴とする請求項１に記載の半導体装置。