JP2010166403A - パルス分離回路 - Google Patents

Abstract

【課題】入力信号からシリアル信号に重畳されたクロックパルスや同期パルスを分離するための閾値電圧を動的に調整することにより、調整の煩雑さを回避することができるパルス分離回路を提供すること。
【解決手段】シリアル信号８１にクロックパルス８０が重畳された入力信号Ｓｉｇ１と閾値電圧Ｖｔｈとを比較し、当該比較結果を出力するコンパレータ２と、入力信号Ｓｉｇ１からクロックパルス又は同期パルスを分離可能となる電圧値の電圧を閾値電圧Ｖｔｈとして出力する閾値電圧調整回路３とを備え、閾値電圧調整回路３は、コンパレータ２の出力に応じて閾値電圧Ｖｔｈの昇降を行うようにした。
【選択図】図１

Description

本発明は、入力信号からシリアル信号に重畳されたクロックパルスや同期パルス等を分離するパルス分離回路に関する。

従来よりシリアル信号にクロックパルスや同期パルス等のパルスを重畳して伝送する伝送方式が知られている（特許文献１参照。例えば、シリアル映像信号に同期パルスを重畳したSync on Video信号（図１０（ａ）参照）やシリアル映像信号にクロックパルスを重畳したＡｉＰｉシリアル信号（図１０（ｂ）参照）などがある。

かかる伝送方式においては、受信側において入力される信号（以下「入力信号」とする）からクロックパルスや同期パルスをパルス分離回路により分離し、この分離したパルスに基づいて、入力信号からシリアル信号を抽出する等の処理を行っている。

このパルス分離回路においては、固定の閾値電圧と入力信号とをコンパレータで比較することによって、クロックパルスや同期パルスを分離するようにしている。

ここで、図１１に入力信号であるＡｉＰｉシリアル信号からクロックパルスを分離する従来のパルス分離回路１００の構成を示す。

このパルス分離回路１００は、コンパレータ１０１、電圧源及びボルテージフォロアを備えた基準電圧生成回路１０２、抵抗１０３、可変電流源１０４を備えて構成される。

コンパレータ１０１の正入力端子(+)にはＡｉＰｉシリアル信号が入力され、負入力端子(-)には閾値電圧Ｖｔｈが入力される。この閾値電圧Ｖｔｈは、基準電圧生成回路１０２が出力する基準電圧Ｖｒｅｆに、可変電流源１０４の電流（電流値Ｉ）により抵抗１０３（抵抗値Ｒ）で発生する電圧（＝Ｉ×Ｒ）を加えた電圧（＝Ｉ×Ｒ＋Ｖｒｅｆ）である。

かかるパルス分離回路１００においては、ＡｉＰｉシリアル信号におけるクロックパルスの幅、振幅レベル、Ｔｒ（立ち上り時間）／Ｔｆ（立ち下り時間）等の状態に応じて、ユーザが可変電流源１０４の電流値等を調整し、閾値電圧Ｖｔｈは最適値に設定される。

特開２００７−３００４９０号公報

上述のパルス分離回路では、シリアル信号に重畳されたパルスの幅、振幅レベル、Ｔｒ／Ｔｆが変動した場合、分離後のパルスの幅や位相等が変動する。従って、シリアル信号に重畳されたパルスの幅、振幅レベル、Ｔｒ／Ｔｆの状態に応じて、外部から閾値電圧Ｖｔｈを調整可能としている。

しかしながら、閾値電圧Ｖｔｈの調整は専門性を必要とするため容易に行うことができない。しかも、多数のパルス分離回路が必要となる液晶表示装置などの電子装置では、閾値電圧Ｖｔｈの調整は煩雑となる上、外部から閾値電圧Ｖｔｈを調整するためのコントロールラインが増加することになり実装面積が増加するといった問題が発生する。

そこで、本発明は、入力信号からシリアル信号に重畳されたクロックパルスや同期パルスを分離するための閾値電圧を動的に調整することにより、調整の煩雑さを回避することができるパルス分離回路を提供することを目的とする。

そこで、上記課題を解決するために、請求項１に記載の発明は、シリアル信号にクロックパルス又は同期パルスが重畳された入力信号と閾値電圧とを比較し、当該比較結果を出力するコンパレータと、前記入力信号から前記クロックパルス又は前記同期パルスを分離可能となる電圧値の電圧を前記閾値電圧として出力する閾値電圧調整回路と、を備え、前記閾値電圧調整回路は、前記コンパレータの出力に応じて前記閾値電圧の昇降を行うパルス分離回路とした。

また、請求項２に記載の発明は、請求項１に記載のパルス分離回路において、前記閾値電圧調整回路は、前記コンパレータの出力レベルに応じて内部のコンデンサの充電及び放電を行う充放電回路と、前記コンデンサの電圧値に応じた前記閾値電圧を生成する閾値電圧生成回路と、を備えたものである。

また、請求項３に記載の発明は、請求項２に記載のパルス分離回路において、前記充放電回路は、前記コンデンサと、前記コンデンサに接続された第１電流値の充電用電流源と、前記第１電流値のｎ倍の第２電流値の放電用電流源と、前記放電用電流源と前記コンデンサを接続するスイッチと、前記コンパレータの出力に応じて前記スイッチを制御するものである。

また、請求項４に記載の発明は、請求項２に記載のパルス分離回路において、前記充放電回路は、前記コンデンサと、第１電流値の充電用電流源と、前記第１電流値のｎ倍の第２電流値の放電用電流源と、前記充電用電流源と前記コンデンサを接続する第１スイッチと、前記放電用電流源と前記コンデンサを接続する第２スイッチと、前記コンパレータの出力に応じて前記第１スイッチと前記第２スイッチとを制御するものである。

また、請求項５に記載の発明は、請求項１〜４のいずれか１項に記載のパルス分離回路において、前記閾値電圧調整回路は、所定電位に一端が接続された抵抗と、前記コンデンサに入力ノードが接続され、出力ノードが前記抵抗の他端に接続されたトランジスタと、を備え、前記トランジスタの出力ノードから前記閾値電圧を出力するものである。

本発明によれば、シリアル信号にクロックパルス又は同期パルスが重畳された入力信号と閾値電圧とを比較するコンパレータの出力に応じて閾値電圧の昇降を行う閾値電圧調整回路を備えているので、調整の煩雑さを回避することができる。しかも、外部から閾値電圧を調整するためのコントロールラインが不要になり実装面積が増加するといった問題も回避することができる。

第１実施形態のパルス分離回路の構成を示す図である。 入力信号としてのＡｉＰｉシリアル信号の波形を示す図である。 第１実施形態のパルス分離回路の動作を説明するための図である。 第１実施形態のパルス分離回路にシリアル信号にクロックパルスが重畳された信号が入力されたときの各部位の電圧の遷移を示す図である。 第１実施形態のパルス分離回路にシリアル信号にクロックパルスが重畳された信号が入力されたときの各部位の電圧の遷移を示す図である。 第１実施形態のパルス分離回路にシリアル信号にクロックパルスが重畳された信号が入力されたときの各部位の電圧の遷移を示す図である。 第１実施形態の他のパルス分離回路の構成を示す図である。 第２実施形態のパルス分離回路の構成を示す図である。 その他のパルス分離回路の構成を示す図である。 クロックパルスや同期パルス号等のパルスを重畳した信号の例を示す図である。 従来のパルス分離回路の構成を示す図である。

以下、発明を実施するための形態（以下、「実施形態」とする）について説明する。なお、説明は以下の順序で行う。
１．第１実施形態のパルス分離回路
２．第２実施形態のパルス分離回路
３．その他のパルス分離回路

[１．第１実施形態のパルス分離回路]
まず、第１実施形態のパルス分離回路について図面を参照して具体的に説明する。なお、以下においては、シリアル信号にクロックパルスが重畳された入力信号からクロックパルスを分離するパルス分離回路について説明するが、シリアル信号に同期パルスが重畳された入力信号から同期パルスを分離するパルス分離回路にも同様に適用することができる。

図１は第１実施形態のパルス分離回路の構成を示す図、図２は入力信号としてのＡｉＰｉシリアル信号の波形を示す図、図３は第１実施形態のパルス分離回路の動作を説明するための図である。また、図４〜図６は第１実施形態のパルス分離回路にシリアル信号にクロックパルスが重畳されたＡｉＰｉシリアル信号が入力されたときの各部位の電圧の遷移を示す図である。

図１に示すように、パルス分離回路１は、ヒステリシスを有するコンパレータ２と、閾値電圧調整回路３とを備えて構成され、入力信号Ｓｉｇ１からクロックパルス８０を分離して出力するものである。なお、閾値電圧調整回路３は、後述するように、コンパレータ２の出力信号のデューティー比を検出して閾値電圧Ｖｔｈを生成する回路として機能する。

入力信号Ｓｉｇ１は、図２に示すように、デューティー比が１：１７のクロックパルス８０がシリアル信号８１に重畳されたＡｉＰｉシリアル信号であり、クロックパルス８０の重畳位置では振幅がシリアル信号８１自体の振幅よりも所定値以上高い振幅となる。従って、パルス分離回路１では、入力信号Ｓｉｇ１をコンパレータ２の正入力端子(+)に入力し、シリアル信号８１自体の振幅よりも高い閾値電圧Ｖｔｈをコンパレータ２の負入力端子(-)に入力してクロックパルス８０を分離し出力するようにしている。

従来のパルス分離回路１００では、この閾値電圧Ｖｔｈをユーザにより調整させるようにしていたが、本実施形態のパルス分離回路１では、閾値電圧調整回路３を用いて自動的に調整することとしている。すなわち、閾値電圧調整回路３は、入力信号Ｓｉｇ１からクロックパルス８０を分離可能となる電圧値の電圧を生成し閾値電圧Ｖｔｈとして出力している。

このようにすることで、閾値電圧Ｖｔｈの調整の煩雑さを回避することができる。しかも、外部から閾値電圧Ｖｔｈを調整するためのコントロールラインが必要なく、実装面積の増加を抑制できる。

この閾値電圧調整回路３は、図１に示すように、コンパレータ２の出力レベルに応じて内部のコンデンサＣ１の充電及び放電を行う充放電回路１０と、コンデンサＣ１の電圧値に応じた閾値電圧Ｖｔｈを生成する閾値電圧生成回路１１とを備えている。

充放電回路１０は、コンデンサＣ１と、このコンデンサＣ１を電流値Ｉｃで充電するための充電用電流源Ｉ１と、コンデンサＣ１を電流値Ｉｄで放電するための放電用電流源Ｉ２と、スイッチＳＷ１とを備えている。なお、スイッチＳＷ１は例えばＭＯＳトランジスタなどから構成される。

コンパレータ２の出力がＬｏｗレベルのときには充電用電流源Ｉ１からコンデンサＣ１へ電流値Ｉｃでの充電が行われて、コンデンサＣ１の電圧が上昇する。閾値電圧生成回路１１は、コンデンサＣ１の電圧が上昇すると閾値電圧Ｖｔｈを下降させる。

この閾値電圧生成回路１１は、ソース接地されたＰＭＯＳトランジスタ２１と、抵抗２２と、基準電圧Ｖｒｅｆを出力する基準電源を入力ノードに接続し、基準電圧Ｖｒｅｆを電流増幅して出力するボルテージフォロア２３とを有している。ＰＭＯＳトランジスタ２１は充放電回路１０と共に可変電流源を構成する。

ＰＭＯＳトランジスタ２１の出力ノード（ドレイン）には、抵抗２２を介してボルテージフォロア２３の出力ノードが接続され、また、コンパレータ２の負入力端子(-)が接続されており、入力ノード（ゲート）にはコンデンサＣ１が接続される。従って、コンデンサＣ１の電圧が上昇すると、ＰＭＯＳトランジスタ２１の入力ノードの電圧が上昇して、抵抗２２に流れる電流が減少し、コンパレータ２の負入力端子(-)の電圧である閾値電圧Ｖｔｈが下降することになる。なお、ＰＭＯＳトランジスタ２１の他方の出力ノード（ソース）は所定電圧Ｖｄに接続される。

一方、コンパレータ２の出力がＨｉｇｈレベルのときには、スイッチＳＷ１が短絡されて放電用電流源Ｉ２がコンデンサＣ１に接続される。

このとき、コンデンサＣ１には、充電用電流源Ｉ１と放電用電流源Ｉ２が接続されることになる。放電用電流源Ｉ２の電流値Ｉｄは充電用電流源Ｉ１の電流値Ｉｃよりも大きく設定していることから、コンデンサＣ１から放電用電流源Ｉ２へ電流値Ｉｔ（＝Ｉｄ−Ｉｃ）の放電電流が流れて、コンデンサＣ１の電圧が降下する。

コンデンサＣ１の電圧が降下すると、ＰＭＯＳトランジスタ２１の入力ノードの電圧が下降して、抵抗２２に流れる電流が増加し、コンパレータ２の負入力端子の電圧である閾値電圧Ｖｔｈが上昇することになる。

このように、閾値電圧調整回路３ではコンパレータ２の出力に応じて閾値電圧Ｖｔｈを上昇又は下降させるようにしている。

さらに、この閾値電圧調整回路３においては、閾値電圧Ｖｔｈを適正値に設定するために、充電用電流源Ｉ１の電流値Ｉｃと放電用電流源Ｉ２の電流値Ｉｄとがクロックパルス８０のデューティー比に応じて設定されている。

本実施形態においては、入力信号Ｓｉｇ１におけるクロックパルス８０のデューティー比は、図２に示すように１：１７であり、放電用電流源Ｉ２の電流値Ｉｄは充電用電流源Ｉ１の電流値Ｉｃの１８倍に設定されている。すなわち、コンデンサＣ１への充電電流の値とコンデンサＣ１からの放電電流の値との比を１：１７として入力信号Ｓｉｇ１におけるクロックパルス８０のデューティー比と同様にしている。

このように放電用電流源Ｉ２の電流値Ｉｄを設定することにより、入力信号Ｓｉｇ１を入力しているときにコンデンサＣ１の電圧をほぼ一定に保つことができ、コンパレータ２から出力するクロックパルス８０のデューティー比を１：１７とすることができる。なお、コンデンサＣ１の容量値に対して充放電電流値Ｉｃ，Ｉｄが大きいと閾値電圧Ｖｔｈの変動が大きくなるため、コンデンサＣ１の容量値に対して充放電電流値Ｉｃ，Ｉｄは小さくすることが好ましい。但し、充放電回路１０が安定するまでの時間が長くなって入力信号Ｓｉｇ１の受信に影響を及ぼすことがない程度に充放電電流値Ｉｃ，Ｉｄを設定する必要がある。

パルス分離回路１をかかる構成としているため、入力信号Ｓｉｇ１に含まれるクロックパルス８０の幅、振幅レベル、或はＴｒ／Ｔｆが変動したときであっても、クロックパルス８０を精度よく分離し出力することができる。

すなわち、図３（ａ）に示すように、入力信号Ｓｉｇ１に含まれるクロックパルス８０の幅が狭くなったとき、従来のパルス分離回路１００では、分離するクロックパルス８０はパルス幅が狭くなるが、パルス分離回路１では一定に保つことができる。また、入力信号Ｓｉｇ１に含まれるクロックパルス８０の幅が広くなったときも同様にパルス分離回路１では一定に保つことができる。

図４に、入力信号Ｓｉｇ１が所定状態（状態１）のときから電源変動や温度変動により入力信号Ｓｉｇ１に含まれるクロックパルス８０のパルス幅が広くなったとき（状態２）のコンパレータ２の出力とＰＭＯＳトランジスタ２１のゲート電圧の状態を示す。

同図に示すように、状態１から状態２へ移行したときには、コンパレータ２から出力されるクロックパルス８０のＨｉｇｈレベルとＬｏｗレベルの比は、（１＋Δ：１７−Δ）となる。従って、充電用電流源Ｉ１によるコンデンサＣ１の充電時間よりも放電用電流源Ｉ２によるコンデンサＣ１の放電時間が長くなり、コンデンサＣ１の電圧が下降し、ＰＭＯＳトランジスタ２１のゲート電圧が下降していく。これにより閾値電圧Ｖｔｈが上昇していき、その結果、コンパレータ２から出力されるクロックパルス８０のＨｉｇｈレベルの期間が短くなり、ＨｉｇｈレベルとＬｏｗレベルの比が１：１７となったときに安定する。また、入力信号Ｓｉｇ１に含まれるクロックパルス８０の幅が狭くなったときには逆の動作となる。

また、図３（ｂ）に示すように、入力信号Ｓｉｇ１に含まれるクロックパルス８０の振幅レベルが降下したとき、従来のパルス分離回路１００では、分離するクロックパルス８０はパルス幅が狭くなるが、パルス分離回路１では一定に保つことができる。また、入力信号Ｓｉｇ１に含まれるクロックパルス８０の振幅レベルが上昇したときも同様にパルス分離回路１では一定に保つことができる。

図５に、入力信号Ｓｉｇ１が所定状態（状態１）のときから電源変動や温度変動により入力信号Ｓｉｇ１に含まれるクロックパルス８０の振幅レベルが上昇したとき（状態２）のコンパレータ２の出力とＰＭＯＳトランジスタ２１のゲート電圧の状態を示す。

同図に示すように、状態１から状態２へ移行したときには、コンパレータ２から出力されるクロックパルス８０のＨｉｇｈレベルとＬｏｗレベルの比は、（１＋Δ：１７−Δ）となる。従って、充電用電流源Ｉ１によるコンデンサＣ１の充電時間よりも放電用電流源Ｉ２によるコンデンサＣ１の放電時間が長くなり、コンデンサＣ１の電圧が下降し、ＰＭＯＳトランジスタ２１のゲート電圧が下降していく。これにより閾値電圧Ｖｔｈが上昇していき、その結果、コンパレータ２から出力されるクロックパルス８０のＨｉｇｈレベルの期間が短くなり、ＨｉｇｈレベルとＬｏｗレベルの比が１：１７となったときに安定する。また、入力信号Ｓｉｇ１に含まれるクロックパルス８０の振幅レベルが下降したときには逆の動作となる。

また、図３（ｃ）に示すように、入力信号Ｓｉｇ１に含まれるクロックパルス８０のＴｒ／Ｔｆが短くなったとき、従来のパルス分離回路１００では、分離するクロックパルス８０はパルス幅が狭くなるが、パルス分離回路１では一定に保つことができる。また、入力信号Ｓｉｇ１に含まれるクロックパルス８０のＴｒ／Ｔｆが長くなったときも同様にパルス分離回路１では一定に保つことができる。

図６に入力信号Ｓｉｇ１が所定状態（状態１）のときから電源変動や温度変動により入力信号Ｓｉｇ１に含まれるクロックパルス８０のＴｒ／Ｔｆが長くなったとき（状態２）のコンパレータ２の出力とＰＭＯＳトランジスタ２１のゲート電圧の状態を示す。

同図に示すように、状態１から状態２へ移行したときには、コンパレータ２から出力されるクロックパルス８０のＨｉｇｈレベルとＬｏｗレベルの比は、（１＋Δ：１７−Δ）となる。従って、充電用電流源Ｉ１によるコンデンサＣ１の充電時間よりも放電用電流源Ｉ２によるコンデンサＣ１の放電時間が長くなり、コンデンサＣ１の電圧が下降し、ＰＭＯＳトランジスタ２１のゲート電圧が下降していく。これにより閾値電圧Ｖｔｈが上昇していき、その結果、コンパレータ２から出力されるクロックパルス８０のＨｉｇｈレベルの期間が短くなり、ＨｉｇｈレベルとＬｏｗレベルの比が１：１７となったときに安定する。また、入力信号Ｓｉｇ１に含まれるクロックパルス８０のＴｒ／Ｔｆが短くなったときには逆の動作となる。

このように本実施形態のパルス分離回路１では、電源変動や温度変動により、入力信号Ｓｉｇ１に含まれるクロックパルス８０の幅、振幅レベル、或はＴｒ／Ｔｆが変動したときであっても、クロックパルス８０を精度よく分離し出力することができる。

従って、パルス分離回路１により分離し出力したクロックパルス８０に基づいてシリアル信号８１をラッチする受信器において、ラッチタイミングのマージンが増加し、対応可能な入力信号Ｓｉｇ１の伝送速度を向上させることができる。

なお、同様に、図１０（ｂ）に示すSync on Video信号などのようにシリアル信号に同期パルスが重畳された入力信号から同期パルスを分離することができる。このようにパルス分離回路１を、シリアル信号に同期パルスが重畳された入力信号から同期パルスを分離する回路として用いることにより、サグに対する耐性が強くなる。

なお、閾値電圧Ｖｔｈの最低電圧は基準電圧Ｖｒｅｆとなるため、この基準電圧Ｖｒｅｆの設定を適切に行うことによって、入力信号Ｓｉｇ１に対して適切な閾値電圧Ｖｔｈとなるまでの時間を短縮することが可能となる。

特に、図１に示す回路では、コンパレータ２に入力信号Ｓｉｇ１が入力されていないときには、充電用電流源Ｉ１からコンデンサＣ１の充電が行われていることから、コンデンサＣ１の電圧は上昇してＰＭＯＳトランジスタ２１がＯＦＦ状態となる。従って、ＰＭＯＳトランジスタ２１から抵抗２２へ電流は流れず、入力信号Ｓｉｇ１の受信開始前は、閾値電圧Ｖｔｈは基準電圧Ｖｒｅｆとなり、適切な閾値電圧Ｖｔｈとなるまでの時間を短縮することを容易に行うことができる。

また、図７に示すように、コンデンサＣ１と所定電圧（ここではグランド電圧ＧＮＤ）との間にＮＭＯＳトランジスタ３０の出力ノード（ドレイン−ソース）を接続し、そのＮＭＯＳトランジスタ３０の入力ノード（ゲート）を外部から制御可能としてもよい。そして、ＮＭＯＳトランジスタ３０の入力ノード（制御端子Ｃｏｎｔ）を入力信号Ｓｉｇ１の受信開始前まではＨｉｇｈレベルとすることで、コンデンサＣ１の電圧は０ＶとなってＰＭＯＳトランジスタ２１がＯＮ状態となる。従って、入力信号Ｓｉｇ１の受信開始前は、閾値電圧Ｖｔｈは最大電圧である設定電位Ｖｄとなり、この設定電位Ｖｄを適切に設定することによって、入力信号Ｓｉｇ１に対して適切な閾値電圧Ｖｔｈとなるまでの時間を短縮することが可能となる。

[２．第２実施形態のパルス分離回路]
次に、第２実施形態のパルス分離回路について図面を参照して説明する。この第２実施形態のパルス分離回路は、第１実施形態のパルス分離回路の充放電回路１０を変更したものであり、その他は同様の回路構成であるため同様の部分については説明を省略する。

図８は第２実施形態のパルス分離回路の構成を示す図である。同図に示すように、第２実施形態のパルス分離回路１’の充放電回路１０’は、コンデンサＣ１０と、充電用電流源Ｉ１１と、放電用電流源Ｉ１２と、スイッチＳＷ１１，ＳＷ１２と、インバータ回路ＩＮＶとを備えている。

充電用電流源Ｉ１１はコンデンサＣ１０を電流値Ｉｃで充電するための電流源であり、放電用電流源Ｉ１２はコンデンサＣ１０を電流値Ｉｄで放電するための電流源である。また、第１スイッチＳＷ１１は充電用電流源Ｉ１１とコンデンサＣ１０との間に設けられたスイッチであり、第２スイッチＳＷ１２は放電用電流源Ｉ１２とコンデンサＣ１０との間に設けられたスイッチであり、これらはＭＯＳトランジスタなどから構成される。なお、放電用電流源Ｉ１２の電流値は、充電用電流源Ｉ１１の電流値Ｉｃに対して、クロックパルス８０のデューティー比と同様の１７倍の電流値Ｉｄ（＝Ｉｃ×１７）に設定される。

コンパレータ２の出力がＬｏｗレベルのときにはインバータ回路ＩＮＶの出力がＨｉｇｈレベルとなり第１スイッチＳＷ１１が短絡状態となって、充電用電流源Ｉ１１とコンデンサＣ１０とが接続される。これにより充電用電流源Ｉ１１からコンデンサＣ１０へ電流値Ｉｃでの充電が行われて、コンデンサＣ１０の電圧が上昇して閾値電圧生成回路１１により閾値電圧Ｖｔｈが下降する。

一方、コンパレータ２の出力がＨｉｇｈレベルのときには、第２スイッチＳＷ１２が短絡状態となり放電用電流源Ｉ１２がコンデンサＣ１０に接続される。このとき、インバータ回路ＩＮＶの出力がＬｏｗレベルとなり第１スイッチＳＷ１１が開放状態となり、充電用電流源Ｉ１１からコンデンサＣ１０への充電は中止される。これにより放電用電流源Ｉ１２からコンデンサＣ１０から電流値Ｉｄでの放電が行われて、コンデンサＣ１０の電圧が下降して閾値電圧生成回路１１により閾値電圧Ｖｔｈが上昇する。

このように第２実施形態のパルス分離回路１’では、第１実施形態のパルス分離回路１と同様にコンパレータ２の出力に応じた閾値電圧Ｖｔｈの調整を行うことができる。従って、入力信号Ｓｉｇ１に含まれるクロックパルス８０の幅、振幅レベル、或はＴｒ／Ｔｆが変動（例えば、電源変動や温度変動により変動）したときであっても、クロックパルス８０を精度よく分離し出力することができる。

なお、第１実施形態のパルス分離回路１では、スイッチＳＷ１のみが必要であるのに対して、第２実施形態のパルス分離回路１では、第１スイッチＳＷ１１と第２スイッチＳＷ１２の２つのスイッチが必要であり、さらにインバータ回路ＩＮＶが必要となる。従って、実装面積では、第１実施形態のパルス分離回路１の方が小さくできる。

しかし、第２実施形態のパルス分離回路１’では、クロックパルス８０のデューティー比（１：１７）と同じ比率で充電用電流源Ｉ１１の電流値Ｉｃと放電用電流源Ｉ１２の電流値Ｉｄ（＝Ｉｃ×１７）に設定できるため、その回路設計を容易に行うことができる。

[３．その他のパルス分離回路]
上述の実施形態のような閾値電圧調整回路３に代えて、図９に示すような閾値電圧調整回路５３としてもよい。なお、コンパレータ５２は、上記実施形態のコンパレータ２と同様にヒステリシスを有するコンパレータである。

図９に示すように、パルス分離回路５１は、コンパレータ５２の出力レベルに応じて内部のコンデンサＣ２０の充電及び放電を行う充放電回路６０と、コンデンサＣ２０の電圧値に応じた閾値電圧Ｖｔｈを生成する閾値電圧生成回路６１とを備えている。また、閾値電圧生成回路６１は、ボルテージフォロアで構成されており、コンデンサＣ２０の電圧を電流増幅して閾値電圧Ｖｔｈとして出力する。

充放電回路６０は、コンデンサＣ２０と、このコンデンサＣ２０を電流値Ｉｃ’で充電するための充電用電流源Ｉ２１と、コンデンサＣ２０を電流値Ｉｄ’で放電するための放電用電流源Ｉ２２と、スイッチＳＷ２１，ＳＷ２２とを備えている。なお、スイッチＳＷ２１，ＳＷ２２は例えばＭＯＳトランジスタなどから構成される。

入力信号Ｓｉｇ１が入力される前は、コンパレータ５２の出力はＬｏｗレベルであり、このときインバータ回路ＩＮＶの出力がＨｉｇｈレベルになってスイッチＳＷ２２が短絡状態となり放電用電流源Ｉ２２がコンデンサＣ２０に接続される。一方、スイッチＳＷ２１は開放状態であるため、放電用電流源Ｉ２２により電流値Ｉｄ’でコンデンサＣ２０が放電されてコンデンサＣ２０の電圧が下降して閾値電圧生成回路６１から出力される閾値電圧Ｖｔｈが下降する。

一方、入力信号Ｓｉｇ１が入力され、コンパレータ２の出力がＨｉｇｈレベルになると、スイッチＳＷ２１が短絡状態となり、スイッチＳＷ２２が開放状態となる。そのため、充電用電流源Ｉ２１により電流値Ｉｃ’でコンデンサＣ２０が充電されて、コンデンサＣ２０の電圧が上昇して閾値電圧生成回路６１から出力される閾値電圧Ｖｔｈが上昇する。

なお、入力信号Ｓｉｇ１におけるクロックパルス８０のデューティー比が図２に示すように１：１７であるとき、充電用電流源Ｉ２１の電流値Ｉｃ’は放電用電流源Ｉ２２の電流値Ｉｄ’の１７倍に設定する。すなわち、コンデンサＣ２０からの放電電流の値とコンデンサＣ２０への充電電流の値との比を１：１７として入力信号Ｓｉｇ１におけるクロックパルス８０のデューティー比と同様にしている。

このように、閾値電圧調整回路５３ではコンパレータ５２の出力に応じて閾値電圧Ｖｔｈを上昇又は下降させるようにしている。これにより上記パルス分離回路１，１’と同様に、入力信号Ｓｉｇ１に含まれるクロックパルス８０の幅、振幅レベル、或はＴｒ／Ｔｆが変動したときであっても、クロックパルス８０を精度よく分離し出力することができる。

なお、コンデンサＣ２０と所定電圧Ｖｄとの間にＰＭＯＳトランジスタの出力ノードを接続し、入力信号Ｓｉｇ１の入力前には、このＰＭＯＳトランジスタをＯＮにすることで、閾値電圧Ｖｔｈを所定電圧Ｖｄから開始することができる。

また、上述したパルス分離回路は、例えば、液晶パネルに映像信号を供給するソースドライバＩＣ（液晶駆動回路を備えた半導体集積回路）などに用いることができる。液晶パネルが大型となればなるほど、ソースドライバＩＣの数が増加する。従って、タイミングジェネレータＩＣ（信号処理回路を備えた半導体集積回路）からソースドライバＩＣに映像データを供給するために用いられる配線もソースドライバＩＣ毎にその長さが異なることになり、その配線の影響も異なることになる。しかし、上述したパルス分離回路をソースドライバＩＣに適用することにより、配線の影響を考慮する必要が無く、閾値電圧Ｖｔｈの調整の煩雑さを回避することができる。

なお、各ソースドライバＩＣへは列群毎の映像データがシリアル信号にクロックパルスを重畳した信号としてタイミングジェネレータからそれぞれ送信される。各ソースドライバＩＣは、タイミングジェネレータＩＣから受信した信号からパルス分離回路でクロックパルスを分離し、タイミングジェネレータＩＣから受信した信号から当該クロックパルスに基づいたタイミングでシリアル信号を受信する。受信したシリアル信号は、所定の処理が施されて液晶パネルへ出力される。

本発明に係る実施の一形態について具体的に説明したが、本発明は、上述した実施の形態に限定されるものでなく、本発明の技術的思想に基づく各種の変形は可能である。

１，１’，５１ パルス分離回路
２，５２ コンパレータ
３，５３ 閾値電圧調整回路
１０,１０’,６０ 充放電回路
１１，６１ 閾値電圧生成回路
２１ ＰＭＯＳトランジスタ
２２ 抵抗
２３ ボルテージフォロア
３０ ＮＭＯＳトランジスタ
ＳＷ１ スイッチ
ＳＷ１１，ＳＷ２１ 第１スイッチ
ＳＷ１２，ＳＷ２２ 第２スイッチ
Ｃ１，Ｃ１０，Ｃ２０ コンデンサ
Ｉ１，Ｉ１１，Ｉ２１ 充電用電流源
Ｉ２，Ｉ１２，Ｉ２２ 放電用電流源

Claims (5)

1. シリアル信号にクロックパルス又は同期パルスが重畳された入力信号と閾値電圧とを比較し、当該比較結果を出力するコンパレータと、
   前記入力信号から前記クロックパルス又は前記同期パルスを分離可能となる電圧値の電圧を前記閾値電圧として出力する閾値電圧調整回路と、を備え、
   前記閾値電圧調整回路は、前記コンパレータの出力に応じて前記閾値電圧の昇降を行うパルス分離回路。
2. 前記閾値電圧調整回路は、
   前記コンパレータの出力レベルに応じて内部のコンデンサの充電及び放電を行う充放電回路と、
   前記コンデンサの電圧値に応じた前記閾値電圧を生成する閾値電圧生成回路と、を備えた請求項１に記載のパルス分離回路。
3. 前記充放電回路は、
   前記コンデンサと、
   前記コンデンサに接続された第１電流値の充電用電流源と、
   前記第１電流値のｎ倍の第２電流値の放電用電流源と、
   前記放電用電流源と前記コンデンサを接続するスイッチと、
   前記コンパレータの出力に応じて前記スイッチを制御する請求項２に記載のパルス分離回路。
4. 前記充放電回路は、
   前記コンデンサと、
   第１電流値の充電用電流源と、
   前記第１電流値のｎ倍の第２電流値の放電用電流源と、
   前記充電用電流源と前記コンデンサを接続する第１スイッチと、
   前記放電用電流源と前記コンデンサを接続する第２スイッチと、
   前記コンパレータの出力に応じて前記第１スイッチと前記第２スイッチとを制御する請求項２に記載のパルス分離回路。
5. 前記閾値電圧調整回路は、
   所定電位に一端が接続された抵抗と、
   前記コンデンサに入力ノードが接続され、出力ノードが前記抵抗の他端に接続されたトランジスタと、を備え、
   前記トランジスタの出力ノードから前記閾値電圧を出力する請求項１〜４のいずれか１項に記載のパルス分離回路。

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