JP2010157289A - 半導体記憶装置 - Google Patents

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Abstract

【課題】オープンビット線方式のアレイ構成において端メモリマットを小型のサイズで構成し面積効率の向上が可能な半導体記憶装置を提供する。
【解決手段】本発明の半導体記憶装置はオープンビット線方式を採用し、ビット線延伸方向に並んで配置された複数の通常メモリマット１０と、複数の通常メモリマットのビット線延伸方向の両端に配置された２つのダミーマット１１と、通常メモリマット１０の間、及び通常メモリマット１０とダミーマット１１の間に配置された複数のセンスアンプ列１２を備えている。通常メモリマット１０は複数のメモリセルにより構成され、ダミーマット１１は複数のダミーセルにより構成される。ダミーマット１１の各ビット線には、通常メモリマット１０の各ビット線のメモリセルの個数よりも少ない第１の所定数のダミーセルが配置されるので、ダミーマットを通常メモリマットより小さいサイズで構成し面積効率を高めることができる。
【選択図】図１

Description

本発明は、メモリセルに保持されるデータの読み出し及び書き込みを行う構成を備えた半導体記憶装置に関し、特に、オープンビット線方式を採用したＤＲＡＭ（Dynamic Random Access Memory）等の半導体記憶装置に関するものである。
従来から、ＤＲＡＭにおいて、複数のメモリマットに分割されたメモリセルアレイに採用されるアレイ構成の方式として、オープンビット線方式とフォールデッドビット線方式が知られている。オープンビット線方式のＤＲＡＭは、センスアンプに接続される一対のビット線が互いに異なるメモリマットに延伸されている。一方、フォールデッドビット線方式は、センスアンプに接続される一対のビット線が同一のメモリマットに延伸されている。一般に、メモリセルの配置に制約があるフォールデッドビッド線方式のメモリセルは８Ｆ２（Ｆは最小加工寸法）がセルサイズの限界とされているのに対し、ワード線とビット線の全交点にメモリセルを配置可能なオープンビット線方式のメモリセルは６Ｆ２のセルサイズで構成することができる。よって、ＤＲＡＭの集積度向上を達成するには、オープンビット線方式の採用が適している。オープンビット線方式のＤＲＡＭは、複数の通常メモリマットをビット線延伸方向に並べ、その両端に端メモリマットを配置した構造を有している。この端メモリマットは通常メモリマットと同じサイズであり、その構造上、半分の領域にダミーセルが配置されている。よって、各々の端メモリマットは、通常メモリマットに比べメモリ容量が半分でサイズが同一となるので、その分だけＤＲＡＭの面積効率が低下する。一方、端メモリマットの構成の工夫によりオープンビット線方式のＤＲＡＭにおける面積効率の向上を図る技術も提案されている（例えば、特許文献１参照）。
特開２００７−５５０２号公報
特許文献１に開示された技術は、通常メモリマットはオープンビット線方式の６Ｆ２のメモリセルで構成し、端メモリマットをフォールデッドビット線方式の８Ｆ２のメモリセルで構成し、これによりダミーセルを不要として面積効率を高めることができる。しかしながら、特許文献１に開示された技術を採用する場合、セルサイズが６Ｆ２のメモリセルとセルサイズが８Ｆ２のメモリセルが混在し、それぞれのメモリセル構造が異なるために、ＤＲＡＭのプロセス技術が複雑化するという問題がある。また、端メモリマットと通常メモリマットのメモリセル構造の違いを考慮すると、ダミーセルが不要になったとしても端メモリマットの面積は通常メモリマットの面積の３分の２程度に削減できるにとどまり、面積効率の大幅な向上は困難であるという問題がある。
そこで、本発明はこれらの問題を解決するためになされたものであり、オープンビット線方式を採用した半導体記憶装置において、端メモリマットのメモリセル構造を通常メモリマットと共通にしつつ、端メモリマットの面積を削減して面積効率を大幅に高めることができる技術を提供することを目的とする。
上記課題を解決するために、本発明の半導体記憶装置は、オープンビット線方式のアレイ構成を有する半導体記憶装置であって、それぞれ複数のメモリセルにより構成され、少なくともビット線延伸方向に並んで配置された複数の通常メモリマットと、それぞれ複数のダミーセルにより構成され、前記複数の通常メモリマットのビット線延伸方向の両端に配置された２つのダミーマットと、各々の前記通常メモリマットの間、及び前記通常メモリマットと前記ダミーマットとの間に配置された複数のセンスアンプ列とを備え、前記ダミーマットの各々のビット線には、前記通常メモリマットの各々のビット線に配置される前記メモリセルの個数よりも少ない第１の所定数の前記ダミーセルが配置されている。
本発明の半導体記憶装置によれば、オープンビット線方式のメモリセルアレイにおいて、複数の通常メモリマットの両端にダミーマットを配置し、このダミーマットに複数のダミーセルを形成したので、通常メモリマットのビット線と相補対をなすダミーマットのビット線に第１の所定数のダミーセルを配置し、この第１の所定数を通常メモリマットのビット線に配置されるメモリセル数よりも大幅に削減できるため、端メモリマットのサイズを十分に小さくすることができる。
本発明の半導体記憶装置の前記ダミーマットにおいて、各々のビット線と、当該ダミーマットに隣接する前記センスアンプ列の各々のセンスアンプの間に抵抗素子を直列に接続し、前記ダミーマットの各々のビット線と前記抵抗素子の抵抗を、前記通常メモリマットの各々のビット線の抵抗と実質的に等しくなるようにすることが望ましい。また、前記ダミーマットの各々のビット線に接続される第２の所定数のダミーセルを導通制御し、そのときのビット線の容量値を前記通常メモリマットの各ビット線のビット線容量と略同一になるようにすることが望ましい。これにより、センスアンプから見たときのダミーマットのビット線は、通常メモリマットと実質的に同一の抵抗値及び容量値を有することになり、ダミーセルの個数を増やすことなく適切なセンス動作を保つことができる。
本発明によれば、半導体記憶装置においてオープンビット線方式を採用する場合、通常メモリマットの両端の端メモリマットをダミーマットとし、複数のダミーセルを配置するように構成したので、従来の端メモリマットのように大きなサイズを要することなくダミーマットのサイズを小型化して面積効率の向上を図ることができる。また、ダミーマットの構造を通常メモリマットと共通にできるので、複雑なプロセス技術を適用することなくシンプルなアレイ構成を実現することができる。さらに、ダミーマットの各ビット線は、通常メモリマットの各ビット線と抵抗値及び容量値を実質的に同一にすることができるので、隣接するセンスアンプ列における確実なセンス動作を保つことができる。
以下、本発明の実施形態について図面を参照しながら説明する。ここでは、半導体記憶装置としてのＤＲＡＭに対し本発明を適用する形態の一例を説明する。
まず、本実施形態のＤＲＡＭにおけるメモリセルアレイの構成について図１及び図２を参照して説明する。図１は、メモリセルアレイ及びその周辺部の構成を模式的に示すブロック図であり、図２は、図１のメモリセルアレイの一部の具体的な構成を示す図である。本実施形態のＤＲＡＭは、メモリセルアレイのアレイ構成としてオープンビット線方式を採用している。メモリセルアレイの全体領域は、ビット線延伸方向（図１に示すＸ方向）に分割（例えば、１６分割）され、かつワード線延伸方向（図１に示すＹ方向）に分割（例えば、１６分割）されている。そして、Ｘ方向に並ぶ複数の通常メモリマット１０からなる各列の両端に、それぞれ端メモリマットとしてのダミーマット１１が配置されている。例えば、１６×１６個の通常メモリマット１０と、２×１６個のダミーマット１１とを配置して、メモリセルアレイの全体領域が構成される。なお、本発明の適用に際し、メモリセルアレイをＸ方向にのみ分割し、Ｙ方向には分割しないアレイ構成としてもよい。
図２には、左端の１つのダミーマット１１と、それに隣接する１つの通常メモリマット１０の詳細な構成を示している。通常メモリマット１０には、Ｘ方向に延伸される複数（Ｍ本）のビット線ＢＬとＹ方向に延伸される複数（Ｎ本）のワード線ＷＬが配置され、その交点に複数のメモリセルＭＣが形成されている。例えば、２５６本のワード線ＷＬと５１２本のビット線ＢＬを配置し、２５６×５１２個のメモリセルＭＣにより通常メモリマット１０を構成することができる。各々のメモリセルＭＣはトランジスタＱ０とキャパシタＣｓからなり、６Ｆ２のセルサイズを有する。トランジスタＱ０は、ゲートがワード線ＷＬに接続され、ソースがビット線ＢＬに接続され、ドレインがキャパシタＣｓの一方の端子に接続されている。また、キャパシタＣｓの他方の端子は、所定の電位Ｖｓに接続されている。
一方、ダミーマット１１には、Ｘ方向に延伸されるＭ／２本のビット線／ＢＬ及びＭ／２本のダミービット線ＤＢＬが交互に配置され、Ｙ方向に延伸される所定数（本発明の第１の所定数）のダミーセル制御線ＤＣＬが配置され、ビット線／ＢＬ及びダミービット線ＤＢＬと、ダミーセル制御線ＤＣＬとの各交点に複数のダミーセルＤＣが形成されている。なお、図２では、４本のダミーセル制御線ＤＣＬ（０）〜（３）を例示している。この場合、例えば、２５６本のビット線／ＢＬと２５６本のダミービット線ＤＢＬを交互に配置し、４本のダミーセル制御線ＤＣＬ（０）〜（３）を配置し、４×５１２個のダミーセルＤＣによりダミーマット１１を構成することができる。
各々のダミーセルＤＣはトランジスタＱ０とキャパシタＣｓからなり、上述のメモリセルＭＣとサイズ及び構造が共通であり、６Ｆ２のセルサイズを有する。なお、ダミーセルＤＣのトランジスタＱ０は、ゲートがダミーセル制御線ＤＣＬに接続され、ソースがビット線／ＢＬ又はダミービット線ＤＢＬに接続され、ドレインがキャパシタＣｓの一方の端子に接続され、キャパシタＣｓの他方の端子は所定の電位Ｖｓに接続されている。
１本のビット線／ＢＬ又は１本のダミービット線ＤＢＬに配置されるダミーセルＤＣの個数は、原則として、これらのキャパシタＣｓの容量（以下、セル容量Ｃｓという）の合計値が通常メモリマット１０におけるビット線容量Ｃｂと概ね同値に制御可能な範囲内に設定される。例えば、ビット線容量Ｃｂが５０ｆＦで、かつダミーセルＤＣのセル容量Ｃｓが２５ｆＦであるときは、各々のビット線／ＢＬ又は各々のダミービット線ＤＢＬに、２個のダミーセルＤＣを配置すればよい。ただし、後述のようにダミーセル制御線ＤＣＬに応じてダミーセルＤＣのオン・オフを切り替え制御することを前提に、より多数のダミーセルＤＣを配置することは可能である。
図１に戻って、隣接する２つの通常メモリマット１０の間にはセンスアンプ列１２が配置されている。同様に、通常メモリマット１０とダミーマット１１の間にもセンスアンプ列１２が配置されている。各々のセンスアンプ列１２には、Ｙ方向に並んだ複数のセンスアンプＳＡが含まれる。センスアンプＳＡは、相補対をなす１本のビット線ＢＬと１本のビット線／ＢＬ（以下、一対のビット線ＢＬ、／ＢＬという）に接続され、両者の電位差を増幅する。センスアンプ列１２には、それぞれが一対のビット線ＢＬ、／ＢＬに接続されたＮ／２個のセンスアンプＳＡが配置される。
図２に示すように、左端のダミーマット１１に隣接する通常メモリマット１０では、ビット線ＢＬが左側のセンスアンプ列１２のセンスアンプＳＡに接続され、ビット線／ＢＬが右側のセンスアンプ列１２のセンスアンプＳＡに接続され、それぞれ交互に配置されている。また、ダミーマット１１では、ビット線／ＢＬが右側のセンスアンプ列１２のセンスアンプＳＡに接続され、ダミービット線ＤＢＬがプリチャージ電位ＶＢＬＰの配線に接続されている。これらのダミービット線ＤＢＬの配置は、センスアンプ列１２のうちセンスアンプＳＡが配置されていない部分に対応する。
また、ダミーマット１１において、各々のビット線／ＢＬとセンスアンプＳＡの間には、抵抗素子Ｒｒｂが直列に接続されている。抵抗素子Ｒｒｂは、例えば拡散層抵抗を用いて形成され、ビット線／ＢＬ及び抵抗素子Ｒｒｂの抵抗値は通常メモリマット１０におけるビット線抵抗Ｒｂと同値となるように設定される。
本実施形態の構成を採用することにより、センスアンプ列１２のセンスアンプＳＡの動作時に、一方のビット線ＢＬと他方のビット線／ＢＬの容量値及び抵抗値を実質的に同一にすることができる。そして、実際には通常メモリマット１０に配置されるメモリセルＭＣの個数に比べ、ダミーマット１１に配置されるダミーセルＤＣの個数を格段に少なくできるので、ダミーマット１１の面積を大幅に削減可能となる。例えば、図１の構成において、通常メモリマット１０はＮ本のワード線ＷＬが配置されるのに対し、ダミーマット１１は４本のダミーセル制御線ＤＣＬを配置すれば済むので、特にＮが大きい場合面積の削減の効果が大きくなる。さらに、ダミーマット１１の構造を、通常メモリマット１０の構造と共通にできるので、複雑なプロセス技術の適用を避けられるメリットがある。
図１に戻って、各々の通常メモリセル１０のＹ方向の両側にはサブワードドライバ（ＳＷＤ）１３が配置されている。サブワードドライバ１３は、Ｙ方向に延伸される共通のメインワード線（不図示）に対し、通常メモリマット１０の各々のサブワード線（ワード線ＷＬ）を選択的に接続する。また、各々のセンスアンプ列１２のＹ方向の両側にはスイッチ回路（ＳＷ）１４が配置されている。スイッチ回路１４は、センスアンプ列１２を介して伝送される信号を入出力線と選択的に接続する。
次に、本実施形態のＤＲＡＭにおけるメモリセルアレイの制御及び動作について図３〜図６を参照して説明する。図３は、本実施形態のＤＲＡＭ全体の概略の回路ブロック図の一例を示している。図３に示すＤＲＡＭは、同一のサイズと同一の機能を有する４つのバンク（０〜３）を含んで構成される。各々のバンクには、図１に示すメモリセルアレイが構成されている。図３では、簡略化して示しているが、バンク内のメモリセルにはビット線延伸方向に並んで配置される複数の通常メモリマット１０と、その両端のダミーマット１１が含まれる。また、メモリセルアレイに付随して、所定のワード線を選択する行デコーダ２４が設けられている。
図３に示すように、４つのバンクに共通の回路として、コマンドデコーダ２０、アドレスバッファ２１、モード回路２５が設けられている。コマンドデコーダ２０は、外部から入力される制御信号とバンク選択信号に応じてコマンド信号を生成し、アクセス対象となるバンクに供給する。アドレスバッファ２１は、外部から入力されるアドレスを保持し、アドレスバッファ２１からアドレスが各々のバンクに送られる。モード回路２５は、各々のバンクのダミーマット１１に対し、ダミーセル選択信号Ｓ１及び動作選択信号Ｓ２を供給する。このモード回路２５は、同様の機能を有するヒューズ回路で置き換えてもよい。なお、ダミーセル選択信号Ｓ１及び動作選択信号Ｓ２に基づくダミーマット１１の動作制御については後述する。
各々のバンクには、さらに制御回路２２とアドレスラッチ２３が設けられている。制御回路２２は、コマンド信号に応じてバンクの動作を制御し、ワード線ＷＬ及びセンスアンプＳＡの各起動タイミング信号等の各種制御信号を各部に供給する。アドレスラッチ２３は、制御回路２２から供給されるラッチ信号に応じて、アドレスバッファ２１からのアドレスを行デコーダ２４及びメモリセルアレイに供給する。
図４は、図３のダミーマット１１に対する制御を説明するために、任意にバンクのメモリセルアレイとその周辺部を部分的に拡大して示すブロック図である。図４において、通常メモリマット１０、ダミーマット１１、センスアンプ列１２、サブワードドライバ１３、スイッチ回路１４については図１の構成と同様であるので説明を省略する。一方、図４では、Ｙ方向に並ぶ複数のメモリマット１０に付随して、メインワード線を駆動するメインワードドライバ３０と、メインワードドライバ３０の動作を制御するメインワードコントローラ３１が設けられている。同様に、Ｙ方向に並ぶ複数のダミーマット１１に付随して、メインダミーセル制御線を駆動するメインダミーセル制御線ドライバ３０ａと、メインダミーセル制御線ドライバ３０ａの動作を制御するメインダミーセル制御線コントローラ３１ａと、メインダミーセル制御線コントローラ３１ａの動作を選択するセレクタ部３２が設けられている。さらに、メインダミーセル制御線を共通とする各々のダミーマット１１のダミーセル制御線ＤＣＬを選択的に制御するサブダミーセル制御線ドライバ１３ａが設けられている。
図４に示すように、制御回路２２から供給されるマット選択信号ＳＭＡＴ、ワード線セット信号ＳＷＬ、ワード線リセット信号ＲＷＬは、通常メモリマット１０に付随するメインワードコントローラ３１と、ダミーマット１１に付随するセレクタ部３２にそれぞれ供給される。ダミーマット１１に付随するメインダミーセル制御線コントローラ３１ａには、さらにモード回路２５から供給されるダミーセル選択信号Ｓ１が供給される。図２に示すように、４本のダミーセル制御線ＤＣＬを設ける場合は、２ビットのダミーセル選択信号Ｓ１を用いる必要がある。一方、セレクタ部３２では、マット選択信号ＳＭＡＴ、ワード線セット信号ＳＷＬ、ワード線リセット信号ＲＷＬのそれぞれを入力するセレクタが設けられ、各々のセレクタは、モード回路２５（又はヒューズ回路）から供給される動作選択信号Ｓ２に応じて制御される。
なお、図４の構成において、ダミーマット１１に付随するサブドライバ１３ａ、メインダミーセル制御線ドライバ３０ａ、メインダミーセル制御線コントローラ３１ａは、それぞれ通常メモリマット１０に付随するサブワードドライバ１３、メインワードドライバ３０、メインワードコントローラ３１と回路構成が共通になる。よって、ダミーマット１１の制御は通常メモリマット１０の制御と共通化できる点でメリットがある。
図５は、ダミーマット１１に対する制御を説明する第１の動作波形図である。第１の動作波形図には、ダミーマット１１に隣接しない通常メモリマット１０（Ａ）の選択ワード線ＷＬ（Ａ）と、ダミーマット１１に隣接する通常メモリマット１０（Ｂ）の選択ワード線ＷＬ（Ｂ）と、ダミーマット１１の４本のダミーセル制御線ＤＣＬ（０）〜ＤＣＬ（３）と、センスアンプＳＡに読み出される一対のビット線ＢＬ、／ＢＬのそれぞれの波形が含まれる。なお、初期状態ではダミーマット１１の各ダミーセルＤＣの初期電位は、プリチャージ電位ＶＢＬＰに設定されているとする。
まず、タイミングｔ０において、ＡＣＴコマンドにより通常メモリマット１０（Ａ）が選択される。これにより、選択ワード線ＷＬ（Ａ）が駆動され、所定期間経過後のタイミングｔ１において、ＰＲＥコマンドによりリセットされる。このとき、各々のダミーセル制御線ＤＣＬ（０）〜ＤＣＬ（３）はローレベルに保たれる。これに対し、タイミングｔ２において、ＡＣＴコマンドにより通常メモリマット１０（Ｂ）が選択され、選択ワード線ＷＬ（Ｂ）が駆動されると、同時に２本（本発明の第２の所定数）のダミーセル制御線ＤＣＬ（０）、ＤＣＬ（１）がハイレベルに活性化される。ここでは、通常メモリマット１０のビット線容量Ｃｂが５０ｆＦで、ダミーセルＤＣのセル容量Ｃｓが２５ｆＦを想定しているので、２本のダミーセル制御線ＤＣＬ（０）、ＤＣＬ（１）によりビット線／ＢＬに接続される２つのダミーセルＤＣがオンとなるため、センスアンプＳＡに入力される一対のビット線ＢＬ、／ＢＬが同じ容量値となる。
図５に示すように、タイミングｔ２以降、通常メモリマット１０のメモリセルＭＣの微小電位がビット線ＢＬに読み出され、続いてセンスアンプＳＡにより増幅される。このときビット線ＢＬのレベルが緩やかに電圧ＶＡＲＹに上昇し、それと相補対をなすビット線／ＢＬのレベルが緩やかに電圧ＶＳＳＳＡに低下する。そして、タイミングｔ３において、ＰＲＥコマンドにより選択ワード線ＷＬがリセットされると、一対のビット線ＢＬ、／ＢＬが再びプリチャージ電位ＶＢＬＰに戻る。一対のビット線ＢＬ、／ＢＬは抵抗値及び容量値が実質的に同一であるため、両者の動作波形は逆極性で対称的な変化になることがわかる。その後、タイミングｔ４において、ダミーセル制御線ＤＣＬ（０）、ＤＣＬ（１）がローレベルにリセットされる。なお、タイミングｔ３〜ｔ４の間の遅延時間は、一対のビット線ＢＬ、／ＢＬをプリチャージ電位ＶＢＬＰに安定化させるのに要する時間に設定される。
次に図６は、ダミーマット１１に対する制御を説明する第２の動作波形図である。第２の動作波形図は、図５の第１の動作波形図と共通の波形をそれぞれ示しているが、４本のダミーセル制御線ＤＣＬ（０）〜ＤＣＬ（３）の制御方法が第１の動作波形図と異なっている。すなわち、初期時点からダミーセル制御線ＤＣＬ（０）、ＤＣＬ（１）が継続的にハイレベルに保たれる。よって、ダミーセル制御線ＤＣＬ（０）、ＤＣＬ（１）によりビット線／ＢＬに接続される２つのダミーセルＤＣが常にオンとなる。よって、図５のタイミングｔ３〜ｔ４の時間が必要ないので、その分だけ高速化が見込める。図６の制御によりダミーセル制御線ＤＣＬの制御は簡単になる。なお、図６において、その他の動作波形については図５と同様であるので、説明を省略する。
次に、本実施形態のＤＲＡＭにおけるメモリセルアレイのレイアウトを説明する。図７は、メモリセルアレイのうちダミーマット１１を含む領域の部分的なレイアウト例を示す図である。図７に示すレイアウトにおいては、Ｘ方向に延伸形成される２本のビット線／ＢＬ及び２本のダミービット線ＤＢＬと、Ｙ方向に延伸形成される４本のダミーセル制御線ＤＣＬとが交差する範囲を示している。ビット線／ＢＬ及びダミービット線ＤＢＬは、上層の配線層に等ピッチで並列配置されている。また、図７の下層には複数の拡散層４０が形成され、各々の拡散層４０が２つのダミーセルＤＣに対応する。拡散層４０に交差する２本のダミーセル制御線ＤＣＬはそれぞれゲート電極として機能し、ゲート電極に挟まれた中央のソース領域と、その両側の２つのドレイン領域とに区分される。
拡散層４０において、ソース領域の上部に第１コンタクト４１が形成され、２つのドレイン領域の上部に第２コンタクト４２が形成されている。第１コンタクト４１は下部のセルコンタクトと上部のビット線コンタクトからなり、第２コンタクト４２は下部のセルコンタクトと上部の容量コンタクトからなる。第１コンタクト４１を介してソース領域と上部のビット線／ＢＬ又はダミービット線ＤＢＬの間が接続され、第２コンタクト４２を介してドレイン領域と上部のキャパシタＣｓの電極が接続される。
各々のビット線／ＢＬの一端には、上述の抵抗素子Ｒｒｂとして機能する拡散層抵抗４３が形成されている。拡散層抵抗４３の両端の上部に第３コンタクト４４ａ、４４ｂが形成されている。第３コンタクト４４ａ、４４ｂを介して拡散層抵抗４３の両端と上部のビット線／ＢＬの間がそれぞれ接続され、ビット線／ＢＬから、第３コンタクト４４ａ、拡散層抵抗４３、第３コンタクト４４ｂ、センスアンプＳＡの側のビット線／ＢＬまでの経路が構成される。これにより、ダミーマット１１のビット線／ＢＬには抵抗素子Ｒｒｂとしての拡散層抵抗４３が直列に接続されることになる。なお、抵抗素子Ｒｒｂは、拡散層抵抗４３には限られず、他の構造を用いて形成してもよい。
本実施形態では、図７に示すダミーマット１１のレイアウトを通常メモリマット１０のレイアウトと共通化することができる。すなわち、通常メモリマット１０では、ワード線ＷＬの配置は図７のダミーセル制御線ＤＣＬと同様であり、メモリセルＭＣに対応する拡散層は図７の拡散層４０と同じ構造である。従って、ダミーマット１１を形成するために複雑な製造プロセスを適用することなく製造に伴う負荷を最小限にすることができる。
以上、本実施形態に基づいて本発明の内容を具体的に説明したが、本発明は上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々の変更を施すことができる。すなわち、本発明は、図１〜図７の具体的な構成に限られず、多様な構成により同様の機能を実現可能な半導体記憶装置に対して広く適用可能である。
本実施形態のＤＲＡＭにおいて、メモリセルアレイ及びその周辺部の構成を模式的に示すブロック図である。 図１のメモリセルアレイの一部の具体的な構成を示す図である。 本実施形態のＤＲＡＭ全体の概略の回路ブロック図である。 本実施形態のＤＲＡＭにおいて、任意のバンクのメモリセルアレイとその周辺部を部分的に拡大して示すブロック図である。 本実施形態のＤＲＡＭにおいて、ダミーマット１１に対する制御を説明する第１の動作波形図である。 本実施形態のＤＲＡＭにおいて、ダミーマット１１に対する制御を説明する第２の動作波形図である。 本実施形態のＤＲＡＭにおいて、メモリセルアレイのうちダミーマット１１を含む領域の部分的なレイアウト例を示す図である。
符号の説明
１０…通常メモリマット
１１…ダミーマット
１２…センスアンプ列
１３…サブワードドライバ
１４…スイッチ回路
２０…コマンドデコーダ
２１…アドレスバッファ
２２…制御回路
２３…アドレスラッチ
２４…行デコーダ
３０…メインワードドライバ
３０ａ…メインダミーセル制御線ドライバ
３１…メインワードコントローラ
３１ａ…メインダミーセル制御線コントローラ
３２…セレクタ部
４０…拡散層
４１…第１コンタクト
４２…第２コンタクト
４３…拡散層抵抗
４４ａ、４４ｂ…第３コンタクト
ＳＡ…センスアンプ
ＭＣ…メモリセル
ＤＣ…ダミーセル
Ｑ０…トランジスタ
Ｃｓ…キャパシタ
ＷＬ…ワード線
ＢＬ、／ＢＬ…ビット線
ＤＣＬ…ダミーセル制御線
Ｒｒｂ…抵抗素子

Claims (11)

  1. オープンビット線方式のアレイ構成を有する半導体記憶装置であって、
    それぞれ複数のメモリセルにより構成され、少なくともビット線延伸方向に並んで配置された複数の通常メモリマットと、
    それぞれ複数のダミーセルにより構成され、前記複数の通常メモリマットのビット線延伸方向の両端に配置された２つのダミーマットと、
    各々の前記通常メモリマットの間、及び前記通常メモリマットと前記ダミーマットとの間に配置された複数のセンスアンプ列と、
    を備え、前記ダミーマットの各々のビット線には、前記通常メモリマットの各々のビット線に配置される前記メモリセルの個数よりも少ない第１の所定数の前記ダミーセルが配置されることを特徴とする半導体記憶装置。
  2. 前記ダミーマットの各々のビット線と、当該ダミーマットに隣接する前記センスアンプ列の各々のセンスアンプの間には抵抗素子が直列に接続され、前記ダミーマットの各々のビット線と前記抵抗素子の抵抗は、前記通常メモリマットの各々のビット線の抵抗と実質的に等しいことを特徴とする請求項１に記載の半導体記憶装置。
  3. 前記ダミーマットは、前記抵抗素子を介して前記センスアンプに接続される前記ビット線と、前記センスアンプに接続されないダミービット線とが交互に配置され、前記ビット線及び前記ダミービット線の各々に前記第１の所定数のダミーセルが配置されていることを特徴とする請求項２に記載の半導体記憶装置。
  4. 各々の前記ダミービット線には、プリチャージ電位を供給するための配線が接続されていることを特徴とする請求項３に記載の半導体記憶装置。
  5. 前記ダミーマットには、前記通常メモリマットのワード線と同じ構造を有する前記第１の所定数のダミーセル制御線が配置され、当該第１の所定数のダミーセル制御線の電位に応じて各々の前記ダミーセルの導通が制御されることを特徴とする請求項１に記載の半導体記憶装置。
  6. 前記第１の所定数のダミーセル制御線は選択的に駆動可能であり、前記第１の所定数のダミーセル制御線のうちの第２の所定数の前記ダミーセルが導通した状態の前記ダミーマットの前記ビット線は、前記通常メモリマットの各ビット線のビット線容量と略同一の容量値となることを特徴とする請求項５に記載の半導体記憶装置。
  7. 前記第１の所定数のダミーセル制御線の電位を個別に制御するモード回路又はヒューズ回路を備えていることを特徴とする請求項６に記載の半導体記憶装置。
  8. 前記ダミーマットに隣接する前記通常メモリマットの動作時に、前記第２の所定数のダミーセル制御線は、前記通常メモリマットの選択ワード線の駆動タイミングで活性化され、当該選択ワード線のリセットタイミングから所定の遅延時間経過後に非活性化されるように制御されることを特徴とする請求項７に記載の半導体記憶装置。
  9. 前記ダミーマットに隣接する前記通常メモリマットの動作時に、前記第２の所定数のダミーセル制御線は常時活性化されるように制御されることを特徴とする請求項７に記載の半導体記憶装置。
  10. 前記ダミーセルは、前記メモリセルとサイズ及び構造が共通であることを特徴とする請求項１に記載の半導体記憶装置。
  11. 前記メモリセルと前記ダミーセルは、ともに６Ｆ２のセルサイズで形成されることを特徴とする請求項１０に記載の半導体記憶装置。
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