JP2010147665A - ゲート駆動回路 - Google Patents
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Abstract
【課題】信頼性を損なうことなくゲート駆動の高速化を実現することができるゲート駆動回路を得る。
【解決手段】インダクタL1にプリチャージした電流を、スイッチ素子S1,S6〜S9及びボディダイオードBDiを備えたスイッチ素子S2〜S5をスイッチングさせることによってNMOSトランジスタQ1及びQ2の各ゲートHVG及びLVGに供給することにより、NMOSトランジスタQ1をオン又はオフさせるゲート遷移と、NMOSトランジスタQ2をオフ又はオンさせるゲート遷移とを連続して行うようにした。
【選択図】図1
【解決手段】インダクタL1にプリチャージした電流を、スイッチ素子S1,S6〜S9及びボディダイオードBDiを備えたスイッチ素子S2〜S5をスイッチングさせることによってNMOSトランジスタQ1及びQ2の各ゲートHVG及びLVGに供給することにより、NMOSトランジスタQ1をオン又はオフさせるゲート遷移と、NMOSトランジスタQ2をオフ又はオンさせるゲート遷移とを連続して行うようにした。
【選択図】図1
Description
本発明は、電源電圧と接地電圧との間に2個のMOSトランジスタが直列接続され、該各MOSトランジスタの接続部を出力端とする出力回路における該各MOSトランジスタのゲートを駆動するゲート駆動回路に関する。
従来、ゲート駆動を高速に行うために、絶対最大定格値を超える電圧を生成し、ゲート駆動のタイミングで印加するようにしたものがあった(例えば、特許文献1参照。)。
また、インダクタにプリチャージした電流を用いて1個のパワーMOSトランジスタを駆動するようにしたものがあり、通常のCMOS駆動回路と比較して、パワーMOSトランジスタのゲート遷移時間が短くなる利点があった(例えば、特許文献2及び非特許文献1参照。)。このようにしたものは、接地電圧GND側に接続されたパワーMOSトランジスタを駆動することに適しており、パワーMOSトランジスタのゲート遷移が完了した後に、余ったインダクタ電流は電源に回生していた。
特開2008−182381号公報
特開平6−29809号公報
A Current Source Gate Driver Achieving Switching Loss Savings and Gate Energy Recovery at 1−MHz(IEEE TRANSACTIONS ON POWER ELECTRONICS,VOL.23,NO.2,MARCH 2008,P.678−691)
また、インダクタにプリチャージした電流を用いて1個のパワーMOSトランジスタを駆動するようにしたものがあり、通常のCMOS駆動回路と比較して、パワーMOSトランジスタのゲート遷移時間が短くなる利点があった(例えば、特許文献2及び非特許文献1参照。)。このようにしたものは、接地電圧GND側に接続されたパワーMOSトランジスタを駆動することに適しており、パワーMOSトランジスタのゲート遷移が完了した後に、余ったインダクタ電流は電源に回生していた。
しかし、前記のように、一時的にでも絶対最大定格値を超える電圧を印加することは、MOS素子の劣化につながり、信頼性を損なうという問題があった。
また、ブートストラップ方式で高電圧側素子のゲートを駆動する場合は、高電圧側素子のゲート立ち上がり時間が出力の立ち上がり時間に依存し、すなわち出力の負荷にも依存するという問題があった。
また、ブートストラップ方式で高電圧側素子のゲートを駆動する場合は、高電圧側素子のゲート立ち上がり時間が出力の立ち上がり時間に依存し、すなわち出力の負荷にも依存するという問題があった。
本発明は、このような問題を解決するためになされたものであり、信頼性を損なうことなくゲート駆動の高速化を実現することができるゲート駆動回路を得ることを目的とする。
この発明に係るゲート駆動回路は、第1電源電圧と接地電圧との間に2個のMOSトランジスタが直列に接続され、該各MOSトランジスタの接続部を出力端とする出力回路の該各MOSトランジスタのゲート駆動を行うゲート駆動回路において、
前記第1電源電圧よりも小さい第2電源電圧でプリチャージされるインダクタと、
前記第2電源電圧で前記インダクタをプリチャージし、該インダクタにプリチャージした電流を前記各MOSトランジスタのゲートに供給するための複数のスイッチ素子からなるスイッチ回路部と、
前記出力回路の動作を指示するために外部から入力された制御信号に応じて、該スイッチ回路部の各スイッチ素子のスイッチング制御を行う制御回路部と、
を備え、
前記制御回路部は、一方の前記MOSトランジスタをオンさせるゲート遷移と、他方の前記MOSトランジスタをオフさせるゲート遷移が連続して行われるように、該ゲート遷移の際に前記インダクタにプリチャージされた電流が所望の前記MOSトランジスタのゲートに供給されるように前記スイッチ回路部の各スイッチ素子の動作制御を行うものである。
前記第1電源電圧よりも小さい第2電源電圧でプリチャージされるインダクタと、
前記第2電源電圧で前記インダクタをプリチャージし、該インダクタにプリチャージした電流を前記各MOSトランジスタのゲートに供給するための複数のスイッチ素子からなるスイッチ回路部と、
前記出力回路の動作を指示するために外部から入力された制御信号に応じて、該スイッチ回路部の各スイッチ素子のスイッチング制御を行う制御回路部と、
を備え、
前記制御回路部は、一方の前記MOSトランジスタをオンさせるゲート遷移と、他方の前記MOSトランジスタをオフさせるゲート遷移が連続して行われるように、該ゲート遷移の際に前記インダクタにプリチャージされた電流が所望の前記MOSトランジスタのゲートに供給されるように前記スイッチ回路部の各スイッチ素子の動作制御を行うものである。
また、前記制御回路部は、一方の前記MOSトランジスタのゲート遷移が終了してからもう一方の前記MOSトランジスタのゲート遷移を開始するまでの時間をデッドタイムとして確保するために、該デッドタイムの期間、前記インダクタ電流が前記出力回路の各MOSトランジスタのゲートに供給されずに還流される経路を設けるように、前記スイッチ回路部の各スイッチ素子の動作制御を行うようにした。
また、第1電源電圧側に接続された前記MOSトランジスタのゲートの電圧を制限するために該ゲートと接地電圧との間に接続されたツェナーダイオードを備えるようにした。
具体的には、前記スイッチ回路部は、
前記第2電源電圧と前記インダクタの一端N1との間に接続された第1スイッチ素子と、
前記第2電源電圧と前記インダクタの他端N2との間に接続された第2スイッチ素子と、
前記インダクタの一端N1と接地電圧との間に接続された第3スイッチ素子と、
前記インダクタの他端N2と接地電圧との間に接続された第4スイッチ素子と、
前記インダクタの一端N1と、前記第1電源電圧側に接続された前記MOSトランジスタのゲートとの間に接続された第5スイッチ素子と、
前記インダクタの他端N2と、接地電圧側に接続された前記MOSトランジスタのゲートとの間に接続された第6スイッチ素子と、
前記第2電源電圧と、接地電圧側に接続された前記MOSトランジスタのゲートとの間に接続された第7スイッチ素子と、
接地電圧側に接続された前記MOSトランジスタのゲートと接地電圧との間に接続された第8スイッチ素子と、
前記第1電源電圧側に接続された前記MOSトランジスタのゲートと接地電圧との間に接続された第9スイッチ素子と、
を備えるようにした。
前記第2電源電圧と前記インダクタの一端N1との間に接続された第1スイッチ素子と、
前記第2電源電圧と前記インダクタの他端N2との間に接続された第2スイッチ素子と、
前記インダクタの一端N1と接地電圧との間に接続された第3スイッチ素子と、
前記インダクタの他端N2と接地電圧との間に接続された第4スイッチ素子と、
前記インダクタの一端N1と、前記第1電源電圧側に接続された前記MOSトランジスタのゲートとの間に接続された第5スイッチ素子と、
前記インダクタの他端N2と、接地電圧側に接続された前記MOSトランジスタのゲートとの間に接続された第6スイッチ素子と、
前記第2電源電圧と、接地電圧側に接続された前記MOSトランジスタのゲートとの間に接続された第7スイッチ素子と、
接地電圧側に接続された前記MOSトランジスタのゲートと接地電圧との間に接続された第8スイッチ素子と、
前記第1電源電圧側に接続された前記MOSトランジスタのゲートと接地電圧との間に接続された第9スイッチ素子と、
を備えるようにした。
この場合、前記第2スイッチ素子は、前記インダクタの他端N2から前記第2電源電圧の方向が順方向となるようにダイオードが並列に接続され、前記第3スイッチ素子は、接地電圧から前記インダクタの一端N1の方向が順方向となるようにダイオードが並列に接続され、前記第4スイッチ素子は、接地電圧から前記インダクタの他端N2の方向が順方向となるようにダイオードが並列に接続され、前記第5スイッチ素子は、前記インダクタの一端N1から前記第1電源電圧側に接続された前記MOSトランジスタのゲートの方向が順方向となるようにダイオードが並列に接続されるようにした。
本発明のゲート駆動回路によれば、前記インダクタにプリチャージした電流を、前記スイッチ回路部の各スイッチ素子をスイッチングさせることによって前記出力回路における所望のMOSトランジスタのゲートに供給することにより、前記出力回路における一方のMOSトランジスタをオンさせるゲート遷移と、他方のMOSトランジスタをオフさせるゲート遷移とを連続して行うようにしたことから、信頼性を損なうことなくゲート駆動の高速化を図ることができる。
また、前記出力回路における各MOSトランジスタのゲートを駆動する際に、一方の該MOSトランジスタのゲートにおける放電時のエネルギーを電源ラインに放出せずに、他方の該MOSトランジスタのゲートにおける充電時のエネルギーとして利用することができ、消費電力の低減を図ることができる。
また、前記出力回路における各MOSトランジスタのゲートを駆動する際に、一方の該MOSトランジスタにおけるゲートの放電が完了してから、もう一方の該MOSトランジスタにおけるゲートの充電を確実に開始することができるため、デッドタイムを必要最小限にすることができ、スイッチング電源装置に使用した際に変換効率を向上させることができる。
また、インダクタに蓄えたエネルギーを使用して第1電源電圧側に接続された前記MOSトランジスタのゲートを立ち上げる場合、出力の立ち上がりに依存せずに高速に立ち上げることができ、該MOSトランジスタのスイッチング損失を低減させることができる。
また、第1電源電圧側に接続された前記MOSトランジスタのゲートの電圧を制限するために該ゲートと接地電圧との間に接続されたツェナーダイオードを備えたことから、インダクタ電流を使用して高速にゲート駆動する際に、絶対最大定格値を超えない動作を行うことができ、信頼性を確保することができる。
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第1の実施の形態.
図1は、本発明の第1の実施の形態におけるゲート駆動回路の回路例を示した図である。
図1において、ゲート駆動回路1は、電源電圧VCCを電源にして作動しており、外部から入力された制御信号に応じて、電源電圧VCCよりも大きい電源電圧HVと接地電圧GNDとの間に直列に接続されたNMOSトランジスタQ1及びQ2の各ゲートを駆動するものであり、NMOSトランジスタQ1及びQ2は、NMOSトランジスタQ1とQ2との接続部が出力端をなす出力回路11をなしている。
第1の実施の形態.
図1は、本発明の第1の実施の形態におけるゲート駆動回路の回路例を示した図である。
図1において、ゲート駆動回路1は、電源電圧VCCを電源にして作動しており、外部から入力された制御信号に応じて、電源電圧VCCよりも大きい電源電圧HVと接地電圧GNDとの間に直列に接続されたNMOSトランジスタQ1及びQ2の各ゲートを駆動するものであり、NMOSトランジスタQ1及びQ2は、NMOSトランジスタQ1とQ2との接続部が出力端をなす出力回路11をなしている。
ゲート駆動回路1は、前記外部からの制御信号(図示せず)が入力される制御回路2と、制御回路2から出力された制御信号に応じてスイッチングを行うスイッチ素子S1〜S9と、インダクタL1と、ツェナーダイオードZDとで構成されている。スイッチ素子S2〜S5は、ボディダイオードBDiを有しており、例えばMOSトランジスタである場合は、寄生ダイオードが該ボディダイオードBDiをなしている。スイッチ素子S1及びS6〜S9は、前記ボディダイオードBDiを有していないトランジスタか、又はボディダイオードBDiと直列にかつ逆方向にダイオードを付加してボディダイオードBDiが順方向にオンしない構成をなすトランジスタである。
なお、図では、スイッチ素子S1〜S9の各制御電極と制御回路2との接続の図示は省略している。また、スイッチ素子S1〜S9がスイッチ回路部を、制御回路2が制御回路部をそれぞれなし、スイッチ素子S1が第1スイッチ素子を、スイッチ素子S2が第2スイッチ素子を、スイッチ素子S3が第3スイッチ素子を、スイッチ素子S4が第4スイッチ素子を、スイッチ素子S5が第5スイッチ素子を、スイッチ素子S6が第6スイッチ素子を、スイッチ素子S7が第7スイッチ素子を、スイッチ素子S8が第8スイッチ素子を、スイッチ素子S9が第9スイッチ素子をそれぞれなす。また、電源電圧HVは第1電源電圧を、電源電圧VCCは第2電源電圧をそれぞれなす。
電源電圧HV側に接続されたNMOSトランジスタQ1のゲートHVGとインダクタL1の一端との間にスイッチ素子S5が接続され、インダクタL1とスイッチ素子S5との接続部をN1とする。また、接地電圧GND側に接続されたNMOSトランジスタQ2のゲートLVGとインダクタL1の他端との間にスイッチ素子S6が接続され、インダクタL1とスイッチ素子S6との接続部をN2とする。ゲートHVGと接地電圧GNDとの間にスイッチ素子S9が接続され、ゲートHVGにはツェナーダイオードZDのカソードが接続され、ツェナーダイオードZDのアノードは接地電圧GNDに接続されている。
電源電圧VCCとゲートLVGとの間にはスイッチ素子S7が接続され、ゲートLVGと接地電圧GNDとの間にスイッチ素子S8が接続されている。電源電圧VCCと接続部N1との間にはスイッチ素子S1が、接続部N1と接地電圧GNDとの間にスイッチ素子S3がそれぞれ接続されている。また、電源電圧VCCと接続部N2との間にはスイッチ素子S2が、接続部N2と接地電圧GNDとの間にスイッチ素子S4がそれぞれ接続されている。スイッチ素子S1〜S9の各制御電極には、制御回路2からの対応する制御信号がそれぞれ入力されている。
このような構成において、図2は、図1のゲート駆動回路1の動作例を示したタイミングチャートであり、図2を参照しながらゲート駆動回路1の動作について説明する。なお、図2において、S1〜S9と示した各信号は、スイッチ素子S1〜S9の各制御電極に入力された制御回路2からの制御信号を示しており、スイッチ素子S1〜S9は、制御電極にハイレベルの信号が入力されるとオンして導通状態になり、制御電極にローレベルの信号が入力されるとオフして遮断状態になる。以下、インダクタL1に流れる電流をインダクタ電流と呼び、各スイッチ素子S1〜S9は、説明を省略しているが外部からの制御信号に応じて制御回路2によりスイッチング制御されている。
図2において、時刻t2〜t3の間では、スイッチ素子S7及びS9のみがオンしており、ゲートLVGがハイレベルであり、ゲートHVGがローレベルである。
図2において、時刻t2〜t3の間では、スイッチ素子S7及びS9のみがオンしており、ゲートLVGがハイレベルであり、ゲートHVGがローレベルである。
ここで、図3は、時刻t3〜t4のときのゲート駆動回路1の動作を示した図である。
図3から分かるように、時刻t3〜t4では、スイッチ素子S7及びS9に加えてスイッチ素子S2及びS3がそれぞれオンしており、インダクタL1に接続部N2から接続部N1の方向にインダクタ電流が流れる。該インダクタ電流が、ゲートLVGを駆動するためのプリチャージ電流になる。
図3から分かるように、時刻t3〜t4では、スイッチ素子S7及びS9に加えてスイッチ素子S2及びS3がそれぞれオンしており、インダクタL1に接続部N2から接続部N1の方向にインダクタ電流が流れる。該インダクタ電流が、ゲートLVGを駆動するためのプリチャージ電流になる。
次に、図4は、時刻t4〜t5のときのゲート駆動回路1の動作を示した図である。
図4から分かるように、スイッチ素子S2及びS7がそれぞれオフし、スイッチ素子S6がオンする。このため、ゲートLVGをハイレベルに維持していた電荷がインダクタ電流で放電され、ゲートLVGはローレベルになる。
図4から分かるように、スイッチ素子S2及びS7がそれぞれオフし、スイッチ素子S6がオンする。このため、ゲートLVGをハイレベルに維持していた電荷がインダクタ電流で放電され、ゲートLVGはローレベルになる。
図5は、時刻t5〜t6のときのゲート駆動回路1の動作を示した図である。
図5から分かるように、スイッチ素子S6及びS9がそれぞれオフし、スイッチ素子S8がオンしてゲートLVGは接地電圧GNDに接続される。インダクタ電流によって接続部N2がボディダイオードBDiの順方向電圧のマイナス値−VFまで低下したところで、スイッチ素子S4のボディダイオードBDiを経由して電流が流れ、インダクタ電流が還流される経路が設けられる。時刻t5〜t6の間は、NMOSトランジスタQ1及びQ2が共にオフするデッドタイムをなしている。
図5から分かるように、スイッチ素子S6及びS9がそれぞれオフし、スイッチ素子S8がオンしてゲートLVGは接地電圧GNDに接続される。インダクタ電流によって接続部N2がボディダイオードBDiの順方向電圧のマイナス値−VFまで低下したところで、スイッチ素子S4のボディダイオードBDiを経由して電流が流れ、インダクタ電流が還流される経路が設けられる。時刻t5〜t6の間は、NMOSトランジスタQ1及びQ2が共にオフするデッドタイムをなしている。
図6は、時刻t6〜t7のときのゲート駆動回路1の動作を示した図である。
図6から分かるように、スイッチ素子S5がオンしスイッチ素子S3がオフするとインダクタ電流がスイッチ素子S5を通ってNMOSトランジスタQ1のゲートに流れ込み、ゲートHVGの電圧がツェナーダイオードZDの逆方向耐圧まで上昇する。ツェナーダイオードZDの耐圧は、NMOSトランジスタQ1が十分にオンする電圧以上であると共に、NMOSトランジスタQ1及びスイッチ素子S1,S3,S5,S9の各絶対最大定格値以内の値になるようにする。ゲートHVGを所望の電圧まで充電するために、時刻t3〜t4のプリチャージ時間を調整し、例えば該所望の電圧が大きいほど、プリチャージ時間が長くなるようにする。
図6から分かるように、スイッチ素子S5がオンしスイッチ素子S3がオフするとインダクタ電流がスイッチ素子S5を通ってNMOSトランジスタQ1のゲートに流れ込み、ゲートHVGの電圧がツェナーダイオードZDの逆方向耐圧まで上昇する。ツェナーダイオードZDの耐圧は、NMOSトランジスタQ1が十分にオンする電圧以上であると共に、NMOSトランジスタQ1及びスイッチ素子S1,S3,S5,S9の各絶対最大定格値以内の値になるようにする。ゲートHVGを所望の電圧まで充電するために、時刻t3〜t4のプリチャージ時間を調整し、例えば該所望の電圧が大きいほど、プリチャージ時間が長くなるようにする。
図7は、時刻t7〜t8のときのゲート駆動回路1の動作を示した図である。
図7から分かるように、スイッチ素子S1がオンすると共にスイッチ素子S5がオフし、インダクタ電流がスイッチ素子S1を通って電源電圧VCCに流れ込み回生電流になる。この後、ゲートHVGの電圧は、NMOSトランジスタQ1のゲート容量により保持される。
図7から分かるように、スイッチ素子S1がオンすると共にスイッチ素子S5がオフし、インダクタ電流がスイッチ素子S1を通って電源電圧VCCに流れ込み回生電流になる。この後、ゲートHVGの電圧は、NMOSトランジスタQ1のゲート容量により保持される。
図8は、時刻t9〜t10のときのゲート駆動回路1の動作を示した図である。
時刻t8の状態からインダクタ電流がなくなり、時刻t9に至っている。スイッチ素子S4がオンして接続部N1から接続部N2の方向にインダクタ電流が流れる。該インダクタ電流が、ゲートHVGを放電するためのプリチャージ電流になる。
時刻t8の状態からインダクタ電流がなくなり、時刻t9に至っている。スイッチ素子S4がオンして接続部N1から接続部N2の方向にインダクタ電流が流れる。該インダクタ電流が、ゲートHVGを放電するためのプリチャージ電流になる。
図9は、時刻t10〜t11のときのゲート駆動回路1の動作を示した図である。
スイッチ素子S5がオンしてスイッチ素子S1がオフすると、ゲートHVGをハイレベルに維持していた電荷がインダクタ電流で放電される。接続部N1が接地電圧GNDに低下するまでこの状態が維持される。
スイッチ素子S5がオンしてスイッチ素子S1がオフすると、ゲートHVGをハイレベルに維持していた電荷がインダクタ電流で放電される。接続部N1が接地電圧GNDに低下するまでこの状態が維持される。
図10は、時刻t11〜t12のときのゲート駆動回路1の動作を示した図である。
スイッチ素子S9がオンしてスイッチ素子S5がオフすると、接続部N1は−VFまで低下し、スイッチ素子S3のボディダイオードBDiからインダクタL1を経てスイッチ素子S4を流れる経路で電流が流れ続け、インダクタ電流が還流される経路が設けられる。時刻t11〜t12の間は、NMOSトランジスタQ1及びQ2が共にオフするデッドタイムをなしている。
スイッチ素子S9がオンしてスイッチ素子S5がオフすると、接続部N1は−VFまで低下し、スイッチ素子S3のボディダイオードBDiからインダクタL1を経てスイッチ素子S4を流れる経路で電流が流れ続け、インダクタ電流が還流される経路が設けられる。時刻t11〜t12の間は、NMOSトランジスタQ1及びQ2が共にオフするデッドタイムをなしている。
図11は、時刻t12〜t13のときのゲート駆動回路1の動作を示した図である。
スイッチ素子S8がオフし、スイッチ素子S6がオンし、スイッチ素子S4がオフすると、インダクタ電流がスイッチ素子S6を通ってNMOSトランジスタQ2のゲートに流れ込み、ゲートLVGの電圧が、最大で(VCC+VF)まで上昇する。ゲートLVGの電圧が(VCC+VF)を超えると、スイッチ素子S2のボディダイオードBDiを介して電流が流れるため、電圧(VCC+VF)でクランプされることになる。
スイッチ素子S8がオフし、スイッチ素子S6がオンし、スイッチ素子S4がオフすると、インダクタ電流がスイッチ素子S6を通ってNMOSトランジスタQ2のゲートに流れ込み、ゲートLVGの電圧が、最大で(VCC+VF)まで上昇する。ゲートLVGの電圧が(VCC+VF)を超えると、スイッチ素子S2のボディダイオードBDiを介して電流が流れるため、電圧(VCC+VF)でクランプされることになる。
図12は、時刻t13〜t14のときのゲート駆動回路1の動作を示した図である。
ゲートLVGの電圧が電源電圧VCCに達したタイミングでスイッチ素子S7がオンし、スイッチ素子S6がオフする。インダクタ電流はスイッチ素子S2のボディダイオードBDiを通って電源電圧VCCに回生される。
ゲートLVGの電圧が電源電圧VCCに達したタイミングでスイッチ素子S7がオンし、スイッチ素子S6がオフする。インダクタ電流はスイッチ素子S2のボディダイオードBDiを通って電源電圧VCCに回生される。
装置の電源投入直後である時刻t0以前では、スイッチ素子S8及びS9のみがオンしており、ゲートHVG及びLVGともにローレベルである。時刻t0〜t1では、スイッチ素子S1及びS4がそれぞれオンしてプリチャージ状態を作っている。時刻t1〜t2では、スイッチ素子S1をオンしたままにしてインダクタ電流を維持しているが、他のスイッチ素子の動作は、時刻t12〜t13のときと同様である。
NMOSトランジスタQ1,Q2、スイッチ素子S1,S3,S5,S9及びツェナーダイオードZDは、絶対最大定格値が電圧(HV+VG)に耐えられるような仕様にする。VGは、NMOSトランジスタQ1のオン抵抗を十分に下げるだけのNMOSトランジスタQ1のゲート電圧である。
NMOSトランジスタQ1,Q2、スイッチ素子S1,S3,S5,S9及びツェナーダイオードZDは、絶対最大定格値が電圧(HV+VG)に耐えられるような仕様にする。VGは、NMOSトランジスタQ1のオン抵抗を十分に下げるだけのNMOSトランジスタQ1のゲート電圧である。
このように、本第1の実施の形態におけるゲート駆動回路は、インダクタL1にプリチャージした電流を、スイッチ素子S1〜S9をスイッチングさせることによってNMOSトランジスタQ1及びQ2の各ゲートHVG及びLVGに供給することにより、NMOSトランジスタQ1をオン又はオフさせるゲート遷移と、NMOSトランジスタQ2をオフ又はオンさせるゲート遷移とを連続して行うようにした。このことから、信頼性を損なうことなくゲート駆動の高速化を図ることができると共に、消費電流の小さい回路動作を行うことができる。
1 ゲート駆動回路
2 制御回路
11 出力回路
S1〜S9 スイッチ素子
L1 インダクタ
ZD ツェナーダイオード
Q1,Q2 NMOSトランジスタ
2 制御回路
11 出力回路
S1〜S9 スイッチ素子
L1 インダクタ
ZD ツェナーダイオード
Q1,Q2 NMOSトランジスタ
Claims (5)
- 第1電源電圧と接地電圧との間に2個のMOSトランジスタが直列に接続され、該各MOSトランジスタの接続部を出力端とする出力回路の該各MOSトランジスタのゲート駆動を行うゲート駆動回路において、
前記第1電源電圧よりも小さい第2電源電圧でプリチャージされるインダクタと、
前記第2電源電圧で前記インダクタをプリチャージし、該インダクタにプリチャージした電流を前記各MOSトランジスタのゲートに供給するための複数のスイッチ素子からなるスイッチ回路部と、
前記出力回路の動作を指示するために外部から入力された制御信号に応じて、該スイッチ回路部の各スイッチ素子のスイッチング制御を行う制御回路部と、
を備え、
前記制御回路部は、一方の前記MOSトランジスタをオンさせるゲート遷移と、他方の前記MOSトランジスタをオフさせるゲート遷移が連続して行われるように、該ゲート遷移の際に前記インダクタにプリチャージされた電流が所望の前記MOSトランジスタのゲートに供給されるように前記スイッチ回路部の各スイッチ素子の動作制御を行うことを特徴とするゲート駆動回路。 - 前記制御回路部は、一方の前記MOSトランジスタのゲート遷移が終了してからもう一方の前記MOSトランジスタのゲート遷移を開始するまでの時間をデッドタイムとして確保するために、該デッドタイムの期間、前記インダクタ電流が前記出力回路の各MOSトランジスタのゲートに供給されずに還流される経路を設けるように、前記スイッチ回路部の各スイッチ素子の動作制御を行うことを特徴とする請求項1記載のゲート駆動回路。
- 前記第1電源電圧側に接続された前記MOSトランジスタのゲートの電圧を制限するために該ゲートと接地電圧との間に接続されたツェナーダイオードを備えることを特徴とする請求項1又は2記載のゲート駆動回路。
- 前記スイッチ回路部は、
前記第2電源電圧と前記インダクタの一端N1との間に接続された第1スイッチ素子と、
前記第2電源電圧と前記インダクタの他端N2との間に接続された第2スイッチ素子と、
前記インダクタの一端N1と接地電圧との間に接続された第3スイッチ素子と、
前記インダクタの他端N2と接地電圧との間に接続された第4スイッチ素子と、
前記インダクタの一端N1と、前記第1電源電圧側に接続された前記MOSトランジスタのゲートとの間に接続された第5スイッチ素子と、
前記インダクタの他端N2と、接地電圧側に接続された前記MOSトランジスタのゲートとの間に接続された第6スイッチ素子と、
前記第2電源電圧と、接地電圧側に接続された前記MOSトランジスタのゲートとの間に接続された第7スイッチ素子と、
接地電圧側に接続された前記MOSトランジスタのゲートと接地電圧との間に接続された第8スイッチ素子と、
前記第1電源電圧側に接続された前記MOSトランジスタのゲートと接地電圧との間に接続された第9スイッチ素子と、
を備えることを特徴とする請求項1、2又は3記載のゲート駆動回路。 - 前記第2スイッチ素子は、前記インダクタの他端N2から前記第2電源電圧の方向が順方向となるようにダイオードが並列に接続され、前記第3スイッチ素子は、接地電圧から前記インダクタの一端N1の方向が順方向となるようにダイオードが並列に接続され、前記第4スイッチ素子は、接地電圧から前記インダクタの他端N2の方向が順方向となるようにダイオードが並列に接続され、前記第5スイッチ素子は、前記インダクタの一端N1から前記第1電源電圧側に接続された前記MOSトランジスタのゲートの方向が順方向となるようにダイオードが並列に接続されること特徴とする請求項4記載のゲート駆動回路。
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JP2008320995A JP2010147665A (ja) | 2008-12-17 | 2008-12-17 | ゲート駆動回路 |
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