JP6365424B2 - ブートストラップ・プリドライバ - Google Patents

Description

本発明は、ブートストラップ・プリドライバに関する。

例えば直噴インジェクタ等に設けられる誘導性負荷に対して、高電圧と低電圧の２電源を用いて駆動するシステムがある。この場合、駆動用の素子としてハイサイドで用いるＮチャンネル型のＭＯＳＦＥＴ（ＮＭＯＳ）を用いることがある。駆動回路としては、ブートストラップ回路を含む高圧側ドライバおよび低圧側ドライバを設けている。

このようなＮＭＯＳを駆動するプリドライバとしては、ブートストラップ用コンデンサから電流をゲートバイアス用の抵抗に流し、その電圧降下でプリドライバをＯＮさせる構成が選択される。この場合、プリドライバをＯＮし続けるとブートストラップ用コンデンサの電荷が消費されて端子間電圧が下がるので、いずれＮＭＯＳがＯＮできなくなってしまう問題があった。

このため、従来の駆動回路では、ＮＭＯＳのオン時間を持続させるために、ブートストラップ用コンデンサ容量を大きくする構成を採用している。しかし、ブートストラップ用コンデンサの容量を大きくすると、逆にオフ期間での充電にも時間を要することになり、オン動作を開始するのに時間を要し、オンオフの速度が低下することになる。このように、ブートストラップ用コンデンサの容量とオンオフ速度との間にはトレードオフの関係があり、両者を共に改善することが難しかった。

特開２０１１−２１７２４５号公報

本発明は、上記事情を考慮してなされたもので、その目的は、ブートストラップ回路のコンデンサの容量を増大させることなく、コンデンサの電荷を無駄なく利用してオン持続時間を長くすることができるブートストラップ・プリドライバを提供することにある。

請求項１に記載のブートストラップ・プリドライバは、第１電圧の給電端子と誘導性負荷との間に設けられたＮチャンネル型の第１ＭＯＳＦＥＴを駆動するように設けられ、外部に接続される第１コンデンサの電荷を利用するブートストラップ回路を備えた第１プリドライバと、前記第１電圧より低い第２電圧の給電端子と前記誘導性負荷との間に設けられたＮチャンネル型の第２ＭＯＳＦＥＴを駆動するように設けられ、外部に接続される第２コンデンサの電荷を利用するブートストラップ回路を備えた第２プリドライバと、前記第１プリドライバによる前記第１ＭＯＳＦＥＴの駆動期間中に、前記第１コンデンサの電荷を前記第２プリドライバ側に取り込む通電経路を形成し前記第２ＭＯＳＦＥＴの駆動に使用する通電経路形成部とを備えている。

上記構成を採用することにより、第１プリドライバにより第１ＭＯＳＦＥＴを駆動する場合には、第１コンデンサの電荷を利用して動作させ、誘導性負荷に対して第１電圧を供給する。第１プリドライバによる第１ＭＯＳＦＥＴの駆動期間中に、第２プリドライバにより第２ＭＯＳＦＥＴを駆動する場合には、通電路形成部を介して第１コンデンサの電荷を利用して動作させ、誘導性負荷に対して第２電圧を供給する。これにより、第１プリドライバおよび第２プリドライバを共に動作させる期間を設ける場合には、この期間の第２コンデンサの電荷の消費を節約できる。この結果、第２コンデンサの電荷を用いて第２プリドライバにより第２ＭＯＳＦＥＴを駆動する場合に、コンデンサの容量を増加することなく動作期間を長くすることができる。

第１実施形態を示す電気的構成図 負荷電流と駆動信号の変化を示すタイムチャート 第２実施形態を示す電気的構成図 第３実施形態を示す電気的構成図 負荷電流と駆動信号の変化を示すタイムチャート

（第１実施形態）
以下、本発明の第１実施形態について、図１および図２を参照して説明する。
図１は全体の回路構成を示すもので、誘導性負荷１としては、例えば直噴インジェクタのアクチュエータに用いるソレノイドなどである。誘導性負荷１は、駆動開始時には高電圧である第１電圧ＶＤ１で通電して駆動し、一旦動いた後は第１電圧ＶＤよりも低い低電圧である第２電圧ＶＤ２で通電して駆動する方式を採用している。

このとき、第１電圧ＶＤ１を誘導性負荷１に通電する経路にＮチャンネル型ＭＯＳＦＥＴ２（以下、通電用ＮＭＯＳ２と記載する）を設けている。また、第２電圧ＶＤ２（＜ＶＤ１）を誘導性負荷１に通電する経路にＮチャンネル型ＭＯＳＦＥＴ３（以下、通電用ＮＭＯＳ３と記載する）およびダイオード４の直列回路を設けている。これら誘導性負荷１を駆動するための通電用ＮＭＯＳ２、３は、ハイサイドで使用することから、ブートストラップ・プリドライバであるＩＣ（integrated circuit）５によりオンオフの駆動制御が行われる。また、ＩＣ５により駆動するために、ブートストラップ用の第１および第２コンデンサとしてコンデンサ６、７がそれぞれ設けられている。

ＩＣ５は、半導体基板に回路素子を一体に形成してなるもので、上記した通電用ＮＭＯＳ２を駆動する第１プリドライバ８、通電用ＮＭＯＳ３を駆動する第２プリドライバ９と、これらの間に設けられる通電経路形成部１０を備えている。各回路は図示しない制御回路により駆動制御される。制御回路による制御は、プログラムに基づく制御動作とすることもできるし、論理回路などのハード回路構成により動作させる構成とすることもできる。第１プリドライバ８および第２プリドライバ９はそれぞれブートストラップ回路を構成している。ＩＣ５の内部には図示しない電源回路から直流電圧ＶＣが供給される。また、外部に接続されるコンデンサ６、７はＩＣ５の直流電圧ＶＣにより充電される。

ＩＣ５には、６個の端子Ａ〜Ｆが設けられている。コンデンサ６は、端子ＡとＣとの間に接続されている。通電用ＮＭＯＳ２のドレインは第１電圧ＶＤ１を供給する端子ＶＤ１に接続され、ソースは端子Ｃに接続されている。通電用ＮＭＯＳ２のゲートは、抵抗２ａを介して端子Ｂに接続されている。コンデンサ７は、端子ＤとＦとの間に接続されている。通電用ＮＭＯＳ３のドレインは第２電圧ＶＤ２を供給する端子ＶＤ２に接続され、ソースは端子Ｆに接続されている。通電用ＮＭＯＳ３のゲートは、抵抗３ａを介して端子Ｅに接続されている。

次に、ＩＣ５内の第１プリドライバ８において、オン駆動用のＰチャンネル型ＭＯＳＦＥＴ（以下、ＰＭＯＳ）１１のソース、ドレインはそれぞれ端子Ａ、Ｂに接続されている。また、オフ駆動用のＮチャンネル型ＭＯＳＦＥＴ（以下、ＮＭＯＳ）１２のドレイン、ソースはそれぞれ端子Ｂ、Ｃに接続されている。端子Ａ、Ｄは、それぞれダイオードをＯＲ接続することで（図示せず）内部の電源端子ＶＣに接続されている。

ＰＭＯＳ１１のソース・ゲート間には、抵抗１３が接続され、この抵抗１３に電流を流すためのスイッチ１４、電流源１５が接続されている。電流源１５は、電流経路形成部１０に接続されている。ＮＭＯＳ１２のソース・ゲート間には抵抗１６が接続され、この抵抗１６に電流を流すためのＰチャンネル型ＭＯＳＦＥＴ（ＰＭＯＳ）１７が端子Ａに接続されている。ＰＭＯＳ１７はＰＭＯＳ１８とカレントミラー回路を構成し、スイッチ１９および電流源２０により所定電流を流してＰＭＯＳ１７に定電流を流す構成である。

次に、第２プリドライバ９において、オン駆動用のＰチャンネル型ＭＯＳＦＥＴ（以下、ＰＭＯＳ）２１のソース、ドレインはそれぞれ端子Ｄ、Ｅに接続されている。また、オフ駆動用のＮチャンネル型ＭＯＳＦＥＴ（以下、ＮＭＯＳ）２２のドレイン、ソースはそれぞれ端子Ｅ、Ｆに接続されている。端子Ｄは通電経路形成部１０に接続されている。

ＰＭＯＳ２１のソース・ゲート間には、抵抗２３が接続され、この抵抗２３に電流を流すためのスイッチ２４、電流源２５が接続されている。ＮＭＯＳ２２のソース・ゲート間には抵抗２６が接続され、この抵抗２６に電流を流すためのＰチャンネル型ＭＯＳＦＥＴ（ＰＭＯＳ）２７が端子Ｄに接続されている。ＰＭＯＳ２７はＰＭＯＳ２８とカレントミラー回路を構成し、スイッチ２９および電流源３０により所定電流を流してＰＭＯＳ２７に定電流を流す構成である。

次に、通電路形成部１０において、第１プリドライバ８の電流源１５からダイオード３１を順方向に介し、さらにＰチャンネル型ＭＯＳＦＥＴ（ＰＭＯＳ）３２を介して第２プリドライバ９の端子Ｄに接続されている。ＰＭＯＳ３２のソース・ゲート間には抵抗３３が接続され、この抵抗３３に電流を流すためのスイッチ３４、電流源３５が接続されている。

次に、上記構成の作用について図２も参照して説明する。この実施形態では、誘導性負荷１に対する通電動作として、区間１〜３を実施する。区間１では、高電圧の第１電圧ＶＤ１および低電圧の第２電圧ＶＤ２を共に印加して誘導性負荷１を停止状態から動作開始させる。区間２では、第２電圧ＶＤ２の印加を停止して第１電圧ＶＤ１だけを印加して誘導性負荷１の動作を継続させる。オフ期間を経て区間３を短時間で間欠的に実施する。区間３では、誘導性負荷１の動作状態を保持するために、第２電圧ＶＤ２を誘導性負荷１に印加して負荷電流を保持させる。

なお、区間１は、停止状態にある誘導性負荷１を駆動するのに高電圧の第１電圧ＶＤ１を印加する期間で、このとき、低電圧の第２電圧ＶＤ２も印加することで確実に動作させるようにしている。区間２は、誘導性負荷１が所定の動作状態となるよう第１電圧ＶＤ１を継続して印加するが、第２電圧ＶＤ２の印加は停止する期間である。区間３は、誘導性負荷１が所定の動作位置に駆動された状態を保持するために負荷電流ＩＬを保持する期間で、第２電圧ＶＤ２の印加を短期間繰り返して実施するものである。

図２（ｂ）、（ｃ）に示すように、誘導性負荷１の駆動開始時点（時刻ｔ０）では、一定期間だけ第１プリドライバ８および第２プリドライバ９によりオン動作の駆動信号を出力させる。これは、誘導性負荷１を動作させる際に、駆動能力を高めて確実に動作させるもので、時刻ｔ１までの区間１（時間Ｔ１＝ｔ１−ｔ０）において通電用ＮＭＯＳ２および３を共にオン動作させる。

この場合には、制御回路は、スイッチ１４、２４、３４をオンさせる。これにより、抵抗１３、スイッチ１４および電流源１５を介して通電路形成部１０のダイオード３１にコンデンサ６の電圧が印加される状態となる。また、これによって、抵抗３３、スイッチ３４および電流源３５を介して抵抗３３に電流が流れる状態となる。さらに、ＰＭＯＳ３２のドレインは、抵抗２３、スイッチ２４および電流源２５を介して通電可能な状態となる。

上記の状態で、抵抗１３、２３および３３のそれぞれにコンデンサ６から電流が流れると、ＰＭＯＳ１１、ＰＭＯＳ３２およびＰＭＯＳ２１がオンする。これにより、第１プリドライバ８においては、通電用ＮＭＯＳ２にゲート駆動信号を与えるようになり、通電用ＮＭＯＳ２がオン動作する。この結果、誘導性負荷１は、通電用ＮＭＯＳ２を介して高電圧の第１電圧ＶＤ１が与えられて通電される。このとき、通電用ＮＭＯＳ２は、コンデンサ６の充電電荷によりゲート駆動信号が与えられ、ゲート電位が所定レベルに引き上げられて駆動される。

また、第２プリドライバ９においては、通電用ＮＭＯＳ３にゲート駆動信号を与えるようになり、通電用ＮＭＯＳ３がオン動作する。この結果、誘導性負荷１は、通電用ＮＭＯＳ３を介しても低電圧の第２電圧ＶＤ２が与えられて通電される。なお、第２プリドライバ９は、通電路形成部１０を介して第１プリドライバ８と結合されている。これにより、抵抗１３、２３を流れる電流はコンデンサ６によるものである。また、通電用ＮＭＯＳ３は、コンデンサ６の充電電荷によりゲート駆動信号が与えられ、ゲート電位が所定レベルに引き上げられて駆動される。したがって、コンデンサ７の電荷はほとんど使用されないので、コンデンサ７の電荷の消費を節約することができる。

次に、区間１が経過すると、時刻ｔ１以降では、時刻ｔ２までの期間を区間２として第１プリドライバ８だけを動作させ、第２プリドライバ９は停止する。ここでは、制御回路は、スイッチ１４、２９のオン状態を継続し、スイッチ２４をオフさせると共にスイッチ２９をオンさせる。これにより、第１プリドライバ８による通電用ＮＭＯＳ２の動作状態は保持される。誘導性負荷１は、第１電圧ＶＤ１が与えられて駆動している。

また、第２プリドライバ９においては、ＰＭＯＳ２１がオフされると共に、ＰＭＯＳ２７がオンすることで抵抗２６に電流が流れ、これによってＮＭＯＳ２２をオンさせるようになる。この結果、第２プリドライバ９により通電用ＮＭＯＳ３をオフ動作させるようになる。このとき、第２プリドライバ９では、通電経路形成部１０を介して第１プリドライバ８からＰＭＯＳ１１を駆動する際の電流が用いられるので、コンデンサ７の電荷は消費されず、区間３以降での消費電荷を保持することができる。

区間１および区間２を経て、誘導性負荷１に第１電圧ＶＤ１を印加し続けると、負荷電流ＩＬは徐々に増加していく。区間２が経過した時点では、図２（ａ）に示しているように、負荷電流ＩＬはＩＬ１まで増加している。このように誘導性負荷１に対する印加電圧を第１電圧ＶＤ１により区間１、２に渡って負荷電流ＩＬを流すことで、噴射ノズルのアクチュエータなどの可動負荷の初期動作が大きく必要となる場合でも、確実に動作させることができる。

また、一度動作した後は、初期動作時ほど大きい駆動力が必要なく、移動した状態を維持するための駆動量を保持することで状態を保持させることができる。この保持期間においては、以下に示す区間３の動作とオフ期間の動作を交互に繰り返すことで実施される。

制御回路は、オン動作させていたスイッチ１４、３４をオフさせ、スイッチ１９をオンさせて、通電用ＮＭＯＳ２および３をいずれもオフさせるオフ期間とする。このオフ期間では、誘導性負荷１に流れていた負荷電流ＩＬ１は負荷の特性により徐々に低下していく。そして、この間（時刻ｔ２〜ｔ３の間）においては、負荷電流ＩＬのレベルが比較的大きいので、誘導性負荷１による動作状態は保持されている。

なお、上記のオフ期間では、スイッチ１４がオフ状態であるから、第２プリドライバ９は、第１プリドライバ８と切り離されており、コンデンサ６の電荷は利用することができない。したがって、第２プリドライバ９は、コンデンサ７の電荷による電流で動作している。

次に、制御回路は、図２（ｃ）に示すように、負荷電流ＩＬが所定レベルまで低下した時刻ｔ３で、区間３（時刻ｔ３〜ｔ４）として短期間だけ第２プリドライバ９により通電用ＮＭＯＳ３をオンさせて第２電圧ＶＤ２により誘導性負荷１に給電を行う。この場合、制御回路は、スイッチ１９のオン状態を保持し、スイッチ２９をオフすると共にスイッチ２４をオンさせる。これにより、ＮＭＯＳ２２がオフしてＰＭＯＳ２１がオンする。コンデンサ７の電荷により第２プリドライバ９から、通電用ＮＭＯＳ３をオンさせる駆動信号が出力される。通電用ＮＭＯＳ３がオンすると、誘導性負荷１は第２電圧ＶＤ２が与えられ、負荷電流ＩＬが増加していく。

時刻ｔ４になって区間３が終了すると、誘導性負荷１に流れる負荷電流ＩＬが一定レベルに下がるまで（時刻ｔ５まで）、オフ期間（時刻ｔ４〜ｔ５）として、制御回路は再び誘導性負荷１への通電を停止する。制御回路は、第２プリドライバ９のスイッチ２４をオフさせ、スイッチ２９をオンさせる。なお、制御回路は、第１プリドライバ８は通電用ＮＭＯＳ２に対してオフの駆動信号出力状態を保持させる。

これにより、通電用ＮＭＯＳ２および３はいずれもオフ状態となり、誘導性負荷１に流れていた負荷電流ＩＬは徐々に低下していく。そして、この間（時刻ｔ４〜ｔ５の間）においては、負荷電流ＩＬは所定レベル以上が流れている状態であり、誘導性負荷１による負荷の動作状態は保持されている。

なお、この場合には、スイッチ１４がオフ状態であるから通電路形成部１０はオフとなり、第２プリドライバ９は、第１プリドライバ８と切り離されており、コンデンサ６の電荷は利用することができない。したがって、第２プリドライバ９は、コンデンサ７の電荷による電流で動作している。

以下、誘導性負荷１の負荷電流ＩＬがオフ期間中は低下していき、所定時間が経過すると、制御回路は、再び上記した区間３の動作（時刻ｔ５〜ｔ６、ｔ７〜ｔ８の区間）およびその後のオフ期間の動作（時刻ｔ６〜ｔ７、ｔ８〜ｔ９の区間）を繰り返し実施する。これにより、図２（ａ）に示すように、誘導性負荷１に流れる負荷電流ＩＬは、区間３で上昇し、その後のオフ期間で下降しながら、平均値として負荷電流ＩＬ２（＜ＩＬ１）が保持される状態になる。

そして、時刻ｔ８〜ｔ９の期間では、それ以前の時間間隔（時刻ｔ４〜ｔ５、ｔ６〜ｔ７の区間）よりもオフ期間が若干長く設定されている。これにより、誘導性負荷１を流れる負荷電流ＩＬはさらに小さくなる。

制御回路は、時刻ｔ９のタイミングで再び区間３に相当する動作を実施する。すなわち、制御回路は、区間３（時刻ｔ９〜ｔ１０）で、前述同様にして短期間だけ第２プリドライバ９により通電用ＮＭＯＳ３をオンさせて誘導性負荷１に給電を行う。コンデンサ７の電荷により第２プリドライバ９から、通電用ＮＭＯＳ３をオンさせる駆動信号が出力され、通電用ＮＭＯＳ３がオンすると、誘導性負荷１の負荷電流ＩＬが増加していく。

時刻ｔ１０になると、制御回路は、前述したオフ期間の動作に切り替える。以下、この区間３の動作およびオフ期間動作を繰り返すことで、誘導性負荷１に流れる負荷電流ＩＬは、区間３で上昇し、その後のオフ期間で下降しながら、平均値として負荷電流ＩＬ３（＜ＩＬ２）が保持される状態になる。そして、負荷電流ＩＬ３が保持されている期間中においては、誘導性負荷１による動作状態は保持されている。

この後、誘導性負荷１の駆動期間が終了すると、制御回路は、オフ期間の動作を実行して通電用ＮＭＯＳ２および３を共にオフさせて誘導性負荷１への給電を停止する。なお、区間１、区間２の動作では、第２プリドライバ９を第１プリドライバ８のコンデンサ６の電荷をリサイクルして動作させることができるので、コンデンサ７の電荷を極力残存した状態とすることができる。したがって、第２プリドライバ９を単独で駆動する区間３の実施可能な回数を増やすことができる。

このような本実施形態によれば、通電経路形成部１０を設けて、第２プリドライバ９側にコンデンサ６の電荷を供給可能な構成とした。これにより、第１プリドライバ８による通電用ＮＭＯＳ２の駆動期間中は、第２プリドライバ９の動作についてもコンデンサ６により給電を行うことで、コンデンサ７の電荷消費を極力低減することができる。これにより、区間１、区間２に続いて、第２プリドライバ９を単独で動作させる区間３を実施する場合に、コンデンサ７による給電動作を持続させることができるようになる。この結果、コンデンサ７の容量を増大させることなく区間３の実行可能な回数を増加させることができる。

（第２実施形態）
図３は第２実施形態を示すもので、以下、第１実施形態と異なる部分について説明する。この実施形態では、通電路形成部１０に代えて、通電路形成部３６を設けた構成である。図３に示すように、この実施形態では、通電路形成部３６として、ダイオード３１は、ＰＭＯＳ３２を介さずにそのままカソードを第２プリドライバ９の端子Ｄに接続している。また、ダイオード３１以外の構成は無くし、代わりにツェナーダイオード３７を設けている。ツェナーダイオード３７は、ダイオード３１のカソードと第２プリドライバ９の端子Ｆとの間に接続されている。ツェナーダイオード３７のツェナー電圧は、例えばコンデンサ７の端子電圧よりも高いものが設けられている。

上記構成によれば、第１実施形態と同様に動作させる際に、第１プリドライバ８のスイッチ１４がオンされたときには、ダイオード３１を介してツェナーダイオード３７にコンデンサ６の端子電圧に対応した電圧が印加されるようになる。この電圧はツェナーダイオード３７のツェナー電圧よりも高いので、第２プリドライバ９に給電可能な状態となる。

したがって、第１プリドライバ８により通電用ＮＭＯＳ２がオン動作するように駆動信号が出力されている状態では、第２プリドライバ９における通電用ＮＭＯＳ３のオン動作およびオフ動作の駆動信号を出力する動作でコンデンサ６の電荷がリサイクルされるようになり、コンデンサ７の電荷消費が抑制できる。また、コンデンサ７の端子電圧が低い場合には、コンデンサ６からの電荷により追加充電がなされる。

この結果、第１プリドライバ８が通電用ＮＭＯＳ２をオフ動作させるように駆動信号が出力される状態、すなわちスイッチ１４がオフの状態では、第２プリドライバ９の動作電源はコンデンサ７により供給される。この場合に、コンデンサ７の充電電荷の消費が抑制された分だけ第２プリドライバ９の動作持続時間が延長されるようになり、第１実施形態と同様の効果を得ることができる。

（第３実施形態）
図４および図５は第３実施形態を示すもので、以下、第１実施形態と異なる部分について説明する。この実施形態では、ＩＣ５ａとして、第１プリドライバ８、第２プリドライバ９、通電路形成部１０に代えて、それぞれ対応するように第１プリドライバ３８、第２プリドライバ３９、通電路形成部４０を設けている。

第１プリドライバ３８および第２プリドライバ３９は、第１実施形態で示した第１プリドライバ８、第２プリドライバ９と同じ構成のものをレベル１の第１回路８ａ、レベル１の第２回路９ａとして備えると共に、後述する構成のレベル２の第１回路８ｂ、レベル２の第２回路９ｂを備えた構成としている。

レベル２の第１回路８ｂは、レベル１の第１回路８ａよりも通電用ＮＭＯＳ２に対する駆動能力が低いものとして構成される。また、レベル２の第２回路９ｂは、レベル１の第２回路９ａよりも通電用ＮＭＯＳ３に対する駆動能力が低いものとして構成される。つまり、レベル２の第１回路８ｂ、第２回路９ｂは、レベル１の第１回路８ａ、第２回路９ａよりも消費電力が小さくなるように設けられている。レベル１の第１回路８ａとレベル２の第１回路８ｂは切り替え可能に設けられ、レベル１の第２回路９ａとレベル２の第２回路９ｂも切り替え可能に設けられている。

図４を参照して具体的構成について説明する。第１プリドライバ３８において、レベル２の第１回路８ｂは次のように構成される。オン駆動用のＰチャンネル型ＭＯＳＦＥＴ（以下、ＰＭＯＳ）４１のソース、ドレインはそれぞれ端子Ａ、Ｂに接続されている。また、オフ駆動用のＮチャンネル型ＭＯＳＦＥＴ（以下、ＮＭＯＳ）４２のドレイン、ソースはそれぞれ端子Ｂ、Ｃに接続されている。端子Ａは内部の電源端子ＶＣに接続されている。

ＰＭＯＳ４１のソース・ゲート間には、抵抗４３が接続され、この抵抗４３に電流を流すためのスイッチ４４、電流源４５が接続されている。電流源４５は、電流経路形成部４０に接続されている。ＮＭＯＳ４２のソース・ゲート間には抵抗４６が接続され、この抵抗４６に電流を流すためのＰチャンネル型ＭＯＳＦＥＴ（ＰＭＯＳ）４７が端子Ａに接続されている。ＰＭＯＳ４７はＰＭＯＳ４８とカレントミラー回路を構成し、スイッチ４１９および電流源５０により所定電流を流してＰＭＯＳ４７に定電流を流す構成である。

上記構成のレベル２の第１回路８ｂにおいては、ＰＭＯＳ４１およびＮＭＯＳ４２は、レベル１の第１回路８ａにおけるＰＭＯＳ１１、ＮＭＯＳ１２よりも通電用ＮＭＯＳ２に対する駆動能力が低く、コンデンサ６の電荷の消費量が少なくなるように設けられている。

次に、第２プリドライバ３９において、レベル２の第２回路９ｂは次のように構成される。オン駆動用のＰチャンネル型ＭＯＳＦＥＴ（以下、ＰＭＯＳ）５１のソース、ドレインはそれぞれ端子Ｄ、Ｅに接続されている。また、オフ駆動用のＮチャンネル型ＭＯＳＦＥＴ（以下、ＮＭＯＳ）５２のドレイン、ソースはそれぞれ端子Ｅ、Ｆに接続されている。端子Ｄは通電経路形成部４０を介して電流源１５、４５に接続されている。

ＰＭＯＳ５１のソース・ゲート間には、抵抗５３が接続され、この抵抗５３に電流を流すためのスイッチ５４、電流源５５が接続されている。ＮＭＯＳ５２のソース・ゲート間には抵抗５６が接続され、この抵抗５６に電流を流すためのＰチャンネル型ＭＯＳＦＥＴ（ＰＭＯＳ）５７が端子Ｄに接続されている。ＰＭＯＳ５７はＰＭＯＳ５８とカレントミラー回路を構成し、スイッチ５９および電流源６０により所定電流を流してＰＭＯＳ５７に定電流を流す構成である。

上記構成のレベル２の第２回路９ｂにおいては、ＰＭＯＳ５１およびＮＭＯＳ５２は、レベル１の第２回路９ａにおけるＰＭＯＳ２１、ＮＭＯＳ２２よりも通電用ＮＭＯＳ３に対する駆動能力が低く、コンデンサ７の電荷の消費量が少なくなるように設けられている。

次に、通電路形成部４０において、ダイオード３１に加えて、ダイオード６１を備えている。ダイオード６１のアノードは第１プリドライバ３８の電流源４５に接続され、カソードはＰＭＯＳ３２のソースに接続されている。他の構成は通電路形成部１０と同じである。

次に、上記構成の作用について図５も参照して説明する。この実施形態においても、第１実施形態と同様に、誘導性負荷１に対する通電動作として、３つの区間１〜３を実施する。ただし、この実施形態では、各区間１および区間３において、駆動開始時には、通電用ＮＭＯＳ２に対してレベル１の第１回路８ａにより駆動し、通電用ＮＭＯＳ３に対してレベル１の第２回路９ａにより駆動する。駆動開始から所定時間が経過すると、通電用ＮＭＯＳ２に対してレベル２の第１回路８ｂにより駆動するように切り替え、通電用ＮＭＯＳ３に対してレベル２の第２回路９ｂにより駆動するように切り替える。

なお、区間２については、第１プリドライバ３８は、すでに区間１においてレベル２の第１回路８ｂによる動作に切り替えられている状態であり、そのまま継続してレベル２の第１回路８ｂにより駆動する。

次に、まず区間１の動作について説明する。図５（ｂ）、（ｃ）に示すように、区間１の初めの動作では第１実施形態と同様にして、第１プリドライバ３８のレベル１の第１回路８ａおよび第２プリドライバ３９のレベル１の第２回路９ａによりオン動作の駆動信号を出力させる。これは、誘導性負荷１を動作させる際に、駆動能力を高めて確実に動作させるもので、区間１の途中すなわち時刻ｔ０からｔ１までの途中の時刻まで通電用ＮＭＯＳ２および３を共にオン動作させる。

この場合には、制御回路は、スイッチ１４、２４、３４をオンさせている。これにより、ＰＭＯＳ１１、ＰＭＯＳ３２およびＰＭＯＳ２１をオンさせた状態である。この結果、誘導性負荷１は、通電用ＮＭＯＳ２を介して高電圧の第１電圧ＶＤ１が与えられて通電される徒共に、通電用ＮＭＯＳ３を介しても低電圧の第２電圧ＶＤ２が与えられて通電される。このとき、通電用ＮＭＯＳ２は、コンデンサ６の充電電荷によりゲート駆動信号が与えられ、ゲート電位が所定レベルに引き上げられて駆動される。また、通電用ＮＭＯＳ３は、コンデンサ６の充電電荷によりゲート駆動信号が与えられ、ゲート電位が所定レベルに引き上げられて駆動される。したがって、コンデンサ７の電荷はほとんど使用されないので、コンデンサ７の電荷の消費を節約している。

区間１の終了時刻ｔ１に達する前の途中の時点で、第１プリドライバ３８および第２プリドライバ３９のそれぞれにおいて、レベル２の第１回路８ｂおよびレベル２の第２回路９ｂに切り替えられる。なお、切り替えタイミングは、同時でも良いし、同時でなくとも良い。具体的には、制御回路により、所定タイミングでスイッチ１４、２４がオフされ、スイッチ４４、５４がオンされる。これにより、ＰＭＯＳ１１およびＰＭＯＳ２１がオフされ、ＰＭＯＳ４１、５１がオンされる。

誘導性負荷１は、引き続き通電用ＮＭＯＳ２を介して高電圧の第１電圧ＶＤ１が与えられて通電されると共に、通電用ＮＭＯＳ３を介しても低電圧の第２電圧ＶＤ２が与えられて通電される。しかし、通電用ＮＭＯＳ２を駆動するＰＭＯＳ４１、通電用ＮＭＯＳ３を駆動するＰＭＯＳ５１は、駆動電流が小さいので、コンデンサ６の電荷消費量が低減される。

区間１が経過すると、時刻ｔ１以降では、時刻ｔ２までの期間を区間２として第１プリドライバ３８だけを動作させ、第２プリドライバ３９は停止する。ここでは、制御回路は、スイッチ４４、４９のオン状態を継続し、スイッチ５４をオフさせると共にスイッチ５９をオンさせる。これにより、第１プリドライバ３８のレベル２の第１回路８ｂによる通電用ＮＭＯＳ２の動作状態は保持される。誘導性負荷１は、第１電圧ＶＤ１が与えられて駆動している。

また、第２プリドライバ３９においては、ＰＭＯＳ５１がオフされると共に、ＰＭＯＳ５７がオンすることでＮＭＯＳ５２をオンさせるようになる。この結果、レベル２の第２回路９ｂにより通電用ＮＭＯＳ３をオフ動作させるようになる。このとき、第２プリドライバ３９では、通電経路形成部１０を介して第１プリドライバ８からＰＭＯＳ４１を駆動する際の電流が用いられるので、コンデンサ７の電荷は消費されず、区間３以降での消費電荷を保持することができる。

区間１および区間２を経て時刻ｔ２になると、前述同様にして時刻ｔ３までの期間はオフ期間となる。制御回路は、オン動作させていたスイッチ３４、４４をオフさせ、スイッチ４９をオンさせて、通電用ＮＭＯＳ２および３をいずれもオフさせるオフ期間とする。

次に、制御回路は、図５（ｃ）に示すように、負荷電流ＩＬが所定レベルまで低下した時刻ｔ３で、区間３（時刻ｔ３〜ｔ４）として短期間だけ第２プリドライバ３９のレベル１の第２回路９ａにより通電用ＮＭＯＳ３をオンさせて第２電圧ＶＤ２により誘導性負荷１に給電を行う。

この動作は、第１実施形態と同様であるが、レベル１の第２回路９ａにより、一旦通電用ＮＭＯＳ３をオン動作させた後、区間３中の時刻ｔ４になるまでの間に、レベル２の第２回路９ｂによる通電用ＮＭＯＳ３のオン動作状態に切り替える。制御回路は、区間１での切り替え動作と同様にして所定タイミングでスイッチ２４がオフされ、スイッチ５４がオンされる。これにより、ＰＭＯＳ２１がオフされ、ＰＭＯＳ５１がオンされる。時刻ｔ４になって区間３が終了すると、制御回路はオフ期間（時刻ｔ４〜ｔ５）の動作に切り替える。

以下、制御回路は、再び上記した区間３の動作（時刻ｔ５〜ｔ６、ｔ７〜ｔ８の区間）およびその後のオフ期間の動作（時刻ｔ６〜ｔ７、ｔ８〜ｔ９の区間）を繰り返し実施する。これにより、図５（ａ）に示すように、誘導性負荷１に流れる負荷電流ＩＬは、区間３で上昇し、その後のオフ期間で下降しながら、平均値として負荷電流ＩＬ２（＜ＩＬ１）が保持される状態になる。

このような本実施形態によれば、第１実施形態と同様の効果に加えて、次の効果が得られる。本実施形態では、第１プリドライバ３８にレベル１の第１回路８ａ、レベル２の第１回路８ｂを設け、第２プリドライバ３９にレベル１の第２回路９ａ、レベル２の第２回路９ｂを設けた。これにより、通電用ＮＭＯＳ２および３の駆動時に、駆動能力の高いレベル１の第１回路８ａ、第２回路９ａにより駆動を開始し、開始後に区間が終了するまで駆動能力の低いレベル２の第１回路８ｂ、第２回路９ｂにより駆動することができる。この結果、さらにコンデンサ６、７の電荷の消費を抑制することができ、区間３の持続時間を長くすることができる。

なお、上記実施形態では、レベル２の第１回路８ｂおよび第２回路９ｂに、ＮＭＯＳ４２、ＮＭＯＳ５２を設ける構成としたが、次のようにすることもできる。レベル２の第１回路８ｂのうち、ＮＭＯＳ４２およびこれを駆動する回路は省略して、レベル１の第１回路８ａのＮＭＯＳ１２を兼用することができる。同様に、レベル２の第２回路９ｂのうち、ＮＭＯＳ５２およびこれを駆動する回路は省略して、レベル１の第２回路９ａのＮＭＯＳ２２を兼用することができる。このように構成した場合でも、同様の作用効果を得ることができる。

（他の実施形態）
なお、本発明は、上述した一実施形態のみに限定されるものではなく、その要旨を逸脱しない範囲で種々の実施形態に適用可能であり、例えば、以下のように変形または拡張することができる。

誘導性負荷１は、インダクタンスそのものでも良いし、インダクタンス成分を含む負荷を用いることもできる。
第３実施形態では、通電路形成部４０の構成として、ＰＭＯＳ３２などを用いた構成としているが、第２実施形態で用いた通電路形成部３６を設ける構成とすることもできる。

また、第３実施形態では、第１プリドライバ３８および第２プリドライバ３９の構成として、駆動能力をレベル１、２と２段階に切り替えるように構成したが、さらにレベル３以上の異なる駆動能力を持つ回路に切り替える構成を採用するこもできる。

図面中、１は誘導性負荷、２はＮチャンネル型第１ＭＯＳＦＥＴ（通電用ＮＭＯＳ２）、３はＮチャンネル型第２ＭＯＳＦＥＴ（通電用ＮＭＯＳ３）、５、５ａはＩＣ、６はコンデンサ（第１コンデンサ）、７はコンデンサ（第２コンデンサ）、８、３８は第１プリドライバ、９、３９は第２プリドライバ、８ａはレベル１の第１回路、８ｂはレベル２の第１回路、９ａはレベル１の第２回路、９ｂはレベル２の第２回路、１０、３６、４０は通電路形成部、３１はダイオード、３２はＰＭＯＳ（スイッチング素子）、３７はツェナーダイオードである。

Claims (5)

1. 第１電圧（ＶＤ１）の給電端子と誘導性負荷（１）との間に設けられたＮチャンネル型の第１ＭＯＳＦＥＴ（２）を駆動するように設けられ、第１コンデンサ（６）の電荷を利用するブートストラップ回路を備えた第１プリドライバ（８、３８）と、
   前記第１電圧より低い第２電圧（ＶＤ２）の給電端子と前記誘導性負荷との間に設けられたＮチャンネル型の第２ＭＯＳＦＥＴ（３）を駆動するように設けられ、第２コンデンサ（７）の電荷を利用するブートストラップ回路を備えた第２プリドライバ（９，３９）と、
   前記第１プリドライバによる前記第１ＭＯＳＦＥＴの駆動期間中に、前記第１コンデンサの電荷を前記第２プリドライバ側に取り込む通電経路を形成し前記第２ＭＯＳＦＥＴの駆動に使用する通電経路形成部（１０、３６、４０）と
   を備えたことを特徴とするブートストラップ・プリドライバ。
2. 請求項１に記載のブートストラップ・プリドライバにおいて、
   前記通電経路形成部（１０）は、前記通電経路に順方向に設けられるダイオード（３１）およびスイッチング素子（３２）を有することを特徴とするブートストラップ・プリドライバ。
3. 請求項１に記載のブートストラップ・プリドライバにおいて、
   前記通電経路形成部（３６）は、通電経路に順方向に設けられるダイオード（３１）および当該ダイオードのカソード側の電位を保持するツェナーダイオード（３７）を有することを特徴とするブートストラップ・プリドライバ。
4. 請求項１から３の何れか一項に記載のブートストラップ・プリドライバにおいて、
   前記第１プリドライバ（３８）および前記第２プリドライバ（３９）は、少なくとも一方のものが駆動能力を切り替える機能を持つように構成されることを特徴とするブートストラップ・プリドライバ。
5. 請求項４に記載のブートストラップ・プリドライバにおいて、
   前記第１プリドライバ（３８）および前記第２プリドライバ（３９）は、少なくとも一方のものが駆動能力が大きい状態から小さい状態に切り替える機能を持つように構成されることを特徴とするブートストラップ・プリドライバ。

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