JP2010130283A - カウンタ回路 - Google Patents
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Abstract
【課題】本発明は、簡単な回路構成で遅延時間を切替えることができるカウンタ回路を提供することを目的とする。
【解決手段】初段は発振器からクロックを供給され、初段以降の各段は前段のQ出力を供給される縦続接続された複数段のフリップフロップで構成されるカウンタ回路であって、複数段のフリップフロップ21−1〜21−nの全部又は一部は外部からモード信号を供給され、モード信号が通常遅延モードを指示するとき複数段のフリップフロップ21−1〜21−nの全部は供給されるクロック又は前段のQ出力を1/2分周して後続段に供給し、モード信号が遅延短縮モードを指示するときモード信号を供給された各段のフリップフロップは供給されるクロック又は前段のQ出力をスルーで後続段に供給する。
【選択図】 図2
【解決手段】初段は発振器からクロックを供給され、初段以降の各段は前段のQ出力を供給される縦続接続された複数段のフリップフロップで構成されるカウンタ回路であって、複数段のフリップフロップ21−1〜21−nの全部又は一部は外部からモード信号を供給され、モード信号が通常遅延モードを指示するとき複数段のフリップフロップ21−1〜21−nの全部は供給されるクロック又は前段のQ出力を1/2分周して後続段に供給し、モード信号が遅延短縮モードを指示するときモード信号を供給された各段のフリップフロップは供給されるクロック又は前段のQ出力をスルーで後続段に供給する。
【選択図】 図2
Description
本発明は、縦続接続されたトリガ型の複数段のフリップフロップで構成されるカウンタ回路に関する。
近年、二次電池としてリチウムイオン電池がデジタルカメラなど携帯機器に搭載されている。リチウムイオン電池は過充電及び過放電に弱いため、過充電及び過放電の保護回路を備えた電池パックの形態で使用される。
電池パックには保護IC(集積回路)が設けられている。保護ICは、過充電検出回路、過放電検出回路、過電流検出回路等を内蔵しており、過放電検出回路或いは過電流検出回路で過放電或いは過電流を検出したときMOSトランジスタを遮断してリチウムイオン電池の放電を停止し、また、過充電検出回路で過充電を検出したときMOSトランジスタを遮断してリチウムイオン電池の充電を停止する。
上記の過充電検出回路、過放電検出回路、過電流検出回路においては、それぞれの検出時間を計時し、検出時間が所定時間(遅延時間)を超えた場合に、過充電検出、過放電検出、過電流検出を確定させてMOSトランジスタの遮断を行うことで誤動作を防止している。つまり、過充電検出、過放電検出、過電流検出が確定するまでに所定時間を要する。
しかし、製造時に保護ICの試験を行う場合には、上記過充電検出、過放電検出、過電流検出に所定時間(遅延時間)を要するために、試験時間が長くなるという問題がある。このため、試験時には保護ICに時短モードを設定して上記所定時間(遅延時間)を短縮又はなしとすることが行われている。
例えば、特許文献1には、テスト用端子の入力レベルがハイレベル(VDD),ミドルレベル(VDD/2),ローレベル(VSS)のいずれであるかを判定して、コンパレータ出力の遅延時間を、通常の遅延時間モード,遅延時間短縮モード,遅延時間なしモードのいずれかに切替えることが記載されている。
特開2002−186173号公報
従来回路では、テスト用端子の入力レベルをハイレベル(VDD),ミドルレベル(VDD/2),ローレベル(VSS)のいずれかに設定することで、通常の遅延時間モード,遅延時間短縮モード,遅延時間なしモードの3種類の時短モードを設定している。
このため、従来回路はテスト用端子の入力レベルがハイレベル(VDD),ミドルレベル(VDD/2),ローレベル(VSS)のいずれであるかを判定するための判定回路として、2つのインバータと、1つのノア回路と、3つのナンド回路を必要である。また、判定回路の判定結果に応じて、発振器におけるコンデンサの充電電流を変化(増加/減少)させることにより、発振周波数を調整(高/低)して遅延時間を切替えている。
このため、従来回路は、判定回路を必要とするので回路構成が複雑となり、コンデンサの充電電流が変化すると過充電検出回路及び過放電検出回路の検出精度が低下するという問題があった。
本発明は、上記の点に鑑みなされたものであり、簡単な回路構成で遅延時間を切替えることができるカウンタ回路を提供することを目的とする。
本発明の一実施態様によるカウンタ回路は、初段は発振器からクロックを供給され、初段以降の各段は前段のQ出力を供給される縦続接続された複数段のフリップフロップ(21−1〜21−n)で構成されるカウンタ回路であって、
前記複数段のフリップフロップ(21−1〜21−n)の全部又は一部は外部からモード信号を供給され、前記モード信号が通常遅延モードを指示するとき前記複数段のフリップフロップ(21−1〜21−n)の全部は供給されるクロック又は前段のQ出力を1/2分周して後続段に供給し、前記モード信号が遅延短縮モードを指示するとき前記モード信号を供給された各段のフリップフロップは供給されるクロック又は前段のQ出力をスルーで後続段に供給する。
前記複数段のフリップフロップ(21−1〜21−n)の全部又は一部は外部からモード信号を供給され、前記モード信号が通常遅延モードを指示するとき前記複数段のフリップフロップ(21−1〜21−n)の全部は供給されるクロック又は前段のQ出力を1/2分周して後続段に供給し、前記モード信号が遅延短縮モードを指示するとき前記モード信号を供給された各段のフリップフロップは供給されるクロック又は前段のQ出力をスルーで後続段に供給する。
好ましくは、前記複数段のフリップフロップ(21−1〜21−n)それぞれは、
D端子の入力データを取り込む第1のアナログスイッチ(31)と、前記第1のアナログスイッチの出力を反転する第1の反転素子(32)と、前記第1の反転素子の出力を反転する第2の反転素子(33)と、前記第1、第2反転素子でループを形成する第2のアナログスイッチ(34)とを有する第1のラッチ回路(35)と、
前記第1のラッチ回路の出力データを取り込む第3のアナログスイッチ(36)と、前記第3のアナログスイッチの出力を反転する第3の反転素子(37)と、前記第3の反転素子の出力を反転する第4の反転素子(38)と、前記第3、第4の反転素子でループを形成する第4のアナログスイッチ(39)とを有する第2のラッチ回路(40)を有し、
前記第2、第4の反転素子(33,38)は、前記モード信号が遅延短縮モードを指示するとき所定レベルを固定出力する。
D端子の入力データを取り込む第1のアナログスイッチ(31)と、前記第1のアナログスイッチの出力を反転する第1の反転素子(32)と、前記第1の反転素子の出力を反転する第2の反転素子(33)と、前記第1、第2反転素子でループを形成する第2のアナログスイッチ(34)とを有する第1のラッチ回路(35)と、
前記第1のラッチ回路の出力データを取り込む第3のアナログスイッチ(36)と、前記第3のアナログスイッチの出力を反転する第3の反転素子(37)と、前記第3の反転素子の出力を反転する第4の反転素子(38)と、前記第3、第4の反転素子でループを形成する第4のアナログスイッチ(39)とを有する第2のラッチ回路(40)を有し、
前記第2、第4の反転素子(33,38)は、前記モード信号が遅延短縮モードを指示するとき所定レベルを固定出力する。
なお、上記括弧内の参照符号は、理解を容易にするために付したものであり、一例にすぎず、図示の態様に限定されるものではない。
本発明によれば、簡単な回路構成で遅延時間を切替えることができる。
以下、図面に基づいて本発明の実施形態について説明する。
<カウンタ回路>
図1は本発明のカウンタ回路の一実施形態の回路構成図を示す。同図中、カウンタ回路20は、コントロール端子CNT付きのD型フリップフロップ21−1〜21−nを有している。端子22には発振器からのクロックが入力されフリップフロップ21−1のCK端子に供給される。端子23には発振器からのクロックを反転した反転クロックが入力されフリップフロップ21−1のCKB端子に供給される。
図1は本発明のカウンタ回路の一実施形態の回路構成図を示す。同図中、カウンタ回路20は、コントロール端子CNT付きのD型フリップフロップ21−1〜21−nを有している。端子22には発振器からのクロックが入力されフリップフロップ21−1のCK端子に供給される。端子23には発振器からのクロックを反転した反転クロックが入力されフリップフロップ21−1のCKB端子に供給される。
フリップフロップ21−1のQ端子は次段のフリップフロップ21−2のCKB端子に接続され、フリップフロップ21−1のQB端子(Q端子の反転出力)はフリップフロップ21−1のD端子に接続されてトリガ型フリップフロップを構成すると共に、次段のフリップフロップ21−2のCK端子に接続されている。フリップフロップ21−1〜21−nそれぞれはトリガ型フリップフロップを構成することにより、それぞれのD端子入力を1/2分周する。
フリップフロップ21−2〜21−nも同様にQB端子をD端子に接続されてトリガ型フリップフロップを構成すると共に、フリップフロップ21−1〜21−nはCK端子,CKB端子を前段のQB端子,Q端子に接続されることで縦続接続されており、フリップフロップ21−nのQ端子,QB端子それぞれは端子24,25に接続されている。
また、フリップフロップ21−1〜21−nそれぞれのDS端子は端子26に接続されてモード信号を供給されている。
<フリップフロップ>
図2は、コントロール端子CNT付きのD型フリップフロップ21−1〜21−nの一実施形態の回路構成図を示す。同図中、アナログスイッチ31,インバータ32,ノア回路33,アナログスイッチ34でラッチループを構成する第1段ラッチ回路35と、アナログスイッチ36,ノア回路37,ノア回路38,アナログスイッチ39でラッチループを構成する第2段ラッチ回路40と、インバータ41とを有している。
図2は、コントロール端子CNT付きのD型フリップフロップ21−1〜21−nの一実施形態の回路構成図を示す。同図中、アナログスイッチ31,インバータ32,ノア回路33,アナログスイッチ34でラッチループを構成する第1段ラッチ回路35と、アナログスイッチ36,ノア回路37,ノア回路38,アナログスイッチ39でラッチループを構成する第2段ラッチ回路40と、インバータ41とを有している。
端子51,52からの電源Vdd,Vssそれぞれは各回路素子に供給される。CKB端子53,CK端子54から入力される反転クロック,クロックそれぞれはアナログスイッチ31,34,36,39の制御端子に供給される。R端子55から入力されるリセット信号はノア回路33,37の入力端子に供給される。D端子56から入力されるデータ信号はアナログスイッチ31の入力端子に供給される。DS端子57から入力されるモード信号(ローレベルで通常遅延モード/ハイレベルで遅延短縮モード)はノア回路33,38の入力端子に供給される。ノア回路37の出力信号はQ端子58から出力される。また、ノア回路37の出力信号をインバータ41で反転した信号はQB端子59から出力される。
なお、通常のラッチ回路ではノア回路33,37,38の代りにインバータを用いるが、本実施形態ではDS端子57入力がローレベルのときにインバータとして動作するノア回路33,37,38を用いているために、DS端子57入力がローレベル,ハイレベルに拘わらず、Q端子58を反転してQB端子59から出力するためにインバータ41を設けている。
<カウンタ回路の動作、DS:ローレベル(通常遅延モード)>
まず、DS端子57の入力がローレベルのときの動作を説明する。DS端子57入力がローレベルのときノア回路38はインバータとして動作する。
まず、DS端子57の入力がローレベルのときの動作を説明する。DS端子57入力がローレベルのときノア回路38はインバータとして動作する。
R端子55にハイレベルのリセット信号が供給されるとノア回路33,37の出力はローレベルとなり、ノア回路38の出力はハイレベルとなる。
この後、R端子55がローレベルとなるとノア回路33,37はインバータとして動作する。
CKB端子53入力がハイレベル、かつCK端子54入力がローレベルのとき、アナログスイッチ31がオン、アナログスイッチ34がオフとなり、第1段ラッチ回路35はD端子56の入力信号をノア回路32で反転してA点から第2段ラッチ回路40に供給する。また、アナログスイッチ36がオフ、アナログスイッチ39がオンとなり、第2段ラッチ回路40はQ端子の状態をラッチループ(37,38,39)にてラッチしてQ端子58から出力する。このQ端子58出力は図1に示すようにD端子56に供給される。
CKB端子53入力がローレベル、かつCK端子54入力がハイレベルのとき、アナログスイッチ31がオフ、アナログスイッチ34がオンとなり、第1段ラッチ回路35はA点の状態をラッチループ(32,33,34)にてラッチして第2段ラッチ回路40に供給する。また、アナログスイッチ36がオン、アナログスイッチ39がオフとなり、第2段ラッチ回路40はA点の信号をノア回路37で反転してQ端子58から出力し、このQ端子58出力は図1に示すようにD端子56に供給される。
図3に示すように、時点t1でR端子55がローレベルとなった後、時点t2で端子22のクロックが立ち下がり、その後、時点t3で端子22のクロックが立ち上がると(1回目)、フリップフロップ21−1のQ端子58出力は立ち上がり、QB端子59出力は立ち下がる。更に、時点t5で端子22のクロックが立ち上がる(2回目)と、フリップフロップ21−2のQ端子58出力は立ち上がり、QB端子59出力は立ち下がる。また、時点t6で端子22のクロックが立ち上がる(4回目)と、フリップフロップ21−3のQ端子58出力は立ち上がり、QB端子59出力は立ち下がる。
つまり、1段のフリップフロップで端子22に供給されるクロックを1/2分周しており、カウンタ回路20は発振器から供給されるクロックを1/2n分周して出力する。
<カウンタ回路の動作、DS:ハイレベル(遅延短縮モード)>
次に、DS端子57の入力がハイレベルのときの動作を説明する。DS端子57入力がハイレベルのときノア回路33,38はローレベルの固定出力となる。また、R端子55がローレベルとなるとノア回路37はインバータとして動作する。
次に、DS端子57の入力がハイレベルのときの動作を説明する。DS端子57入力がハイレベルのときノア回路33,38はローレベルの固定出力となる。また、R端子55がローレベルとなるとノア回路37はインバータとして動作する。
CKB端子53入力がハイレベル、かつCK端子54入力がローレベルのとき、アナログスイッチ31がオン、アナログスイッチ34がオフとなり、第1段ラッチ回路35はD端子56の入力信号をノア回路32で反転してA点から第2段ラッチ回路40に供給する。また、アナログスイッチ36がオフ、アナログスイッチ39がオンとなり、第2段ラッチ回路40はノア回路38のローレベル固定出力をノア回路37で反転したハイレベルをQ端子58から出力し、このQ端子58出力は図1に示すようにD端子56に供給される。
CKB端子53入力がローレベル、かつCK端子54入力がハイレベルのとき、アナログスイッチ31がオフ、アナログスイッチ34がオンとなり、第1段ラッチ回路35はノア回路33のローレベル固定出力をノア回路32で反転したハイレベルを第2段ラッチ回路40に供給する。また、アナログスイッチ36がオン、アナログスイッチ39がオフとなり、第2段ラッチ回路40はA点の信号をノア回路37で反転したローレベルをQ端子58から出力し、このQ端子58出力は図1に示すようにD端子56に供給される。
図4に示すように、時点t11でR端子55がローレベルとなった後、時点t12で端子22のクロックが立ち下がると、フリップフロップ21−1のQ端子58出力は立ち上がり、QB端子59出力は立ち下がる。その後、時点t13で端子22のクロックが立ち上がると、フリップフロップ21−1のQ端子58出力は立ち下がり、QB端子59出力は立ち上がる。つまり、カウンタ回路20は端子26から供給されるモード信号がハイレベルのとき、発振器から供給されるクロックをスルーで出力する。このため、遅延時間は発振器出力クロックの1クロック分となる。
<カウンタ回路の変形例>
図5は本発明のカウンタ回路の一実施形態の変形例の回路構成図を示す。同図中、カウンタ回路20は、コントロール端子CNT付きのD型フリップフロップ21−1〜21−nを有している。端子22には発振器からのクロックが入力されフリップフロップ21−1のCK端子に供給される。端子23には発振器からのクロックを反転した反転クロックが入力されフリップフロップ21−1のCKB端子に供給される。
図5は本発明のカウンタ回路の一実施形態の変形例の回路構成図を示す。同図中、カウンタ回路20は、コントロール端子CNT付きのD型フリップフロップ21−1〜21−nを有している。端子22には発振器からのクロックが入力されフリップフロップ21−1のCK端子に供給される。端子23には発振器からのクロックを反転した反転クロックが入力されフリップフロップ21−1のCKB端子に供給される。
フリップフロップ21−1のQ端子は次段のフリップフロップ21−2のCKB端子に接続され、フリップフロップ21−1のQB端子(Q端子の反転出力)はフリップフロップ21−1のD端子に接続されてトリガ型フリップフロップを構成すると共に、次段のフリップフロップ21−2のCK端子に接続されている。
フリップフロップ21−2〜21−nも同様に接続されてトリガ型フリップフロップを構成すると共に、フリップフロップ21−1〜21−nは縦続接続されており、フリップフロップ21−nのQ端子,QB端子それぞれは端子24,25に接続されている。
また、最終段以外のフリップフロップ21−1〜21−(n−1)のDS端子は端子26に接続されてモード信号を供給されており、最終段のフリップフロップ21−nのDS端子は接地されている。
この変形例では、端子26から供給されるモード信号がハイレベルのとき、最終段以外のフリップフロップ21−1〜21−(n−1)は、発振器から供給されるクロックをスルーで出力し、フリップフロップ21−(n−1)の出力するクロックは最終段のフリップフロップ21−nで1/n分周されて端子24から出力される。このため、遅延時間は発振器出力クロックの2クロック分となる。
同様にして、フリップフロップ21−1〜21−nのうち最終段からm段のフリップフロップのDS端子を接地すれば、遅延時間を発振器出力クロックの2mクロック分とすることができる。このようにして、遅延短縮モードにおける遅延時間の設定の自由度を大きくすることができる。
<保護IC>
図6は、本発明のカウンタ回路を保護ICに適用した電池パックの一実施形態のブロック図を示す。リチウムイオン電池52と並列に抵抗R11とコンデンサC11の直列回路が接続されている。リチウムイオン電池52の正極は配線により電池パック50の外部端子(P+)53に接続され、負極は配線により電流遮断用のnチャネルMOSトランジスタM11,M12を介して電池パック50の外部端子(P−)54に接続されている。
図6は、本発明のカウンタ回路を保護ICに適用した電池パックの一実施形態のブロック図を示す。リチウムイオン電池52と並列に抵抗R11とコンデンサC11の直列回路が接続されている。リチウムイオン電池52の正極は配線により電池パック50の外部端子(P+)53に接続され、負極は配線により電流遮断用のnチャネルMOSトランジスタM11,M12を介して電池パック50の外部端子(P−)54に接続されている。
MOSトランジスタM11,M12はドレインを共通接続され、MOSトランジスタM11のソースはリチウムイオン電池52の負極に接続され、MOSトランジスタM12のソースは外部端子54に接続されている。
保護IC(保護回路)55はリチウムイオン電池52の正極から抵抗R11を通して電源VDDを端子55aに供給されると共に、リチウムイオン電池52の負極から電源VSSを端子55cに供給されて動作する。
また、保護IC55は端子55bに外部からモード設定信号を供給され、端子55fに抵抗R12の一端を接続され抵抗R12の他端は外部端子54に接続されている。保護IC55はDOUT出力の端子55dをMOSトランジスタM11のゲートに接続され、COUT出力の端子55eをMOSトランジスタM12のゲートに接続されている。
保護IC55は、過充電検出回路56,過放電検出回路57,充電過電流検出回路58,放電過電流検出回路59,短絡検出回路60を内蔵している。過充電検出回路56は端子55a,55cの電圧からリチウムイオン電池52の過充電を検出して検出信号を発振器61,論理回路63に供給する。過放電検出回路57は端子55a,55cの電圧からリチウムイオン電池52の過放電を検出して検出信号を発振器61,論理回路65に供給する。
充電過電流検出回路58は端子55fの電圧からMOSトランジスタM11、MOSトランジスタM12に流れる電流が過大となる過電流を検出して検出信号を発振器61,論理回路63に供給する。放電過電流検出回路59は端子55fの電圧からMOSトランジスタM11、MOSトランジスタM12に流れる電流が過大となる過電流を検出して検出信号を発振器61,論理回路65に供給する。短絡検出回路60は端子55fの電圧から外部端子53,54間の短絡を検出して検出信号を遅延回路66から論理回路65に供給する。
保護IC55の端子(DS)55bはカウンタ回路62に接続されている。カウンタ回路62は図1(又は図5)に示す回路構成であり、図1の端子22,23には発振器61からクロック,反転クロックが供給される。カウンタ回路62の出力つまり図1の端子24出力は論理回路63,65に供給される。
ここで、充電時(MOSトランジスタM11,M12がオン)に、過充電検出回路56又は充電過電流検出回路58が検出信号を出力すると、発振器61が発振してクロック信号を出力し、カウンタ回路62でクロック信号を所定値だけカウントした時点で論理回路63にハイレベル出力を供給する。論理回路63は、上記検出信号を供給された後、カウンタ回路62のハイレベル出力を供給されると、充電停止するためにMOSトランジスタM12のゲートに供給する制御信号をローレベルとし、この制御信号をレベルシフト回路64で所定値だけ低下させるレベルシフトを行って端子55eからMOSトランジスタM12のゲートに供給する。これにより、リチウムイオン電池52の充電が停止する。なお、このレベルシフトは、端子55cに対して外部端子54が、電位が低いために行っている。
また、放電時(MOSトランジスタM11,M12がオン)に、過放電検出回路57又は放電過電流検出回路59が検出信号を出力すると、発振器61が発振してクロック信号を出力し、カウンタ回路62でクロック信号を所定値だけカウントした時点で論理回路65にハイレベル出力を供給する。論理回路65は、上記検出信号を供給された後、カウンタ回路62のハイレベル出力を供給されると、放電停止するためにMOSトランジスタM11のゲートに供給する制御信号をローレベルとし、この制御信号を端子55dからMOSトランジスタM11のゲートに供給する。
なお、短絡検出回路60の検出信号は遅延回路66でカウンタ回路62による遅延と同様に遅延されされて論理回路65に供給され、論理回路65は放電停止するためにMOSトランジスタM11のゲートに供給する制御信号をローレベルとし、この制御信号を端子55dからMOSトランジスタM11のゲートに供給する。これにより、リチウムイオン電池52の放電が停止する。
なお、本実施形態では、従来回路のように、発振器61におけるコンデンサの充電電流を可変(増加/減少)し発振周波数を調整(高/低)して遅延時間を調整することは行っていない。このため、本実施形態では、遅延時間を変化させても発振器61の充電電流が変化することがないため、リチウムイオン電池52から抵抗R11に流れる電流が変化することはなく、過充電検出回路56,過放電検出回路57の検出電圧つまり検出精度が低下することはない。
21−1〜21−n フリップフロップ
31,36 アナログスイッチ
32,41 インバータ
33,37,38 ノア回路
34,39 アナログスイッチ
35 第1段ラッチ回路
40 第2段ラッチ回路
31,36 アナログスイッチ
32,41 インバータ
33,37,38 ノア回路
34,39 アナログスイッチ
35 第1段ラッチ回路
40 第2段ラッチ回路
Claims (2)
- 初段は発振器からクロックを供給され、初段以降の各段は前段のQ出力を供給される縦続接続された複数段のフリップフロップで構成されるカウンタ回路であって、
前記複数段のフリップフロップの全部又は一部は外部からモード信号を供給され、前記モード信号が通常遅延モードを指示するとき前記複数段のフリップフロップの全部は供給されるクロック又は前段のQ出力を1/2分周して後続段に供給し、前記モード信号が遅延短縮モードを指示するとき前記モード信号を供給された各段のフリップフロップは供給されるクロック又は前段のQ出力をスルーで後続段に供給する
ことを特徴とするカウンタ回路。 - 請求項1記載のカウンタ回路において、
前記複数段のフリップフロップそれぞれは、
D端子の入力データを取り込む第1のアナログスイッチと、前記第1のアナログスイッチの出力を反転する第1の反転素子と、前記第1の反転素子の出力を反転する第2の反転素子と、前記第1、第2反転素子でループを形成する第2のアナログスイッチとを有する第1のラッチ回路と、
前記第1のラッチ回路の出力データを取り込む第3のアナログスイッチと、前記第3のアナログスイッチの出力を反転する第3の反転素子と、前記第3の反転素子の出力を反転する第4の反転素子と、前記第3、第4の反転素子でループを形成する第4のアナログスイッチとを有する第2のラッチ回路を有し、
前記第2、第4の反転素子は、前記モード信号が遅延短縮モードを指示するとき所定レベルを固定出力する
ことを特徴とするカウンタ回路。
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