JP2010129843A - 半導体集積回路におけるセルデータ生成方法、及び、半導体集積回路の設計方法 - Google Patents

Abstract

【課題】基本セルから変更セルに置き換える場合、変更セルの周囲のセルや配線も考慮して半導体集積回路を設計すること。
【解決手段】本発明では、基本セルを表すデータ、及び、基本セルとは論理が異なるセル群を表すデータを生成する（Ｓ１１）。ここで、セル群の外形及び配線パターンの位置は、基本セルの外形及び配線パターンの位置と同一である。基本セルの配線パターン、及び、セル群の配線パターンは、通過配線を禁止する領域（ＯＢＳ；Ｏｂｓｔｒｕｃｔｉｏｎ）を表す通過配線禁止部を含んでいる。設計変更が行われるときに、前記基本セルは、セル群のうちの、設計変更に対応する変更セルに置き換えられる。次に、基本セルを表すデータ、及び、セル群を表すデータをライブラリ２０に格納する（Ｓ１２）。
【選択図】図４

Description

本発明は、半導体集積回路を設計する前に、セルを表すデータ（セルデータ）を生成するセルデータ生成方法、及び、そのデータを用いて、半導体集積回路を設計する設計方法に関する。

近年、半導体集積回路の大規模化や高速化に伴い、半導体集積回路の一部の回路構成の変更を行う設計変更を行うことが多く行われている。これには、高速動作に伴うタイミング制約が厳しくなっていることや、回路規模が大きくなっているために、論理構成の誤りが発生しやすくなっていることも一因として挙げられる。

このような回路の設計変更を行いやすくするための技術が、特開平０４−２８８７１７号公報に開示されている。この方法によれば、遅延素子が基本ブロックで構成され、配線レイアウトが同じで遅延時間が異なる基本ブロックを別途用意する。そして、遅延素子を含む全体の回路の配置配線が完了後にタイミングのシミュレーションを行い所定のタイミング制約を満たさない場合は、遅延時間の異なる基本ブロックを置き換える。これにより、再度配置配線を行わずにタイミングの修正を行うことが可能となる。

なお、特開２０００−７７６３５号公報には、各種論理ゲートセルの配線レイアウトの一部を統一したセルレイアウト構造が開示されている。

特開平０４−２８８７１７号公報 特開２０００−７７６３５号公報

これらの従来技術では、同一の論理のセルでの置き換えは可能である。しかし、異なる論理セル同士では配線レイアウトが異なるため、異なる論理セル同士間での置き換えは困難である。そのため、設計変更において、論理を変更する場合には、再度配置配線を行わなければならないという問題がある。

以下に、発明を実施するための最良の形態・実施例で使用される符号を括弧付きで用いて、課題を解決するための手段を記載する。この符号は、特許請求の範囲の記載と発明を実施するための最良の形態・実施例の記載との対応を明らかにするために付加されたものであり、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。

本発明の半導体集積回路におけるセルデータ生成方法は、第１のステップ（Ｓ１１）と、第２のステップ（Ｓ１２）と、を具備している。
第１のステップ（Ｓ１１）は、基本セル（１１０）（２１０）（３１０）を表すデータ、及び、基本セル（１１０）（２１０）（３１０）とは論理が異なるセル群（１２０、…）（２２０、…）（３２０、…）を表すデータを生成する。
第２のステップ（Ｓ１２）は、基本セル（１１０）（２１０）（３１０）を表すデータ、及び、セル群（１２０、…）（２２０、…）（３２０、…）を表すデータをライブラリ（２０）に格納する。
セル群（１２０、…）（２２０、…）（３２０、…）の外形及び配線パターン（１２１、…）（２２１、…）（３２１、…）の位置は、基本セル（１１０）（２１０）（３１０）の外形及び配線パターン（１１１）（２１１）（３１１）の位置と同一である。
基本セル（１１０）（２１０）（３１０）の配線パターン（１１１）（２１１）（３１１）、及び、セル群（１２０、…）（２２０、…）（３２０、…）の配線パターン（１２１、…）（、２２１、…）（３２１、…）は、通過配線を禁止する領域（ＯＢＳ；Ｏｂｓｔｒｕｃｔｉｏｎ）を表す通過配線禁止部（“ＬＥＦ；ＯＢＳ”ｏｒ“ＧＤＳ；図形なし、ＬＥＦ；ＯＢＳ”）を含んでいる。
設計変更が行われるときに、基本セル（１１０）（２１０）（３１０）は、セル群（１２０、…）（２２０、…）（３２０、…）のうちの、設計変更に対応する変更セル（１２０）（２２０）（３２０）に置き換えられる。
本発明によれば、基本セル及びセル群の配線レイアウトには、共通する位置に通過配線を禁止する領域である通過配線禁止部が設けられる。これにより、基本セル外から基本セルに対して接続される配線の位置は、通過配線禁止部のない基本セルの配線レイアウト上に限定される。そのため、基本セルからセル群のセルに置き換えた場合でも、配線の接続位置関係が変わらないため、セル群への置き換えが可能となる。

本発明によれば、論理を変更しても再度配置配線を行う必要のないセルデータ生成方法及び半導体回路の設計方法が提供される。

以下に添付図面を参照して、本発明の実施形態による半導体集積回路におけるセルデータ生成方法、及び、半導体集積回路の設計方法について詳細に説明する。

図１は、本発明の実施形態による半導体集積回路におけるセルデータ生成方法、及び、半導体集積回路の設計方法が適用されるシステムの構成を示している。そのシステムは、コンピュータ１と、入力装置４と、表示装置５とを具備している。入力装置４と表示装置５は、コンピュータ１に接続されている。

コンピュータ１は、半導体集積回路の設計装置として用いられる。コンピュータ１は、コンピュータプログラムを格納する記憶部３と、コンピュータプログラムを実行する実行部であるＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）２とを備えている。

設計システムは、更に、ソフトウェアである設計ツール６を具備している。設計ツール６は、記憶部３にインストールされる。設計ツール６は、コンピュータプログラム１０と、ライブラリ（ファイル）２０と、を含んでいる。コンピュータプログラム１０は、セルデータ生成部１１、ライブラリ構築部１２、配置部１３、選択部１４、置換部１５を含んでいる。

図２は、本発明の実施形態による半導体集積回路におけるセルデータ生成方法を示すフローチャートである。コンピュータ１は、半導体集積回路におけるセルデータ生成装置として使用される。

設計者は、半導体集積回路を設計する前に、入力装置４を用いて、ライブラリ２０を構築する。

まず、セルデータ生成部１１は、設計者の入力装置４の操作に応じて、基本セルを表すデータ、及び、セル群を表すデータを生成する（ステップＳ１１）。
ここで、基本セルと、その基本セルに対応するセル群は、それぞれ論理が異なる。

次に、設計者は、入力装置４を用いて、格納指示をコンピュータ１に与える。ライブラリ構築部１２は、格納指示に応じて、基本セルを表すデータ、及び、セル群を表すデータをライブラリ２０に格納する（ステップＳ１２）。

ここで、設計者は、更に、ライブラリ２０を構築する場合、再度ステップＳ１１、Ｓ１２をコンピュータ１に実行させる。これにより、ライブラリ２０には、基本セルを表すデータ、及び、セル群を表すデータが複数通り格納される。

図３は、本発明の実施形態による半導体集積回路の設計方法を示すフローチャートである。コンピュータ１は、半導体集積回路の設計装置として使用される。

設計者は、入力装置４を用いて、半導体集積回路を設計する。配置部１３は、設計者の入力装置４の操作に応じて、ライブラリ２０に格納されたデータとして、基本セル及びセル群を表示装置５に表示する。配置部１３は、設計者の入力装置４の操作に応じて、レイアウト領域に基本セルを配置してレイアウトデータを生成する。配置部１３は、そのレイアウトデータを表示装置５に表示する（ステップＳ２１）。

設計者は、設計変更を行う場合（ステップＳ２２−ＹＥＳ）、入力装置４を用いて、設計変更を行うための変更指示をコンピュータ１に与える。選択部１４は、変更指示に応じて、ライブラリ２０に格納されたデータとして、基本セル及びセル群を表示装置５に表示する。選択部１４は、設計者の入力装置４の操作に応じて、セル群のうちの、設計変更に対応する変更セルを選択する（ステップＳ２３）。

置換部１５は、基本セルを変更セルに置き換えて、表示装置５に表示する（ステップＳ２４）。ここで、設計者は、更に設計変更を行う場合、再度ステップＳ２３、Ｓ２４をコンピュータ１に実行させる。

一方、設計者は、設計変更を行わない場合（ステップＳ２２−ＮＯ）、あるいは、設計作業を終了する場合、入力装置４を用いて、保存指示をコンピュータ１に与える。置換部１５は、保存指示に応じて、レイアウトデータを記憶部３に保存する（ステップＳ２５）。

ここで、基本セル及びセル群は、以下に示されるような条件を満たしている。

（条件１）
・セル群の外形は、基本セルの外形と同一である。
・セル群の配線パターンの位置は、基本セルの配線パターンの位置と同一である。

ここで、条件１を満たすセル、即ち、外形と配線パターンの位置とが同一のセルのことをｆｏｏｔｐｒｉｎｔセルと呼ぶ。

（条件２）
基本セル、セル群のデータ形式としてはＧＤＳが適用される。ＧＤＳは、マスクレイアウトのデータ形式である。このマスクレイアウトのフォーマットとして、ＬＥＦ（Ｌｉｂｒａｒｙ Ｅｘｃｈａｎｇｅ Ｆｏｒｍａｔ）が適用される。
・基本セルの配線パターン、及び、セル群の配線パターンは、通過配線禁止部を含んでいる。通過配線禁止部は、通過配線を禁止する領域（ＯＢＳ；Ｏｂｓｔｒｕｃｔｉｏｎ）を表し、そのＬＥＦは例えば“ＯＢＳ”というように表記される。

また、条件２において、基本セルの配線パターン、及び、セル群の配線パターンは、更に、使用共通部を含んでいる。通過配線禁止部“ＬＥＦ；ＯＢＳ”は、使用許可部と、使用不可部と、を含んでいる。
・使用共通部は、回路として共通に使用される部分を表している。
・使用許可部は、回路として個別に使用される部分を表している。
・使用不可部は、回路として使用されない部分を表し、そのＧＤＳは例えば“図形なし”というように表記される。
使用共通部、使用許可部、使用不可部の例については後述する。

（条件３）
基本セル、セル群が論理ゲートセルを表している。この場合、
・セル群の拡散層の位置は、基本セルの拡散層の位置と同一である。
・セル群のコンタクトの位置は、基本セルのコンタクトの位置と同一である。

以下、具体例を用いて、基本セル及びセル群について説明する。

［実施例１］
図４に示されるように、複数通りの基本セル、セル群のうちの、基本セル１１０、セル群１２０、…は、電源に接続されたセルであるクランプセルを表しているものとする。

例えば、第１電源Ｖｄｄには、配線３１が接続されている。第１電源Ｖｄｄよりも低い第２電源ＧＮＤには、配線３２が接続されている。基本セル１１０は、例えば、配線３１に接続されたセルであるクランプセルを表している。セル群１２０、…のうちの１つのセル１２０を変更セルとする。この場合、変更セル１２０は、例えば、配線３２に接続されたセルであるクランプセルを表している。

図５Ａは、基本セル１１０を示している。

基本セル１１０は、配線パターン１１１を有している。配線パターン１１１は、配線パターン部１１１−１〜１１１−３を含んでいる。配線パターン部１１１−２は、配線３１に接続されている。配線パターン部１１１−３は、配線３２に接続されている。配線パターン部１１１−１は、配線パターン部１１１−２と配線パターン部１１１−３との間に接続されている。

配線パターン部１１１−１は、Ｈｉｇｈクランプセル、Ｌｏｗクランプセルを表す回路として共通に使用される部分である。このため、配線パターン部１１１−１は、使用共通部に対応している。
配線パターン部１１１−２は、Ｈｉｇｈクランプセルを表す回路として個別に使用される部分である。このため、配線パターン部１１１−２は、使用許可部“ＧＤＳ；Ｖｄｄ接続、ＬＥＦ；ＯＢＳ”に対応している。
配線パターン部１１１−３は、Ｈｉｇｈクランプセルを表す回路として使用されない部分である。このため、配線パターン部１１１−３は、使用不可部“ＧＤＳ；図形なし、ＬＥＦ；ＯＢＳ”に対応している。

例えば、基本セル１１０が表示装置５に表示される場合、使用共通部、使用許可部、使用不可部に対する表示形態は異なる。例えば、使用共通部、使用許可部に対してそれぞれ第１、２の線が用いられる場合、使用不可部に対して、第１、２線とは異なる第３線が用いられる。あるいは、使用共通部、使用許可部に対してそれぞれ第１、２色が用いられる場合、使用不可部に対して、第１、２色とは異なる第３色が用いられる。

これにより、基本セル１１０に対して、条件２を満たしている。

図５Ｂは、変更セル１２０を示している。

変更セル１２０は、配線パターン１２１を有している。配線パターン１２１は、基本セル１１０の配線パターン１１１と外形が同じである。配線パターン１２１は、配線パターン部１２１−１〜１２１−３を含んでいる。配線パターン部１２１−１〜１２１−３の配置は、それぞれ、配線パターン部１１１−１〜１１１−３の配置と同じである。即ち、配線パターン１２１の位置は、配線パターン１１１の位置と同一である。

これにより、基本セル１１０及び変更セル１２０に対して、条件１を満たしている。

配線パターン部１２１−１は、Ｈｉｇｈクランプセル、Ｌｏｗクランプセルを表す回路として共通に使用される部分である。このため、配線パターン部１２１−１は、使用共通部に対応している。
配線パターン部１２１−２は、Ｌｏｗクランプセルを表す回路として使用されない部分である。このため、配線パターン部１２１−２は、使用不可部“ＧＤＳ；図形なし、ＬＥＦ；ＯＢＳ”に対応している。
配線パターン部１２１−３は、Ｌｏｗクランプセルを表す回路として個別に使用される部分である。このため、配線パターン部１２１−３は、使用許可部“ＧＤＳ；ＧＮＤ接続、ＬＥＦ；ＯＢＳ”に対応している。

例えば、変更セル１２０が表示装置５に表示される場合、基本セル１１０が表示装置５に表示される場合と同様に、使用共通部、使用許可部、使用不可部に対する表示形態は異なる。

これにより、変更セル１２０に対して、条件２を満たしている。

本発明では、上述のように、条件１を満たしている。即ち、変更セルの外形、配線パターンの位置が基本セルの外形、配線パターンの位置と同一である。これについて説明する。

例えば、基本セルとセル群との論理が同じであれば、基本セルから変更セルに置き換えることは容易である。しかしながら、基本セルとセル群との論理が異なる場合、基本セルから変更セルに置き換えることは困難である。その理由として、通常、論理が異なる場合、以下のような問題点がある。
（問題点１）セル群の外形は、基本セルの外形と異なる。
（問題点２）セル群の配線パターンの位置は、基本セルの配線パターンの位置と異なる。
これにより、基本セルから変更セルに置き換える場合、変更セルの周囲のセルや配線も考慮して変更する（配置、配線をやり直す）必要がある。

そこで、本発明では、更に条件２を満たしている。即ち、基本セルとセル群との論理が異なる場合でも、条件１を満たすように、
・使用共通部と、
・通過配線禁止部（使用許可部“ＬＥＦ；ＯＢＳ”ｏｒ使用不可部“ＧＤＳ；図形なし、ＬＥＦ；ＯＢＳ”）と
を基本セルの配線パターン、及び、セル群の配線パターンに設けている。これにより、条件１を満たすことができる上に、基本セル外から基本セルに対して接続される配線の位置は、通過配線禁止部のない基本セルの配線レイアウト上に限定される。本発明によれば、周辺のセルの配置をやり直したり、配線をやり直したりする必要はない。また、差し替えるマスクの枚数が従来よりも少なくて済む。

［実施例２］
図４に示されるように、複数通りの基本セル、セル群のうちの、基本セル２１０、セル群２２０、…は論理ゲートセルを表しているものとする。

基本セル２１０は、例えば、インバータセルを表している。セル群２２０、…のうちの１つのセル２２０を変更セルとする。この場合、変更セル２２０は、例えば、基本セル２１０に対して出力駆動能力が変わるタイプのセルを表すバッファセルを表している。

図６Ａは、基本セル２１０の回路構成を示している。基本セル２１０は、並列接続された第１、２インバータを有している。第１、２インバータは、Ｐ型トランジスタとＮ型トランジスタとを含んでいる。第２インバータの入力は、第１インバータの入力に接続されている。第１、２インバータの入力には、信号が供給される。第２インバータの出力は、第１インバータの出力に接続されている。上記の信号が第１、２インバータにより反転され、その反転信号が第１、２インバータの出力から出力される。

図６Ｂは、変更セル２２０の回路構成を示している。変更セル２２０は、直列接続された第１、２インバータを有している。第１、２インバータは、Ｐ型トランジスタとＮ型トランジスタとを含んでいる。第１インバータの入力には、信号が供給される。第２インバータの入力は、第１インバータの出力に接続されている。上記の信号が第１インバータにより反転され、その反転信号が第２インバータにより反転され、その信号が第２インバータの出力から出力される。

図７Ａは、基本セル２１０を示している。

基本セル２１０は、更に、Ｐ型トランジスタ用のＮ型ウェル３３と、Ｐ型トランジスタ用のドレイン領域３４−１、３４−３と、Ｐ型トランジスタ用のソース領域３４−２と、Ｎ型トランジスタ用のＰ型ウェル３５と、Ｎ型トランジスタ用のドレイン領域３６−１、３６−３と、Ｎ型トランジスタ用のソース領域３６−２と、コンタクト３７−１〜３７−８と、ゲート３８−１、３８−２と、を有している。

図示しない基板の表面には、第１の方向に向かって延びるＮ型ウェル３３及びＰ型ウェル３５が形成されている。
Ｎ型ウェル３３の表面には、拡散層として、Ｐ型トランジスタ用のドレイン領域３４−１、ソース領域３４−２、ドレイン領域３４−３が形成されている。
Ｐ型ウェル３５の表面には、拡散層として、Ｎ型トランジスタ用のドレイン領域３６−１、ソース領域３６−２、ドレイン領域３６−３が形成されている。
ドレイン領域３４−１、ソース領域３４−２、基板、ドレイン領域３６−１、ソース領域３６−２の上層には、第１の方向に対して垂直の第２の方向に向かって延びるゲート３８−１が形成されている。
ソース領域３４−２、ドレイン領域３４−３、基板、ソース領域３６−２、ドレイン領域３６−３の上層には、第２の方向に向かって延びるゲート３８−２が形成されている。
ソース領域３４−２上には、コンタクト３７−１を介して配線３１に接続されている。
ソース領域３４−２上には、コンタクト３７−２を介して配線３２に接続されている。

ドレイン領域３４−１、ゲート３８−１、ソース領域３４−２は、第１インバータのＰ型トランジスタに対応している。
ソース領域３４−２、ゲート３８−２、ドレイン領域３４−３は、第２インバータのＰ型トランジスタに対応している。
ドレイン領域３６−１、ゲート３８−１、ソース領域３６−２は、第１インバータのＮ型トランジスタに対応している。
ソース領域３６−２、ゲート３８−２、ドレイン領域３６−３は、第２インバータのＮ型トランジスタに対応している。

基本セル２１０は、更に、配線パターン２１１を有している。配線パターン２１１は、配線パターン部２１１−１〜２１１−１０を含んでいる。

基板、ゲート３８−１の上層には、第１の方向に向かって、一端部から他端部まで延びる配線パターン部２１１−１が形成されている。配線パターン部２１１−１は、コンタクト３７−７を介してゲート３８−１に接続されている。
基板の上層には、第１の方向に向かって、一端部から他端部まで延びる配線パターン部２１１−２が形成されている。配線パターン部２１１−２の一端部は、配線パターン部２１１−１の他端部に接続されている。
基板、ゲート３８−２の上層には、第１の方向に向かって、一端部から他端部まで延びる配線パターン部２１１−３が形成されている。配線パターン部２１１−３の一端部は、配線パターン部２１１−２の他端部に接続されている。配線パターン部２１１−３は、コンタクト３７−８を介してゲート３８−２に接続されている。

ドレイン領域３４−１、ゲート３８−１、ソース領域３４−２の上層には、第１の方向に向かって、一端部から他端部まで延びる配線パターン部２１１−４が形成されている。配線パターン部２１１−４は、コンタクト３７−３を介してドレイン領域３４−１に接続されている。
ソース領域３４−２、ゲート３８−２、ドレイン領域３４−３の上層には、第１の方向に向かって、一端部から他端部まで延びる配線パターン部２１１−５が形成されている。配線パターン部２１１−５の一端部は、配線パターン部２１１−４の他端部に接続されている。

ドレイン領域３６−１、ゲート３８−１、ソース領域３６−２の上層には、第１の方向に向かって、一端部から他端部まで延びる配線パターン部２１１−７が形成されている。配線パターン部２１１−７は、コンタクト３７−５を介してドレイン領域３６−１に接続されている。
ソース領域３６−２、ゲート３８−２、ドレイン領域３６−３の上層には、第１の方向に向かって、一端部から他端部まで延びる配線パターン部２１１−８が形成されている。配線パターン部２１１−８の一端部は、配線パターン部２１１−７の他端部に接続されている。

配線パターン部２１１−６は、第１配線パターン部分、第２配線パターン部分、第３配線パターン部分を含んでいる。
ドレイン領域３４−３の上層には、第１の方向に向かって、一端部から他端部まで延びる第１配線パターン部分が形成されている。第１配線パターン部分の一端部は、配線パターン部２１１−５の他端部に接続されている。第１配線パターン部分は、コンタクト３７−４を介してドレイン領域３４−３に接続されている。
ドレイン領域３６−３の上層には、第１の方向に向かって、一端部から他端部まで延びる第２配線パターン部分が形成されている。第２配線パターン部分の一端部は、配線パターン部２１１−８の他端部に接続されている。第２配線パターン部分は、コンタクト３７−６を介してドレイン領域３６−３に接続されている。
ドレイン領域３４−３、基板、ドレイン領域３６−３の上層には、第２の方向に向かって、一端部から他端部まで延びる第３配線パターン部分が形成されている。第３配線パターン部分の一端部は、第１配線パターン部分の他端部に接続されている。第３配線パターン部分の他端部は、第２配線パターン部分の他端部に接続されている。

ソース領域３４−２、基板の上層には、第２の方向に向かって、一端部から他端部まで延びる配線パターン部２１１−９が形成されている。配線パターン部２１１−９の一端部は、配線パターン部２１１−４に接続されている。配線パターン部２１１−９の他端部は、配線パターン部２１１−３に接続されている。
基板、ソース領域３６−２の上層には、第２の方向に向かって、一端部から他端部まで延びる配線パターン部２１１−１０が形成されている。配線パターン部２１１−１０の一端部は、配線パターン部２１１−３に接続されている。配線パターン部２１１−１０の他端部は、配線パターン部２１１−７に接続されている。

配線パターン部２１１−１は、第１インバータの入力を表している（図６Ａ参照）。配線パターン部２１１−１は、インバータセル、バッファセルを表す回路として共通に使用される部分である。このため、配線パターン部２１１−１は、使用共通部に対応している。
配線パターン部２１１−２、２１１−３は、第２インバータの入力を表している（図６Ａ参照）。配線パターン部２１１−２、２１１−３は、インバータセルを表す回路として個別に使用される部分である。このため、配線パターン部２１１−２、２１１−３は、使用許可部“ＬＥＦ；ＯＢＳ”に対応している。
配線パターン部２１１−４、２１１−５は、第１インバータのＰ型トランジスタのドレインを表している（図６Ａ参照）。配線パターン部２１１−４、２１１−５は、インバータセルを表す回路として個別に使用される部分である。このため、配線パターン部２１１−４、２１１−５は、使用許可部“ＬＥＦ；ＯＢＳ”に対応している。
配線パターン部２１１−７、２１１−８は、第１インバータのＮ型トランジスタのドレインを表している（図６Ａ参照）。配線パターン部２１１−７、２１１−８は、インバータセルを表す回路として個別に使用される部分である。このため、配線パターン部２１１−７、２１１−８は、使用許可部“ＬＥＦ；ＯＢＳ”に対応している。
配線パターン部２１１−６は、第２インバータの出力として、第２インバータのＰ型トランジスタのドレイン及びＮ型トランジスタのドレインを表している（図６Ａ参照）。配線パターン部２１１−６は、論理ゲートセルを表す回路として共通に使用される部分である。このため、配線パターン部２１１−６は、使用共通部に対応している。
配線パターン部２１１−９、２１１−１０は、インバータセルを表す回路として使用されない部分である。このため、配線パターン部２１１−９、２１１−１０は、使用不可部“ＧＤＳ；図形なし、ＬＥＦ；ＯＢＳ”に対応している。

例えば、基本セル２１０が表示装置５に表示される場合、前述の基本セル１１０が表示装置５に表示される場合と同様に、使用共通部、使用許可部、使用不可部に対する表示形態は異なる。

これにより、基本セル２１０に対して、条件２を満たしている。

図７Ｂは、変更セル２２０を示している。

変更セル２２０は、配線パターン２２１を有している。配線パターン２２１は、基本セル２１０の配線パターン２１１と外形が同じである。
配線パターン２２１は、配線パターン部２２１−１〜２２１−１０を含んでいる。配線パターン部２２１−１〜２２１−１０の配置は、それぞれ、配線パターン部２１１−１〜２１１−１０の配置と同じである。即ち、配線パターン２２１の位置は、配線パターン２１１の位置と同一である。

これにより、基本セル２１０及び変更セル２２０に対して、条件１を満たしている。

配線パターン部２２１−１は、第１インバータの入力を表している（図６Ｂ参照）。配線パターン部２２１−１は、インバータセル、バッファセルを表す回路として共通に使用される部分である。このため、配線パターン部２２１−１は、使用共通部に対応している。
配線パターン部２２１−４は、第１インバータのＰ型トランジスタのドレインを表している（図６Ｂ参照）。配線パターン部２２１−４は、バッファセルを表す回路として個別に使用される部分である。このため、配線パターン部２２１−４は、使用許可部“ＬＥＦ；ＯＢＳ”に対応している。
配線パターン部２２１−７は、第１インバータのＮ型トランジスタのドレインを表している（図６Ｂ参照）。配線パターン部２２１−７は、バッファセルを表す回路として個別に使用される部分である。このため、配線パターン部２２１−７は、使用許可部“ＬＥＦ；ＯＢＳ”に対応している。
配線パターン部２２１−３、２２１−９、２２１−１０は、第２インバータの入力を表している（図６Ｂ参照）。配線パターン部２２１−３、２２１−９、２２１−１０は、バッファセルを表す回路として個別に使用される部分である。このため、配線パターン部２２１−３、２２１−９、２２１−１０は、使用許可部“ＬＥＦ；ＯＢＳ”に対応している。
配線パターン部２２１−６は、第２インバータの出力として、第２インバータのＰ型トランジスタのドレイン及びＮ型トランジスタのドレインを表している（図６Ｂ参照）。配線パターン部２２１−６は、インバータセル、バッファセルを表す回路として共通に使用される部分である。このため、配線パターン部２２１−６は、使用共通部に対応している。
配線パターン部２２１−２、２２１−５、２２１−８は、バッファセルを表す回路として使用されない部分である。このため、配線パターン部２２１−２、２２１−５、２２１−８は、使用不可部“ＧＤＳ；図形なし、ＬＥＦ；ＯＢＳ”に対応している。

例えば、変更セル２２０が表示装置５に表示される場合、前述の基本セル１１０が表示装置５に表示される場合と同様に、使用共通部、使用許可部、使用不可部に対する表示形態は異なる。

これにより、変更セル２２０に対して、条件２を満たしている。

また、条件１、２により、変更セル２２０は、基本セル２１０の拡散層（ドレイン領域３４−１、ソース領域３４−２、ドレイン領域３４−３、ドレイン領域３６−１、ソース領域３６−２、ドレイン領域３６−３）をそのまま適用することができる。
即ち、変更セル２２０の拡散層３４−１〜３４−３、３６−１〜３６−３の位置は、基本セル２１０の拡散層３４−１〜３４−３、３６−１〜３６−３の位置と同一である。

また、変更セル２２０は、基本セル２１０のゲート３８−１、３８−２とコンタクト３７−１〜３７−８をそのまま適用することができる。
即ち、変更セル２２０のゲート３８−１、３８−２の位置は、基本セル２１０のゲート３８−１、３８−２の位置と同一である。
変更セル２２０のコンタクト３７−１〜３７−８の位置は、基本セル２１０のコンタクト３７−１〜３７−８の位置と同一である。

これにより、基本セル２１０及び変更セル２２０に対して、条件３を満たしている。

本発明では、上述のように、条件１に加えて、条件２を満たしている。このため、本発明によれば、基本セルから変更セルに置き換える場合、変更セルの周辺のセルの配置をやり直したり、配線をやり直したりする必要はない。また、差し替えるマスクの枚数が従来よりも少なくて済む。

本発明では、条件１、２を満たしていても、基本セル及びセル群が論理ゲートセルを表しているとき、単に、基本セルから変更セルに置き換えただけでは不都合である場合がある。その理由として、論理が異なる場合、更に、
（問題点３）セル群の拡散層の位置は、基本セルの拡散層の位置と異なる。
という問題点がある。

そこで、本発明では、上述のように、更に条件３を満たしている。即ち、基本セル及びセル群が論理ゲートセルである場合、基本セルから変更セルへの置き換えを可能にするために、
・セル群の拡散層の位置を基本セルの拡散層の位置と同一にしている。
・セル群のコンタクトの位置を基本セルのコンタクトの位置と同一にしている。
このため、本発明によれば、基本セル及びセル群が論理ゲートセルであっても、周辺のセルの配置をやり直したり、配線をやり直したりする必要はない。また、差し替えるマスクの枚数が従来よりも少なくて済む。

［実施例３］
図４に示されるように、複数通りの基本セル、セル群のうちの、基本セル３１０及びセル群３２０、…は論理ゲートセルを表しているものとする。

基本セル３１０は、例えば、インバータセルであり、セル群３２０、…のうちの１つのセル３２０を変更セルとする。この場合、変更セル３２０は、例えば、基本セル３１０に対して出力駆動能力が変わらないタイプのセルを表すバッファセルを表している。

図８Ａは、基本セル３１０の回路構成を示している。基本セル３１０は、基本セル２１０に対して、第１、２インバータのうちの、第２インバータの出力が使用される点で異なる。

図８Ｂは、変更セル３２０の回路構成を示している。変更セル３２０は、変更セル２２０と同じである。

図９Ａは、基本セル３１０を示している。

基本セル３１０は、配線パターン３１１を有している。配線パターン３１１は、前述の基本セル２１０の配線パターン２１１と外形が同じである。
基本セル３１０は、配線パターン部３１１−１〜３１１−１０を含んでいる。配線パターン部３１１−１〜３１１−１０の配置は、それぞれ、基本セル２１０の配線パターン部２１１−１〜２１１−１０の配置と同じである。即ち、配線パターン３１１の位置は、配線パターン２１１の位置と同一である。

配線パターン部３１１−１は、第１インバータの入力を表している（図８Ａ参照）。配線パターン部３１１−１は、インバータセル、バッファセルを表す回路として共通に使用される部分である。このため、配線パターン部３１１−１は、使用共通部に対応している。
配線パターン部３１１−２、３１１−３は、第２インバータの入力を表している（図８Ａ参照）。配線パターン部３１１−２、３１１−３は、インバータセルを表す回路として個別に使用される部分である。このため、配線パターン部３１１−２、３１１−３は、使用許可部“ＬＥＦ；ＯＢＳ”に対応している。
配線パターン部３１１−４は、第１インバータのＰ型トランジスタのドレインを表している（図８Ａ参照）。配線パターン部３１１−４は、インバータセルを表す回路として個別に使用される部分である。このため、配線パターン部３１１−４は、使用許可部“ＬＥＦ；ＯＢＳ”に対応している。
配線パターン部３１１−７は、第１インバータのＮ型トランジスタのドレインを表している（図８Ａ参照）。配線パターン部３１１−７は、インバータセルを表す回路として個別に使用される部分である。このため、配線パターン部３１１−７は、使用許可部“ＬＥＦ；ＯＢＳ”に対応している。
配線パターン部３１１−６は、第２インバータの出力として、第２インバータのＰ型トランジスタのドレイン及びＮ型トランジスタのドレインを表している（図８Ａ参照）。配線パターン部３１１−６は、インバータセル、バッファセルを表す回路として共通に使用される部分である。このため、配線パターン部３１１−６は、使用共通部に対応している。
配線パターン部３１１−５、３１１−８、３１１−９、３１１−１０は、インバータセルを表す回路として使用されない部分である。このため、配線パターン部３１１−５、３１１−８、３１１−９、３１１−１０は、使用不可部“ＧＤＳ；図形なし、ＬＥＦ；ＯＢＳ”に対応している。

例えば、基本セル３１０が表示装置５に表示される場合、前述の基本セル１１０が表示装置５に表示される場合と同様に、使用共通部、使用許可部、使用不可部に対する表示形態は異なる。

これにより、基本セル３１０に対して、条件２を満たしている。

図９Ｂは、変更セル３２０を示している。

変更セル３２０は、配線パターン３２１を有している。配線パターン３２１は、基本セル３１０の配線パターン３１１と外形が同じである。
配線パターン３２１は、配線パターン部３２１−１〜３２１−１０を含んでいる。配線パターン部３２１−１〜３２１−１０の配置は、それぞれ、配線パターン部３１１−１〜３１１−１０の配置と同じである。即ち、配線パターン３２１の位置は、配線パターン３１１の位置と同一である。

これにより、基本セル３１０及び変更セル３２０に対して、条件１を満たしている。

配線パターン部３２１−１は、第１インバータの入力を表している（図８Ｂ参照）。配線パターン部３２１−１は、インバータセル、バッファセルを表す回路として共通に使用される部分である。このため、配線パターン部３２１−１は、使用共通部に対応している。
配線パターン部３２１−４は、第１インバータのＰ型トランジスタのドレインを表している（図８Ｂ参照）。配線パターン部３２１−４は、バッファセルを表す回路として個別に使用される部分である。このため、配線パターン部３２１−４は、使用許可部“ＬＥＦ；ＯＢＳ”に対応している。
配線パターン部３２１−７は、第１インバータのＮ型トランジスタのドレインを表している（図８Ｂ参照）。配線パターン部３２１−７は、バッファセルを表す回路として個別に使用される部分である。このため、配線パターン部３２１−７は、使用許可部“ＬＥＦ；ＯＢＳ”に対応している。
配線パターン部３２１−３、３２１−９、３２１−１０は、第２インバータの入力を表している（図８Ｂ参照）。配線パターン部３２１−３、３２１−９、３２１−１０は、バッファセルを表す回路として個別に使用される部分である。このため、配線パターン部３２１−３、３２１−９、３２１−１０は、使用許可部“ＬＥＦ；ＯＢＳ”に対応している。
配線パターン部３２１−６は、第２インバータの出力として、第２インバータのＰ型トランジスタのドレイン及びＮ型トランジスタのドレインを表している（図８Ｂ参照）。配線パターン部３２１−６は、インバータセル、バッファセルを表す回路として共通に使用される部分である。このため、配線パターン部３２１−６は、使用共通部に対応している。
配線パターン部３２１−２、３２１−５、３２１−８は、バッファセルを表す回路として使用されない部分である。このため、配線パターン部３２１−２、３２１−５、３２１−８は、使用不可部“ＧＤＳ；図形なし、ＬＥＦ；ＯＢＳ”に対応している。

例えば、変更セル３２０が表示装置５に表示される場合、前述の基本セル１１０が表示装置５に表示される場合と同様に、使用共通部、使用許可部、使用不可部に対する表示形態は異なる。

これにより、変更セル３２０に対して、条件２を満たしている。

また、条件１、２により、変更セル３２０は、基本セル３１０の拡散層３４−１〜３４−３、３６−１〜３６−３、ゲート３８−１、３８−２、コンタクト３７−１〜３７−８をそのまま適用することができる。
即ち、変更セル３２０の拡散層３４−１〜３４−３、３６−１〜３６−３の位置は、基本セル３１０の拡散層３４−１〜３４−３、３６−１〜３６−３の位置と同一である。
変更セル３２０のゲート３８−１、３８−２の位置は、基本セル３１０のゲート３８−１、３８−２の位置と同一である。
変更セル３２０のコンタクト３７−１〜３７−８の位置は、基本セル３１０のコンタクト３７−１〜３７−８の位置と同一である。

これにより、基本セル３１０及び変更セル３２０に対して、条件３を満たしている。

本発明では、上述のように、条件１に加えて、条件２を満たしている。このため、本発明によれば、基本セルから変更セルに置き換える場合、変更セルの周辺のセルの配置をやり直したり、配線をやり直したりする必要はない。また、差し替えるマスクの枚数が従来よりも少なくて済む。

本発明では、上述のように、更に条件３を満たしている。このため、本発明によれば、基本セル及びセル群が論理ゲートセルを表していても、周辺のセルの配置をやり直したり、配線をやり直したりする必要はない。また、差し替えるマスクの枚数が従来よりも少なくて済む。

図１は、本発明の実施形態による半導体集積回路におけるセルデータ生成方法、及び、半導体集積回路の設計方法が適用されるシステムの構成を示している。 図２は、本発明の実施形態による半導体集積回路におけるセルデータ生成方法を示すフローチャートである。 図３は、本発明の実施形態による半導体集積回路の設計方法を示すフローチャートである。 図４は、ライブラリ２０に格納されたデータとして、複数通りの基本セル、セル群を示している。 図５Ａは、基本セル１１０を示している。 図５Ｂは、変更セル１２０を示している。 図６Ａは、基本セル２１０の回路構成を示している。 図６Ｂは、変更セル２２０の回路構成を示している。 図７Ａは、基本セル２１０を示している。 図７Ｂは、変更セル２２０を示している。 図８Ａは、基本セル３１０の回路構成を示している。 図８Ｂは、変更セル３２０の回路構成を示している。 図９Ａは、基本セル３１０を示している。 図９Ｂは、変更セル３２０を示している。

符号の説明

１ コンピュータ、
２ ＣＰＵ、
３ 記憶部、
４ 入力装置、
５ 出力装置、
６ 設計ツール、
１０ コンピュータプログラム、
１１ セルデータ生成部、
１２ ライブラリ構築部、
１３ 配置部、
１４ 選択部、
１５ 置換部、
２０ ライブラリ（ファイル）、
３１ 配線（Ｖｄｄ）、
３２ 配線（ＧＮＤ）、
３３ Ｐ型トランジスタ用のＮ型ウェル、
３４−１ Ｐ型トランジスタ用のドレイン領域、
３４−２ Ｐ型トランジスタ用のソース領域、
３４−３ Ｐ型トランジスタ用のドレイン領域、
３５ Ｎ型トランジスタ用のＰ型ウェル、
３６−１ Ｎ型トランジスタ用のドレイン領域、
３６−２ Ｎ型トランジスタ用のソース領域、
３６−３ Ｎ型トランジスタ用のドレイン領域、
３７−１〜３７−８ コンタクト、
３８−１、３８−２ ゲート、
１１０ 基本セル、
１１１ 配線パターン、
１１１−１〜１１１−３ 配線パターン部、
１２０ 変更セル、
１２１ 配線パターン、
１２１−１〜１２１−３ 配線パターン部、
２１０ 基本セル、
２１１ 配線パターン、
２１１−１〜２１１−１０ 配線パターン部、
２２０ 変更セル、
２２１ 配線パターン、
２２１−１〜２２１−１０ 配線パターン部、
３１０ 基本セル、
３１１ 配線パターン、
３１１−１〜３１１−１０ 配線パターン部、
３２０ 変更セル、
３２１ 配線パターン、
３２１−１〜３２１−１０ 配線パターン部、

Claims (18)

1. 基本セルを表すデータ、及び、前記基本セルとは論理が異なるセル群を表すデータを生成するステップと、
   前記基本セルを表すデータ、及び、前記セル群を表すデータをライブラリに格納するステップと、
   を具備し、
   前記セル群の外形及び配線パターンの位置は、前記基本セルの外形及び配線パターンの位置と同一であり、
   前記基本セルの配線パターン、及び、前記セル群の配線パターンは、通過配線を禁止する領域（ＯＢＳ；Ｏｂｓｔｒｕｃｔｉｏｎ）を表す通過配線禁止部を含み、
   設計変更が行われるときに、前記基本セルは、前記セル群のうちの、前記設計変更に対応する変更セルに置き換えられる、
   半導体集積回路におけるセルデータ生成方法。
2. 前記基本セルの前記配線パターン、及び、前記セル群の前記配線パターンは、
   回路として共通に使用される部分を表す使用共通部、
   を更に含み、
   前記基本セルの前記通過配線禁止部、及び、前記セル群の前記通過配線禁止部は、
   前記回路として個別に使用される部分を表す使用許可部と、
   前記回路として使用されない部分を表す使用不可部と、
   を含む請求項１に記載の半導体集積回路におけるセルデータ生成方法。
3. 前記基本セル及び前記セル群は、拡散層を有し、
   前記セル群の前記拡散層の位置は、前記基本セルの前記拡散層の位置と同一である、
   請求項２に記載の半導体集積回路におけるセルデータ生成方法。
4. 前記基本セル及び前記セル群は、更に、前記拡散層と前記配線パターンとの間に設けられるゲートを有し、
   前記セル群の前記ゲートの位置は、前記基本セルの前記ゲートの位置と同一である、
   請求項３に記載の半導体集積回路におけるセルデータ生成方法。
5. 前記基本セル及び前記セル群は、更に、前記拡散層と前記配線パターンとを接続する第１コンタクトと、前記ゲートと前記配線パターンとを接続する第２コンタクトと、を有し、
   前記セル群の前記第１、２コンタクトの位置は、前記基本セルの前記第１、２コンタクトの位置と同一である、
   請求項４に記載の半導体集積回路におけるセルデータ生成方法。
6. 前記基本セル及び前記セル群が、電源に接続されたセルであるクランプセルを表している場合、
   前記基本セルの前記配線パターン及び前記セル群のうちの前記変更セルの前記配線パターンは、それぞれ、
   前記使用許可部及び前記使用不可部に対応し、第１電源に接続された第１配線パターン部と、
   前記使用不可部及び前記使用許可部に対応し、第２電源に接続された第２配線パターン部と、
   前記使用共通部に対応し、前記第１配線パターン部と前記第２配線パターン部との間に接続された配線パターン部と、
   を含む請求項２に記載の半導体集積回路におけるセルデータ生成方法。
7. 前記基本セル及び前記セル群が論理ゲートセルを表している場合、
   前記基本セルの前記配線パターン及び前記セル群のうちの前記変更セルの前記配線パターンは、それぞれ、
   前記使用共通部に対応し、信号が供給される第１配線パターン部と、
   前記使用共通部に対応し、信号を出力するための第２配線パターン部と、
   前記通過配線禁止部に対応し、前記第１配線パターン部と前記第２配線パターン部以外の配線パターン部と、
   を含む請求項２〜５のいずれかに記載の半導体集積回路におけるセルデータ生成方法。
8. 請求項１〜７のいずれかに記載の半導体集積回路におけるセルデータ生成方法に適用される前記ライブラリを参照して、レイアウト領域に前記基本セルを配置するステップと、
   設計変更が指示されたときに、前記ライブラリを参照して、前記セル群のうちの、前記設計変更に対応する変更セルを選択するステップと、
   前記基本セルを前記変更セルに置き換えるステップと、
   を具備する半導体集積回路の設計方法。
9. 基本セルを表すデータ、及び、前記基本セルとは論理が異なるセル群を表すデータを生成するセルデータ生成部と、
   ライブラリと、
   前記基本セルを表すデータ、及び、前記セル群を表すデータを前記ライブラリに格納するライブラリ構築部と、
   を具備し、
   前記セル群の外形及び配線パターンの位置は、前記基本セルの外形及び配線パターンの位置と同一であり、
   前記基本セルの配線パターン、及び、前記セル群の配線パターンは、通過配線を禁止する領域（ＯＢＳ；Ｏｂｓｔｒｕｃｔｉｏｎ）を表す通過配線禁止部を含み、
   設計変更が行われるときに、前記基本セルは、前記セル群のうちの、前記設計変更に対応する変更セルに置き換えられる、
   半導体集積回路におけるセルデータ生成装置。
10. 前記基本セルの前記配線パターン、及び、前記セル群の前記配線パターンは、
    回路として共通に使用される部分を表す使用共通部、
    を更に含み、
    前記基本セルの前記通過配線禁止部、及び、前記セル群の前記通過配線禁止部は、
    前記回路として個別に使用される部分を表す使用許可部と、
    前記回路として使用されない部分を表す使用不可部と、
    を含む請求項９に記載の半導体集積回路におけるセルデータ生成装置。
11. 前記基本セル及び前記セル群は、拡散層を有し、
    前記セル群の前記拡散層の位置は、前記基本セルの前記拡散層の位置と同一である、
    請求項１０に記載の半導体集積回路におけるセルデータ生成装置。
12. 前記基本セル及び前記セル群は、更に、前記拡散層と前記配線パターンとの間に設けられるゲートを有し、
    前記セル群の前記ゲートの位置は、前記基本セルの前記ゲートの位置と同一である、
    請求項１１に記載の半導体集積回路におけるセルデータ生成装置。
13. 前記基本セル及び前記セル群は、更に、前記拡散層と前記配線パターンとを接続する第１コンタクトと、前記ゲートと前記配線パターンとを接続する第２コンタクトと、を有し、
    前記セル群の前記第１、２コンタクトの位置は、前記基本セルの前記第１、２コンタクトの位置と同一である、
    請求項１２に記載の半導体集積回路におけるセルデータ生成装置。
14. 前記基本セル及び前記セル群が、電源に接続されたセルであるクランプセルを表している場合、
    前記基本セルの前記配線パターン及び前記セル群のうちの前記変更セルの前記配線パターンは、それぞれ、
    前記使用許可部及び前記使用不可部に対応し、第１電源に接続された第１配線パターン部と、
    前記使用不可部及び前記使用許可部に対応し、第２電源に接続された第２配線パターン部と、
    前記使用共通部に対応し、前記第１配線パターン部と前記第２配線パターン部との間に接続された配線パターン部と、
    を含む請求項１０に記載の半導体集積回路におけるセルデータ生成装置。
15. 前記基本セル及び前記セル群が論理ゲートセルを表している場合、
    前記基本セルの前記配線パターン及び前記セル群のうちの前記変更セルの前記配線パターンは、それぞれ、
    前記使用共通部に対応し、信号が供給される第１配線パターン部と、
    前記使用共通部に対応し、信号を出力するための第２配線パターン部と、
    前記通過配線禁止部に対応し、前記第１配線パターン部と前記第２配線パターン部以外の配線パターン部と、
    を含む請求項１０〜１３のいずれかに記載の半導体集積回路におけるセルデータ生成装置。
16. 請求項９〜１５のいずれかに記載の半導体集積回路におけるセルデータ生成装置のライブラリと、
    前記ライブラリを参照して、レイアウト領域に前記基本セルを配置する配置部と、
    設計変更が指示されたときに、前記ライブラリを参照して、前記セル群のうちの、前記設計変更に対応する変更セルを選択する選択部と、
    前記基本セルを前記変更セルに置き換える置換部と、
    を具備する半導体集積回路の設計装置。
17. 請求項１〜７のいずれかに記載の半導体集積回路におけるセルデータ生成方法の各ステップをコンピュータに実行させるコンピュータプログラム。
18. 請求項８に記載の半導体集積回路の設計方法の各ステップをコンピュータに実行させるコンピュータプログラム。

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