JP5565456B2 - 集積回路及びその使用方法 - Google Patents

Description

本発明は、一般に集積回路及びその使用方法に関し、詳しくは論理の再構成可能な集積回路と機能変更が可能な命令セットを持つリコンフィギュアブルプロセッサ及びコンパイル処理方法に関する。

従来、半導体集積回路は専用ＬＳＩを設計することで高い性能と小さなチップ面積と量産化によって低い製品コストを実現できるがアプリケーション別に個々の開発が必要であり、その開発費は拡大傾向にある。また、専用ＬＳＩは機能の変更が容易ではなく通常は機能変更が必要な場合は設計と製造プロセスの一部あるいは全部をやり直す必要がある。

ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）での機能変更は製造プロセスの再実行は必要としないが、ＲＴＬ設計以降の設計プロセスは再実行する必要がある。特にタイミング設計では論理素子相互を接続する配線チャネルの長さがレイアウトするまでわからず、一般に配線チャネル経路の回り込みも大きいために専用ＬＳＩやＡＳＩＣと比較して一般に動作周波数が低くなってしまい、その最高動作周波数は再設計の都度変動してしまうという問題がある。さらに、論理素子の相互接続に必要なチャネル領域を大きく必要としてしまうためにチップ面積も専用ＬＳＩと比較して数倍〜１０倍程度となってしまいコストを抑えることが難しい。

プロセッサおよびＤＳＰでのソフトウェアによる処理では機能変更への柔軟な対応が可能であり、汎用性が高いために量産が可能で一般に低コストであるが、積和演算やレジスタ単位での論理演算に比較してビット単位での演算は一般的に苦手である。また、複雑な通信処理や高度な画像処理では専用ＬＳＩと比較して性能を十分に得ることが難しく、性能を高めるためには動作周波数を上げるアプローチが一般的であるがこれは消費電力が大きくなってしまう問題がある。

ＤＲＰ（Ｄｙｎａｍｉｃ Ｒｅｃｏｎｆｉｇｕｒｅａｂｌｅ Ｐｒｏｃｅｓｓｏｒ）は機能変更への対応が可能であり、一般的なプロセッサによるソフトウェア処理に比べて高速な処理を期待できるが、これまでの製品は論理再構成素子の素子数が１６〜１０２４個程度とＦＰＧＡと比較して少ないためにフレキシビリティに問題がある。また、論理再構成素子相互の接続に比較的大きな配線チャネル領域を必要とし、この配線チャネルで接続する配線の回り込みが大きい場合があるためにクリティカルパスとなる信号の伝播遅延が大きく、専用ＬＳＩと比較して一般に動作周波数を上げることが難しいという問題もある。さらに論理再構成素子のコンフィグレーション用メモリと論理再構成素子とを接続する配線チャネル領域も必要であり専用ＬＳＩやＡＳＩＣと比較して一般に面積が大きくなるためにコストを抑えることが難しいという問題があった。

特開２０００−２３２１６２号公報 特開２０００−１３８５７９号公報 特開平９−７４３５１号公報 特開平５−７４９３５号公報

これまでの集積回路では種別によりそれぞれ次のような欠点があった。
（１）高いスループットを実現できるが機能変更の要求に応じてその都度再設計と半導体製造プロセスが必要な専用ＬＳＩ。
（２）アプリケーション毎の半導体製造プロセスは必要ないが動作周波数とコストに問題があるＦＰＧＡ。
（３）汎用性があり機能変更への柔軟な対応が可能であるがビット単位の演算効率とスループットと消費電力に問題があるプロセッサおよびＤＳＰ。
（４）機能変更への柔軟な対応が可能であるがフレキシビリティと動作周波数に問題があるＤＲＰ。

これらのどれもが論理素子の論理可変性・論理再構成素子の素子数・動作周波数・チップ面積・汎用性・消費電力・コストにおいてそれぞれ長所と短所を併せ持つためにアプリケーションや開発コストやビジネス状況に応じて集積回路製品の種別を適宜選択せざるを得なかった。本発明はこれらの問題点を解決するためになされたものである。

本発明は複数の論理再構成素子と論理再構成素子の論理を定義するための複数の論理コンフィグレーション用メモリ素子とデータ信号チャネルとメモリ素子制御信号チャネルと信号端子とを基本構成単位とする。これをマニュアル設計またはＣＡＤツールを駆使した設計により、信号の伝播遅延と消費電力と面積とを最適に構成し、高密度化された論理再構成可能なリーフセルを定義し、このリーフセルを複数規則配置してリーフセル間信号の接続チャネル面積をも最小化する。高密度に集積した集積回路モジュールと、この集積回路モジュールを命令実行処理回路のデータパスに挿入して命令セットの機能を変更できるリコンフィギュアブルプロセッサとをシステムバスあるいはローカルバスにバスインタフェース回路を介してそれぞれ接続する。そして，論理コンフィグレーション用メモリ素子の情報を書換えることで回路の再設計をすることなく機能の変更が可能な集積回路を提供することができる。

本発明は回路の再設計をすることなく機能の変更と高いフレキシビリティと保証される高い動作周波数と低消費電力と高密度化ができることを特徴とする集積回路と従来のプロセッサと比較してよりスループットを上げられることを特徴とするリコンフィギュアブルプロセッサのいずれかあるいは両方を集積可能な集積回路の開発が可能となる。

本発明のリーフセルの回路例である。 本発明のリーフセルを複数規則配置したリーフセルモジュールの回路例である。 本発明の複数規則配置したリーフセルとフィードバック回路の例である。 本発明のインタフェース回路を介した複合リーフセルモジュールの例である。 本発明のリーフセルモジュールをバスに接続した集積回路例である。 本発明のリコンフィギュアブルプロセッサのアーキテクチャの例である。 本発明のリコンフィギュアブルプロセッサとリーフセルモジュールをバスに接続した集積回路例である。 本発明のリコンフィギュアブルプロセッサのコンパイル方式である。 本発明の集積回路の具体例である。 本発明の原理を説明する論理式である。 本発明の論理式を実装した論理ブロックである。 本発明の論理式を実装した基本セルである。 基本セルの動作を説明した図である。 基本セルの動作を説明した図である。 基本セルの動作を説明した図である。 本発明のアレイとその機能を説明した図である。 本発明の実施例にかかる論理ブロックのゲートレベルの回路図である。 本発明の実施例にかかる論理ブロックの真理値表である。 本発明の実施例にかかる基本セルのゲートレベルの回路図である。 本発明の実施例にかかる基本セルのトランジスタレベルの回路図である。 本発明の実施例にかかるアレイのトランジスタレベルの回路図である。 本発明の実施例にかかるアレイのトランジスタレベルの回路図である。 本発明の変形例にかかる基本セルのゲートレベルの回路図である。 本発明の変形例にかかる基本セルのトランジスタレベルの回路図である。 本発明の変形例にかかるアレイのトランジスタレベルの回路図である。 本発明の変形例にかかるアレイのトランジスタレベルの回路図である。 本発明の変形例にかかるアレイのトランジスタレベルの回路図である。 本発明の実施例にかかるアレイ及びサブアレイの配置図である。 本発明の実施例の使用例である。 本発明の実施例の使用例である。 本発明の実施例の使用例である。

１−１ 本発明の概要

以下本発明の概要を説明する。

本発明のリーフセルと呼ばれる集積回路の基本構成単位は、図１に示されるように積和論理あるいは和積論理あるいは環和論理等の回路で構成される複数の論理再構成素子１と論理再構成素子の論理を定義するためのラッチまたはフリップフロップまたはＳＲＡＭまたはＤＲＡＭまたはフラッシュメモリ等のメモリ素子で構成される複数の論理コンフィグレーション用メモリ素子２と論理データ信号チャネル３と論理コンフィグレーション用データチャネル４と論理コンフィグレーション用メモリ素子の制御信号チャネル５と入力および出力信号端子６とを基本構成単位とする。これをマニュアル設計またはＣＡＤツールを駆使した高度な設計をすることで高密度化し、論理データ信号の伝播遅延と消費電力と面積とを最適にする。また全ての論理データ入力信号をそれぞれ全ての論理再構成素子の入力とすることでリーフセルの入力端子と出力端子間の信号経路の変更と分岐とを実現し、論理コンフィグレーション用メモリ素子の情報を書換えることで論理再構成素子の論理の変更をも実現する。

マニュアル設計した論理再構成可能なリーフセル７を例えば図２に示すように複数煉瓦積みのように規則配置し、上下で隣接する論理再構成可能なリーフセルの論理データ信号端子間の伝播遅延時間と論理コンフィグレーション用メモリ素子のデータ信号端子間の距離が最小になるようにする。この煉瓦積みのように規則配置したリーフセルの論理コンフィグレーション用メモリ素子の情報を書換えることで論理の変更と信号経路の変更および分岐が可能となる。

図３において、規則配置した論理再構成可能なリーフセル７で構成された論理再構成可能なリーフセルモジュールの前後にそれぞれ信号セレクタとフリップフロッップ回路またはラッチ回路等の記憶素子を論理データ信号毎に配置する。リーフセルモジュールの論理データ出力信号をそれぞれ論理データ信号セレクタ８を介してフリップフロッップ回路またはラッチ回路等の記憶素子９の論理データ入力に接続する。フリップフロッップ回路またはラッチ回路等の記憶素子の論理データ出力信号をフィードバック信号セレクタ１０を介して前段のフィードバック信号セレクタ１１までフィードバックする。前段の論理データ信号セレクタ１２を介して前段のフリップフロッップ回路またはラッチ回路等の記憶素子１３の論理データ入力にフィードバック接続する。その結果，論理データ信号の記憶と論理データ信号のフィードバックとをリーフセルモジュール単位でスケーラブルに実現できる。規則配置される論理再構成可能なリーフセルとフリップフロッップ回路またはラッチ回路等の記憶素子との構成比率によって論理データ信号を記憶する記憶容量を任意に設定できる。

本発明の集積回路は論理コンフィグレーション用メモリ素子の情報を書換えることで信号経路と論理とを同時に再構成できる。このことは専用のテスト回路を必要とせずにテスト回路をも再構成することが可能であり、自己診断回路を再構成して回路の自己テストをも行うことができる。回路テストの結果、故障が発見された場合にはやはり論理コンフィグレーション用メモリ素子の情報を書換えることで故障回路を迂回する信号経路を再構成することで故障箇所が存在しても回路を動作させることが可能となる。

規則配置した論理再構成可能なリーフセルで構成した複数の論理再構成可能なリーフセルモジュール１４をリーフセルモジュールインタフェース回路１５を介して論理再構成可能なリーフセルモジュールを複数連続的に接続して機能を拡張する方式の例を示す。図４は論理再構成可能なリーフセルモジュール１４を２つ接続した場合の複合的なモジュールの例で、それぞれの論理再構成可能なリーフセルモジュールには論理コンフィグレーション制御回路１６が接続される。リーフセル内にあるコンフィグレーションメモリ素子への論理コンフィグレーション情報の書き込みと保持と消去の制御を行う。また、コンフィグレーションメモリ素子は構造的にリーフセルモジュールに分散配置されるため、論理コンフィグレーション制御回路とリーフセルモジュール間の信号チャネル領域を一般的なＦＰＧＡやＤＲＰと比較して小さくすることが可能となる。

論理再構成可能なリーフセルモジュールはシステムバスまたはローカルバス１７にバスインタフェース回路１８とリーフセルモジュールインタフェース回路を介して１つまたは複数の論理再構成可能なリーフセルモジュールを接続することができる。図５は２つの論理再構成可能なリーフセルモジュールで複合モジュールを構成し、これをバスに接続した回路構成例である。

規則配置した論理再構成可能なリーフセルモジュールはプロセッサへの応用も可能であり、図６は論理再構成可能なリーフセルモジュール１９をプロセッサの命令実行処理回路のデータパスに挿入し、各リーフセルに配置された論理コンフィグレーション用メモリ素子の情報を書換えることで命令セットの機能を変更できるようにしたリコンフィギュアブルプロセッサのアーキテクチャの例である。これは，ＡＬＵ２０で実行される命令とリーフセルモジュールによる機能変更可能な命令セットとを併せ持つプロセッサアーキテクチャである。このアーキテクチャの例では制御ユニット２１でデコードされたインストラクションに従い、機能変更可能な命令であればインストラクション機能変更制御回路２２が機能の変更情報と機能変更のタイミング情報とを生成し、これらの情報に従ってリーフセルモジュールコンフィグレーション制御回路２３がリーフセルモジュールの論理機能を再構成する。また機能変更を行わない通常の命令は従来通りＡＬＵ２０によって実行される。

本発明の規則配置した論理再構成可能なリーフセルモジュールと機能変更可能な命令セットを持つリコンフィギュアブルプロセッサはどちらもシステムバスあるいはローカルバスにバスインタフェース回路を介してそれぞれ１つまたは複数接続できる。図７はシステムバス２４に機能変更可能な命令セットを持つリコンフィギュアブルプロセッサ２５と３つの複合リーフセルモジュール２６とメモリコントローラ２７を接続し、さらにバスブリッジ２８を介してローカルバス２９に論理再構成可能なリーフセルモジュール３０とペリフェラル３１とを接続したシステム構成の例である。

図８は機能変更可能な命令セットを持つプロセッサのコンパイル方式のフローチャートである。Ｃ＋＋言語やＪＡＶＡ(登録商標)言語といった高級言語３２でプログラムされたソースプログラムコードをリコンフィギュアブルプロセッサの通常の命令セットあるいは機能変更可能な命令セットのデフォルトとして定義される命令セットのみを使った１次コンパイラ３３でコンパイルし、１次オブジェクト３４を生成する。この１次オブジェクトに現れるオブジェクトコードの出現頻度・機能・組合わせ・出現順等の情報とリコンフィギュアブルプロセッサの各レジスタ情報・スタック情報・レジスタファイル情報・プログラムカウンタ情報・パイプライン状態等の情報とを解析するオブジェクトコード解析処理３５を行って、機能変更可能命令の最適命令コード３６を生成する。またオブジェクトコード解析への入力としてサードパーティ製の１次オブジェクト３７を利用することも可能である。２次コンパイラ３８は最適に機能変更された最適命令コード３６と１次オブジェクト３４またはサードパーティ製の１次オブジェクト３７とを入力として最適に機能定義された最適命令コード３６を使ったよりステップ数の少ない最適オブジェクトコードへの置換えと、置換えにより削減されたコードのアドレスに対応した相対ジャンプアドレスまたは絶対ジャンプアドレスまたは参照データアドレス等のアドレスのリロケーションとを行い、２次オブジェクト３９を生成する。最後にリンカ４０によって２次オブジェクト３９がリンクされ、実行可能なバイナリコード４１が生成される。ここで生成された２次オブジェクトは１次オブジェクトよりもオブジェクトコードのステップ数が少ないことが特徴であり、これによってプロセッサのスループットが向上する。

本発明の具体的なＳｏＣの例を図９に示す。この例ではシステムバスに１つの機能変更可能な命令セットを持つリコンフィギュアブルプロセッサと２つの論理再構成可能なリーフセルモジュールとメモリコントローラとＵＳＢコントローラとイーサネット(登録商標)コントローラとを接続し、さらにバスブリッジを介してローカルバスに論理再構成可能なリーフセルモジュールとペリフェラルとしてフラッシュメモリインタフェースとＩ２ＣインタフェースとＧＰＩＯインタフェースを集積した集積回路を示している。

１−２ 本発明の別の観点からの説明

以下，本発明をさらに別の観点から説明する。

本発明の集積回路は，所定の形状を有する基本セルを行列状に敷き詰めて構成したアレイを有する集積回路である。基本セルは，第１の信号が供給される第１の入力端子と，第２の信号が供給される第２の入力端子と，第１及び第２の入力端子と対向する位置にある第１及び第２の出力端子と，第１の信号及び第２の信号をうけて，第１の設定情報に従い第１の信号及び第２の信号の論理演算結果にかかる信号，第１の信号若しくはその反転信号，又は第２の信号若しくはその反転信号のいずれかを第１の出力端子に供給する第１の論理ブロックと，第１の信号及び第２の信号をうけて，第２の設定情報に従い第１の信号及び第２の信号の論理演算結果にかかる信号，第１の信号若しくはその反転信号，又は第２の信号若しくはその反転信号のいずれかを第２の出力端子に供給する第２の論理ブロックと，を具備する。

基本セルは，さらに，第１の設定情報を記憶する第１の記憶素子群と，第２の設定情報を記憶する第２の記憶素子群とを具備することが望ましい。

第１の記憶素子群及び第２の記憶素子群はいずれも複数のフリップフロップ回路から構成され，これらフリップフロップに第１の設定情報及び第２の設定情報を供給するためのデータ配線群が列方向に形成され，これらフリップフロップに第１の設定情報及び第２の設定情報をラッチするための制御信号配線が行方向に形成されていることが望ましい。

第１の論理ブロックは４つの３入力論理ゲートと，これら３入力論理ゲートの各出力が入力される４入力論理ゲートとから構成され，３入力論理ゲートには，いずれも，第１の設定情報，第１の信号又はその反転信号，及び第２の信号又はその反転信号がそれぞれ入力され，第２の論理ブロックは４つの３入力論理ゲートと，これら３入力論理ゲートの各出力が入力される４入力論理ゲートとから構成され，３入力論理ゲートには，いずれも，第２の設定情報，第１の信号又はその反転信号，及び第２の信号又はその反転信号がそれぞれ入力されることが望ましい。

アレイは，基本セルを第１の行において所定のピッチで配列し，第１の行に隣接する第２の行において，半ピッチシフトさせつつ所定のピッチで配列することによって，第１の行の基本セルの第２の出力端子が第２の行の基本セルの第１の入力端子に接続され，第１の行の基本セルの第１の出力端子が第２の行の基本セルの第２の入力端子に接続されるように基本セルを敷き詰めて構成することが望ましい。

アレイは，基本セルをｎ行配列した基本セルを奇数行（１，３，・・・ｎ−１行）において所定のピッチで配列し，基本セルを偶数行（２，４，・・・ｎ行）において，半ピッチシフトさせつつ所定のピッチで配列することによって，奇数行の基本セルの第２の出力端子が偶数行の基本セルの第１の入力端子に接続され，奇数行の基本セルの第１の出力端子が偶数行の基本セルの第２の入力端子に接続されるように基本セルを敷き詰めて構成したサブアレイを有し，サブアレイの一端にはｎ行目の各基本セルの出力をラッチするラッチ回路からなるラッチ回路行を有することが望ましい。

アレイは，さらに，ラッチ回路の出力を１行の基本セルの第１の入力端子又は第２の入力端子に戻すためのフィードバック配線を有することが望ましい。

アレイは，基本セルをｍ行配列してなり，さらに，集積回路は，データの転送を行うバスと，アレイの第１辺に沿って形成され，バスから供給されるデータを，アレイ中の１行目の基本セルの第１の入力端子又は第２の入力端子若しくはその両者に供給する第１のバスインターフェース回路と，アレイ中のｍ行目の基本セルの第１の出力端子又は第２の出力端子若しくはその両者から供給されるデータを，バスに供給する第２のバスインターフェース回路とを有することが望ましい。

集積回路は，さらに，バスに接続された，所定の機能を有する機能ブロックを具備することが望ましい。

アレイは，基本セルをｍ行配列してなり，さらに，集積回路は，データの転送を行う第１のデータバス，第２のデータバス及び第３のデータバスを有し，第１のデータバス及び第２のデータバスをそれぞれ入力とし，第３のデータバスに論理演算結果を出力する論理演算回路と，アレイ中の１行目の基本セルの第１の入力端子又は第２の入力端子若しくはその両者は第１のデータバス又は第２のデータバスが接続され，アレイ中のｍ行目の基本セルの第１の出力端子又は第２の出力端子若しくはその両者は第３のデータバスに接続されていることが望ましい。

集積回路は，さらに，第１の設定情報及び第２の設定情報を，動的に再設定する制御回路を具備することが望ましい。

さらに，上記目的を達成するために，本発明においては，さらに，集積回路の使用方法が提供される。

上記した集積回路の使用方法において，第１の論理ブロックが，第２の信号又はその反転信号のいずれかを第１の出力端子に供給するように，第１の設定情報を設定するか，又は，第２の論理ブロックが，第１の信号又はその反転信号のいずれかを第２の出力端子に供給するように，第１の設定情報を設定することにより，第１の論理ブロック又は第２の論理ブロックを，実質的に斜め方向に走る配線と同一の作用を呈させることが望ましい。上記した集積回路の使用方法において，第１の設定情報及び第２の設定情報を，動的に再設定することが望ましい。

上記した集積回路の使用方法において，基本セルの動作をテストすることによって不良セルを検出し，検出によって不良セルとされた基本セルを迂回するように第１の設定情報及び第２の設定情報を設定することが望ましい。

１−３ 本発明の数学的基礎及び本発明の原理に関する説明

ブール代数においては，図１０に定義する論理式において，適切なＳ_０，Ｓ_１，Ｓ_２，Ｓ_３を選択することによって，すべての論理演算を実現することができる。

図１１に示すように，入力信号ｘ_１（Ｉｎｐｕｔ ｘ_１）及び入力信号ｘ_２（Ｉｎｐｕｔ ｘ_２）を受けて，出力信号ｆ_１（ｘ_１， ｘ_２）を出力する論理ブロックを実装することができる。そして，Ｓ_０＝０，Ｓ_１＝１，Ｓ_２＝０，Ｓ_３＝１を選択することによって，出力信号ｆ_１（ｘ_１，ｘ_２）＝ｘ_２とすることができる。この選択によって，入力信号ｘ_２が，あたかも配線のように，出力信号出力信号ｆ_１（ｘ_１，ｘ_２）に結び付けられている。言い換えれば，適切なＳ_０，Ｓ_１，Ｓ_２，Ｓ_３を選択することによって，論理ブロックを配線として機能させることができる。

図１２は，図１０の論理式を２つ用い，２つの入力信号から２つの出力信号が得られる基本セルを示した図である。適切なＳ_００，Ｓ_０１，Ｓ_０２，Ｓ_０３，Ｓ_１０，Ｓ_１１，Ｓ_１２，Ｓ_１３を選択することによって，すべての論理演算の組み合わせを実現することができる。

図１３に示すように，２つの論理ブロックを用いて，入力信号ｘ_１（Ｉｎｐｕｔ ｘ_１）及び入力信号ｘ_２（Ｉｎｐｕｔ ｘ_２）を受けて，出力信号ｆ_１（ｘ_１， ｘ_２）及び出力信号ｆ_２（ｘ_１， ｘ_２）を出力する論理演算を基本セルに実装することができる。ここで，Ｓ_００＝０，Ｓ_０１＝１，Ｓ_０２＝０，Ｓ_０３＝１を選択し，Ｓ_１０＝０，Ｓ_１１＝０，Ｓ_１２＝１，Ｓ_１３＝１を選択することによって，出力信号ｆ_１（ｘ_１，ｘ_２）＝ｘ_２，出力信号ｆ_２（ｘ_１，ｘ_２）＝ｘ_１とすることができる。この選択によって，入力信号ｘ_２が，あたかも配線のように，出力信号出力信号ｆ_１（ｘ_１，ｘ_２）に結び付けられ，入力信号ｘ_１が，あたかも配線のように，出力信号出力信号ｆ_２（ｘ_１，ｘ_２）に結び付けられている。言い換えれば，適切なＳ_００，Ｓ_０１，Ｓ_０２，Ｓ_０３，Ｓ_１０，Ｓ_１１，Ｓ_１２，Ｓ_１３を選択することによって，２つの論理ブロック交差配線として機能させることができる。

図１４は，２つの論理ブロックを用いて，出力信号ｆ_１（ｘ_１，ｘ_２）＝ｘ_２，出力信号ｆ_２（ｘ_１，ｘ_２）＝ｘ_２とした例である。Ｓ_００＝０，Ｓ_０１＝１，Ｓ_０２＝０，Ｓ_０３＝１を選択し，Ｓ_１０＝１，Ｓ_１１＝１，Ｓ_１２＝０，Ｓ_１３＝０を選択することによってこのような論理を実現することができる。言い換えれば，適切なＳ_００，Ｓ_０１，Ｓ_０２，Ｓ_０３，Ｓ_１０，Ｓ_１１，Ｓ_１２，Ｓ_１３を選択することによって，２つの論理ブロックを入力信号ｘ_２の分岐配線として機能させることができる。

図１５は，２つの論理ブロックを用いて，出力信号ｆ_１（ｘ_１，ｘ_２）＝ｘ_１，出力信号ｆ_２（ｘ_１，ｘ_２）＝ｘ_１とした例である。Ｓ_００＝０，Ｓ_０１＝０，Ｓ_０２＝１，Ｓ_０３＝１を選択し，Ｓ_１０＝０，Ｓ_１１＝０，Ｓ_１２＝１，Ｓ_１３＝１を選択することによってこのような論理を実現することができる。言い換えれば，適切なＳ_００，Ｓ_０１，Ｓ_０２，Ｓ_０３，Ｓ_１０，Ｓ_１１，Ｓ_１２，Ｓ_１３を選択することによって，２つの論理ブロックを入力信号ｘ_１の分岐配線として機能させることができる。

図１６は，図１２及び図１３に記載された基本セルを敷き詰めてアレイ状に構成した例である。このアレイは，基本セルを１行目及び奇数行において所定のピッチで配列し，２行目及び偶数行において，半ピッチシフトさせつつ所定のピッチで配列している。

１行目及び奇数行の基本セルの出力信号ｆ_２（ｘ_１，ｘ_２）が２行目及び偶数行の基本セルの入力信号ｘ_１に，１行目及び奇数行の基本セルの出力信号ｆ_１（ｘ_１，ｘ_２）が２行目及び偶数行の基本セルの入力信号ｘ_２にそれぞれ接続されるように配列している。

このように構成し，かつ，基本セルのＳ_００，Ｓ_０１，Ｓ_０２，Ｓ_０３，Ｓ_１０，Ｓ_１１，Ｓ_１２，Ｓ_１３を適切に選択することによって，基本セルを交差配線（図１３），分岐配線（図１４，図１５），斜め配線などとして機能させることにより，斜め方向に信号を伝達することが可能になる。その結果，ＦＰＧＡ等で必要とされていた，基本セル間の配線領域をなくすことが可能になり，小さくすることが可能になる。

２−１ 論理ブロックの構成

図１７は，上記した論理ブロック及び論理ブロックの機能を設定するための設定情報を記憶する記憶素子群のゲートレベル回路構成図である。

論理ブロック１１０は，４つの３入力ＮＡＮＤゲート１０１，１０２，１０３及び１０４と，その出力すべてが入力される４入力ＮＡＮＤゲート１０５から構成されている。

論理ブロック１１０の出力の論理式は，図１７に示したとおりであり，端子Ｃ_０，Ｃ_１，Ｃ_２，Ｃ_３と端子Ａと端子Ｂに供給される信号ｃ_０，ｃ_１，ｃ_２，ｃ_３，ａ，ｂの論理演算に基づく出力ｘが端子Ｘに提供される。ｃ_０，ｃ_１，ｃ_２，ｃ_３は上記Ｓ_０，Ｓ_１，Ｓ_２，Ｓ_３に，信号ａがＩｎｐｕｔ ｘ_１に，信号ｂがＩｎｐｕｔ ｘ_２にそれぞれ対応する。

記憶素子群１１１は，４つのフリップフロップ１０６，１０７，１０８及び１０９から構成されている。いずれも，端子Ｌに供給される制御信号が１（ハイレベル）から０（ロウレベル）に遷移するタイミングで，端子Ｃ_０，Ｃ_１，Ｃ_２，Ｃ_３のデータであるｃ_０，ｃ_１，ｃ_２，ｃ_３（設定情報）が４つのフリップフロップ１０６，１０７，１０８及び１０９にそれぞれ取り込まれる。とりこまれたデータｃ_０，ｃ_１，ｃ_２，ｃ_３は，論理ブロック１１０に伝達される。

図１８は設定情報ｃ_０，ｃ_１，ｃ_２，ｃ_３の組み合わせによって，論理ブロックがどのような論理演算を行い，出力端子Ｘにいかなるデータが出力されるかを示した表である。設定情報が００００の場合は出力は常に０，１０００の場合はａとｂの論理積，０１００の場合は非ａとｂの論理積，１１００の場合はｂ（配線として作用する），００１０の場合はａと非ｂの論理積，１０１０の場合はａ（配線として作用する），０１１０の場合はａとｂの排他的論理和，１１１０の場合はａとｂの論理和，０００１の場合はａとｂの反転論理和（ＮＯＲ），１００１の場合はａとｂの反転排他的論理和，０１０１の場合は非ａ，１１０１の場合は非ａとｂの論理和，００１１の場合は非ｂ，１０１１の場合はａと非ｂの論理和，０１１１の場合はａとｂの反転論理積，１１１１の場合は常に１がそれぞれ出力される。

２−２ 基本セルの構成

図１９は基本セル（リーフセル）のゲートレベル回路構成図である。

基本セルは，２つの論理ブロック１２１及び１２２と，記憶素子群１２３及び１２４を有する。

論理ブロック１２１及び１２２は，いずれも，４つの３入力ＮＡＮＤゲートと，その出力すべてが入力される４入力ＮＡＮＤゲートから構成されている。

論理ブロック１２１は端子Ｃ_０，Ｃ_１，Ｃ_２，Ｃ_３と端子Ａと端子Ｂに供給される信号ｃ_０，ｃ_１，ｃ_２，ｃ_３，ａ，ｂの論理演算に基づく出力ｘを端子Ｘに提供する。

記憶素子群１２３は，４つのフリップフロップから構成されている。いずれも，端子Ｌに供給される制御信号が１（ハイレベル）から０（ロウレベル）に遷移し，端子／Ｌに供給される制御信号が０から１に遷移するタイミングで，端子Ｃ_０，Ｃ_１，Ｃ_２，Ｃ_３のデータであるｃ_０，ｃ_１，ｃ_２，ｃ_３（設定情報）が４つのフリップフロップにそれぞれ取り込まれる。とりこまれたデータｃ_０，ｃ_１，ｃ_２，ｃ_３は，論理ブロック１２１に伝達される。

論理ブロック１２２は端子Ｃ_４，Ｃ_５，Ｃ_６，Ｃ_７と端子Ａと端子Ｂに供給される信号ｃ_４，ｃ_５，ｃ_６，ｃ_７，ａ，ｂの論理演算に基づく出力ｙを端子Ｙに提供する。

記憶素子群１２４は，４つのフリップフロップから構成されている。いずれも，制御信号Ｌが１（ハイレベル）から０（ロウレベル）に遷移し，制御信号／Ｌが０から１に遷移するタイミングで，端子Ｃ_４，Ｃ_５，Ｃ_６，Ｃ_７のデータであるｃ_４，ｃ_５，ｃ_６，ｃ_７（設定情報）が４つのフリップフロップにそれぞれ取り込まれる（この点で，図１の回路とは異なる）。とりこまれたデータｃ_４，ｃ_５，ｃ_６，ｃ_７は，論理ブロック１２２に伝達される。

端子Ｃ_０，Ｃ_１，Ｃ_２，Ｃ_３は，基本セルを上下に貫通する配線によって，端子Ｑ_０，Ｑ_１，Ｑ_２，Ｑ_３に接続されており，これら端子Ｑ_０，Ｑ_１，Ｑ_２，Ｑ_３は，それぞれ，次の行の基本セルの端子Ｃ_４，Ｃ_５，Ｃ_６，Ｃ_７に接続される。

端子Ｃ_４，Ｃ_５，Ｃ_６，Ｃ_７は，基本セルを上下に貫通する配線によって，端子Ｑ_４，Ｑ_５，Ｑ_６，Ｑ_７に接続されており，これら端子Ｑ_４，Ｑ_５，Ｑ_６，Ｑ_７は，それぞれ，次の行の基本セルの端子Ｃ_０，Ｃ_１，Ｃ_２，Ｃ_３に接続される。

端子Ｌ及び端子／Ｌは，基本セルを左右に貫通する配線によって，端子Ｎ，端子／Ｎにそれぞれ接続されており，これら端子Ｎ，端子／Ｎは，同一行で右に隣接する基本セルの端子Ｌ及び端子／Ｌにそれぞれ接続される。

基本セルはそのレイアウトが横長の略長方形状をしている。略長方形状の上辺には端子Ｃ_０，Ｃ_１，Ｃ_２，Ｃ_３，Ａ，Ｃ_４，Ｃ_５，Ｃ_６，Ｃ_７，Ｂが配列しており，下辺には端子Ｑ_０，Ｑ_１，Ｑ_２，Ｑ_３，Ｘ，Ｑ_４，Ｑ_５，Ｑ_６，Ｑ_７，Ｙが配列しており，左辺には端子Ｌ，／Ｌが配列しており，右片には端子Ｎ，／Ｎが配列している。

図２０は図１９の基本セルのトランジスタレベルの回路図である。端子Ａにはインバータ１２５及びインバータ１２６がそれぞれ接続され，端子Ｂにはインバータ１２７及びインバータ１２８がそれぞれ接続されている。インバータ１２５は端子Ａに供給される信号ａの反転信号である／ａ^＊を生成し，インバータ１２６は信号ａと同相でかつ増幅された信号ａ^＊を生成する。インバータ１２７は端子Ｂに供給される信号ｂの反転信号である／ｂ^＊を生成し，インバータ１２８は信号ｂと同相でかつ増幅された信号ｂ^＊を生成する。そして，信号／ａ^＊，ａ^＊，／ｂ^＊，ｂ^＊が，多数の３入力ＮＡＮＤゲートに選択的に入力されるように構成される。

２−３ アレイの構成

図２１は，図２０の基本セルを図１６に示すように，行毎に半ピッチずらして行列状に配置したアレイのトランジスタレベルの回路図である。このように構成することによって，多種多様な組み合わせ論理回路を実現することができる。斜め方向の配線を論理ブロックによって実現するため，従来のような配線領域や結線領域が不要となり小さなリコンフィギャラブル回路を実現することができる。

図２２は各基本セルにｃ_０，ｃ_１，ｃ_２，ｃ_３，ｃ_４，ｃ_５，ｃ_６，ｃ_７の各設定情報を供給するための回路が示されている。

端子Ｃ_０，Ｃ_１，Ｃ_２，Ｃ_３，Ｃ_４，Ｃ_５，Ｃ_６，Ｃ_７に対応してフリップフロップ１３１・・・１３８・・・が設けられている。そして，これらフリップロフップは，シフトレジスタを構成し，左端のＣＤ（Ｃｏｎｆｉｇｒａｔｉｏｎ Ｄａｔａ）端子からシリアルに設定情報を供給する。データのシフトは図示しないクロック信号端子に供給される制御信号をトグルさせることによって行う。

また，各行の端子Ｌ，／Ｌに対応して，フリップフロップ回路１４１，１４２，１４３・・・が設けられている。そして，これらフリップフロップ回路は，シフトレジスタを構成し，左端のＣＨ（Ｃｏｎｆｉｇｒａｔｉｏｎ Ｄａｔｅ Ｈｏｌｄ）端子からパルス信号をアレイの行を下から上に向かって順次転送することによって，最終行目から順番に，基本セル内に各設定情報を設定する。

２−４ 基本セル及びアレイの変形例

図２３は基本セル（リーフセル）の変形例のゲートレベル回路構成図である。

図１９の回路と相違する点は，信号ｃ_０，ｃ_１，ｃ_２，ｃ_３を供給する端子が端子Ｃ_０，／Ｃ_０，Ｃ_１，／Ｃ_１，Ｃ_２，／Ｃ_２，Ｃ_３，／Ｃ_３からなり，相補信号が供給されることである。また，信号ｃ_４，ｃ_５，ｃ_６，ｃ_７を供給する端子が端子Ｃ_４，／Ｃ_４，Ｃ_５，／Ｃ_５，Ｃ_６，／Ｃ_６，Ｃ_７，／Ｃ_７からなり，相補信号が供給されることである。

図２４は図２３の基本セルのトランジスタレベルの回路図である。設定情報の供給を相補信号で行うことによって，フリップフロップ回路のトランジスタ数を減らすことができる。

図２５は，図２３の基本セルを，行毎に半ピッチずらして行列状に配置したアレイのトランジスタレベルの回路図である。

図２６は，図２３は各基本セルにｃ_０，／ｃ_０，ｃ_１，／ｃ_１，ｃ_２，／ｃ_２，ｃ_３，／ｃ_３，ｃ_４，／ｃ_４，ｃ_５，／ｃ_５，ｃ_６，／ｃ_６，ｃ_７，／ｃ_７の各設定情報を供給するための回路が示されている。フリップフロップ回路の相補的出力がそれぞれ供給される。

図２７は，図２３は各基本セルにｃ_０，／ｃ_０，ｃ_１，／ｃ_１，ｃ_２，／ｃ_２，ｃ_３，／ｃ_３，ｃ_４，／ｃ_４，ｃ_５，／ｃ_５，ｃ_６，／ｃ_６，ｃ_７，／ｃ_７の各設定情報を供給するためのさらに別の回路が示されている。Ｃｏｎｆｉｇｒａｔｉｏｎ Ｄａｔａは，基本セルの左側の記憶素子群の設定を行うライン（Ｃｏｎｆｉｇｒａｔｉｏｎ Ｄａｔａ１）と，基本セルの右側の記憶素子群の設定を行うライン（Ｃｏｎｆｉｇｒａｔｉｏｎ Ｄａｔａ２）とに分離されている。このように構成することによって，設定情報の更新を素早く行うことができる。

２−５ フィードバック回路

図３で説明したとおり，アレイを列方向に並んだ複数のサブアレイで構成し，各サブアレイの間に，フィードバック回路を挿入することが可能である。

図２７は，このようなフィードバック回路ｂ００〜ｂ３１を挿入した例である。

アレイは，サブアレイ１４１，１４２，１４３・・・によって構成されており，サブアレイは，１６行の基本セルから構成される。フィードバック回路の個数は基本セルの個数の２倍であり，サブアレイの最終行の基本セルの出力端子Ｘ及び出力端子Ｙにそれぞれ接続される。フィードバック回路の構成は，図３で説明したものと同一であり，フリップフロップ回路１３，前段のデータ信号セレクタ１２，フィードバック信号セレクタ１１から構成される。さらに，セレクタを制御するために，設定情報を記憶するための素子群と，この設定情報を設定するための信号線等が存在する。

図２９は，基本セルを直下配線，斜め配線，分岐配線等として機能させ，フィードバック回路も利用した回路の例である。

図３０は，基本セルを直下配線，ＸＯＲ（排他的論理和）・ＡＮＤ（論理積），ＯＲ（論理和）等として機能させ，フィードバック回路も利用して，８ビットのキャリー付加算器を生成した例である。

図３１は，基本セルを直下配線及び斜め配線として機能させ，フィードバック回路も利用してシフトレジスタを生成した例である。

２−６ 基本セル（リーフセル）を用いたシステム

図４乃至図９で説明したリーフセルを用いたシステムは，本実施例においても同様である。

２−７ 基本セルのテスト

上述した基本セルを用いたアレイは，以下のように使用することが望ましい。

はじめに，すべての基本セルが動作するかどうかを以下のように確認する。

各基本セルにｃ_０，ｃ_１，ｃ_２，ｃ_３，ｃ_４，ｃ_５，ｃ_６，ｃ_７の各設定情報のすべてのパターン又は縮退したパターン（実質的にすべてのパターンを検出することができるような部分集合のパターン）を供給して基本セルの動作を確認する。

そして，動作が想定と異なる場合には，上記パターンと出力との関係から，不良セルを特定する。これが不良セル特定ルーチンである。

実際に，回路生成を行う際には，不良セルと特定された基本セルを迂回するように設定情報を設定する。そのように設定することによって，不良を含むセルアレイでも，実使用に用いることが可能となる。

面積・コスト・論理変更機能・動作周波数・フレキシビリティ・スループット・消費電力の各要素全てを改善できる集積回路と命令機能の変更が可能なリコンフィギュアブルプロセッサを提供することが可能になる。

１ 論理再構成素子
２ 論理コンフィグレーション用メモリ素子
３ 論理データ信号チャネル
４ 論理コンフィグレーション用データチャネル
５ 論理コンフィグレーション用メモリ素子の制御信号チャネル
６ 入力および出力信号端子
７ 論理再構成可能なリーフセル
８ 論理データ信号セレクタ
９ フリップフロッップ回路またはラッチ回路等の記憶素子
１０ フィードバック信号セレクタ
１１ 前段のフィードバック信号セレクタ
１２ 前段の論理データ信号セレクタ
１３ 前段のフリップフロッップ回路またはラッチ回路等の記憶素子
１４ 論理再構成可能なリーフセルモジュール
１５ リーフセルモジュールインタフェース回路
１６ 論理コンフィグレーション制御回路
１７ システムバスまたはローカルバス
１８ バスインタフェース回路
１９ 論理再構成可能なリーフセルモジュール
２０ ＡＬＵ
２１ 制御ユニット
２２ インストラクション機能変更制御回路
２３ リーフセルモジュールコンフィグレーション制御回路
２４ システムバス
２５ リコンフィギュアブルプロセッサ
２６ 複合リーフセルモジュール
２７ メモリコントローラ
２８ バスブリッジ
２９ ローカルバス
３０ 論理再構成可能なリーフセルモジュール
３１ ペリフェラル
３２ 高級言語
３３ １次コンパイラ
３４ １次オブジェクト
３５ オブジェクトコード解析処理
３６ 機能変更可能命令の最適命令コード
３７ サードパーティ製の１次オブジェクト
３８ ２次コンパイラ
４９ ２次オブジェクト
４０ リンカ
４１ 実行可能なバイナリコード

Claims (14)

1. 所定の形状を有する基本セルを行列状に敷き詰めて構成したアレイを有する集積回路において，
   前記基本セルは，
   第１の信号が供給される第１の入力端子と，
   第２の信号が供給される第２の入力端子と，
   前記第１及び第２の入力端子と対向する位置にある第１及び第２の出力端子と，
   前記第１の信号及び前記第２の信号をうけて，第１の設定情報に従い前記第１の信号及び前記第２の信号の論理演算結果にかかる信号，前記第１の信号若しくはその反転信号，又は前記第２の信号若しくはその反転信号のいずれかを前記第１の出力端子に供給する第１の論理ブロックと，
   前記第１の信号及び前記第２の信号をうけて，第２の設定情報に従い前記第１の信号及び前記第２の信号の論理演算結果にかかる信号，前記第１の信号若しくはその反転信号，又は前記第２の信号若しくはその反転信号のいずれかを前記第２の出力端子に供給する第２の論理ブロックと，
   を具備することを特徴とする集積回路。
2. 前記基本セルは，さらに，
   前記第１の設定情報を記憶する第１の記憶素子群と，
   前記第２の設定情報を記憶する第２の記憶素子群と
   を具備することを特徴とする請求項１記載の集積回路。
3. 前記第１の記憶素子群及び前記第２の記憶素子群はいずれも複数のフリップフロップ回路から構成され，
   これらフリップフロップに前記第１の設定情報及び前記第２の設定情報を供給するためのデータ配線群が列方向に形成され，これらフリップフロップに前記第１の設定情報及び前記第２の設定情報をラッチするための制御信号配線が行方向に形成されていることを特徴とする請求項２記載の集積回路。
4. 前記第１の論理ブロックは４つの３入力論理ゲートと，これら３入力論理ゲートの各出力が入力される４入力論理ゲートとから構成され，前記３入力論理ゲートには，いずれも，第１の設定情報，前記第１の信号又はその反転信号，及び前記第２の信号又はその反転信号がそれぞれ入力され，
   前記第２の論理ブロックは４つの３入力論理ゲートと，これら３入力論理ゲートの各出力が入力される４入力論理ゲートとから構成され，前記３入力論理ゲートには，いずれも，第２の設定情報，前記第１の信号又はその反転信号，及び前記第２の信号又はその反転信号がそれぞれ入力されることを特徴とする請求項１記載の集積回路。
5. 前記アレイは，
   前記基本セルを第１の行において所定のピッチで配列し，
   前記第１の行に隣接する第２の行において，半ピッチシフトさせつつ前記所定のピッチで配列することによって，前記第１の行の前記基本セルの第２の出力端子が前記第２の行の前記基本セルの第１の入力端子に接続され，前記第１の行の前記基本セルの第１の出力端子が前記第２の行の前記基本セルの第２の入力端子に接続されるように前記基本セルを敷き詰めて構成したことを特徴とする請求項１記載の集積回路
6. 前記アレイは，
   前記基本セルをｎ行配列した
   前記基本セルを奇数行（１，３，・・・ｎ−１行）において所定のピッチで配列し，
   前記基本セルを偶数行（２，４，・・・ｎ行）において，半ピッチシフトさせつつ前記所定のピッチで配列することによって，前記奇数行の前記基本セルの第２の出力端子が前記偶数行の前記基本セルの第１の入力端子に接続され，前記奇数行の前記基本セルの第１の出力端子が前記偶数行の前記基本セルの第２の入力端子に接続されるように前記基本セルを敷き詰めて構成したサブアレイを有し，
   前記サブアレイの一端にはｎ行目の各基本セルの出力をラッチするラッチ回路からなるラッチ回路行を有することを特徴とする請求項１記載の集積回路
7. 前記アレイは，さらに，前記ラッチ回路の出力を前記１行の基本セルの第１の入力端子又は第２の入力端子に戻すためのフィードバック配線を有することを特徴とする請求項６記載の集積回路。
8. 前記アレイは，前記基本セルをｍ行配列してなり，
   さらに，前記集積回路は，
   データの転送を行うバスと，
   前記アレイの第１辺に沿って形成され，前記バスから供給されるデータを，前記アレイ中の１行目の基本セルの第１の入力端子又は第２の入力端子若しくはその両者に供給する第１のバスインターフェース回路と，
   前記アレイ中のｍ行目の基本セルの第１の出力端子又は第２の出力端子若しくはその両者から供給されるデータを，前記バスに供給する第２のバスインターフェース回路とを有することを特徴とする請求項１記載の集積回路。
9. 前記集積回路は，さらに，前記バスに接続された，所定の機能を有する機能ブロックを具備することを特徴とする請求項８記載の集積回路。
10. 前記アレイは，前記基本セルをｍ行配列してなり，
    さらに，前記集積回路は，
    データの転送を行う第１のデータバス，第２のデータバス及び第３のデータバスを有し，
    前記第１のデータバス及び前記第２のデータバスをそれぞれ入力とし，第３のデータバスに論理演算結果を出力する論理演算回路と，
    前記アレイ中の１行目の基本セルの第１の入力端子又は第２の入力端子若しくはその両者は前記第１のデータバス又は前記第２のデータバスが接続され，
    前記アレイ中のｍ行目の基本セルの第１の出力端子又は第２の出力端子若しくはその両者は前記第３のデータバスに接続されていることを特徴とする請求項１記載の集積回路。
11. 前記集積回路は，さらに，前記第１の設定情報及び前記第２の設定情報を，動的に再設定する制御回路を具備することを特徴とする請求項１記載の集積回路。
12. 請求項１記載の集積回路の使用方法であって，
    前記第１の論理ブロックが，前記第２の信号又はその反転信号のいずれかを前記第１の出力端子に供給するように，前記第１の設定情報を設定するか，又は，前記第２の論理ブロックが，前記第１の信号又はその反転信号のいずれかを前記第２の出力端子に供給するように，前記第１の設定情報を設定することにより，前記第１の論理ブロック又は前記第２の論理ブロックを，実質的に斜め方向に走る配線と同一の作用を呈させることを特徴とする集積回路の使用方法。
13. 請求項１記載の集積回路の使用方法であって，
    前記第１の設定情報及び前記第２の設定情報を，動的に再設定することを特徴とする集積回路の使用方法。
14. 請求項１記載の集積回路の使用方法であって，前記方法は，
    前記基本セルの動作をテストすることによって不良セルを検出し，
    前記検出によって不良セルとされた前記基本セルを迂回するように前記第１の設定情報及び前記第２の設定情報を設定することを特徴とする集積回路の使用方法。