JP2010123859A - Solar battery element and production process of solar battery element - Google Patents

Solar battery element and production process of solar battery element Download PDF

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学 古茂田
Kenji Fukui
健次 福井
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a solar battery element which is excellent in power generation efficiency, and a manufacturing method of the solar battery element. <P>SOLUTION: The element has a semiconductor substrate which comprises a first surface and a second surface and has a first conductivity type; a first dope layer which contains a dopant contributing to the first conductivity type at a concentration higher than the semiconductor substrate and is provided to the first surface of the semiconductor substrate; a second dope layer which contains a dopant contributing to the first conductivity type at a concentration higher than the semiconductor substrate and is provided to a first region of the second surface of the semiconductor substrate; an intrinsic semiconductor layer provided to a second region of the second surface of the semiconductor substrate; and a layer of a second conductivity type which has the second conductivity type and is formed on the intrinsic semiconductor layer. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、半導体接合を用いた太陽電池素子およびその製造方法、特に、裏面側にｐ型電極とｎ型電極とが設けられてなる太陽電池素子およびその製造方法に関する。   The present invention relates to a solar cell element using a semiconductor junction and a manufacturing method thereof, and particularly to a solar cell element in which a p-type electrode and an n-type electrode are provided on the back surface side and a manufacturing method thereof.

従来より、受光面側における電極の面積を小さくさせた太陽電池素子が広く知られている。非受光面側にｎ型電極およびｐ型電極を形成したうえで、ｎ型あるいはｐ型電極の一方と受光面側に設けられた受光面電極（フィンガー電極）とを半導体基板に設けた貫通導体により電気的に接続するバックコンタクト型の太陽電池素子などが、その一例である。   Conventionally, a solar cell element in which the area of the electrode on the light receiving surface side is reduced is widely known. A through conductor in which an n-type electrode and a p-type electrode are formed on the non-light-receiving surface side, and one of the n-type and p-type electrodes and a light-receiving surface electrode (finger electrode) provided on the light-receiving surface side are provided on the semiconductor substrate One example is a back-contact solar cell element that is electrically connected by the above.

また、近年、裏面側にのみ電極を設け受光面側には電極を設けないようにしたバックコンタクト型の太陽電池素子の開発が盛んになってきている（例えば、特許文献１、２参照）。   In recent years, the development of back-contact type solar cell elements in which electrodes are provided only on the back surface side and electrodes are not provided on the light receiving surface side has become active (see, for example, Patent Documents 1 and 2).

特開２００５−１０１２４０号公報JP-A-2005-101240 特開２００２−３６８２３９号公報JP 2002-368239 A

特許文献１には、ｎ型単結晶シリコン基板の受光面側の全面にｉ型アモルファスシリコン膜を形成し、裏面側に、ｐｎ接合およびｐ型、ｎ型電極を形成した太陽電池素子が開示されている。しかしながら、多結晶シリコン基板を用いた太陽電池素子の作製に、特許文献１に開示された製法を適用したとしても、十分な発電効率を得ることは難しいと考えられる。特許文献１においては、各シリコン膜を形成する際の基板温度としては１７０℃の場合が例示されているが、金属元素等の不純物原子（以下、単に、不純物とも称する）を多く含有する多結晶シリコン基板の場合、このような２００℃程度の低温での加熱を行ったとしても、該不純物原子は拡散することなく基板内に存在して、キャリアの再結合を生じさせることになるからである。   Patent Document 1 discloses a solar cell element in which an i-type amorphous silicon film is formed on the entire light-receiving surface side of an n-type single crystal silicon substrate, and a pn junction and p-type and n-type electrodes are formed on the back surface side. ing. However, even if the manufacturing method disclosed in Patent Document 1 is applied to manufacture of a solar cell element using a polycrystalline silicon substrate, it is considered difficult to obtain sufficient power generation efficiency. Patent Document 1 exemplifies a case where the substrate temperature at the time of forming each silicon film is 170 ° C., but a polycrystal containing a large amount of impurity atoms such as metal elements (hereinafter also simply referred to as impurities). In the case of a silicon substrate, even if such heating at a low temperature of about 200 ° C. is performed, the impurity atoms exist in the substrate without diffusing and cause carrier recombination. .

また、特許文献２には、ｎ型半導体基板の下面全面に高濃度ｎ型ドーパント層（ｎ+層）を形成し、該ｎ+層の下面にｐ型の化合物半導体層（ｐ+層）を形成した太陽電池素子が開示されている。係る太陽電池素子においては、該ｎ+層においてキャリアの再結合が生じてしまい、発電効率が低下するという問題がある。 In Patent Document 2, a high-concentration n-type dopant layer (n + layer) is formed on the entire lower surface of an n-type semiconductor substrate, and a p-type compound semiconductor layer (p + layer) is formed on the lower surface of the n + layer. A formed solar cell element is disclosed. In such a solar cell element, there is a problem that carrier recombination occurs in the n + layer and power generation efficiency decreases.

本発明は、上記課題に鑑みてなされたものであり、発電効率の優れたバックコンタクト型の太陽電池素子およびその製造方法を提供することを目的とする。   This invention is made | formed in view of the said subject, and it aims at providing the back contact type solar cell element excellent in electric power generation efficiency, and its manufacturing method.

上記課題を解決するため、請求項１の発明は、第１の面と第２の面とを含み、第１の導電型を有する半導体基板と、前記第１の導電型に寄与するドーパントを前記半導体基板よりも高い濃度で含有し、前記半導体基板の前記第１の面に設けられた第１ドープ層と、前記第１の導電型に寄与するドーパントを前記半導体基板よりも高い濃度で含有し、前記半導体基板の前記第２の面の第１領域に設けられた第２ドープ層と、前記半導体基板の前記第２の面の第２領域に設けられた真性半導体層と、第２の導電型を有し、前記真性半導体層上に形成された第２の導電型の層と、を有する。   In order to solve the above problems, the invention of claim 1 includes a semiconductor substrate having a first conductivity type, including a first surface and a second surface, and a dopant contributing to the first conductivity type. Containing at a higher concentration than the semiconductor substrate, the first doped layer provided on the first surface of the semiconductor substrate, and a dopant contributing to the first conductivity type at a higher concentration than the semiconductor substrate. A second doped layer provided in a first region of the second surface of the semiconductor substrate; an intrinsic semiconductor layer provided in a second region of the second surface of the semiconductor substrate; and a second conductive layer. And a second conductivity type layer formed on the intrinsic semiconductor layer.

請求項２の発明は、請求項１に記載の太陽電池素子であって、前記第１ドープ層と前記第２ドープ層とが、前記半導体基板の外縁に熱拡散層として設けられてなる、ことを特徴とする。   The invention according to claim 2 is the solar cell element according to claim 1, wherein the first doped layer and the second doped layer are provided as a thermal diffusion layer on an outer edge of the semiconductor substrate. It is characterized by.

請求項３の発明は、請求項１または請求項２に記載の太陽電池素子であって、前記半導体基板の前記第２の面の前記第２領域が前記第１領域よりも大きいことを特徴とする。   Invention of Claim 3 is a solar cell element of Claim 1 or Claim 2, Comprising: The said 2nd area | region of the said 2nd surface of the said semiconductor substrate is larger than the said 1st area | region, It is characterized by the above-mentioned. To do.

請求項４の発明は、請求項１ないし請求項３のいずれかに記載の太陽電池素子であって、前記半導体基板の側部に、前記第１の導電型に寄与するドーパントを前記半導体基板よりも高い濃度で含有する第３ドープ層をさらに有する、ことを特徴とする。   Invention of Claim 4 is a solar cell element in any one of Claim 1 thru | or 3, Comprising: The dopant which contributes to a said 1st conductivity type to the side part of the said semiconductor substrate from the said semiconductor substrate And a third doped layer containing at a high concentration.

請求項５の発明は、請求項１ないし請求項４のいずれかに記載の太陽電池素子であって、前記第２ドープ層上に順次積層形成された真性半導体層と、第２の導電型の層と、反射層と、をさらに備える、ことを特徴とする。   A fifth aspect of the present invention is the solar cell element according to any one of the first to fourth aspects, wherein an intrinsic semiconductor layer sequentially formed on the second doped layer and a second conductivity type It further comprises a layer and a reflective layer.

請求項６の発明は、請求項１ないし請求項５のいずれかに記載の太陽電池素子であって、半導体基板の側部を被覆する反射防止層をさらに備える、ことを特徴とする。   A sixth aspect of the present invention is the solar cell element according to any one of the first to fifth aspects, further comprising an antireflection layer covering a side portion of the semiconductor substrate.

請求項７の発明は、請求項６に記載の太陽電池素子であって、前記反射防止層は、前記半導体基板の前記第１ドープ層の側部を被覆する、ことを特徴とする。   The invention according to claim 7 is the solar cell element according to claim 6, wherein the antireflection layer covers a side portion of the first doped layer of the semiconductor substrate.

請求項８の発明は、第１の面と第２の面とを備え、第１の導電型を有する半導体基板を準備する工程と、前記半導体基板の前記第１の面側に、前記第１の導電型に寄与するドーパントを前記半導体基板よりも高い濃度で含有する第１ドープ層を形成する工程と、前記半導体基板の前記第２の面の第１領域に、前記第１の導電型に寄与するドーパントを前記半導体基板よりも高い濃度で含有する第２ドープ層を形成する工程と、前記半導体基板の前記第２の面の第２領域に、真性半導体層を形成する工程と、前記真性半導体層上に第２の導電型を有する第２の導電型の層を形成する工程と、を備える。   According to an eighth aspect of the present invention, there is provided a step of preparing a semiconductor substrate having a first surface and a second surface and having a first conductivity type, and the first surface side of the semiconductor substrate on the first surface side. Forming a first doped layer containing a dopant that contributes to the conductivity type of the semiconductor substrate at a concentration higher than that of the semiconductor substrate; and forming the first conductivity type in the first region of the second surface of the semiconductor substrate. Forming a second doped layer containing a contributing dopant at a higher concentration than the semiconductor substrate, forming an intrinsic semiconductor layer in a second region of the second surface of the semiconductor substrate, and the intrinsic Forming a second conductivity type layer having the second conductivity type on the semiconductor layer.

請求項９の発明は、請求項８に記載の太陽電池素子の製造方法であって、前記高濃度ドープ層を熱拡散法によって形成する、ことを特徴とする。   A ninth aspect of the invention is a method for manufacturing a solar cell element according to the eighth aspect of the invention, wherein the high-concentration doped layer is formed by a thermal diffusion method.

請求項１０の発明は、請求項８または請求項９に記載の太陽電池素子の製造方法であって、前記半導体基板の前記第２の面の前記第２領域を前記第１領域よりも大きく形成する、ことを特徴とする。   The invention of claim 10 is the method for manufacturing a solar cell element according to claim 8 or claim 9, wherein the second region of the second surface of the semiconductor substrate is formed larger than the first region. It is characterized by.

請求項１１の発明は、請求項８ないし請求項１０のいずれかに記載の太陽電池素子の製造方法であって、前記第１の導電型に寄与するドーパントを前記半導体基板よりも高い濃度で含有する第３ドープ層を、前記第１導電型層の側部に形成する工程をさらに有する、ことを特徴とする。   Invention of Claim 11 is a manufacturing method of the solar cell element in any one of Claim 8 thru | or 10, Comprising: The dopant which contributes to a said 1st conductivity type is contained in the density | concentration higher than the said semiconductor substrate. The method further includes forming a third doped layer on the side of the first conductivity type layer.

請求項１２の発明は、請求項８ないし請求項１１のいずれかに記載の太陽電池素子の製造方法であって、前記真性半導体層の形成と前記第２の導電型の層の形成とを連続的に行うことにより、第２ドープ層上に前記真性半導体層と前記第２の導電型の層とを順次積層し、前記第２の導電型の層上に反射層を形成する工程、をさらに備えることを特徴とする。   A twelfth aspect of the present invention is the method for manufacturing a solar cell element according to any one of the eighth to eleventh aspects, wherein the formation of the intrinsic semiconductor layer and the formation of the second conductivity type layer are continuously performed. Performing the steps of sequentially stacking the intrinsic semiconductor layer and the second conductive type layer on the second doped layer, and forming a reflective layer on the second conductive type layer, It is characterized by providing.

請求項１３の発明は、請求項８ないし請求項１２のいずれかに記載の太陽電池素子の製造方法であって、前記半導体基板の側部を被覆する反射防止層を形成する工程をさらに備える、ことを特徴とする。   Invention of Claim 13 is a manufacturing method of the solar cell element in any one of Claim 8 thru | or 12, Comprising: The process of forming the antireflection layer which coat | covers the side part of the said semiconductor substrate is further provided. It is characterized by that.

請求項１４の発明は、請求項１３に記載の太陽電池素子の製造方法であって、前記反射防止層を形成する工程において、前記半導体基板の前記第１ドープ層の側部を被覆する、ことを特徴とする   The invention of claim 14 is the method for manufacturing a solar cell element according to claim 13, wherein in the step of forming the antireflection layer, the side portion of the first doped layer of the semiconductor substrate is covered. Characterized by

請求項１ないし請求項１４の発明によれば、表面電界層（ＦＳＦ層）として機能する第１ドープ層と裏面電界層（ＢＳＦ層）として機能する第２ドープ層を設けるとともに、ｐｉｎ接合部分については高濃度ドープ層を設けないようにすることで欠陥密度が小さく保たれたバックコンタクト型の太陽電池素子が得られる。これらによって、従来のスルーホール構造を有するバックコンタクト型の太陽電池素子よりも、さらに高い発電効率が実現される。   According to invention of Claim 1 thru | or 14, while providing the 1st doped layer which functions as a surface electric field layer (FSF layer) and the 2nd doped layer which functions as a back surface electric field layer (BSF layer), about a pin junction part By not providing a high-concentration doped layer, a back-contact solar cell element in which the defect density is kept small can be obtained. As a result, higher power generation efficiency than that of a back contact solar cell element having a conventional through-hole structure is realized.

＜第１の実施の形態＞
＜太陽電池素子の全体構造＞
図１は、本発明の第１の実施の形態に係る太陽電池素子１００Ａの断面構造を示す図である。図２は、太陽電池素子１００Ａの裏面側を示す平面図である。 <First Embodiment>
<Overall structure of solar cell element>
FIG. 1 is a diagram showing a cross-sectional structure of solar cell element 100A according to the first embodiment of the present invention. FIG. 2 is a plan view showing the back side of the solar cell element 100A.

第１の実施の形態に係る太陽電池素子１００Ａは、第１の面１ａと第２の面１ｂとを含み、ｎ型（第１の導電型）のドーパント（例えばＰ（リン））がドープされてなることでｎ型の導電型を呈するｎ型半導体領域２を有する半導体基板１と、ｎ型半導体領域２よりもｎ型のドーパントを高濃度に含有するドープ層３と、ノンドープのアモルファスシリコンからなる真性半導体層であるｉ型半導体層５と、アモルファスシリコンからなり、ｐ型のドーパント（例えばＢ（ボロン））がドープされてなることでｐ型の導電型を呈するｐ型半導体層（第２の導電型の層）６と、ｐ型電極７と、ｎ型電極１０と、反射防止層４とを主として備える。   Solar cell element 100A according to the first embodiment includes first surface 1a and second surface 1b, and is doped with an n-type (first conductivity type) dopant (for example, P (phosphorus)). Thus, a semiconductor substrate 1 having an n-type semiconductor region 2 exhibiting an n-type conductivity, a doped layer 3 containing an n-type dopant in a higher concentration than the n-type semiconductor region 2, and non-doped amorphous silicon An i-type semiconductor layer 5 which is an intrinsic semiconductor layer, and a p-type semiconductor layer (second type) which is made of amorphous silicon and exhibits p-type conductivity by being doped with a p-type dopant (for example, B (boron)). A conductive type layer 6, a p-type electrode 7, an n-type electrode 10, and an antireflection layer 4.

係る太陽電池素子１００Ａにおいては、ｎ型半導体領域２とｐ型半導体層６とがｉ型半導体層５を間に挟み込んだｐｎ接合（つまりはｐｉｎ接合）が形成されてなる。なお、係る太陽電池素子１００Ａにおける表面１ａ側とは受光面側（図１においては図面視上側）を示し、裏面１ｂ側とは表面１ａの裏側の面（図１においては図面視下側）を示すものとする。   In the solar cell element 100A, the n-type semiconductor region 2 and the p-type semiconductor layer 6 are formed with a pn junction (that is, a pin junction) with the i-type semiconductor layer 5 interposed therebetween. In the solar cell element 100A, the front surface 1a side indicates the light receiving surface side (upper side in the drawing in FIG. 1), and the rear surface 1b side indicates the back surface of the front surface 1a (the lower side in the drawing in FIG. 1). Shall be shown.

ｐ型電極７およびｎ型電極１０は、発電された電力を外部に取り出すための取出電極である。図２に示すように、ｐ型電極７およびｎ型電極１０はいずれも、太陽電池素子１００Ａの裏面側に形成された、複数の電極指を有する櫛歯状電極である。裏面側においては、両者の電極指は交互に並んでいる（ただし、図１においては、図示の都合上、両電極の電極指を１つずつのみ示している）。すなわち、太陽電池素子１００Ａは、ｐ型電極７およびｎ型電極１０が、太陽電池素子１００Ａの裏面側にのみ配されており、受光面側には、両電極の構成部材が全く配置されない構造、いわゆるバックコンタクト型の構造を有してなる。これにより、太陽電池素子１００Ａにおいては、受光面全面での受光が可能となっている。係る構成によって、変換効率の向上が図られているとともに、受光面側において電極が凸部となって存在することがないので、美観の向上も実現されている。   The p-type electrode 7 and the n-type electrode 10 are extraction electrodes for extracting generated electric power to the outside. As shown in FIG. 2, each of the p-type electrode 7 and the n-type electrode 10 is a comb-like electrode having a plurality of electrode fingers formed on the back surface side of the solar cell element 100A. On the back side, the electrode fingers of both electrodes are alternately arranged (however, in FIG. 1, only one electrode finger of both electrodes is shown for convenience of illustration). That is, the solar cell element 100A has a structure in which the p-type electrode 7 and the n-type electrode 10 are disposed only on the back surface side of the solar cell element 100A, and the constituent members of both electrodes are not disposed at all on the light receiving surface side. It has a so-called back contact type structure. Thereby, in the solar cell element 100A, light can be received on the entire light receiving surface. With such a configuration, the conversion efficiency is improved, and the electrodes do not exist as convex portions on the light receiving surface side, so that the aesthetic appearance is also improved.

半導体基板１は、受光面側である第１の面１ａと裏面側である第２の面１ｂとを備える。第２の面１ｂは、第１の領域１ｂａと第２の領域１ｂｂとを含む。半導体基板１は、例えば、導電型決定元素としてＰを含有するｎ型の多結晶シリコンインゴットを鋳造法等によって形成した後、所定の大きさおよび厚みに切断することで作製される。半導体基板１の寸法例としては、大きさが１０ｃｍ×１０ｃｍ〜２１ｃｍ×２１ｃｍ程度、厚みが３００μｍ以下であることがその好適な一例であり、厚みについては、２００μｍ以下であることがより好ましい。また、半導体基板１の抵抗率は、０．３〜５Ω・ｃｍ程度あるのが好ましい。半導体基板１のｎ型半導体領域２は、半導体基板１のうち、高濃度ドープ層３以外の部分（バルク領域）を構成する領域である。好ましくは、ｎ型半導体領域２は、１×１０15〜１×１０17（ｃｍ-3）程度の濃度でｎ型のドーパントを含有し、高濃度ドープ層３は、１×１０16〜１×１０20（ｃｍ-3）程度の濃度でｎ型のドーパントを含有する。 The semiconductor substrate 1 includes a first surface 1a on the light receiving surface side and a second surface 1b on the back surface side. Second surface 1b includes a first region 1ba and a second region 1bb. The semiconductor substrate 1 is produced, for example, by forming an n-type polycrystalline silicon ingot containing P as a conductivity type determining element by a casting method or the like and then cutting it into a predetermined size and thickness. As a dimension example of the semiconductor substrate 1, a suitable example is a size of about 10 cm × 10 cm to 21 cm × 21 cm and a thickness of 300 μm or less, and the thickness is more preferably 200 μm or less. The resistivity of the semiconductor substrate 1 is preferably about 0.3 to 5 Ω · cm. The n-type semiconductor region 2 of the semiconductor substrate 1 is a region constituting a portion (bulk region) other than the heavily doped layer 3 in the semiconductor substrate 1. Preferably, the n-type semiconductor region 2 contains an n-type dopant at a concentration of about 1 × 10 15 to 1 × 10 17 (cm −3 ), and the heavily doped layer 3 has a concentration of 1 × 10 16 to 1 ×. An n-type dopant is contained at a concentration of about 10 20 (cm −3 ).

図１において、好ましくは、半導体基板１の表面１ａ側には高濃度ドープ層３の形成に先立ってあらかじめ、反応性イオンエッチング（ＲＩＥ）法等のドライエッチングや、ウェットエッチングなどの粗面化処理を施すことによって、微細な凹凸構造（テクスチャ構造）が形成される（図１２（ａ）参照）。係る凹凸構造は無数の突起にて構成されるが、これらの突起は、幅と高さがそれぞれ２０μｍ以下であり、かつアスペクト比（高さ／幅）が０．１以上２以下であるのが好適である。半導体基板１がこのような表面凹凸構造を有することにより、太陽電池素子１００Ａの受光面における光の反射損失が低減される。   In FIG. 1, preferably, on the surface 1a side of the semiconductor substrate 1, prior to the formation of the high-concentration doped layer 3, the surface is roughened by dry etching such as reactive ion etching (RIE) or wet etching. Is applied to form a fine concavo-convex structure (texture structure) (see FIG. 12A). Such a concavo-convex structure is composed of innumerable protrusions, and these protrusions each have a width and a height of 20 μm or less, and an aspect ratio (height / width) of 0.1 or more and 2 or less. Is preferred. When the semiconductor substrate 1 has such a surface concavo-convex structure, the reflection loss of light on the light receiving surface of the solar cell element 100A is reduced.

ドープ層３は、ｎ型の導電性を呈する多結晶シリコン基板である半導体基板１の外縁に形成された層である。ドープ層３は、２０ｎｍ〜５μm程度の厚みを有するように形成される。ドープ層３は、より詳細に言えば、半導体基板１の外縁のうち、仮にドープ層３を形成するとｉ型半導体層５を介してｐ型半導体層６との間に接合部が形成されることになる箇所を除いた範囲に形成される。換言すれば、ドープ層３は半導体基板１の外縁のうち、ｐｉｎ接合の形成箇所以外に形成される。図１において、ドープ層３は、半導体基板１の表面側全面と側面、および裏面側のうちｉ型半導体層５を挟んでｐ型半導体層６と対向する位置以外の部分に形成されている。半導体基板１の裏面側のうち、ドープ層３が形成される領域を第１領域１ｂａ、それ以外の領域を第２領域１ｂｂと称することとすると、ドープ層３は、半導体基板１の第１の面１ａに設けられた表面側ドープ層（第１ドープ層）３ａと、半導体基板１の第２の面３ｂの第１領域１ｂａに設けられた裏面側ドープ層（第２ドープ層）３ｂと、半導体基板の側部１ｃに形成された第３ドープ層３ｃとを有する。ここで、「第１（第２）の面に設けられる」、「側部に設けられる」とは、半導体基板１の第１（第２）の面上、側部上に形成される場合と、半導体基板１内に形成される場合とを含む。   The doped layer 3 is a layer formed on the outer edge of the semiconductor substrate 1 that is a polycrystalline silicon substrate exhibiting n-type conductivity. The doped layer 3 is formed to have a thickness of about 20 nm to 5 μm. More specifically, the doped layer 3 has a junction formed between the outer edge of the semiconductor substrate 1 and the p-type semiconductor layer 6 via the i-type semiconductor layer 5 if the doped layer 3 is formed. It is formed in the range excluding the part to become. In other words, the doped layer 3 is formed on the outer edge of the semiconductor substrate 1 other than the location where the pin junction is formed. In FIG. 1, the doped layer 3 is formed in portions other than the position facing the p-type semiconductor layer 6 across the i-type semiconductor layer 5 on the entire surface side and side surface and back surface side of the semiconductor substrate 1. Of the back side of the semiconductor substrate 1, if the region where the doped layer 3 is formed is referred to as a first region 1 ba and the other region is referred to as a second region 1 bb, the doped layer 3 is the first region of the semiconductor substrate 1. A front-side doped layer (first doped layer) 3a provided on the surface 1a, a back-side doped layer (second doped layer) 3b provided in the first region 1ba of the second surface 3b of the semiconductor substrate 1, And a third doped layer 3c formed on the side 1c of the semiconductor substrate. Here, “provided on the first (second) surface” and “provided on the side portion” means that the semiconductor substrate 1 is formed on the first (second) surface, on the side portion. And the case of being formed in the semiconductor substrate 1.

ｉ型半導体層５は、半導体基板１の第２の面１ｂに設けられた真性半導体層である。ｉ型半導体層５は、半導体基板１の裏面の略全面に、３ｎｍ〜２０ｎｍ程度の厚みを有するように形成される。ただし、ｉ型半導体層５のうち、第１領域１ｂａに接する箇所には、複数のビアホール１３が設けられており、後述するように、裏面側ドープ層３ｂと第二シード層１１との導通が確保されてなる。また、ｐ型半導体層６は、半導体基板１の裏面側であって裏面側ドープ層３ｂが形成されていない領域（第２領域）と、ｉ型半導体層５を挟んで対向する位置に、３ｎｍ〜２０ｎｍ程度の厚みを有するように形成される。ｉ型半導体層５は、ｐ型電極７とｎ型電極１０の間の絶縁を確保する役割を果たすものであるが、太陽電池素子１００Ａにおいては、ｎ型半導体領域２とｐ型半導体層６との間にｉ型半導体層５を設けてｐｉｎ接合を形成することにより、接合界面におけるキャリアの再結合の低減と、開放電圧の増大という効果も得られる。   The i-type semiconductor layer 5 is an intrinsic semiconductor layer provided on the second surface 1 b of the semiconductor substrate 1. The i-type semiconductor layer 5 is formed on the substantially entire back surface of the semiconductor substrate 1 so as to have a thickness of about 3 nm to 20 nm. However, in the i-type semiconductor layer 5, a plurality of via holes 13 are provided at locations in contact with the first region 1 ba, and the backside doped layer 3 b and the second seed layer 11 are electrically connected as will be described later. Be secured. Further, the p-type semiconductor layer 6 is 3 nm at a position facing the region (second region) on the back surface side of the semiconductor substrate 1 where the back-side doped layer 3b is not formed with the i-type semiconductor layer 5 interposed therebetween. It is formed to have a thickness of about 20 nm. The i-type semiconductor layer 5 plays a role of ensuring insulation between the p-type electrode 7 and the n-type electrode 10, but in the solar cell element 100A, the n-type semiconductor region 2 and the p-type semiconductor layer 6 By providing the i-type semiconductor layer 5 between them to form a pin junction, the effect of reducing the recombination of carriers at the junction interface and increasing the open-circuit voltage can be obtained.

ｐ型電極７は、第１シード層８と第１裏面電極９とを有する。第１シード層８と第１裏面電極９とは、ｐ型半導体層６の、ｉ型半導体層５と接続していない側の面（図１の場合は下面）に、順に形成されている。ただし、第１裏面電極９は、その一部がｐ型半導体層６の側面にまで延在するように形成されてなる。   The p-type electrode 7 has a first seed layer 8 and a first back electrode 9. The first seed layer 8 and the first back electrode 9 are sequentially formed on the surface of the p-type semiconductor layer 6 that is not connected to the i-type semiconductor layer 5 (the lower surface in FIG. 1). However, the first back electrode 9 is formed so that a part thereof extends to the side surface of the p-type semiconductor layer 6.

ｎ型電極１０は、第２シード層１１と第２裏面電極１２とを有する。第２シード層１１と第２裏面電極１２とは、ｉ型半導体層５を挟んで裏面側ドープ層３と対向する位置に、順に形成されてなる。ただし、第２裏面電極１２は、第１シード層１１の側面にまで延在するように形成されてなる。   The n-type electrode 10 has a second seed layer 11 and a second back electrode 12. The second seed layer 11 and the second back electrode 12 are sequentially formed at a position facing the back-side doped layer 3 with the i-type semiconductor layer 5 interposed therebetween. However, the second back electrode 12 is formed so as to extend to the side surface of the first seed layer 11.

第１シード層８および第２シード層１１は、ｐ型電極７およびｎ型電極１０における集電部として機能するほか、第１シード層８および第２シード層１１は、第１裏面電極９および第２裏面電極１２をメッキ形成する際の下地層としての役割も果たす。第１シード層８および第２シード層１１は、数百ｎｍ〜数μｍ程度の厚みに形成される。第１シード層８および第２シード層１１は、例えば、Ｎｉ（ニッケル）、Ｗ（タングステン）、Ｃｏ（コバルト）およびこれらの合金、あるいは、Ｎｉ、Ｗ、ＣｏとＰ、Ｂ（ホウ素）との合金などの、導電性の材料により形成される。あるいは、ＩＴＯ（酸化インジウム錫）やＡｇ（銀）等の高反射率材料を用いて、第１シード層８および第２シード層１１を形成する態様であってもよい。この場合、受光面側から入射した光が第１シード層８および第２シード層１１にて反射されるので、入射光の透過損失やシード層での吸収損失が低減される。   The first seed layer 8 and the second seed layer 11 function as a current collector in the p-type electrode 7 and the n-type electrode 10, and the first seed layer 8 and the second seed layer 11 include the first back electrode 9 and It also serves as a base layer when the second back electrode 12 is formed by plating. The first seed layer 8 and the second seed layer 11 are formed to a thickness of about several hundred nm to several μm. The first seed layer 8 and the second seed layer 11 are made of, for example, Ni (nickel), W (tungsten), Co (cobalt) and alloys thereof, or Ni, W, Co and P, and B (boron). It is formed of a conductive material such as an alloy. Alternatively, the first seed layer 8 and the second seed layer 11 may be formed using a highly reflective material such as ITO (indium tin oxide) or Ag (silver). In this case, since the light incident from the light receiving surface side is reflected by the first seed layer 8 and the second seed layer 11, transmission loss of incident light and absorption loss at the seed layer are reduced.

また、第２シード層１１は、裏面側ドープ層３ｂとの間で導通が確保されるように、ｉ型半導体層５に設けられた複数のビアホール１３を充填する態様にて形成されている。詳細な図示は省略するが、ビアホール１３は、図１の図面視左右方向および図面に垂直な方向にそれぞれ、所定のピッチで等間隔に形成されてなる。２００μｍ径のビアホール１３を、上記方向についてそれぞれ１００μｍピッチで形成するのが好適な一例である。なお、裏面側ドープ層３ｂと第２シード層１１との間の導通箇所が均一に分布していれば、ビアホール１３の形成態様は上述の例には限られない。また、第２シード層１１と裏面側ドープ層３ｂとの全接触面積（導通部分の総面積）は、裏面側ドープ層３ｂの面積に対して１％程度であるのが望ましい。   The second seed layer 11 is formed in such a manner as to fill a plurality of via holes 13 provided in the i-type semiconductor layer 5 so as to ensure conduction with the back-side doped layer 3b. Although not shown in detail, the via holes 13 are formed at regular intervals at predetermined pitches in the left-right direction as viewed in FIG. 1 and in the direction perpendicular to the drawing. It is a preferred example that the via holes 13 having a diameter of 200 μm are formed at a pitch of 100 μm in the above direction. In addition, if the conduction | electrical_connection location between the back side dope layer 3b and the 2nd seed layer 11 is distributed uniformly, the formation aspect of the via hole 13 is not restricted to the above-mentioned example. The total contact area between the second seed layer 11 and the back-side doped layer 3b (the total area of the conductive portion) is preferably about 1% with respect to the area of the back-side doped layer 3b.

第１裏面電極９および第２裏面電極１２は、太陽電池素子１００Ａにて発生した電力の外部取出電極である。第１裏面電極９および第２裏面電極１２は、数μｍ程度の厚みに形成される。第１裏面電極９および第２裏面１２は、Ｃｕにて形成されるのが好適な一例である。あるいは、Ａｇ、Ａｌ（アルミニウム）、Ｃｒ（クロム）、Ｔｉ（チタン）、Ｗ、Ｍｏ（モリブデン）、Ｔａ（タンタル）、Ｐｔ（白金）、Ａｕ（金）、Ｎｉ、Ｃｏや、これらの金属の合金など、一般的な電極材料を用いてもよい。なお、第１シード層８および第２シード層１１を設けることなく、第１裏面電極９および第２裏面電極１２を形成することも可能である。   The first back electrode 9 and the second back electrode 12 are external extraction electrodes for the electric power generated in the solar cell element 100A. The first back electrode 9 and the second back electrode 12 are formed to a thickness of about several μm. The first back electrode 9 and the second back surface 12 are preferably formed of Cu. Or, Ag, Al (aluminum), Cr (chromium), Ti (titanium), W, Mo (molybdenum), Ta (tantalum), Pt (platinum), Au (gold), Ni, Co, and these metals A general electrode material such as an alloy may be used. Note that the first back electrode 9 and the second back electrode 12 can be formed without providing the first seed layer 8 and the second seed layer 11.

なお、太陽電池素子１００Ａの発電効率を向上させるうえでは、図２のように太陽電池素子１００Ａを裏面側から見たときの第１電極７の平面占有面積が、第２電極１０の平面占有面積よりも大きくなるように、第１電極７と第２電極１０とを形成するのが好適である。当然ながら、裏面側ドープ層３も、第２電極１０の形成範囲に対応する領域にのみ形成するようにする。例えば、両者の面積比が９：１〜６：４の範囲にあるように形成するのが好ましい。   In order to improve the power generation efficiency of the solar cell element 100A, the plane occupation area of the first electrode 7 when the solar cell element 100A is viewed from the back side as shown in FIG. It is preferable to form the first electrode 7 and the second electrode 10 so as to be larger. Of course, the back-side doped layer 3 is also formed only in a region corresponding to the formation range of the second electrode 10. For example, it is preferable to form such that the area ratio of both is in the range of 9: 1 to 6: 4.

反射防止層４は、受光面側から太陽電池素子１００Ａに入射する光の反射損失の低減を目的として設けられる層である。また、反射防止層４は、半導体基板１の保護層としての役割も有する。反射防止層４は、半導体基板１の側部１ｃを覆う。特に、反射防止層４は表面側ドープ層３を被覆するように形成されてなる。表面側ドープ層３の側部は表面再結合速度が速いため、反射防止層４により表面側ドープ層３の側部を覆うことでパッシベーション効果が得られ、表面側ドープ層３の側部における不具合を低減できる。ただし、図１に示す太陽電池素子１００Ａにおいては、半導体基板１の側面さらにはｉ型半導体層５とｐ型半導体層６の側面まで覆うように形成されてなる。このように反射防止層４を形成することで、半導体基板１へのバルクおよび表面へのパッシベーション効果が増大し、開放電圧や短絡電流密度が向上するという効果が得られる。   The antireflection layer 4 is a layer provided for the purpose of reducing the reflection loss of light incident on the solar cell element 100A from the light receiving surface side. The antireflection layer 4 also serves as a protective layer for the semiconductor substrate 1. The antireflection layer 4 covers the side portion 1 c of the semiconductor substrate 1. In particular, the antireflection layer 4 is formed so as to cover the surface side doped layer 3. Since the side portion of the surface-side doped layer 3 has a high surface recombination velocity, a passivation effect is obtained by covering the side portion of the surface-side doped layer 3 with the antireflection layer 4, and a defect in the side portion of the surface-side doped layer 3 Can be reduced. However, the solar cell element 100A shown in FIG. 1 is formed so as to cover the side surfaces of the semiconductor substrate 1 and further the side surfaces of the i-type semiconductor layer 5 and the p-type semiconductor layer 6. By forming the antireflection layer 4 in this way, the effect of passivation to the bulk and the surface of the semiconductor substrate 1 is increased, and the effect of improving the open circuit voltage and the short circuit current density can be obtained.

反射防止層４の構成材料や厚みは、半導体基板１との屈折率の差などを考慮して定められる。反射防止層４は、屈折率２程度の材料であるＳｉＯ2（酸化シリコン）、ＳｉＮ（窒化シリコン）、ＴｉＯ2（酸化チタン）、あるいはＭｇＦ2（フッ化マグネシウム）等を用いて、厚みが５０〜２００ｎｍ程度となるように形成されるのが、その好適な一例である。 The constituent material and thickness of the antireflection layer 4 are determined in consideration of the difference in refractive index from the semiconductor substrate 1. The antireflection layer 4 is made of SiO 2 (silicon oxide), SiN (silicon nitride), TiO 2 (titanium oxide), MgF 2 (magnesium fluoride) or the like having a refractive index of about 2 and has a thickness of 50. A preferable example is that the thickness is about 200 nm.

＜ドープ層形成の効果＞
次に、太陽電池素子１００Ａに上述のような形態にてドープ層３を設けることで得られる効果について説明する。 <Effect of dope layer formation>
Next, an effect obtained by providing the solar cell element 100A with the doped layer 3 in the above-described form will be described.

まず、ドープ層３のうち、表面側ドープ層３ａは、半導体基板１の表面側の界面付近におけるキャリアの再結合損失を低減する効果（表面電界効果）を有する、ＦＳＦ層（表面電界層）として機能する。一方、裏面側ドープ層３ｂは、半導体基板１の裏面側の界面付近におけるキャリアの再結合損失を低減する効果（裏面電界効果）を有する、ＢＳＦ層（裏面電界層）として機能する。すなわち、半導体基板１の両面にドープ層３を備えることは、太陽電池素子１００Ａにおける発電効率を向上させる効果を有する。なお、太陽電池素子１００Ａにおいては、第３ドープ層３ｃが半導体基板１の側部１ｃにも設けられている。これは、半導体基板１のバルクパッシベーション効果を高め、開放電圧や短絡電流密度を高める作用を有している。   First, in the doped layer 3, the surface-side doped layer 3 a is an FSF layer (surface electric field layer) having an effect of reducing carrier recombination loss in the vicinity of the interface on the surface side of the semiconductor substrate 1 (surface electric field effect). Function. On the other hand, the back-side doped layer 3 b functions as a BSF layer (back surface field layer) having an effect of reducing carrier recombination loss (back surface field effect) in the vicinity of the interface on the back surface side of the semiconductor substrate 1. That is, providing the doped layer 3 on both surfaces of the semiconductor substrate 1 has an effect of improving the power generation efficiency in the solar cell element 100A. In the solar cell element 100A, the third doped layer 3c is also provided on the side portion 1c of the semiconductor substrate 1. This has the effect | action which raises the bulk passivation effect of the semiconductor substrate 1, and raises an open circuit voltage or a short circuit current density.

好ましくは、ドープ層３は、Ｐ等のｎ型ドーパント原子が存在する雰囲気下で半導体基板１を９００℃程度の温度に加熱し、該ｎ型ドーパント原子を半導体基板１の内部に拡散させる熱拡散法によって形成される熱拡散層である（詳細は後述）。係る加熱の際には、半導体基板１中に（ｎ型半導体領域２中に）含まれている金属不純物（例えば、Ｆｅ、Ｃｕ、Ａｌなど）がドープ層３側へと拡散して移動し、ｎ型半導体領域２におけるこれら金属不純物の濃度が低減する、金属ゲッタリング効果が得られる。これにより、ｎ型半導体領域２内における不純物原子の存在に起因したキャリアの再結合が低減されるので、太陽電池素子における発電効率がさらに向上する。表１は、太陽電池素子１００Ａにおいて半導体基板１のｎ型半導体領域２に含有される金属不純物のうち、Ｆｅ、Ｃｕ、Ａｌについての含有量を、熱拡散法を行わずに形成した太陽電池素子のｎ型半導体層における含有量と対比して示したものである。後者は、太陽電池素子１００Ａにおいてドープ層３形成前に半導体基板１のｎ型半導体領域２に含有される金属不純物の含有量に相当する。含有量の測定は、誘導結合プラズマ質量分析法（ＩＣＰ−ＭＳ）により行っている。   Preferably, the doped layer 3 is a thermal diffusion that heats the semiconductor substrate 1 to a temperature of about 900 ° C. in an atmosphere in which an n-type dopant atom such as P exists, and diffuses the n-type dopant atom into the semiconductor substrate 1. It is a thermal diffusion layer formed by the method (details will be described later). During such heating, metal impurities (for example, Fe, Cu, Al, etc.) contained in the semiconductor substrate 1 (in the n-type semiconductor region 2) diffuse and move to the doped layer 3 side, A metal gettering effect is obtained in which the concentration of these metal impurities in the n-type semiconductor region 2 is reduced. Thereby, since carrier recombination due to the presence of impurity atoms in n-type semiconductor region 2 is reduced, power generation efficiency in the solar cell element is further improved. Table 1 shows a solar cell element in which the content of Fe, Cu, and Al among the metal impurities contained in the n-type semiconductor region 2 of the semiconductor substrate 1 in the solar cell element 100A is formed without performing the thermal diffusion method. It is shown in comparison with the content in the n-type semiconductor layer. The latter corresponds to the content of metal impurities contained in the n-type semiconductor region 2 of the semiconductor substrate 1 before forming the doped layer 3 in the solar cell element 100A. The content is measured by inductively coupled plasma mass spectrometry (ICP-MS).

Figure 2010123859
Figure 2010123859

表１に示す結果からは、ドープ層３を熱拡散層として形成するために行う熱拡散法が、半導体基板１のｎ型半導体領域２における不純物濃度を低減させるうえでも有効なプロセスであることがわかる。表１に示す程度にまで金属不純物の含有量が低減してなる多結晶シリコン基板を、熱拡散法を施すことなく用意することは現実的ではないと考えられることから、別の見方をすれば、多結晶シリコン基板を半導体基板として用い、表１に示す程度にまで金属不純物が低減されてなるｎ型半導体層を備える太陽電池素子は、熱拡散法を用いずに作製することは難しいといえる。加えて、ホールに対して比較的大きな捕獲断面積を有するＦｅ不純物が低減することは、多結晶シリコンからなる半導体基板１のライフタイムを向上させる効果もある。なお、ＦＳＦ層やＢＳＦ層としての機能を持たせることが目的であれば、上述のように熱拡散層として形成する態様に代えて、半導体基板１の表面にアモルファスシリコンからなるドーパント層３を積層形成する態様であってもよい。   From the results shown in Table 1, it can be seen that the thermal diffusion method performed to form the doped layer 3 as a thermal diffusion layer is an effective process for reducing the impurity concentration in the n-type semiconductor region 2 of the semiconductor substrate 1. Recognize. Since it is considered impractical to prepare a polycrystalline silicon substrate having a metal impurity content reduced to the extent shown in Table 1 without performing a thermal diffusion method, It can be said that it is difficult to produce a solar cell element including an n-type semiconductor layer using a polycrystalline silicon substrate as a semiconductor substrate and having metal impurities reduced to the extent shown in Table 1 without using a thermal diffusion method. . In addition, the reduction of Fe impurities having a relatively large capture cross-sectional area with respect to holes has an effect of improving the lifetime of the semiconductor substrate 1 made of polycrystalline silicon. If the purpose is to provide a function as an FSF layer or a BSF layer, a dopant layer 3 made of amorphous silicon is laminated on the surface of the semiconductor substrate 1 instead of the embodiment of forming as a thermal diffusion layer as described above. The form to form may be sufficient.

半導体基板１のｎ型半導体領域２における不純物濃度が低減されれば、ｎ型半導体領域２内における不純物原子の存在に起因したキャリアの再結合が低減されるので、上述のようにドープ層３を形成してなる太陽電池素子１００Ａは、品質を改善させて発電効率を向上させたものであるといえる。   If the impurity concentration in the n-type semiconductor region 2 of the semiconductor substrate 1 is reduced, carrier recombination due to the presence of impurity atoms in the n-type semiconductor region 2 is reduced, so that the doped layer 3 is formed as described above. It can be said that the formed solar cell element 100A has improved quality and improved power generation efficiency.

一方で、太陽電池素子１００Ａにおいては、上述のように、高濃度ドーパント層であり、ｎ型半導体領域２からの不純物の拡散もあるドープ層３は、ｐｉｎ接合箇所には形成されていない。すなわち、太陽電池素子１００Ａにおいては、ドープ層３のような高濃度に不純物を含有する領域がｐｉｎ接合界面の近傍に存在していない。これにより、太陽電池素子１００Ａにおいては、高濃度ドーパント層がｐｎ接合部に（ｐｉｎ接合部に）介在する構成に比してｐｉｎ接合界面における欠陥密度は低く保たれており、該界面におけるキャリアの再結合損失は低減されてなる。   On the other hand, in solar cell element 100A, as described above, doped layer 3 which is a high-concentration dopant layer and also has diffusion of impurities from n-type semiconductor region 2 is not formed at the pin junction. That is, in the solar cell element 100A, a region containing impurities at a high concentration like the doped layer 3 does not exist in the vicinity of the pin junction interface. Thus, in solar cell element 100A, the defect density at the pin junction interface is kept low compared to the configuration in which the high-concentration dopant layer is interposed in the pn junction (in the pin junction), and the carrier density at the interface is low. Recombination loss is reduced.

以上、説明したように、本実施の形態に係る太陽電池素子１００Ａにおいては、高濃度ドーパント層であるドープ層３を上述のような手法および形態にて形成することで、表面側ドープ層３ａおよび裏面側ドープ層３ｂをそれぞれＦＳＦ層およびＢＳＦ層として機能させるのみならず、半導体基板１のｎ型半導体領域２における不純物濃度を低減させてなる。その一方で、ｐｉｎ接合部分についてはドープ層３を設けないようにすることで欠陥密度が小さく保たれている。これらによって、従来のスルーホール構造を有するバックコンタクト型の太陽電池素子よりも、さらに高い発電効率が実現される。   As described above, in solar cell element 100A according to the present embodiment, surface-side doped layer 3a and high-concentration dopant layer 3 are formed by forming doped layer 3 that is a high-concentration dopant layer in the manner and form as described above. Not only does the back-side doped layer 3b function as an FSF layer and a BSF layer, respectively, but also the impurity concentration in the n-type semiconductor region 2 of the semiconductor substrate 1 is reduced. On the other hand, the defect density is kept small by not providing the doped layer 3 in the pin junction part. As a result, higher power generation efficiency than that of a back contact solar cell element having a conventional through-hole structure is realized.

＜太陽電池素子の製造方法＞
次に、第１の実施の形態に係る太陽電池素子１００Ａの製造方法について説明する。以降の説明においては、ｎ型のドーパントとしてＰが用いられ、半導体基板１が表面凹凸構造を有する太陽電池素子１００Ａを製造する場合を例として説明する。図３は、太陽電池素子１００Ａの製造工程の流れを示す図である。図４ないし図６は、製造工程の途中段階における素子の構造を模式的に示す断面図である。 <Method for producing solar cell element>
Next, a method for manufacturing the solar cell element 100A according to the first embodiment will be described. In the following description, a case where P is used as an n-type dopant and the semiconductor substrate 1 manufactures a solar cell element 100A having a surface uneven structure will be described as an example. FIG. 3 is a diagram showing a flow of manufacturing steps of the solar cell element 100A. 4 to 6 are cross-sectional views schematically showing the structure of the device in the middle of the manufacturing process.

まず、Ｐ等のｎ型ドーパント原子を所定の濃度で含有するｎ型の多結晶シリコンインゴットが、鋳造法等により形成された後、所定の大きさおよび厚みに切断されることによって、ｎ型の多結晶シリコン基板（半導体基板１）が得られる（ステップＳ１）。得られた半導体基板１のスライス面を清浄化するために、ＮａＯＨやＫＯＨ等のアルカリ溶液や、フッ酸、あるいはフッ酸と硝酸との混合溶液等でごくわずかにエッチングする。   First, after an n-type polycrystalline silicon ingot containing an n-type dopant atom such as P at a predetermined concentration is formed by a casting method or the like, the n-type polycrystalline silicon ingot is cut into a predetermined size and thickness, thereby forming an n-type polycrystalline silicon ingot. A polycrystalline silicon substrate (semiconductor substrate 1) is obtained (step S1). In order to clean the sliced surface of the obtained semiconductor substrate 1, it is slightly etched with an alkaline solution such as NaOH or KOH, hydrofluoric acid, or a mixed solution of hydrofluoric acid and nitric acid.

続いて、半導体基板１の表面（すなわち受光面側となる面）を、反応性イオンエッチング（ＲＩＥ）法等のドライエッチングや、ウェットエッチングによって粗面化することで、該半導体基板１の表面に、光反射率の低減機能を有する凹凸構造を形成する。反応性イオンエッチング法による粗面化は、所定のＲＩＥ装置内にて、ＣＨＦ3（三フッ化メタン）を１２ｓｃｃｍ程度、Ｃｌ2（塩素）を７２ｓｃｃｍ程度、Ｏ2（酸素）を９ｓｃｃｍ程度、およびＳＦ6（六フッ化硫黄）を６５ｓｃｃｍ程度の流量で流し、反応圧力を５０ｍＴｏｒｒ程度、プラズマをかけるＲＦパワーを５００Ｗ程度として、１０秒から１５分の間で行うのが好適な一例である。 Subsequently, the surface of the semiconductor substrate 1 (ie, the surface on the light receiving surface side) is roughened by dry etching such as reactive ion etching (RIE) or wet etching, so that the surface of the semiconductor substrate 1 is formed. Then, a concavo-convex structure having a function of reducing light reflectance is formed. The roughening by the reactive ion etching method is performed in a predetermined RIE apparatus by CHF 3 (methane trifluoride) about 12 sccm, Cl 2 (chlorine) about 72 sccm, O 2 (oxygen) about 9 sccm, and A preferred example is that SF 6 (sulfur hexafluoride) is flowed at a flow rate of about 65 sccm, the reaction pressure is about 50 mTorr, the RF power for applying plasma is about 500 W, and the time is from 10 seconds to 15 minutes.

反応性イオンエッチングにより表面凹凸構造を形成した後には、例えば、超音波洗浄などの手法によって半導体基板１の表面（凹凸構造形成面）に残ったエッチング残渣の除去を行う。   After the surface concavo-convex structure is formed by reactive ion etching, the etching residue remaining on the surface of the semiconductor substrate 1 (uneven structure forming surface) is removed by a technique such as ultrasonic cleaning.

次に、図４（ａ）に示すように、半導体基板１のドープ層３の形成予定領域以外の領域を被覆する態様にて、マスク２０を形成する（ステップＳ２）。具体的には、半導体基板１の裏面側のｐ型電極７の形成予定領域が被覆されるように、マスク２０の形成領域とする。マスク２０は、ＳｉＯ2（酸化シリコン）やＴｉＯ2（酸化チタン）等を形成材料として形成される。マスク２０は、液体材料の塗布および焼成などによるいわゆる塗布法によって厚膜として形成する態様であってもよいし、ＣＶＤ法やスパッタリング法の薄膜形成手法によって薄膜として形成する態様であってもよい。 Next, as shown in FIG. 4A, a mask 20 is formed in such a manner as to cover a region other than the region where the doped layer 3 is to be formed in the semiconductor substrate 1 (step S2). Specifically, the formation region of the mask 20 is formed so that the formation region of the p-type electrode 7 on the back surface side of the semiconductor substrate 1 is covered. The mask 20 is formed using SiO 2 (silicon oxide), TiO 2 (titanium oxide), or the like as a forming material. The mask 20 may be formed as a thick film by a so-called application method such as application and baking of a liquid material, or may be formed as a thin film by a thin film formation method such as a CVD method or a sputtering method.

続いて、図４（ｂ）に示すように、ドープ層３を形成する（ステップＳ３）。ドープ層３の形成には、マスク２０の形成された半導体基板１の全面にペースト状のＰ2Ｏ5（五酸化二リン）を塗布して熱拡散させる塗布熱拡散方法や、ガス状態にしたＰＯＣｌ3（オキシ塩化リン）を拡散源として熱拡散させる気相熱拡散方法などを用いることができる。あるいは、Ｐ+イオンを直接拡散させるイオン打ち込み法等の方法を用いる態様であってもよい。これらの手法においては、半導体基板１を５００℃〜９５０℃程度に加熱する。このような処理により、マスク２０を形成した領域を除いて、半導体基板１の表面にドープ層３が形成される。マスク２０は、ドープ層３の形成後にフッ酸等でエッチング除去される。図４（ｃ）には、ドープ層３を形成し、マスク２０を除去した後の半導体基板１を示している。 Subsequently, as shown in FIG. 4B, a doped layer 3 is formed (step S3). The dope layer 3 is formed by applying a coating thermal diffusion method in which paste-like P 2 O 5 (diphosphorus pentoxide) is applied to the entire surface of the semiconductor substrate 1 on which the mask 20 is formed and thermally diffused, or in a gas state. A vapor phase thermal diffusion method in which POCl 3 (phosphorus oxychloride) is thermally diffused as a diffusion source can be used. Alternatively, an embodiment using a method such as an ion implantation method in which P + ions are directly diffused may be used. In these methods, the semiconductor substrate 1 is heated to about 500 ° C. to 950 ° C. By such treatment, the doped layer 3 is formed on the surface of the semiconductor substrate 1 except for the region where the mask 20 is formed. The mask 20 is removed by etching with hydrofluoric acid after the doped layer 3 is formed. FIG. 4C shows the semiconductor substrate 1 after the doped layer 3 is formed and the mask 20 is removed.

なお、マスク２０を用いる代わりに、いったん半導体基板１の全面に熱拡散法により高濃度のｎ型ドーパント層を形成し、その後、ドープ層３として残存させる必要のない部分をエッチングして除去するといった方法を用いてもよい。具体的には、高濃度のｎ型ドーパント層を半導体基板１の全面に形成した後、該ドーパント層をドープ層３として残存させる領域にレジストを塗布したうえで、フッ酸あるいはフッ酸と硝酸との混合液を用いてエッチングを行い、最後にレジスト膜を除去すればよい。係る場合において、エッチングは、レーザスクライブ処理やサンドブラスト処理などの手法で行ってもよい。また、ドープ層３の表層のドーパント濃度が高い場合には、フッ酸と硝酸との混合溶液等でエッチングして、ドーピングプロファイルを制御することが好ましい。   Instead of using the mask 20, a high-concentration n-type dopant layer is once formed on the entire surface of the semiconductor substrate 1 by a thermal diffusion method, and then a portion that does not need to remain as the doped layer 3 is removed by etching. A method may be used. Specifically, after a high-concentration n-type dopant layer is formed on the entire surface of the semiconductor substrate 1, a resist is applied to a region where the dopant layer remains as the doped layer 3, and then hydrofluoric acid or hydrofluoric acid and nitric acid are used. Etching is performed using the mixed solution, and the resist film is finally removed. In such a case, the etching may be performed by a technique such as laser scribing or sand blasting. When the dopant concentration of the surface layer of the doped layer 3 is high, it is preferable to control the doping profile by etching with a mixed solution of hydrofluoric acid and nitric acid.

続いて、ドープ層３が形成された半導体基板１を洗浄する（ステップＳ４）。半導体基板１の洗浄は、ＲＣＡ洗浄、ＳＰＭ洗浄、水素水洗浄、およびオゾン水洗浄等のウェットエッチングや、アッシングやＵＶ洗浄等のドライ洗浄によって行う。また、酸化膜を除去するために、半導体基板１を、フッ酸やＮＨ4Ｆ（フッ化アンモニウム）溶液等に浸漬し、その後水洗する。 Subsequently, the semiconductor substrate 1 on which the doped layer 3 is formed is cleaned (step S4). The semiconductor substrate 1 is cleaned by wet etching such as RCA cleaning, SPM cleaning, hydrogen water cleaning, and ozone water cleaning, or dry cleaning such as ashing or UV cleaning. Further, in order to remove the oxide film, the semiconductor substrate 1 is immersed in hydrofluoric acid or NH 4 F (ammonium fluoride) solution and then washed with water.

上述の洗浄後、図５（ａ）に示すように、ともにアモルファスシリコンからなるｉ型半導体層５およびｐ型半導体層６を、順に形成する（ステップＳ５、Ｓ６）。ｉ型半導体層５およびｐ型半導体層６の形成には、ＰＥＣＶＤ法、ＣａｔＣＶＤ法、光ＣＶＤ法、蒸着法、またはスパッタ法等を用いることができる。まず、ｉ型半導体層５を半導体基板１の裏面全体に３〜２０ｎｍの厚みに形成する（ステップＳ５）。ＰＥＣＶＤ法を用いる場合であれば、水素とシランとを原料ガスとし、ＰＥＣＶＤ装置のチャンバ内のガス圧を０．１〜５ｔｏｒｒ、基板温度を１００〜２００℃という成長条件でアモルファスシリコン層を形成するのが好適な一例である。   After the above-described cleaning, as shown in FIG. 5A, the i-type semiconductor layer 5 and the p-type semiconductor layer 6 both made of amorphous silicon are sequentially formed (steps S5 and S6). For the formation of the i-type semiconductor layer 5 and the p-type semiconductor layer 6, a PECVD method, a CatCVD method, a photo CVD method, a vapor deposition method, a sputtering method, or the like can be used. First, the i-type semiconductor layer 5 is formed to a thickness of 3 to 20 nm on the entire back surface of the semiconductor substrate 1 (step S5). If the PECVD method is used, an amorphous silicon layer is formed under the growth conditions of hydrogen and silane as source gases, a gas pressure in the chamber of the PECVD apparatus of 0.1 to 5 torr, and a substrate temperature of 100 to 200 ° C. Is a suitable example.

ｉ型半導体層５の形成後、ｐ型半導体層６を形成する（ステップＳ６）。ｐ型半導体層６は、非形成領域（ｉ型半導体層５を挟んで裏面側ドープ層３と対向する領域）にメタルマスク等でマスクを行った上で、ｉ型半導体層５の表面に、３〜２０ｎｍの厚みに形成する。ＰＥＣＶＤ法を用いる場合であれば、水素とシランとジボランとを原料ガスとし、ＰＥＣＶＤ装置のチャンバ内のガス圧を０．１〜５ｔｏｒｒ、基板温度を１００〜２００℃という成長条件でＢがドープされたアモルファスシリコン層を形成するのが好適な一例である。あるいは、フォトリソグラフィー法によって非形成領域以外にｐ型半導体層６を形成するようにしてもよい。   After the i-type semiconductor layer 5 is formed, the p-type semiconductor layer 6 is formed (step S6). The p-type semiconductor layer 6 is masked with a metal mask or the like in a non-formation region (a region facing the back-side doped layer 3 with the i-type semiconductor layer 5 interposed therebetween), and then on the surface of the i-type semiconductor layer 5. It is formed to a thickness of 3 to 20 nm. In the case of using the PECVD method, hydrogen, silane, and diborane are used as source gases, B is doped under growth conditions such that the gas pressure in the chamber of the PECVD apparatus is 0.1 to 5 torr, and the substrate temperature is 100 to 200 ° C. A preferred example is to form an amorphous silicon layer. Alternatively, the p-type semiconductor layer 6 may be formed in a region other than the non-formation region by photolithography.

次に、図５（ｂ）に示すように、反射防止層４を形成する（ステップＳ７）。反射防止層４の形成は、ＰＥＣＶＤ法、ＣａｔＣＶＤ法、スパッタリング法、蒸着法等により行うことができる。ＳｉＮからなる反射防止層４を形成する場合であれば、アンモニアと水素とシランとを原料ガスとしたＰＥＣＶＤ法、ＣａｔＣＶＤ法や、エッチング性ガスを用いたスパッタリング法により行う。   Next, as shown in FIG. 5B, the antireflection layer 4 is formed (step S7). The antireflection layer 4 can be formed by PECVD, CatCVD, sputtering, vapor deposition, or the like. In the case of forming the antireflection layer 4 made of SiN, it is performed by a PECVD method using Cathode, Hydrogen, and Silane as raw materials, a CatCVD method, or a sputtering method using an etching gas.

次に、図５（ｃ）に示すように、ｉ型半導体層５を貫通するビアホール１３を形成する（ステップＳ８）。ビアホール１３は、第２シード層１１の形成予定箇所に、リン酸やＫＯＨ等のアルカリ成分を含んだペーストを塗布して乾燥させる方法によって、当該形成予定箇所のアモルファスシリコンをエッチング除去することにより形成する。あるいは、レーザスクライブ処理やサンドブラスト処理などのメカニカルなエッチング手法によりビアホール１３を形成する態様であってもよい。なお、ビアホール１３を形成した後、エッチング箇所を洗浄する目的で、さらにウェットエッチングやドライエッチングを行う。   Next, as shown in FIG. 5C, a via hole 13 penetrating the i-type semiconductor layer 5 is formed (step S8). The via hole 13 is formed by etching away the amorphous silicon in the planned formation location by applying a paste containing an alkaline component such as phosphoric acid or KOH to the formation planned location of the second seed layer 11 and drying the paste. To do. Alternatively, the via hole 13 may be formed by a mechanical etching method such as laser scribing or sand blasting. In addition, after the via hole 13 is formed, wet etching or dry etching is further performed for the purpose of cleaning the etched portion.

アルカリ成分を含んだペーストによるエッチングを行ってビアホール１３を形成した場合、露出した裏面側ドープ層３ｂの表面が該ペーストによりダメージを受けて粗面化される。また、レーザスクライブ等によるエッチングを行った場合には、露出した高濃度ドープ層３の表面にもレーザが照射されるため、被照射部分は高温に加熱されて溶融するかあるいはダメージを受けてやはり粗面化される。なお、後者の場合、高温に加熱された領域に存在するドーパントが活性化されて当該領域の導電率が低下する。このことは、裏面側ドープ層３ｂと第２シード層１１との間のオーミック接触性を向上させ、太陽電池素子１００Ａについての曲線因子（Fill Factor）の値を増加させる効果がある。   When the via hole 13 is formed by etching with a paste containing an alkali component, the exposed surface of the back-side doped layer 3b is damaged by the paste and roughened. In addition, when etching is performed by laser scribing or the like, the exposed surface of the high-concentration doped layer 3 is also irradiated with laser, so that the irradiated portion is heated to a high temperature and melted or damaged. Roughened. In the latter case, the dopant present in the region heated to a high temperature is activated and the conductivity of the region is lowered. This has the effect of improving the ohmic contact between the back-side doped layer 3b and the second seed layer 11 and increasing the fill factor for the solar cell element 100A.

次に、図６（ａ）に示すように、第１シード層８および第２シード層１１を形成する（ステップＳ９）。第２シード層１１はビアホール１３を充填するように形成される。第１シード層８および第２シード層１１は、Ｎｉ、Ｗ、Ｃｏおよびこれらの合金や、Ｎｉ、Ｗ、ＣｏとＰ、Ｂとの合金などによって形成される。第１シード層８および第２シード層１１は、無電解メッキによって形成することができる。この場合、薬液温度を１５０℃以下とし、厚さが１μｍ以下となるように形成するのが好ましい。第１シード層８および第２シード層１１は、後に第１電極９および第２電極１２を形成する際の下地層として機能することになる。   Next, as shown in FIG. 6A, the first seed layer 8 and the second seed layer 11 are formed (step S9). The second seed layer 11 is formed so as to fill the via hole 13. The first seed layer 8 and the second seed layer 11 are made of Ni, W, Co, and alloys thereof, or alloys of Ni, W, Co, P, and B. The first seed layer 8 and the second seed layer 11 can be formed by electroless plating. In this case, it is preferable to form the chemical solution at a temperature of 150 ° C. or less and a thickness of 1 μm or less. The first seed layer 8 and the second seed layer 11 function as a base layer when the first electrode 9 and the second electrode 12 are formed later.

なお、ｐ型電極７を構成する第１シード層８とｎ型電極１０を構成する第２シード層１１とは、両者が連続しないように（互いに絶縁されるように）形成する必要がある。これは、それぞれを形成するための無電解メッキを行うに際して、その形成対象領域（第１シード層８の場合はｐ型半導体層６の表面、第２シード層１２の場合はビアホール１３と接触する裏面側ドープ層３ｂの表面）のみを選択的に活性化させるようにすることで実現される。あるいは、第１シード層８および第２シード層１２を構成することになる金属層を無電解メッキによって半導体基板１の裏面側全面に形成した後に、レーザを用いて不要部分を除去するようにしてもよい。なお、レーザによる除去に代わり、不要部分以外をレジスト膜等で被覆し、当該不要部分をエッチング除去する方法も用いることができる。この場合、エッチング除去後にレジスト膜をウェットエッチング等によって除去し、さらに、有機残存成分をＵＶ洗浄等によって除去する処理を行うようにする。   Note that the first seed layer 8 constituting the p-type electrode 7 and the second seed layer 11 constituting the n-type electrode 10 need to be formed so as not to be continuous (insulated from each other). This is because, when performing electroless plating for forming each, the formation target region (in the case of the first seed layer 8 is in contact with the surface of the p-type semiconductor layer 6 and in the case of the second seed layer 12 is in contact with the via hole 13). This is realized by selectively activating only the surface of the back-side doped layer 3b. Alternatively, after forming the metal layer constituting the first seed layer 8 and the second seed layer 12 on the entire back surface side of the semiconductor substrate 1 by electroless plating, unnecessary portions are removed using a laser. Also good. Note that, in place of removal by laser, a method of covering other than unnecessary portions with a resist film or the like and removing the unnecessary portions by etching can also be used. In this case, after the etching removal, the resist film is removed by wet etching or the like, and further, a process of removing organic residual components by UV cleaning or the like is performed.

最後に、図６（ｂ）に示すように、第１裏面電極９および第２裏面電極１２を形成する（ステップＳ１０）。第１裏面電極９および第２裏面電極１２としては、電解メッキによりＣｕを形成材料として形成するのが好適である。なお、電解メッキを行った後には、接着強度向上のため５０℃〜３５０℃の温度で乾燥処理を行う。   Finally, as shown in FIG. 6B, the first back electrode 9 and the second back electrode 12 are formed (step S10). The first back electrode 9 and the second back electrode 12 are preferably formed by using Cu as a forming material by electrolytic plating. In addition, after performing electroplating, a drying process is performed at the temperature of 50 degreeC-350 degreeC for the adhesive strength improvement.

なお、第１裏面電極９および第２裏面電極１２の形成は、電解メッキによる他、光メッキ、スクリーン印刷、ドクターブレード法、あるいはディスペンサー塗布法などの種々の塗布法によって導電性ペーストを塗布してこれを焼成する手法や、スパッタリングや蒸着法等などの種々の真空成膜手法を用いることもできる。裏面電極材料としては、製法に合わせて、Ｃｕ、Ａｇ、Ａｌ、Ｃｒ、Ｔｉ、Ｗ、Ｍｏ、Ｔａ、Ｐｔ、Ａｕ、Ｎｉ、Ｃｏおよびこれらの合金を用いることができる。   The first back electrode 9 and the second back electrode 12 are formed by applying a conductive paste by various coating methods such as photoplating, screen printing, doctor blade method, or dispenser coating method in addition to electrolytic plating. Various vacuum film forming methods such as a method of firing this, sputtering, vapor deposition, and the like can also be used. As the back electrode material, Cu, Ag, Al, Cr, Ti, W, Mo, Ta, Pt, Au, Ni, Co and alloys thereof can be used according to the manufacturing method.

以上の工程を経ることで、本実施の形態に係る太陽電池素子１００Ａが完成する。   Through the above steps, solar cell element 100A according to the present embodiment is completed.

＜第２の実施の形態＞
次に、本発明の第２の実施の形態に係る太陽電池素子１００Ｂについて説明する。図７は、第２の実施の形態に係る太陽電池素子１００Ｂの断面構造を示す図である。なお、第１の実施の形態に係る太陽電池素子１００Ａと同様の作用効果を奏する構成要素については、同一の符号を付し、以下ではその説明を省略する。 <Second Embodiment>
Next, a solar cell element 100B according to a second embodiment of the present invention will be described. FIG. 7 is a diagram showing a cross-sectional structure of solar cell element 100B according to the second embodiment. In addition, about the component which show | plays the effect similar to 100 A of solar cell elements which concern on 1st Embodiment, the same code | symbol is attached | subjected and the description is abbreviate | omitted below.

本実施の形態に係る太陽電池素子１００Ｂは、第１の実施の形態に係る太陽電池素子１００Ａと類似する構成を有するが、半導体基板１の側端部にドープ層３が形成されていない点で、太陽電池素子１００Ａとは相違する。   Solar cell element 100B according to the present embodiment has a configuration similar to that of solar cell element 100A according to the first embodiment, except that doped layer 3 is not formed at the side end of semiconductor substrate 1. This is different from the solar cell element 100A.

しかしながら、係る構成を有する太陽電池素子１００Ｂにおいても、表面側ドープ層３ａおよび裏面側ドープ層３ｂは、第１の実施の形態に係る太陽電池素子１００Ａと同様に形成されているので、これらの層はＦＳＦ層やＢＳＦ層として同様に機能する。   However, also in the solar cell element 100B having such a configuration, the front-side doped layer 3a and the back-side doped layer 3b are formed in the same manner as the solar cell element 100A according to the first embodiment. Functions similarly as an FSF layer and a BSF layer.

さらには、太陽電池素子１００Ｂは、図３ないし図６にて示した第１の実施の形態の場合とほぼ同じプロセスにて形成することができる。なお、半導体基板１の側面にドープ層３を設けないようにすることは、マスク２０をこれに対応させて形成することや、熱拡散法を行う際の条件あるいは装置構成などを工夫することや、あるいはドープ層３形成後に半導体基板１の端部のみを切除することなど、種々の方法によって可能である。従って、第１の実施の形態に係る太陽電池素子１００Ａと同様に、本実施の形態に係る太陽電池素子１００Ｂも、半導体基板１のｎ型半導体領域２の不純物濃度が低減されたものとなっている。   Furthermore, the solar cell element 100B can be formed by substantially the same process as in the case of the first embodiment shown in FIGS. It should be noted that not providing the doped layer 3 on the side surface of the semiconductor substrate 1 means that the mask 20 is formed corresponding to this, the condition or apparatus configuration when performing the thermal diffusion method, Alternatively, various methods such as cutting only the end of the semiconductor substrate 1 after forming the doped layer 3 are possible. Therefore, similarly to the solar cell element 100A according to the first embodiment, the solar cell element 100B according to the present embodiment also has a reduced impurity concentration in the n-type semiconductor region 2 of the semiconductor substrate 1. Yes.

加えて、太陽電池素子１００Ｂにおけるｐｉｎ接合の構成態様は、第１の実施の形態に係る太陽電池素子１００Ａと全く同じであるので、太陽電池素子１００Ｂにおいても、接合界面近傍の欠陥密度は、低く保たれている。   In addition, since the configuration aspect of the pin junction in the solar cell element 100B is exactly the same as that of the solar cell element 100A according to the first embodiment, the defect density near the junction interface is low in the solar cell element 100B. It is kept.

すなわち、太陽電池素子１００Ｂは、第１の実施の形態に係る太陽電池素子１００Ａが具備する発電効率向上のための構造的特徴を全て含んでいることになる。これは、本実施の形態に係る太陽電池素子１００Ｂにおいても、第１の実施の形態に係る太陽電池素子１００Ａとほぼ同程度の高い発電効率が実現されることを意味している。   That is, the solar cell element 100B includes all the structural features for improving the power generation efficiency of the solar cell element 100A according to the first embodiment. This means that also in the solar cell element 100B according to the present embodiment, high power generation efficiency substantially equal to that of the solar cell element 100A according to the first embodiment is realized.

以上、説明したように、本実施の形態に係る太陽電池素子１００Ｂにおいても、高い発電効率が実現される。   As described above, high power generation efficiency is also achieved in solar cell element 100B according to the present embodiment.

＜第３の実施の形態＞
次に、第３の実施の形態に係る太陽電池素子１００Ｃについて説明する。図８は、第３の実施の形態に係る太陽電池素子１００Ｃの断面構造を示す図である。なお、第１の実施の形態に係る太陽電池素子１００Ａと同様の作用効果を奏する構成要素については、同一の符号を付し、以下ではその説明を省略する。 <Third Embodiment>
Next, a solar cell element 100C according to the third embodiment will be described. FIG. 8 is a diagram showing a cross-sectional structure of a solar cell element 100C according to the third embodiment. In addition, about the component which show | plays the effect similar to 100 A of solar cell elements which concern on 1st Embodiment, the same code | symbol is attached | subjected and the description is abbreviate | omitted below.

本実施の形態に係る太陽電池素子１００Ｃは、第１の実施の形態に係る太陽電池素子１００Ａとほぼ同じ構成を有するが、反射防止層４が半導体基板１の表面にのみ形成されている点で、太陽電池素子１００Ａとは相違する。   The solar cell element 100C according to the present embodiment has substantially the same configuration as the solar cell element 100A according to the first embodiment, except that the antireflection layer 4 is formed only on the surface of the semiconductor substrate 1. This is different from the solar cell element 100A.

しかしながら、係る構成を有する太陽電池素子１００Ｃにおけるドープ層３の形成態様は、第１の実施の形態に係る半導体素子１００Ａと全く同じである。また、反射防止層４は少なくとも半導体基板１の表面に設けられていればその効果は充分に得られる。太陽電池素子１００Ｃは、第１の実施の形態に係る太陽電池素子１００Ａが具備する発電効率向上のための構造的特徴を全て含んでいることになる。従って、本実施の形態に係る太陽電池素子１００Ｃにおいても、第１の実施の形態に係る太陽電池素子１００Ａとほぼ同程度の高い発電効率が実現される。   However, the formation mode of the doped layer 3 in the solar cell element 100C having such a configuration is exactly the same as that of the semiconductor element 100A according to the first embodiment. In addition, if the antireflection layer 4 is provided at least on the surface of the semiconductor substrate 1, the effect can be sufficiently obtained. Solar cell element 100C includes all the structural features for improving the power generation efficiency of solar cell element 100A according to the first embodiment. Therefore, also in the solar cell element 100C according to the present embodiment, high power generation efficiency substantially equal to that of the solar cell element 100A according to the first embodiment is realized.

＜第４の実施の形態＞
次に、第４の実施の形態に係る太陽電池素子１００Ｄについて説明する。図９は、第４の実施の形態に係る太陽電池素子１００Ｄの断面構造を示す図である。なお、第１の実施の形態に係る太陽電池素子１００Ａと同様の作用効果を奏する構成要素については、同一の符号を付し、以下ではその説明を省略する。 <Fourth embodiment>
Next, a solar cell element 100D according to the fourth embodiment will be described. FIG. 9 is a diagram showing a cross-sectional structure of a solar cell element 100D according to the fourth embodiment. In addition, about the component which show | plays the effect similar to 100 A of solar cell elements which concern on 1st Embodiment, the same code | symbol is attached | subjected and the description is abbreviate | omitted below.

本実施の形態に係る太陽電池素子１００Ｄは、第１の実施の形態に係る太陽電池素子１００Ａとほぼ同じ構成を有するが、半導体基板１の側端にドープ層３が形成されていない点、および、反射防止層４が半導体基板１の表面にのみ形成されている点で、太陽電池素子１００Ａとは相違する。   Solar cell element 100D according to the present embodiment has substantially the same configuration as solar cell element 100A according to the first embodiment, except that doped layer 3 is not formed on the side edge of semiconductor substrate 1, and The solar cell element 100 </ b> A is different in that the antireflection layer 4 is formed only on the surface of the semiconductor substrate 1.

しかしながら、太陽電池素子１００Ｄにおけるドープ層３の形成態様は、第２の実施の形態に係る太陽電池素子１００Ｂと同じであり、反射防止層４の形成態様は、第３の実施の形態に係る太陽電池素子１００Ｃと同じである。上述したように、第２の実施の形態に係る太陽電池素子１００Ｂ、および第３の実施の形態に係る太陽電池素子１００Ｃのいずれにおいても、太陽電池素子１００Ａとの間に構造的な相違を有するにも関わらず、太陽電池素子１００Ａと同程度の高い発電効率が実現されるものである。すなわち、これらの構造的な差異は、発電効率に実質的な影響を及ぼすものではない。   However, the formation mode of the doped layer 3 in the solar cell element 100D is the same as that of the solar cell element 100B according to the second embodiment, and the formation mode of the antireflection layer 4 is the sun according to the third embodiment. It is the same as battery element 100C. As described above, both the solar cell element 100B according to the second embodiment and the solar cell element 100C according to the third embodiment have a structural difference from the solar cell element 100A. Nevertheless, high power generation efficiency comparable to that of the solar cell element 100A is realized. That is, these structural differences do not substantially affect the power generation efficiency.

ゆえに、太陽電池素子１００Ｂと太陽電池素子１００Ａとの間の構造的な相違点、および、太陽電池素子１００Ｃと太陽電池素子１００Ａとの間の構造的な相違点をともに具備する太陽電池素子１００Ｄにおいても、第１の実施の形態に係る太陽電池素子１００Ａに匹敵する高い発電効率が実現される。   Therefore, in solar cell element 100D having both the structural difference between solar cell element 100B and solar cell element 100A and the structural difference between solar cell element 100C and solar cell element 100A. In addition, high power generation efficiency comparable to that of the solar cell element 100A according to the first embodiment is realized.

＜第５の実施の形態＞
＜太陽電池素子の構造＞
次に、第５の実施の形態に係る太陽電池素子１００Ｅについて説明する。図１０は、第５の実施の形態に係る太陽電池素子１００Ｅの断面構造を示す図である。なお、第１の実施の形態に係る太陽電池素子１００Ａと同様の作用効果を奏する構成要素については、同一の符号を付し、以下ではその説明を省略する。 <Fifth embodiment>
<Structure of solar cell element>
Next, a solar cell element 100E according to the fifth embodiment will be described. FIG. 10 is a diagram showing a cross-sectional structure of a solar cell element 100E according to the fifth embodiment. In addition, about the component which show | plays the effect similar to 100 A of solar cell elements which concern on 1st Embodiment, the same code | symbol is attached | subjected and the description is abbreviate | omitted below.

第５の実施の形態に係る太陽電池素子１００Ｅは、ｐ型半導体層６がｉ型半導体層５とｎ型電極１０との間まで存在している点、およびｎ型電極１０において、ドープ層３と裏面側第２シード層１１との間に、ｐ型半導体層６と反射層１４とが形成されてなる、およびビアホール１３がｉ型半導体層５のみならずｐ型半導体層６と反射層１４とを貫通するように形成されることによって第２シード層１１と裏面側ドープ層３ｂとの導通が確保されてなる点において、第１の実施の形態に係る太陽電池素子１００Ａとは相違がある。なお、本実施の形態においては、ｐ型電極７の側に備わるｐ型半導体層６を特に、第１ｐ型半導体層６ａと称し、ｎ型電極１０に備わるｐ型半導体層６を特に第２ｐ型半導体層６ｂと称する場合がある。なお、図１０においては、ビアホール１３を１つのみ示しているが、第１の実施の形態に係る太陽電池素子１００Ａと同様に、太陽電池素子１００Ｅにおいても、ビアホール１３の形成態様はこれに限られるものではない。   In solar cell element 100E according to the fifth embodiment, p-type semiconductor layer 6 exists between i-type semiconductor layer 5 and n-type electrode 10, and doped layer 3 in n-type electrode 10. The p-type semiconductor layer 6 and the reflective layer 14 are formed between the first seed layer 11 and the back-side second seed layer 11, and the via hole 13 includes not only the i-type semiconductor layer 5 but also the p-type semiconductor layer 6 and the reflective layer 14. Is different from the solar cell element 100A according to the first embodiment in that conduction between the second seed layer 11 and the back-side doped layer 3b is ensured. . In the present embodiment, the p-type semiconductor layer 6 provided on the p-type electrode 7 side is particularly referred to as a first p-type semiconductor layer 6a, and the p-type semiconductor layer 6 provided in the n-type electrode 10 is particularly referred to as a second p-type. Sometimes referred to as a semiconductor layer 6b. In FIG. 10, only one via hole 13 is shown. However, in the solar cell element 100E as well, the form of forming the via hole 13 is limited to this, as in the solar cell element 100A according to the first embodiment. Is not something

ｐ型半導体層６ｂは、ｐ型半導体層６ａと同じく、ｐ型のドーパント（例えばＢ）を含有してｐ型の導電型を呈する層である。係るｐ型半導体層６ｂを有する太陽電池素子１００Ｅは、ｉ型半導体層５の形成に連続してｐ型半導体層６を形成する、ｉｐ連続成膜を行うことによって作製される。ｉｐ連続成膜を含む太陽電池素子１００Ｅの製造方法については後述する。   Similar to the p-type semiconductor layer 6a, the p-type semiconductor layer 6b is a layer that includes a p-type dopant (for example, B) and exhibits p-type conductivity. The solar cell element 100 </ b> E having the p-type semiconductor layer 6 b is manufactured by performing ip continuous film formation in which the p-type semiconductor layer 6 is formed continuously with the formation of the i-type semiconductor layer 5. A method for manufacturing the solar cell element 100E including the ip continuous film formation will be described later.

反射層１４は、太陽電池素子１００Ｅの裏面側への光の透過を低減させ、受光効率を向上させる目的で設けられてなる層である。反射層１４は、Ａｇ、ＡｌやＩＴＯ／Ａｇ積層構造等の高反射率材料によって形成される。   The reflective layer 14 is a layer provided for the purpose of reducing light transmission to the back surface side of the solar cell element 100E and improving light receiving efficiency. The reflective layer 14 is formed of a high reflectivity material such as Ag, Al, or an ITO / Ag laminated structure.

係る構成を有する太陽電池素子１００Ｅにおいても、ドープ層３の形成態様、および反射防止層４の形成態様は、第１の実施の形態に係る半導体素子１００Ａと全く同じである。従って、太陽電池素子１００Ｅにおいても、第１の実施の形態に係る太陽電池素子１００Ａと同様に、高い発電効率が実現される。   Also in solar cell element 100E having such a configuration, the formation mode of doped layer 3 and the formation mode of antireflection layer 4 are exactly the same as those of semiconductor element 100A according to the first embodiment. Therefore, high power generation efficiency is realized in the solar cell element 100E as well as the solar cell element 100A according to the first embodiment.

＜太陽電池素子の製造方法＞
次に、第５の実施の形態に係る太陽電池素子１００Ｅの製造方法について説明する。図１１は、第５の実施の形態に係る太陽電池素子１００Ｅの、製造工程の途中段階における素子の構造を模式的に示す断面図である。なお、ドープ層３の形成までの処理は、第１の実施の形態に係る太陽電池素子１００Ａの製造方法と同一であるので、その説明は省略する。 <Method for producing solar cell element>
Next, a method for manufacturing the solar cell element 100E according to the fifth embodiment will be described. FIG. 11: is sectional drawing which shows typically the structure of the element in the middle stage of a manufacturing process of the solar cell element 100E which concerns on 5th Embodiment. In addition, since the process until formation of the dope layer 3 is the same as the manufacturing method of the solar cell element 100A according to the first embodiment, the description thereof is omitted.

半導体基板１に対して、図３のステップＳ１〜Ｓ４と同じ処理を行うことによってドープ層３を形成した後、図１１（ａ）に示すように、半導体基板１の裏面側に、ｉ型半導体層５、ｐ型半導体層６を成膜するｉｐ連続成膜を行う。このｉｐ連続成膜についても、第１の実施の形態におけるｉ型半導体層５およびｐ型半導体層６の形成の場合と同様に、ＰＥＣＶＤ法、ＣａｔＣＶＤ法、光ＣＶＤ法、蒸着法、またはスパッタ法等を用いることができる。ＰＥＣＶＤ法を用いる場合であれば、ＰＥＣＶＤ装置のチャンバ内のガス圧を０．１〜５ｔｏｒｒ、基板温度を１００〜２００℃として、まずは水素とシランのみを原料ガスとしてｉ型半導体層５の形成を開始し、ｉ型半導体層５が３〜２０ｎｍの所定の厚みに形成された時点で、さらにジボランを該チャンバ内に導入して、ｉ型半導体層５を３〜２０ｎｍの所定の厚みに形成するのが好適な一例である。このｉｐ連続成膜を行う場合、ｐ型半導体層６を形成するためのマスク処理工程が不要となる。すなわち、ｉｐ連続成膜には、製造行程が簡略化されるというメリットがある。   After the doped layer 3 is formed on the semiconductor substrate 1 by performing the same processing as steps S1 to S4 in FIG. 3, the i-type semiconductor is formed on the back surface side of the semiconductor substrate 1 as shown in FIG. The ip continuous film formation for forming the layer 5 and the p-type semiconductor layer 6 is performed. Also for this ip continuous film formation, the PECVD method, the CatCVD method, the photo-CVD method, the vapor deposition method, or the sputtering method is used in the same manner as the formation of the i-type semiconductor layer 5 and the p-type semiconductor layer 6 in the first embodiment. Etc. can be used. If the PECVD method is used, the gas pressure in the chamber of the PECVD apparatus is set to 0.1 to 5 torr, the substrate temperature is set to 100 to 200 ° C., and the i-type semiconductor layer 5 is first formed using only hydrogen and silane as source gases. When i-type semiconductor layer 5 is formed to a predetermined thickness of 3 to 20 nm, diborane is further introduced into the chamber to form i-type semiconductor layer 5 to a predetermined thickness of 3 to 20 nm. Is a suitable example. When this ip continuous film formation is performed, a mask processing step for forming the p-type semiconductor layer 6 becomes unnecessary. That is, the ip continuous film formation has a merit that the manufacturing process is simplified.

このようにしてｉｐ連続成膜を行った後、第１の実施の形態のステップＳ７と同様に反射防止層４を形成する。さらに、Ａｇ、ＡｌやＩＴＯ／Ａｇなどにより反射層１４を形成する。図１１（ｂ）は、反射層１４を形成した後の半導体基板の状態を示している。反射層１４の形成は、蒸着法やスパッタリング法などにより行うことができる。   After performing the ip continuous film formation in this way, the antireflection layer 4 is formed in the same manner as in step S7 of the first embodiment. Further, the reflective layer 14 is formed of Ag, Al, ITO / Ag, or the like. FIG. 11B shows the state of the semiconductor substrate after the reflective layer 14 is formed. The reflective layer 14 can be formed by vapor deposition or sputtering.

続いて、第１の実施の形態のステップＳ８〜ステップＳ１０と同様に、ビアホール１３の形成、第１シード層８および第２シード層１１、第１裏面電極９および第２裏面電極１２の形成を、順次に行う。なお、第１シード層８および第２シード層１１の形成に先立って、レーザ光を照射して不要部分を除去するなどの手法により、連続的に形成されてなるｐ型半導体層６を第１ｐ型半導体層６ａと第２ｐ型半導体層６ａに分離させる処理を施しておく。これにより、図１１（ｃ）に示すように、太陽電池素子１００Ｅが完成する。   Subsequently, as in steps S8 to S10 of the first embodiment, formation of the via hole 13, formation of the first seed layer 8 and the second seed layer 11, the first back electrode 9 and the second back electrode 12 are performed. , In order. Prior to the formation of the first seed layer 8 and the second seed layer 11, the p-type semiconductor layer 6 that is continuously formed is removed from the first p by a method such as irradiating a laser beam to remove unnecessary portions. A process for separating the p-type semiconductor layer 6a and the second p-type semiconductor layer 6a is performed. Thereby, as shown in FIG.11 (c), the solar cell element 100E is completed.

＜変形例＞
上述の実施の形態においては、半導体基板１の受光面側に凹凸構造を形成することが、受光面における光の反射損失を低減するうえで好ましいとし、係る凹凸構造を有する半導体基板１の受光面上に反射防止膜を形成する態様を示している。しかしながら、受光面において光の反射損失を低減する態様は、これに限られるものではない。 <Modification>
In the above-described embodiment, it is preferable to form a concavo-convex structure on the light receiving surface side of the semiconductor substrate 1 in order to reduce light reflection loss on the light receiving surface, and the light receiving surface of the semiconductor substrate 1 having such a concavo-convex structure. An embodiment in which an antireflection film is formed is shown. However, the aspect of reducing the reflection loss of light on the light receiving surface is not limited to this.

図１２は、半導体基板１の受光面側の構造および反射防止層４の形成態様を示す断面模式図である。図１２（ａ）は、第１の実施形態に係る太陽電池素子１００Ａが備える構造を示している。すなわち、半導体基板１の受光面自体が多数の突起からなる凹凸構造を有してなり、その上に形成された反射防止層４についても、係る凹凸構造を引き継ぐ態様にて形成されてなる。   FIG. 12 is a schematic cross-sectional view showing the structure of the light receiving surface side of the semiconductor substrate 1 and the formation mode of the antireflection layer 4. FIG. 12A shows the structure of the solar cell element 100A according to the first embodiment. That is, the light-receiving surface itself of the semiconductor substrate 1 has a concavo-convex structure composed of a large number of protrusions, and the antireflection layer 4 formed thereon is also formed in such a manner as to inherit the concavo-convex structure.

これに代わり、図１２（ｂ）に示すように、半導体基板１の受光面は平坦に保ち、その上に設けた反射防止層４の表面に凹凸構造を形成するようにしてもよい。この場合、図１２（ａ）に示す場合に、凹凸構造形成時に生じた構造欠陥部において生じるキャリアの再結合が生じない。すなわち、係る構造を取る太陽電池素子においては、半導体基板１における凹凸構造の欠陥部に起因した再結合ロスを発生させず、光の反射損失を低減させる効果が得られる。   Instead, as shown in FIG. 12B, the light receiving surface of the semiconductor substrate 1 may be kept flat, and a concavo-convex structure may be formed on the surface of the antireflection layer 4 provided thereon. In this case, in the case shown in FIG. 12A, the recombination of carriers that occurs in the structural defect portion that occurs when the uneven structure is formed does not occur. That is, in the solar cell element having such a structure, an effect of reducing the reflection loss of light can be obtained without generating recombination loss due to the defect portion of the uneven structure in the semiconductor substrate 1.

なお、このように表面に凹凸構造を有する反射防止層４の形成は、例えば、表面が平坦な半導体基板１の受光面側にいったん同じく平坦な表面を有するように反射防止層４を形成した上で、エッチング等の処理を施すことによって行うようにしてもよいし、あるいは、膜成長過程において自生的に凹凸構造が形成されるように、反射防止層４の形成条件を適宜に調整することによって行うようにしてもよい。   The antireflection layer 4 having a concavo-convex structure on the surface is formed by, for example, forming the antireflection layer 4 so as to once have a flat surface on the light receiving surface side of the semiconductor substrate 1 having a flat surface. Then, it may be performed by performing a treatment such as etching, or by appropriately adjusting the formation conditions of the antireflection layer 4 so that the concavo-convex structure is spontaneously formed during the film growth process. You may make it perform.

また、第５の実施の形態においては、レーザ照射やブラスト法によってｐ型半導体層６を第１ｐ型半導体層６ａと第２ｐ型半導体層６ｂに分離させるに際して、隣接するｉ型半導体層５についても同様に分離させるようにしてもよい。図１３は、係る処理を行って作製した太陽電池素子１００Ｆの断面構造を示す図である。すなわち、太陽電池素子１００Ｆにおいては、ｉ型半導体層５が第１ｉ型半導体層５ａと第２ｉ型半導体層５ｂとに分離形成されてなる。   In the fifth embodiment, when the p-type semiconductor layer 6 is separated into the first p-type semiconductor layer 6a and the second p-type semiconductor layer 6b by laser irradiation or blasting, the adjacent i-type semiconductor layer 5 is also used. You may make it isolate | separate similarly. FIG. 13 is a diagram showing a cross-sectional structure of a solar cell element 100F produced by performing such processing. That is, in the solar cell element 100F, the i-type semiconductor layer 5 is separately formed into a first i-type semiconductor layer 5a and a second i-type semiconductor layer 5b.

係る構成を有する太陽電池素子１００Ｆにおいても、ドープ層３の形成態様、および反射防止層４の形成態様は、第１の実施の形態に係る半導体素子１００Ａと全く同じである。従って、太陽電池素子１００Ｆにおいても、第１の実施の形態に係る太陽電池素子１００Ａと同様に、高い発電効率が実現される。   Also in solar cell element 100F having such a configuration, the formation aspect of dope layer 3 and the formation aspect of antireflection layer 4 are exactly the same as those of semiconductor element 100A according to the first embodiment. Therefore, high power generation efficiency is realized in the solar cell element 100F as well as the solar cell element 100A according to the first embodiment.

（実施例１）
実施例１として、第１の実施の形態に係る太陽電池素子１００Ａを作製した。 Example 1
As Example 1, a solar cell element 100A according to the first embodiment was produced.

半導体基板１としては、大きさが１０ｃｍ×１０ｃｍで、厚みが２００μｍで、ｎ型のドーパントとしてＰが１×１０16／ｃｍ3の濃度でドープされた多結晶シリコン基板を用意した。係る半導体基板１の抵抗率は、０．５Ω・ｃｍであった。 As the semiconductor substrate 1, a polycrystalline silicon substrate having a size of 10 cm × 10 cm, a thickness of 200 μm, and doped with P as a n-type dopant at a concentration of 1 × 10 16 / cm 3 was prepared. The resistivity of the semiconductor substrate 1 was 0.5 Ω · cm.

係る半導体基板１の表面を、反応性イオンエッチング法により祖面化した。粗面化は、ＲＩＥ装置内にて、ＣＨＦ3を１２ｓｃｃｍ、Ｃｌ2を７２ｓｃｃｍ、Ｏ2を９ｓｃｃｍ、およびＳＦ6を６５ｓｃｃｍの流量で流し、反応圧力を５０ｍＴｏｒｒとし、ＲＦパワーを５００Ｗとし、３分間行った。その後、超音波洗浄を行ってエッチング残渣を除去した。 The surface of the semiconductor substrate 1 was converted into a back surface by a reactive ion etching method. Roughening is performed by flowing CHF 3 at 12 sccm, Cl 2 at 72 sccm, O 2 at 9 sccm, and SF 6 at 65 sccm in an RIE apparatus, with a reaction pressure of 50 mTorr, RF power of 500 W, and 3 minutes. went. Thereafter, ultrasonic cleaning was performed to remove etching residues.

ドープ層３の形成は、熱拡散法を用いた。その際の半導体基板の加熱温度は８００℃とした。なお、マスク２０としてＳｉＯ2厚膜を塗布法により形成した。得られたドープ層３のドーパント濃度は２×１０17／ｃｍ3であった。 The dope layer 3 was formed using a thermal diffusion method. The heating temperature of the semiconductor substrate at that time was set to 800 ° C. A thick SiO 2 film was formed as the mask 20 by a coating method. The dopant concentration of the obtained doped layer 3 was 2 × 10 17 / cm 3 .

ｉ型半導体層５とｐ型半導体層６とは、ＰＥＣＶＤ装置を用いて形成した。ＰＥＣＶＤ装置のチャンバ内のガス圧は、いずれも０．５〜１．５ｔｏｒｒ、基板温度はいずれも、１３０〜１７０℃とした。また、原料ガスとしては、ｉ型半導体層５を形成する際には水素とシランと用い、ｐ型半導体層６を形成する際には、水素とシランとジボランとを用いた。ｉ型半導体層５は５〜１０ｎｍの厚みに形成した。ｐ型半導体層６は、１０〜１５ｎｍの厚みに形成した。   The i-type semiconductor layer 5 and the p-type semiconductor layer 6 were formed using a PECVD apparatus. The gas pressure in the chamber of the PECVD apparatus was 0.5 to 1.5 torr for all, and the substrate temperature was 130 to 170 ° C. for all. As the source gas, hydrogen and silane were used when the i-type semiconductor layer 5 was formed, and hydrogen, silane and diborane were used when the p-type semiconductor layer 6 was formed. The i-type semiconductor layer 5 was formed to a thickness of 5 to 10 nm. The p-type semiconductor layer 6 was formed to a thickness of 10 to 15 nm.

反射防止層４としては、ＳｉＮ層を１００ｎｍの厚みに形成した。形成した。ＳｉＮ層は、ＰＥＣＶＤ法により、アンモニアと水素とシランとを原料ガスとして形成した。   As the antireflection layer 4, a SiN layer was formed to a thickness of 100 nm. Formed. The SiN layer was formed using ammonia, hydrogen, and silane as source gases by PECVD.

ｉ型半導体層５へのビアホール１３の形成は、ビアホール１３の形成予定箇所に、リン酸やＫＯＨ等のアルカリ成分を含んだペーストを塗布して乾燥させることにより行った。   The formation of the via hole 13 in the i-type semiconductor layer 5 was performed by applying a paste containing an alkaline component such as phosphoric acid or KOH to the planned formation place of the via hole 13 and drying it.

第１シード層８および第２シード層１１としては、Ｎｉ層を０．３μｍの厚みに形成した。Ｎｉ層は、無電解メッキにより形成した。メッキ用の薬液としては、次亜リン酸Ｎｉを用い、薬液温度は、９０℃以下とした。   As the first seed layer 8 and the second seed layer 11, a Ni layer was formed to a thickness of 0.3 μm. The Ni layer was formed by electroless plating. As a chemical for plating, Ni hypophosphite was used, and the temperature of the chemical was 90 ° C. or less.

第１裏面電極９および第２裏面電極１２としては、Ｃｕ電極を８０μｍの厚みに形成した。Ｃｕ電極の形成は、電解メッキにより行った。なお、電解メッキ後、接着強度向上のため１５０℃の温度で乾燥処理を行った。   As the 1st back electrode 9 and the 2nd back electrode 12, Cu electrode was formed in thickness of 80 micrometers. The formation of the Cu electrode was performed by electrolytic plating. In addition, after the electrolytic plating, a drying process was performed at a temperature of 150 ° C. in order to improve adhesive strength.

このようにして作製した太陽電池素子１００Ａについて、光照射時の電流−電圧特性を測定し、短絡電流Ｉsc、開放電圧Ｖoc、曲線因子ＦＦ、および変換効率ηを求めた。 The solar cell element 100A thus produced was measured for current-voltage characteristics during light irradiation, and the short-circuit current I sc , open-circuit voltage V oc , fill factor FF, and conversion efficiency η were determined.

（実施例２）
実施例２として、第５の実施の形態に係る太陽電池素子１００Ｅを作製した。第１の実施の形態に係る太陽電池素子１００Ａと共通する製法で形成される構成要素については、実施例１と同様に形成した。ｉ型半導体層５とｐ型半導体層６とは、実施例１における両層の形成時と同じ装置条件で、連続的に形成した。反射層１４としては、Ａｇ層を５０ｎｍの厚みに形成した。反射層１４は、蒸着法やスパッタリング法により行った。 (Example 2)
As Example 2, a solar cell element 100E according to the fifth embodiment was produced. About the component formed by the manufacturing method common to 100 A of solar cell elements which concern on 1st Embodiment, it formed similarly to Example 1. FIG. The i-type semiconductor layer 5 and the p-type semiconductor layer 6 were continuously formed under the same apparatus conditions as in the formation of both layers in Example 1. As the reflective layer 14, an Ag layer was formed to a thickness of 50 nm. The reflective layer 14 was performed by a vapor deposition method or a sputtering method.

このようにして作製した太陽電池素子１００Ｅについて、光照射時の電流−電圧特性を測定し、短絡電流Ｉsc、開放電圧Ｖoc、曲線因子ＦＦ、および変換効率ηを求めた。 The solar cell element 100E thus manufactured was measured for current-voltage characteristics during light irradiation, and the short-circuit current I sc , the open-circuit voltage V oc , the fill factor FF, and the conversion efficiency η were determined.

（比較例１）
比較例１としては、裏面側ドープ層３ｂを設けない態様で作製される太陽電池素子を設定した。具体的には、特許文献１に開示されている実施例を採用し、短絡電流Ｉsc、開放電圧Ｖoc、曲線因子ＦＦ、および変換効率ηを得た。 (Comparative Example 1)
As Comparative Example 1, a solar cell element manufactured in a mode in which the back side dope layer 3b was not provided was set. Specifically, the embodiment disclosed in Patent Document 1 was adopted, and the short circuit current I sc , the open circuit voltage V oc , the fill factor FF, and the conversion efficiency η were obtained.

（比較例２）
比較例２として、裏面側ドープ層３ｂを半導体基板１の裏面側全面に設けるようにしたほかは、実施例１と同様に太陽電池素子を作製し、短絡電流Ｉsc、開放電圧Ｖoc、曲線因子ＦＦ、および変換効率ηを得た。 (Comparative Example 2)
As Comparative Example 2, a solar cell element was produced in the same manner as in Example 1 except that the back side doped layer 3b was provided on the entire back side of the semiconductor substrate 1, and the short circuit current I sc , open circuit voltage V oc , curve Factor FF and conversion efficiency η were obtained.

（実施例と比較例の比較）
上述した４種類の太陽電池素子（実施例１、２および比較例１、２）についての評価結果を表２に示す。なお、表２に示す値は、比較例１について得られた値を１．００として、規格化したものである。 (Comparison of Example and Comparative Example)
Table 2 shows the evaluation results for the four types of solar cell elements described above (Examples 1 and 2 and Comparative Examples 1 and 2). The values shown in Table 2 are standardized with the value obtained for Comparative Example 1 being 1.00.

Figure 2010123859
Figure 2010123859

表１は、実施例１および実施例２の双方において、比較例１および比較例２よりも高い変換効率ηが得られたことを示している。すなわち、本発明のような態様にて高濃度ドープ層を設けることで、高濃度ドープ層を全く形成しない場合（比較例１）や、ｐｎ接合を形成する半導体基板の裏面側においても全面に高濃度ドープ層を設ける場合（比較例２）よりも、高い変換効率が得られることが、確認された。   Table 1 shows that in both Example 1 and Example 2, a higher conversion efficiency η than in Comparative Example 1 and Comparative Example 2 was obtained. That is, by providing the high concentration doped layer in the embodiment of the present invention, the high concentration doped layer is not formed at all (Comparative Example 1), or even on the back side of the semiconductor substrate on which the pn junction is formed. It was confirmed that higher conversion efficiency was obtained than when the concentration doped layer was provided (Comparative Example 2).

第１の実施の形態に係る太陽電池素子１００Ａの断面構造を示す図である。It is a figure which shows the cross-section of the solar cell element 100A which concerns on 1st Embodiment. 太陽電池素子１００Ａの裏面側を示す平面図である。It is a top view which shows the back surface side of 100 A of solar cell elements. 太陽電池素子１００Ａの製造行程を示す図である。It is a figure which shows the manufacturing process of 100 A of solar cell elements. 太陽電池素子１００Ａの製造方法を説明するための工程断面図である。It is process sectional drawing for demonstrating the manufacturing method of 100 A of solar cell elements. 太陽電池素子１００Ａの製造方法を説明するための工程断面図である。It is process sectional drawing for demonstrating the manufacturing method of 100 A of solar cell elements. 太陽電池素子１００Ａの製造方法を説明するための工程断面図である。It is process sectional drawing for demonstrating the manufacturing method of 100 A of solar cell elements. 第２の実施の形態に係る太陽電池素子１００Ｂの断面構造を示す図である。It is a figure which shows the cross-section of the solar cell element 100B which concerns on 2nd Embodiment. 第３の実施の形態に係る太陽電池素子１００Ｃの断面構造を示す図である。It is a figure which shows the cross-section of 100 C of solar cell elements which concern on 3rd Embodiment. 第４の実施の形態に係る太陽電池素子１００Ｄの断面構造を示す図である。It is a figure which shows the cross-section of solar cell element 100D which concerns on 4th Embodiment. 第５の実施の形態に係る太陽電池素子１００Ｅの断面構造を示す図である。It is a figure which shows the cross-section of the solar cell element 100E which concerns on 5th Embodiment. 太陽電池素子１００Ｅの製造方法を説明するための工程断面図である。It is process sectional drawing for demonstrating the manufacturing method of the solar cell element 100E. 半導体基板１の受光面側の構造および反射防止層４の形成態様を示す断面模式図である。2 is a schematic cross-sectional view showing a structure of a light receiving surface side of a semiconductor substrate 1 and a formation mode of an antireflection layer 4. FIG. 変形例に係る太陽電池素子１００Ｆの断面構造を示す図である。It is a figure which shows the cross-section of the solar cell element 100F which concerns on a modification.

符号の説明Explanation of symbols

１ 半導体基板
２ ｎ型導電層
３ ドープ層
３ａ 表面側ドープ層
３ｂ 裏面側ドープ層
３ｃ 第３ドープ層
４ 反射防止層
５ ｉ型半導体層
６ ｐ型半導体層
７ ｐ型電極
８ 第１シード層
９ 第１裏面電極
１０ ｎ型電極
１１ 第２シード層
１２ 第２裏面電極
１３ ビアホール
１００Ａ〜１００Ｆ 太陽電池素子 DESCRIPTION OF SYMBOLS 1 Semiconductor substrate 2 N type conductive layer 3 Doped layer 3a Surface side doped layer 3b Back side doped layer 3c 3rd doped layer 4 Antireflection layer 5 i type semiconductor layer 6 p type semiconductor layer 7 p type electrode 8 1st seed layer 9 1st back electrode 10 n-type electrode 11 2nd seed layer 12 2nd back electrode 13 Via hole 100A-100F Solar cell element

Claims (14)

第１の面と第２の面とを含み、第１の導電型を有する半導体基板と、
前記第１の導電型に寄与するドーパントを前記半導体基板よりも高い濃度で含有し、前記半導体基板の前記第１の面に設けられた第１ドープ層と、
前記第１の導電型に寄与するドーパントを前記半導体基板よりも高い濃度で含有し、前記半導体基板の前記第２の面の第１領域に設けられた第２ドープ層と、
前記半導体基板の前記第２の面の第２領域に設けられた真性半導体層と、
第２の導電型を有し、前記真性半導体層上に形成された第２の導電型の層と、
を有する太陽電池素子。 A semiconductor substrate including a first surface and a second surface and having a first conductivity type;
Containing a dopant that contributes to the first conductivity type at a concentration higher than that of the semiconductor substrate, and a first doped layer provided on the first surface of the semiconductor substrate;
A dopant that contributes to the first conductivity type at a higher concentration than the semiconductor substrate, and a second doped layer provided in a first region of the second surface of the semiconductor substrate;
An intrinsic semiconductor layer provided in a second region of the second surface of the semiconductor substrate;
A second conductivity type layer having a second conductivity type and formed on the intrinsic semiconductor layer;
A solar cell element having 請求項１に記載の太陽電池素子であって、
前記第１ドープ層と前記第２ドープ層とが、前記半導体基板の外縁に熱拡散層として設けられてなる、
ことを特徴とする太陽電池素子。 The solar cell element according to claim 1,
The first doped layer and the second doped layer are provided as thermal diffusion layers on the outer edge of the semiconductor substrate.
The solar cell element characterized by the above-mentioned. 請求項１または請求項２に記載の太陽電池素子であって、
前記半導体基板の前記第２の面の前記第２領域が前記第１領域よりも大きいことを特徴とする太陽電池素子。 The solar cell element according to claim 1 or 2,
The solar cell element, wherein the second region of the second surface of the semiconductor substrate is larger than the first region. 請求項１ないし請求項３のいずれかに記載の太陽電池素子であって、
前記半導体基板の側部に、前記第１の導電型に寄与するドーパントを前記半導体基板よりも高い濃度で含有する第３ドープ層をさらに有する、
ことを特徴とする太陽電池素子。 A solar cell element according to any one of claims 1 to 3,
The semiconductor substrate further includes a third doped layer containing a dopant that contributes to the first conductivity type at a higher concentration than the semiconductor substrate on a side portion of the semiconductor substrate.
The solar cell element characterized by the above-mentioned. 請求項１ないし請求項４のいずれかに記載の太陽電池素子であって、
前記第２ドープ層上に順次積層形成された真性半導体層と、第２の導電型の層と、反射層と、をさらに備える、
ことを特徴とする太陽電池素子。 The solar cell element according to any one of claims 1 to 4,
An intrinsic semiconductor layer sequentially stacked on the second doped layer; a second conductivity type layer; and a reflective layer.
The solar cell element characterized by the above-mentioned. 請求項１ないし請求項５のいずれかに記載の太陽電池素子であって、
半導体基板の側部を被覆する反射防止層をさらに備える、
ことを特徴とする太陽電池素子。 A solar cell element according to any one of claims 1 to 5,
Further comprising an antireflection layer covering the side of the semiconductor substrate;
The solar cell element characterized by the above-mentioned. 請求項６に記載の太陽電池素子であって、
前記反射防止層は、前記半導体基板の前記第１ドープ層の側部を被覆する、
ことを特徴とする太陽電池素子。 The solar cell element according to claim 6,
The antireflection layer covers a side portion of the first doped layer of the semiconductor substrate;
The solar cell element characterized by the above-mentioned. 第１の面と第２の面とを備え、第１の導電型を有する半導体基板を準備する工程と、
前記半導体基板の前記第１の面側に、前記第１の導電型に寄与するドーパントを前記半導体基板よりも高い濃度で含有する第１ドープ層を形成する工程と、
前記半導体基板の前記第２の面の第１領域に、前記第１の導電型に寄与するドーパントを前記半導体基板よりも高い濃度で含有する第２ドープ層を形成する工程と、
前記半導体基板の前記第２の面の第２領域に、真性半導体層を形成する工程と、
前記真性半導体層上に第２の導電型を有する第２の導電型の層を形成する工程と、
を備える太陽電池素子の製造方法。 Providing a semiconductor substrate having a first conductivity type and having a first surface and a second surface;
Forming a first doped layer containing a dopant that contributes to the first conductivity type at a higher concentration than the semiconductor substrate on the first surface side of the semiconductor substrate;
Forming a second doped layer containing a dopant that contributes to the first conductivity type at a higher concentration than the semiconductor substrate in the first region of the second surface of the semiconductor substrate;
Forming an intrinsic semiconductor layer in a second region of the second surface of the semiconductor substrate;
Forming a second conductivity type layer having a second conductivity type on the intrinsic semiconductor layer;
The manufacturing method of a solar cell element provided with. 請求項８に記載の太陽電池素子の製造方法であって、
前記高濃度ドープ層を熱拡散法によって形成する、
ことを特徴とする太陽電池素子の製造方法。 It is a manufacturing method of the solar cell element according to claim 8,
Forming the heavily doped layer by a thermal diffusion method;
The manufacturing method of the solar cell element characterized by the above-mentioned. 請求項８または請求項９に記載の太陽電池素子の製造方法であって、
前記半導体基板の前記第２の面の前記第２領域を前記第１領域よりも大きく形成する、
ことを特徴とする太陽電池素子の製造方法。 It is a manufacturing method of the solar cell element according to claim 8 or 9,
Forming the second region of the second surface of the semiconductor substrate larger than the first region;
The manufacturing method of the solar cell element characterized by the above-mentioned. 請求項８ないし請求項１０のいずれかに記載の太陽電池素子の製造方法であって、
前記第１の導電型に寄与するドーパントを前記半導体基板よりも高い濃度で含有する第３ドープ層を、前記第１導電型層の側部に形成する工程をさらに有する、
ことを特徴とする太陽電池素子の製造方法。 A method for manufacturing a solar cell element according to any one of claims 8 to 10,
Forming a third doped layer containing a dopant contributing to the first conductivity type at a higher concentration than the semiconductor substrate on a side portion of the first conductivity type layer;
The manufacturing method of the solar cell element characterized by the above-mentioned. 請求項８ないし請求項１１のいずれかに記載の太陽電池素子の製造方法であって、
前記真性半導体層の形成と前記第２の導電型の層の形成とを連続的に行うことにより、第２ドープ層上に前記真性半導体層と前記第２の導電型の層とを順次積層し、
前記第２の導電型の層上に反射層を形成する工程、
をさらに備えることを特徴とする太陽電池素子の製造方法。 A method for manufacturing a solar cell element according to any one of claims 8 to 11,
The intrinsic semiconductor layer and the second conductivity type layer are successively formed to sequentially stack the intrinsic semiconductor layer and the second conductivity type layer on the second doped layer. ,
Forming a reflective layer on the second conductivity type layer;
A method for producing a solar cell element, further comprising: 請求項８ないし請求項１２のいずれかに記載の太陽電池素子の製造方法であって、
前記半導体基板の側部を被覆する反射防止層を形成する工程をさらに備える、
ことを特徴とする太陽電池素子の製造方法。 A method for manufacturing a solar cell element according to any one of claims 8 to 12,
Further comprising a step of forming an antireflection layer covering a side portion of the semiconductor substrate.
The manufacturing method of the solar cell element characterized by the above-mentioned. 請求項１３に記載の太陽電池素子の製造方法であって、
前記反射防止層を形成する工程において、前記半導体基板の前記第１ドープ層の側部を被覆する、
ことを特徴とする太陽電池素子の製造方法。 It is a manufacturing method of the solar cell element according to claim 13,
In the step of forming the antireflection layer, the side portion of the first doped layer of the semiconductor substrate is covered.
The manufacturing method of the solar cell element characterized by the above-mentioned.
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