JP2010119184A - Semiconductor driving device - Google Patents
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Abstract
Description
本発明は、半導体素子と、前記半導体素子のゲート端子と電源又はグランドの間に設けられるスイッチング素子と、入力される制御信号に基づいて前記スイッチング素子を駆動して、前記半導体素子を駆動制御する半導体駆動装置に関する。 The present invention drives and controls the semiconductor element by driving the switching element based on a semiconductor element, a switching element provided between a gate terminal of the semiconductor element and a power supply or ground, and an input control signal. The present invention relates to a semiconductor drive device.
従来から、ＩＧＢＴ（Insulated Gate Bipolar Transistor）駆動回路においてサージとスイッチング損失の低減を図る技術として、アクティブゲート駆動方法が知られている（例えば、特許文献１、２参照）。アクティブゲート駆動方法の狙いは、図１に概念的に示すように、サージの発生するミラー期間まではＩＧＢＴのターンオンを穏やか（ゲート抵抗大）に行うことでコレクタ電流の時間変化率ｄｉｃ／ｄｔを小さくしサージの発生を抑えつつ、サージの発生するミラー期間を超えた時点でターンオンを高速（ゲート抵抗小）に行うことでスイッチング損失を減らそうとするものである。 Conventionally, an active gate driving method is known as a technique for reducing surge and switching loss in an IGBT (Insulated Gate Bipolar Transistor) driving circuit (see, for example, Patent Documents 1 and 2). The purpose of the active gate driving method is to set the time rate of change dic / dt of the collector current by gently turning on the IGBT (large gate resistance) until the mirror period during which the surge occurs, as conceptually shown in FIG. The switching loss is reduced by reducing the switching loss by suppressing the generation of the surge and performing the turn-on at a high speed (low gate resistance) when the surge occurs.
特許文献１には、半導体素子のバラツキの影響を受けないようにゲート電圧の変化率dvage／ｄｔからミラー期間を検知し、ミラー期間検知後の所定のタイマ時間経過したタイミングで、ゲート抵抗の切替を行うことでアクティブゲート駆動を行う技術が開示されている。 In Patent Document 1, the mirror period is detected from the change rate dvage / dt of the gate voltage so as not to be affected by the variation of the semiconductor element, and the gate resistance is switched at a timing when a predetermined timer time elapses after the mirror period is detected. A technique for performing active gate driving by performing the above is disclosed.
特許文献２には、ターンオン時にミラー電圧検出信号の立ち上がリに応答して所定パルス幅のパルス信号を付加することで、ターンオン動作を速めてスイッチング損失を減らそうとする技術が開示されている。
しかしながら、実際には、サージが発生するミラー期間を精度良く検出するのは困難であり、ミラー期間の検出精度が悪いと、特許文献１，２におけるゲート抵抗の切替タイミングやパルス信号の付加タイミング（図２のゲート抵抗切替タイミング信号の立ち上がりタイミングに相当）が理想的なタイミングからずれてしまい、図２に模式的に示すように、過大なサージが発生する虞がある。他方、これを防ぐために、ミラー期間の検出誤差を吸収できるような時間的に余分なマージンを取ると、図３に模式的に示すように、サージを抑えることができるものの、結局スイッチング損失の低減効果が少なくなってしまう。 However, in practice, it is difficult to accurately detect the mirror period in which the surge occurs, and if the detection accuracy of the mirror period is poor, the gate resistance switching timing and the pulse signal addition timing in Patent Documents 1 and 2 ( 2 corresponds to the rise timing of the gate resistance switching timing signal in FIG. 2, and there is a possibility that an excessive surge may occur as schematically shown in FIG. On the other hand, in order to prevent this, if an extra time margin is taken to absorb the detection error in the mirror period, the surge can be suppressed as shown schematically in FIG. 3, but eventually the switching loss is reduced. The effect will be reduced.
そこで、本発明は、ミラー期間を精度良く検出できない場合でもサージとスイッチング損失の低減を図ることが可能な半導体駆動装置の提供を目的とする。 Therefore, an object of the present invention is to provide a semiconductor drive device capable of reducing surge and switching loss even when the mirror period cannot be detected with high accuracy.
上記目的を達成するため、本発明の一局面によれば、半導体素子と、前記半導体素子のゲート端子と電源又はグランドの間に設けられるスイッチング素子と、入力される制御信号に基づいて前記スイッチング素子を駆動して、前記半導体素子を駆動制御する駆動制御手段とを備える半導体駆動装置であって、
前記駆動制御手段は、前記制御信号に基づいて前記半導体素子のオン／オフ状態を１回反転させる際に、複数個のパルスを持つパルス信号を生成し、該生成したパルス信号により前記スイッチング素子をＰＷＭ制御することを特徴とする、半導体駆動装置が提供される。尚、スイッチング素子は、典型的には、例えばＭＯＳＦＥＴ（metal oxide semiconductor field-effect transistor)のような電界効果トランジスタである。
In order to achieve the above object, according to one aspect of the present invention, a semiconductor element, a switching element provided between a gate terminal of the semiconductor element and a power source or a ground, and the switching element based on an input control signal And a drive control means for driving and controlling the semiconductor element,
The drive control means generates a pulse signal having a plurality of pulses when the on / off state of the semiconductor element is inverted once based on the control signal, and the switching element is turned on by the generated pulse signal. There is provided a semiconductor drive device characterized by PWM control. The switching element is typically a field effect transistor such as a MOSFET (metal oxide semiconductor field-effect transistor).
本発明によれば、ミラー期間を精度良く検出できない場合でもサージとスイッチング損失の低減を図ることが可能な半導体駆動装置が得られる。 According to the present invention, it is possible to obtain a semiconductor drive device capable of reducing surge and switching loss even when the mirror period cannot be accurately detected.
以下、図面を参照して、本発明を実施するための最良の形態の説明を行う。 The best mode for carrying out the present invention will be described below with reference to the drawings.
以下では、先ず本発明による実施例の説明に先立って、図４及び図５を参照して半導体素子（本例ではＩＧＢＴ）のターンオン時及びターンオフ時におけるサージの発生メカニズムを説明する。 In the following, first, prior to the description of the embodiment according to the present invention, the generation mechanism of the surge at the turn-on and turn-off of the semiconductor element (IGBT in this example) will be described with reference to FIGS.
図４（Ａ）〜図４（Ｃ）は、ターンオン動作に関連する各状態を示し、図４（Ｄ）は、図４（Ａ）〜図４（Ｃ）の状態に対応するタイミングチャートを示す。図５（Ａ）〜図５（Ｃ）は、ターンオフ動作に関連する各状態を示し、図５（Ｄ）は、図５（Ａ）〜図５（Ｃ）の状態に対応するタイミングチャートを示す。 4A to 4C show states related to the turn-on operation, and FIG. 4D shows a timing chart corresponding to the states of FIGS. 4A to 4C. . FIGS. 5A to 5C show states related to the turn-off operation, and FIG. 5D shows timing charts corresponding to the states of FIGS. 5A to 5C. .
先ず、図４を参照して、上側のダイオードＤ１に電流が転流している状態（図４（Ａ）参照）から下側のＩＧＢＴ（Ｑ２）をオフからオンにした場合のターンオン時の動作を先ず説明する。尚、ここでは説明の便宜上、バスバーのインダクタをＤ１の上部及びＱ２の下部に示しているが、実際のインダクタ成分は各配線やＱ１とＱ２の間等にも存在する。 First, referring to FIG. 4, the operation at the turn-on when the lower IGBT (Q2) is turned on from the off state from the state where the current commutates to the upper diode D1 (see FIG. 4A) is described. First, a description will be given. Here, for convenience of explanation, the inductor of the bus bar is shown at the upper part of D1 and the lower part of Q2, but the actual inductor component is also present in each wiring, between Q1 and Q2, and the like.
図４（Ａ）に示す状態では、スイッチＳＷ２がオンしているため、Ｑ２はオフとなる。そのため、モータ電流が全てＤ１に流れる転流状態が形成される。尚、この状態では、図中のＡ点の電位は略電源電圧となる。この状態からスイッチＳＷ１がオンすると、図４（Ｂ）に示すように、Ｑ２のゲートに充電電流が流れ込み、Ｑ２が次第にオン状態に遷移する。その際、Ｑ２にコレクタ電流が流れ始めるため、Ｄ１に流れる電流が減少する（図中のＡ点の電位が電源電圧から低下していく）。その後、完全にＱ２がオンすると、図４（Ｃ）に示すように、モータ電流は全てＱ２に流れＤ１の電流は流れなくなりターンオン動作が終了する。尚、この状態では、図中のＡ点の電位は、略接地電位まで低下する。 In the state shown in FIG. 4A, since the switch SW2 is on, Q2 is off. Therefore, a commutation state in which all the motor current flows to D1 is formed. In this state, the potential at point A in the figure is substantially the power supply voltage. When the switch SW1 is turned on from this state, as shown in FIG. 4B, a charging current flows into the gate of Q2, and Q2 gradually transitions to the on state. At this time, since the collector current starts to flow through Q2, the current flowing through D1 decreases (the potential at point A in the figure decreases from the power supply voltage). After that, when Q2 is completely turned on, as shown in FIG. 4C, all the motor current flows through Q2, the current of D1 does not flow, and the turn-on operation ends. In this state, the potential at point A in the figure drops to substantially the ground potential.
ここで、充電電流が急速であるほど、Ｑ２のコレクタ電流が急速に上昇するため、その変化率ｄＩｃｅ／ｄｔが大きくなる。コレクタ電流の変化が大きいと、インダクタＬ１に発生する逆起電力ＶＬ１＝−Ｌ１×ｄＩｃｅ／ｄｔが大きくなり、Ｄ１のアノードとカソード間のサージ電圧が大きくなる。このような原理により、Ｑ２のターンオン時のサージが発生する。 Here, the faster the charging current, the faster the collector current of Q2 rises, and the rate of change dIce / dt increases. When the change in the collector current is large, the back electromotive force V L1 generated in the inductor L1 = −L1 × dIce / dt increases, and the surge voltage between the anode and the cathode of D1 increases. According to such a principle, a surge occurs when Q2 is turned on.
次に、図５を参照して、下側のＩＧＢＴ（Ｑ２）に電流が流れた状態（図５（Ａ）参照）から下側のＩＧＢＴ（Ｑ２）をオンからオフにした場合のターンオフ時の動作を説明する。尚、同様に、ここでは説明の便宜上、バスバーのインダクタをＤ１の上部及びＱ２の下部に示しているが、実際のインダクタ成分は各配線やＱ１とＱ２の間等にも存在する。 Next, referring to FIG. 5, when the lower IGBT (Q2) is turned from on to off from the state where the current flows through the lower IGBT (Q2) (see FIG. 5A), The operation will be described. Similarly, for convenience of explanation, the inductor of the bus bar is shown above D1 and below Q2, but actual inductor components are also present in each wiring, between Q1 and Q2, and the like.
図５（Ａ）に示す状態では、スイッチＳＷ１がオンした状態であるため、Ｑ２はオンとなる。そのため、モータ電流が全てＱ２に流れている状態が形成される。尚、この状態では、図中のＡ点の電位は略接地電圧となる。この状態からスイッチＳＷ２がオンすると、図５（Ｂ）に示すように、Ｑ２のゲートに蓄積されていた電荷が、Ｑ２のゲート容量Ｃと抵抗Ｒ２の時定数に従い放電される。そのため、Ｑ２は次第にオフ状態に遷移し、コレクタ電流が減少する（図中のＡ点の電位が接地電位から上昇していく）。その後、完全にＱ２がオフすると、図５（Ｃ）に示すように、モータ電流はＤ１へと転流し、ターンオフ動作が終了する。尚、この状態では、図中のＡ点の電位は、略電源電位まで上昇する。 In the state shown in FIG. 5A, since the switch SW1 is turned on, Q2 is turned on. Therefore, a state is formed in which all the motor current flows through Q2. In this state, the potential at point A in the figure is substantially the ground voltage. When the switch SW2 is turned on from this state, as shown in FIG. 5B, the charge accumulated in the gate of Q2 is discharged according to the time constant of the gate capacitance C of Q2 and the resistor R2. Therefore, Q2 gradually transitions to the off state, and the collector current decreases (the potential at point A in the figure rises from the ground potential). Thereafter, when Q2 is completely turned off, as shown in FIG. 5C, the motor current is commutated to D1, and the turn-off operation is completed. In this state, the potential at point A in the figure rises to approximately the power supply potential.
ここで、Ｑ２のゲート容量Ｃと抵抗Ｒ２の時定数が小さい場合、Ｑ２のゲート電荷の放電が早くなり、Ｑ２のコレクタ電流が急速に減少するため、その変化率ｄＩｃｅ／ｄｔが大きくなる。コレクタ電流の変化が大きいと、インダクタＬ２に発生する逆起電力ＶＬ２＝−Ｌ２×ｄＩｃｅ／ｄｔが大きくなり、Ｑ２のコレクタ・エミッタ間のサージ電圧が大きくなる。このような原理により、Ｑ２のターンオフ時のサージが発生する。 Here, when the time constants of the gate capacitance C and the resistance R2 of Q2 are small, the discharge of the gate charge of Q2 is accelerated, and the collector current of Q2 is rapidly reduced, so that the rate of change dIce / dt increases. When the change in the collector current is large, the counter electromotive force V L2 generated in the inductor L2 is increased as −L2 × dIce / dt, and the surge voltage between the collector and the emitter of Q2 is increased. According to such a principle, a surge is generated when Q2 is turned off.
ここから、以上の原理を踏まえつつ、本実施例の説明に入る。 From this point, the present embodiment will be described based on the above principle.
図６は、本実施例の半導体駆動装置５０を含むハイブリッド車両用モータ駆動システム１の全体構成の一例を示す図である。モータ駆動システム１は、バッテリ１０の電力を用いて走行用モータ４０を駆動することにより車両を駆動させるシステムである。尚、電気自動車は、電力を用いて走行用モータ４０を駆動して走行するものであれば、その方式や構成の詳細は任意である。電気自動車は、典型的には、動力源がエンジンと走行用モータ４０であるハイブリッド自動車（ＨＶ），動力源が走行用モータ４０のみである電気自動車を含む。 FIG. 6 is a diagram illustrating an example of the overall configuration of the hybrid vehicle motor drive system 1 including the semiconductor drive device 50 of the present embodiment. The motor drive system 1 is a system that drives a vehicle by driving a traveling motor 40 using electric power of a battery 10. In addition, the details of the method and the configuration of the electric vehicle are arbitrary as long as the vehicle travels by driving the traveling motor 40 using electric power. The electric vehicle typically includes a hybrid vehicle (HV) whose power source is an engine and a traveling motor 40, and an electric vehicle whose power source is only the traveling motor 40.
モータ駆動システム１は、図１に示すように、バッテリ１０、ＤＣ／ＤＣコンバータ２０、インバータ３０、走行用モータ４０、及び、半導体駆動装置５０を備える。 As shown in FIG. 1, the motor drive system 1 includes a battery 10, a DC / DC converter 20, an inverter 30, a travel motor 40, and a semiconductor drive device 50.
バッテリ１０は、電力を蓄積して直流電圧を出力する任意の蓄電装置であり、ニッケル水素バッテリ、リチウムイオンバッテリや電気２重層キャパシタ等の容量性負荷から構成されてもよい。 The battery 10 is an arbitrary power storage device that accumulates electric power and outputs a DC voltage, and may be composed of a capacitive load such as a nickel metal hydride battery, a lithium ion battery, or an electric double layer capacitor.
ＤＣ／ＤＣコンバータ２０は、双方向のＤＣ／ＤＣコンバータ（可逆チョッパ方式の昇圧ＤＣ／ＤＣコンバータ）であり、例えば１４Ｖから４２Ｖへの昇圧変換、及び、４２Ｖから１４Ｖへの降圧変換が可能である。 The DC / DC converter 20 is a bidirectional DC / DC converter (reversible chopper boost DC / DC converter), and can perform, for example, step-up conversion from 14V to 42V and step-down conversion from 42V to 14V. .
インバータ３０は、電源ラインとアースラインとの間に互いに並列に配置されるＵ相、Ｖ相、Ｗ相の各アームから構成される。Ｕ相アームはスイッチング素子（本例ではＩＧＢＴ）Ｑ３，Ｑ４の直列接続からなり、Ｖ相アームはスイッチング素子（本例ではＩＧＢＴ）Ｑ１，Ｑ２の直列接続からなり、Ｗ相アームはスイッチング素子（本例ではＩＧＢＴ）Ｑ５，Ｑ６の直列接続からなる。また、各スイッチング素子Ｑ１〜Ｑ６のコレクタ−エミッタ間には、それぞれ、エミッタ側からコレクタ側に電流を流すようにダイオードＤ１〜Ｄ６が配置される。 Inverter 30 includes U-phase, V-phase, and W-phase arms arranged in parallel with each other between a power supply line and an earth line. The U-phase arm is composed of a series connection of switching elements (IGBTs in this example) Q3 and Q4, the V-phase arm is composed of a series connection of switching elements (IGBTs in this example) Q1 and Q2, and the W-phase arm is a switching element (presents) In the example, IGBT) Q5 and Q6 are connected in series. Further, diodes D1 to D6 are arranged between the collectors and emitters of the switching elements Q1 to Q6 so that current flows from the emitter side to the collector side, respectively.
走行用モータ４０は、３相の永久磁石モータであり、Ｕ，Ｖ，Ｗ相の３つのコイルの一端が中点で共通接続されている。Ｕ相コイルの他端は、スイッチング素子Ｑ３，Ｑ４の中間点に接続され、Ｖ相コイルの他端は、スイッチング素子Ｑ１，Ｑ２の中間点に接続され、Ｗ相コイルの他端は、スイッチング素子Ｑ５，Ｑ６の中間点に接続される。 The traveling motor 40 is a three-phase permanent magnet motor, and one end of three U, V, and W phase coils is commonly connected at a midpoint. The other end of the U-phase coil is connected to an intermediate point between the switching elements Q3 and Q4, the other end of the V-phase coil is connected to an intermediate point between the switching elements Q1 and Q2, and the other end of the W-phase coil is connected to the switching element. Connected to the midpoint between Q5 and Q6.
半導体駆動装置５０は、インバータ３０を制御する。半導体駆動装置５０は、例えばＣＰＵ，ＲＯＭ、メインメモリなどを含み、半導体駆動装置５０の各種機能は、ＲＯＭ等に記録された制御プログラムがメインメモリに読み出されてＣＰＵにより実行されることによって実現される。但し、半導体駆動装置５０の一部又は全部は、ハードウェアのみにより実現されてもよい。また、半導体駆動装置５０は、物理的に複数の装置により構成されてもよい。また、半導体駆動装置５０は、ＤＣ／ＤＣコンバータ２０をも制御する装置であってもよい。 The semiconductor drive device 50 controls the inverter 30. The semiconductor drive device 50 includes, for example, a CPU, a ROM, a main memory, and the like, and various functions of the semiconductor drive device 50 are realized by a control program recorded in the ROM or the like being read into the main memory and executed by the CPU. Is done. However, part or all of the semiconductor drive device 50 may be realized only by hardware. Further, the semiconductor drive device 50 may be physically constituted by a plurality of devices. Further, the semiconductor drive device 50 may be a device that also controls the DC / DC converter 20.
半導体駆動装置５０は、例えば図７に示すような態様で、インバータ３０を制御してもよい。図７に示す制御態様は、可変電圧可変周波数制御（ＶＶＶＦ：variable voltage variable frequency）インバータ制御と称されるものであり、モータ回転数の増加と共に（モータトルク（モータ電流）の減少とともに）、ＩＧＢＴ制御信号のキャリア周波数が大きくなる。 The semiconductor drive device 50 may control the inverter 30 in a manner as shown in FIG. 7, for example. The control mode shown in FIG. 7 is referred to as variable voltage variable frequency (VVVF) inverter control. As the motor rotation speed increases (motor torque (motor current) decreases), IGBT The carrier frequency of the control signal is increased.
半導体駆動装置５０は、インバータ３０を制御する際、以下で説明するアクティブゲート駆動方法により各スイッチング素子Ｑ１〜Ｑ６を駆動する。 When controlling the inverter 30, the semiconductor drive device 50 drives the switching elements Q1 to Q6 by an active gate drive method described below.
図８は、本実施例の半導体駆動装置５０におけるアクティブゲート駆動方法を実現する主要構成を示す図である。図８に示す構成は、説明の便宜上、一例としてＶ相アームの下アームにおけるスイッチング素子Ｑ２のターンオン動作に係る部分を示す。 FIG. 8 is a diagram showing a main configuration for realizing the active gate driving method in the semiconductor driving device 50 of the present embodiment. The configuration shown in FIG. 8 shows a part related to the turn-on operation of switching element Q2 in the lower arm of the V-phase arm as an example for convenience of explanation.
半導体駆動装置５０は、図８に示すように、スイッチング素子（ＩＧＢＴ）Ｑ２をオン動作させるパワーＭＯＳ（ＭＯＳ１）と、スイッチング素子Ｑ２をオフ動作させるパワーＭＯＳ（ＭＯＳ２）と、マイコン側からのＩＧＢＴ駆動指令であるＩＧＢＴ制御信号（ｉｍｉｎ）に基づいてパワーＭＯＳを駆動するＩＧＢＴ駆動制御部６２と、ミラー領域検知部６６と、周波数検知部６８と、電圧重畳部６９とを含む。 As shown in FIG. 8, the semiconductor drive device 50 includes a power MOS (MOS1) for turning on the switching element (IGBT) Q2, a power MOS (MOS2) for turning off the switching element Q2, and an IGBT drive from the microcomputer side. An IGBT drive control unit 62 that drives a power MOS based on an IGBT control signal (imin) as a command, a mirror region detection unit 66, a frequency detection unit 68, and a voltage superposition unit 69 are included.
ＩＧＢＴ駆動制御部６２は、オン制御部６４を含み、オン制御部６４は、ＰＷＭ信号出力部６４ａ、ＰＷＭ信号生成部６４ｂ、メモリアクセスコントローラ６４ｃ、及び、パルス幅格納メモリ６４ｄを含む。ＩＧＢＴ駆動制御部６２の機能は後に詳説する。 The IGBT drive control unit 62 includes an on control unit 64, and the on control unit 64 includes a PWM signal output unit 64a, a PWM signal generation unit 64b, a memory access controller 64c, and a pulse width storage memory 64d. The function of the IGBT drive control unit 62 will be described in detail later.
ミラー領域検知部６６は、スイッチング素子Ｑ２の動作状態が遷移する際のミラー領域を検知する。即ち、ミラー領域検知部６６は、スイッチング素子Ｑ２の動作状態がオフ状態からオン状態に遷移する際のミラー領域、及び、スイッチング素子Ｑ２の動作状態がオン状態からオフ状態に遷移する際のミラー領域を検知する。ミラー領域の検知方法は、多種多様であり、任意の方法が採用されてもよい。また、ミラー領域の検知方法は、精度の低い方法でもよく、例えば、ＩＧＢＴ制御信号の立ち下がり若しくは立ち上がり後の所定タイマ時間後にミラー領域に入るという仮定に基づく決め打ち的な検知方法であってもよい。これは、ミラー領域の検知結果にある程度の誤差があったとしても、後述するように本実施例のアクティブゲート駆動方法により、かかる誤差が適切に補償されるためである。図示の例では、ミラー領域検知部６６は、スイッチング素子Ｑ２のゲート電圧と、所定の電圧Ｅ１とが入力されるコンパレータ（Ｃｏｍｐ１）を含み、コンパレータは、スイッチング素子Ｑ２のゲート電圧が所定の電圧Ｅ１を上回ったときにミラー領域検知信号（ＰＷＭ制御開始信号）をＰＷＭ信号生成部６４ｂに入力する。所定の電圧Ｅ１は、好ましくは、スイッチング素子Ｑ２の閾値電圧よりも僅かに低い程度の電圧に設定される。 The mirror area detection unit 66 detects a mirror area when the operation state of the switching element Q2 transitions. That is, the mirror region detection unit 66 includes a mirror region when the operation state of the switching element Q2 transitions from the off state to the on state, and a mirror region when the operation state of the switching element Q2 transitions from the on state to the off state. Is detected. There are a wide variety of mirror area detection methods, and any method may be adopted. Further, the mirror region detection method may be a low accuracy method, for example, a deterministic detection method based on the assumption that the mirror region is entered after a predetermined timer time after the fall or rise of the IGBT control signal. Good. This is because even if there is a certain amount of error in the detection result of the mirror region, the error is appropriately compensated by the active gate driving method of this embodiment as will be described later. In the illustrated example, the mirror region detection unit 66 includes a comparator (Comp1) to which a gate voltage of the switching element Q2 and a predetermined voltage E1 are input. The comparator has a gate voltage of the switching element Q2 that is a predetermined voltage E1. Is exceeded, a mirror region detection signal (PWM control start signal) is input to the PWM signal generation unit 64b. The predetermined voltage E1 is preferably set to a voltage slightly lower than the threshold voltage of the switching element Q2.
周波数検知部６８は、ＩＧＢＴ制御信号のキャリア周波数を検知する。ＩＧＢＴ制御信号のキャリア周波数の検知方法は、多種多様であり、任意の方法が採用されてもよい。周波数検知部６８は、例えばＩＧＢＴ制御信号のキャリア周波数を直接的に表す情報に基づいて検知してもよい。図示の例では、周波数検知部６８は、内部クロックによってカウントされるカウンタ６８ａによってＩＧＢＴ制御信号のキャリア周波数を計測しており、比較回路６８ｂは、周波数検知部６８で検知されたキャリア周波数が所定の通常範囲内にあるかそれよりも高いか低いかといった比較結果を出力し、メモリアクセスコントローラ６４ｃは、周波数検知部６８で検知されたキャリア周波数（比較回路６８ｂの比較結果）に基づいてパルス幅格納メモリ６４ｄにアクセスする。 The frequency detector 68 detects the carrier frequency of the IGBT control signal. There are various methods for detecting the carrier frequency of the IGBT control signal, and any method may be adopted. For example, the frequency detection unit 68 may detect based on information that directly represents the carrier frequency of the IGBT control signal. In the illustrated example, the frequency detection unit 68 measures the carrier frequency of the IGBT control signal by a counter 68a counted by an internal clock, and the comparison circuit 68b has a carrier frequency detected by the frequency detection unit 68 as a predetermined frequency. The memory access controller 64c outputs a comparison result indicating whether it is within the normal range, higher or lower, and stores the pulse width based on the carrier frequency (comparison result of the comparison circuit 68b) detected by the frequency detector 68. The memory 64d is accessed.
電圧重畳部６９は、後述のＩＧＢＴ駆動制御部６２によるＰＷＭ制御に連動して、ＭＯＳ１のドレイン側に（スイッチング素子Ｑ２のゲートに）、グランド電位よりも大きく電源電位Ｖｃｃよりも小さい所定電圧Ｅ１を印加する。図示の例では、電圧重畳部６９は、電源電圧Ｅ１と、スイッチ６９ａとを備える。スイッチ６９ａは、ＭＯＳ２のドレイン側とスイッチング素子Ｑ２のゲートの間に設けられ、端子Ａ，端子Ｂ間で切り替ることで、スイッチング素子Ｑ２のゲートを選択的にＭＯＳ２又は電源（所定電圧Ｅ１）に接続する。スイッチ６９ａが端子Ａに接続されたときに、ＭＯＳ１のドレイン側に所定電圧Ｅ１が印加される。スイッチ６９ａの端子Ａ側への切替は、ＩＧＢＴ制御信号に基づいて実現されてもよい。具体的には、スイッチ６９ａは、ＩＧＢＴ制御信号の立ち上がり時に端子Ａ側に接続される。 The voltage superimposing unit 69 interlocks with the PWM control by the IGBT drive control unit 62 described later, and applies a predetermined voltage E1 larger than the ground potential and smaller than the power supply potential Vcc to the drain side of the MOS1 (to the gate of the switching element Q2). Apply. In the illustrated example, the voltage superimposing unit 69 includes a power supply voltage E1 and a switch 69a. The switch 69a is provided between the drain side of the MOS2 and the gate of the switching element Q2. By switching between the terminal A and the terminal B, the gate of the switching element Q2 is selectively set to the MOS2 or the power source (predetermined voltage E1). Connecting. When the switch 69a is connected to the terminal A, a predetermined voltage E1 is applied to the drain side of the MOS1. Switching to the terminal A side of the switch 69a may be realized based on the IGBT control signal. Specifically, the switch 69a is connected to the terminal A side when the IGBT control signal rises.
次に、スイッチング素子Ｑ２のターンオン時のタイミングチャートである図９及び図１０を参照しつつ、本実施例のＩＧＢＴ駆動制御部６２により実現されるアクティブゲート駆動方法の要部を説明する。 Next, the main part of the active gate driving method realized by the IGBT drive control unit 62 of the present embodiment will be described with reference to FIGS. 9 and 10 which are timing charts when the switching element Q2 is turned on.
図９では、上段から、スイッチング素子Ｑ２のゲート電圧Ｖｇｅ（ＩＧＢＴゲート電圧Ｖｇｅ）の波形、ＩＧＢＴ制御信号（ｉｍｉｎ）の波形、ＭＯＳ１に印加されるゲート入力信号（ＰＷＭ信号＋オン／オフ信号）の波形、スイッチング素子Ｑ２のコレクタ電流Ｉｃｅの波形、スイッチング素子Ｑ２のコレクタ−エミッタ電圧Ｖｃｅの波形、及び、スイッチング素子Ｑ２におけるスイッチング損失の波形が概略的に示されている。 In FIG. 9, from the top, the waveform of the gate voltage Vge (IGBT gate voltage Vge) of the switching element Q2, the waveform of the IGBT control signal (imin), and the gate input signal (PWM signal + on / off signal) applied to the MOS1. The waveform, the waveform of the collector current Ice of the switching element Q2, the waveform of the collector-emitter voltage Vce of the switching element Q2, and the waveform of the switching loss in the switching element Q2 are schematically shown.
図１０は、図９のＭＯＳ１に印加されるゲート入力信号の波形のＸ部の拡大図であり、図１０には、スイッチング素子Ｑ２のゲートインピーダンス成分を表す波形が、ゲート入力信号と共に示されている。 FIG. 10 is an enlarged view of the X portion of the waveform of the gate input signal applied to the MOS 1 in FIG. 9. In FIG. 10, a waveform representing the gate impedance component of the switching element Q2 is shown together with the gate input signal. Yes.
図９の状態１では、マイコン側からのＩＧＢＴ制御信号（ｉｍｉｎ）がオフ指令であり、ＩＧＢＴ駆動制御部６２は、オフ信号（電圧Ｖｃｃ）をＭＯＳ１に印加してＭＯＳ１をオフ状態に維持し、ＭＯＳ２をオン状態に維持している。このとき、スイッチ６９ａは端子Ｂ側に接続されており、ＭＯＳ２はグランドに接続されているため、スイッチング素子Ｑ２のゲートはグランドに固定され、スイッチング素子Ｑ２はオフ状態を維持する。 In the state 1 of FIG. 9, the IGBT control signal (imin) from the microcomputer side is an off command, and the IGBT drive control unit 62 applies the off signal (voltage Vcc) to the MOS 1 to maintain the MOS 1 in the off state. MOS2 is kept on. At this time, since the switch 69a is connected to the terminal B side and the MOS2 is connected to the ground, the gate of the switching element Q2 is fixed to the ground, and the switching element Q2 maintains the OFF state.
次に、状態２になり、ＩＧＢＴ制御信号がオン指令になると、ＩＧＢＴ駆動制御部６２は、オン信号をＭＯＳ１に印加してＭＯＳ１をオンすると同時に、スイッチ６９ａが端子Ａ側に接続され、スイッチング素子Ｑ２のゲートには所定電圧Ｅ１が印加される。ここでは、所定電圧Ｅ１は、スイッチング素子Ｑ２の閾値電圧よりも僅かに低い程度の電圧に設定される。このような電圧Ｅ１を重畳させることの意義は、重畳させない場合に比べて、スイッチング素子Ｑ２のスイッチングを高速に行うことを可能とすること等であり、これについては後述する。 Next, when the state 2 is reached and the IGBT control signal is turned on, the IGBT drive control unit 62 applies the on signal to the MOS1 to turn on the MOS1, and at the same time, the switch 69a is connected to the terminal A side, and the switching element A predetermined voltage E1 is applied to the gate of Q2. Here, the predetermined voltage E1 is set to a voltage that is slightly lower than the threshold voltage of the switching element Q2. The significance of superimposing such a voltage E1 is that switching of the switching element Q2 can be performed at a higher speed than in the case where the voltage E1 is not superposed, which will be described later.
次に、状態３になり、ミラー領域検知部６６によってスイッチング素子Ｑ２のゲート電圧が所定電圧Ｅ１達したことが検出されると、ＩＧＢＴ駆動制御部６２は、ＰＷＭ信号生成部６４ｂで生成されるＰＷＭ信号によってＭＯＳ１のＰＷＭ制御を開始する。ここで上述の如くスイッチ６９ａが端子Ａ側に接続され、スイッチング素子Ｑ２のゲートには所定電圧Ｅ１が印加されているので、ＰＷＭ制御での電圧変動（図１０に示すようにＶｃｃとＶｔｈの間の変動）を小さくすることができるので、より精度良くインピーダンスの調整を行うことができる。即ち、ＰＷＭ制御での電圧変動は、高速制御を可能とするためにＭＯＳ１の閾値電圧Ｖｔｈ程度で行われる。ＰＷＭ信号は、メモリアクセスコントローラ６４ｃによって、パルス幅格納メモリ６４ｄに予め記憶されている基準パルス幅（基準デューティ）に基づいて設定される。基準パルス幅の好ましい設定方法については後述する。ＰＷＭ信号生成部６４ｂは、メモリアクセスコントローラ６４ｃから供給される基準パルス幅に基づいて、図１０に示すような態様で、スイッチング素子Ｑ２のゲートインピーダンスが段階的に低くなるように、パルス信号のパルス幅を基準パルス幅から段階的に小さくなるように変化させる。即ち、スイッチング素子Ｑ２のゲート電圧が閾値電圧付近でのパルス幅は、サージが発生し難くなるようにスイッチング素子Ｑ２のゲートが高インピーダンスとなるように高デューティに設定し、ミラー期間が終了する付近でのパルス幅は、スイッチング損失が低減されるようにスイッチング素子Ｑ２のゲートが低インピーダンスとなるように低デューティに設定する。図１０に示す例では、ＰＷＭ信号のパルス幅は、ミラー期間内で基準パルス幅Ａ１からＡ２（＜Ａ１）、Ａ３（＜Ａ２）へと段階的に小さく調整（変化）されている。尚、このようなＰＷＭ信号のパルス幅の段階的な変化タイミングは、例えばミラー期間の長さの試験データ等に基づいて、予め設定された固定タイミングであってもよく、この場合、基準パルス幅に応じて異なる固定タイミングであってもよい。 Next, when the state 3 is reached and the mirror region detector 66 detects that the gate voltage of the switching element Q2 has reached the predetermined voltage E1, the IGBT drive controller 62 generates the PWM generated by the PWM signal generator 64b. The PWM control of MOS1 is started by the signal. Here, as described above, the switch 69a is connected to the terminal A side, and the predetermined voltage E1 is applied to the gate of the switching element Q2, so that the voltage fluctuation in PWM control (between Vcc and Vth as shown in FIG. 10). Fluctuations) can be reduced, so that the impedance can be adjusted with higher accuracy. That is, the voltage fluctuation in the PWM control is performed at the threshold voltage Vth of the MOS 1 in order to enable high speed control. The PWM signal is set by the memory access controller 64c based on the reference pulse width (reference duty) stored in advance in the pulse width storage memory 64d. A preferred method for setting the reference pulse width will be described later. Based on the reference pulse width supplied from the memory access controller 64c, the PWM signal generation unit 64b is configured to reduce the pulse of the pulse signal so that the gate impedance of the switching element Q2 is lowered in a stepwise manner as shown in FIG. The width is changed so as to decrease stepwise from the reference pulse width. That is, the pulse width when the gate voltage of the switching element Q2 is near the threshold voltage is set to a high duty so that the gate of the switching element Q2 has a high impedance so that a surge is less likely to occur, and the mirror period ends. The pulse width at is set to a low duty so that the gate of the switching element Q2 has a low impedance so that the switching loss is reduced. In the example shown in FIG. 10, the pulse width of the PWM signal is adjusted (changed) stepwise from the reference pulse width A1 to A2 (<A1) and A3 (<A2) within the mirror period. The stepwise change timing of the pulse width of the PWM signal may be a fixed timing set in advance based on, for example, test data of the length of the mirror period. In this case, the reference pulse width Different fixed timings may be used depending on the situation.
最後に、状態４になりミラー期間が終了すると、ＩＧＢＴ駆動制御部６２は、ＰＷＭ制御を停止すると共に、スイッチ６９ａを端子Ａから切り離し（端子Ｂ側に接続し）、ＭＯＳ１のゲート入力信号をグランド（オン信号）に固定し、速やかにスイッチング素子Ｑ２のゲート電圧を電圧Ｖｃｃまで上昇させる。尚、ミラー期間の終了は、適切な方法で推定・検出されてもよいし、或いは、簡易的に、例えばミラー期間の長さの試験データ等に基づいて、ミラー領域の開始時点から所定時間経過後に検出されるようにしてもよい。 Finally, when the state 4 is reached and the mirror period ends, the IGBT drive control unit 62 stops the PWM control, disconnects the switch 69a from the terminal A (connects to the terminal B side), and connects the gate input signal of the MOS1 to the ground. The gate voltage of the switching element Q2 is quickly raised to the voltage Vcc. Note that the end of the mirror period may be estimated and detected by an appropriate method, or simply, for example, based on test data for the length of the mirror period, a predetermined time has elapsed since the start of the mirror area. It may be detected later.
このようにして図８乃至図１０に示す制御によれば、スイッチング素子Ｑ２の閾値に多少のバラツキがあった場合やスイッチング素子Ｑ２のミラー期間を精度良く検出できない場合でもスイッチング素子Ｑ２のターンオン時のサージの発生を抑えるための調整を必要とせず、且つ、スイッチング素子Ｑ２のターンオン時のスイッチング損失についても低減できる小型のアクティブゲート駆動回路を実現することができる。 As described above, according to the control shown in FIG. 8 to FIG. 10, even when the threshold value of the switching element Q2 varies slightly or when the mirror period of the switching element Q2 cannot be detected with high accuracy, the switching element Q2 is turned on. It is possible to realize a small active gate driving circuit that does not require adjustment for suppressing the occurrence of surge and can reduce the switching loss when the switching element Q2 is turned on.
また、ターンオン時間は非常に短いため、スイッチング素子Ｑ２を駆動するパワーＭＯＳ（ＭＯＳ１）をグランド−Ｖｃｃの電圧フルスイングで動作させる場合は、極めて高速なＰＷＭ信号が必要となるが、図８乃至図１０に示す制御によれば、スイッチング素子Ｑ２のターンオン動作中に所定電圧Ｅ１（例えばスイッチング素子Ｑ２の閾値電圧付近の電圧）に重畳させてゲート入力信号波形を閾値電圧−ＶｃｃでＰＷＭ制御するので、極めて高速なＰＷＭ信号を用いることなく、高速なＰＷＭ制御が可能となり、高性能なアクティブゲート駆動を実現することができる。尚、以上の観点からも明らかなように、所定電圧Ｅ１は、好ましくは、上述の如く閾値電圧よりも僅かに小さい電圧に設定されるが、グランド電位よりも高ければよく、この場合も、グランド電位よりも高い分だけ電圧フルスイングが低減されるという効果が得られる。 In addition, since the turn-on time is very short, when the power MOS (MOS1) for driving the switching element Q2 is operated with the voltage full swing of the ground-Vcc, an extremely high speed PWM signal is required. According to the control shown in FIG. 10, since the gate input signal waveform is superposed on a predetermined voltage E1 (for example, a voltage near the threshold voltage of the switching element Q2) during the turn-on operation of the switching element Q2, the PWM control is performed with the threshold voltage −Vcc. High-speed PWM control is possible without using an extremely high-speed PWM signal, and high-performance active gate driving can be realized. As is clear from the above viewpoint, the predetermined voltage E1 is preferably set to a voltage that is slightly smaller than the threshold voltage as described above, but may be higher than the ground potential. The effect that the voltage full swing is reduced by an amount higher than the potential is obtained.
次に、図１１乃至図１３を参照して、スイッチング素子Ｑ２のターンオフ動作に係る部分の構成について説明する。 Next, with reference to FIG. 11 to FIG. 13, the configuration of the part related to the turn-off operation of the switching element Q2 will be described.
図１１は、本実施例の半導体駆動装置５０におけるアクティブゲート駆動方法を実現する主要構成であって、スイッチング素子Ｑ２のターンオフ動作に係る部分を示す図である。 FIG. 11 is a diagram showing a main configuration for realizing the active gate driving method in the semiconductor driving device 50 of the present embodiment, and shows a part related to the turn-off operation of the switching element Q2.
半導体駆動装置５０は、図１１に示すように、スイッチング素子（ＩＧＢＴ）Ｑ２をオン動作させるパワーＭＯＳ（ＭＯＳ１）と、スイッチング素子Ｑ２をオフ動作させるパワーＭＯＳ（ＭＯＳ２）と、マイコン側からのＩＧＢＴ駆動指令であるＩＧＢＴ制御信号（ｉｍｉｎ）に基づいてパワーＭＯＳを駆動するＩＧＢＴ駆動制御部６２と、ミラー領域検知部６６と、周波数検知部６８とを含む。 As shown in FIG. 11, the semiconductor drive device 50 includes a power MOS (MOS1) that turns on the switching element (IGBT) Q2, a power MOS (MOS2) that turns off the switching element Q2, and an IGBT drive from the microcomputer side. An IGBT drive control unit 62 that drives a power MOS based on an IGBT control signal (imin) that is a command, a mirror region detection unit 66, and a frequency detection unit 68 are included.
ＩＧＢＴ駆動制御部６２は、オフ制御部６３を含み、オフ制御部６３は、ＰＷＭ信号出力部６４ａ、ＰＷＭ信号生成部６４ｂ、メモリアクセスコントローラ６４ｃ、及び、パルス幅格納メモリ６４ｄを含む。ＩＧＢＴ駆動制御部６２の機能は後に詳説し、他の各部は特に言及しない限り、図８を参照して上述した対応する各部と同様であってよい。 The IGBT drive control unit 62 includes an off control unit 63, and the off control unit 63 includes a PWM signal output unit 64a, a PWM signal generation unit 64b, a memory access controller 64c, and a pulse width storage memory 64d. The function of the IGBT drive control unit 62 will be described in detail later, and the other units may be the same as the corresponding units described above with reference to FIG. 8 unless otherwise specified.
ミラー領域検知部６６は、スイッチング素子Ｑ２の動作状態が遷移する際のミラー領域を検知する。図示の例では、ミラー領域検知部６６は、スイッチング素子Ｑ２のゲート電圧と、所定の電圧Ｅ２とが入力されるコンパレータ（Ｃｏｍｐ２）を含み、コンパレータは、スイッチング素子Ｑ２のゲート電圧が所定の電圧Ｅ２を下回ったときにミラー領域検知信号をＰＷＭ信号生成部６４ｂに入力する。所定の電圧Ｅ２は、好ましくは、スイッチング素子Ｑ２のミラー電位よりも僅かに高い程度の電圧に設定される。 The mirror area detection unit 66 detects a mirror area when the operation state of the switching element Q2 transitions. In the illustrated example, the mirror region detection unit 66 includes a comparator (Comp2) to which a gate voltage of the switching element Q2 and a predetermined voltage E2 are input. The comparator has a gate voltage of the switching element Q2 that is a predetermined voltage E2. The mirror region detection signal is input to the PWM signal generator 64b when the value falls below. The predetermined voltage E2 is preferably set to a voltage slightly higher than the mirror potential of the switching element Q2.
スイッチ６９ｂは、ＭＯＳ１とスイッチング素子Ｑ２のゲートの間に設けられ、端子Ａ，Ｂ間で切り替ることで、スイッチング素子Ｑ２のゲートを選択的にＭＯＳ１又は電源電圧Ｅ２に接続する。 The switch 69b is provided between the MOS1 and the gate of the switching element Q2, and selectively switches the gate of the switching element Q2 to the MOS1 or the power supply voltage E2 by switching between the terminals A and B.
図１２は、スイッチング素子Ｑ２のターンオフ時のタイミングチャートであり、図１３は、図１２のＭＯＳ２に印加されるゲート入力信号のＸ部の拡大図である。図１２には、上段から、スイッチング素子Ｑ２のゲート電圧Ｖｇｅ（ＩＧＢＴゲート電圧Ｖｇｅ）の波形、ＩＧＢＴ制御信号（ｉｍｉｎ）の波形、ＭＯＳ２に印加されるゲート入力信号（ＰＷＭ信号＋オン／オフ信号）の波形、スイッチング素子Ｑ２のコレクタ電流Ｉｃｅの波形、スイッチング素子Ｑ２のコレクタ−エミッタ電圧Ｖｃｅの波形、及び、スイッチング素子Ｑ２におけるスイッチング損失の波形が概略的に示されている。図１３には、スイッチング素子Ｑ２のゲートインピーダンス成分を表す波形が、ゲート入力信号と共に示されている。 FIG. 12 is a timing chart when the switching element Q2 is turned off, and FIG. 13 is an enlarged view of the X portion of the gate input signal applied to the MOS 2 in FIG. In FIG. 12, from the top, the waveform of the gate voltage Vge (IGBT gate voltage Vge) of the switching element Q2, the waveform of the IGBT control signal (imin), and the gate input signal (PWM signal + on / off signal) applied to the MOS2 , The waveform of the collector current Ice of the switching element Q2, the waveform of the collector-emitter voltage Vce of the switching element Q2, and the waveform of the switching loss in the switching element Q2. FIG. 13 shows a waveform representing the gate impedance component of the switching element Q2 together with the gate input signal.
図１２の状態１では、マイコン側からのＩＧＢＴ制御信号（ｉｍｉｎ）がオン指令（Ｈｉ）であり、ＩＧＢＴ駆動制御部６２は、オン信号をＭＯＳ１に印加してＭＯＳ１をオン状態に維持し、オフ信号（グランド電位）をＭＯＳ２に印加してＭＯＳ２をオフ状態に維持している。このとき、スイッチ６９ｂは端子Ｂ側に接続されており、ＭＯＳ１は電源電圧Ｖｃｃに接続されているため、スイッチング素子Ｑ２はオン状態を維持する。 In the state 1 of FIG. 12, the IGBT control signal (imin) from the microcomputer side is an ON command (Hi), and the IGBT drive control unit 62 applies the ON signal to the MOS 1 to maintain the MOS 1 in the ON state, and the OFF A signal (ground potential) is applied to the MOS 2 to keep the MOS 2 in the off state. At this time, since the switch 69b is connected to the terminal B side, and the MOS1 is connected to the power supply voltage Vcc, the switching element Q2 maintains the ON state.
次に、状態２になり、ＩＧＢＴ制御信号がオフ指令（Ｌｏ）になると、スイッチ６９ｂは端子Ａ側に接続され、スイッチング素子Ｑ２のゲートには所定電圧Ｅ２が印加される。ここでは、所定電圧Ｅ２は、スイッチング素子Ｑ２のミラー電位よりも僅かに高い程度の電圧に設定される。 Next, when the state 2 is reached and the IGBT control signal is turned off (Lo), the switch 69b is connected to the terminal A side, and a predetermined voltage E2 is applied to the gate of the switching element Q2. Here, the predetermined voltage E2 is set to a voltage slightly higher than the mirror potential of the switching element Q2.
次に、状態３になり、ミラー領域検知部６６によってスイッチング素子Ｑ２のゲート電圧が所定電圧Ｅ２まで下降したこと（即ちミラー領域）が検出されると、ＩＧＢＴ駆動制御部６２は、スイッチ６９ｂを端子Ｂ側に接続すると共に、ＰＷＭ信号によってＭＯＳ２のＰＷＭ制御を開始する。ＰＷＭ信号は、メモリアクセスコントローラ６４ｃによって、パルス幅格納メモリ６４ｄに予め記憶されている基準パルス幅に基づいて設定される。基準パルス幅の好ましい設定方法については後述する。ＰＷＭ信号生成部６４ｂは、メモリアクセスコントローラ６４ｃから供給される基準パルス幅に基づいて、図１３に示すような態様で、スイッチング素子Ｑ２のゲートインピーダンスが段階的に高くなるように、パルス信号のパルス幅を基準パルス幅から段階的に小さくなるように変化させる。即ち、パルス幅は、ミラー期間当初ではスイッチング素子Ｑ２のゲートが低インピーダンスとなるように高デューティに設定し、閾値電圧付近でのパルス幅は、サージが発生し難くなるようにスイッチング素子Ｑ２のゲートが高インピーダンスとなるように低デューティに設定する。図１２に示す例では、ＰＷＭ信号のパルス幅は、ミラー期間内で基準パルス幅Ａ１からＡ２（＜Ａ１）、Ａ３（＜Ａ２）へと段階的に小さく調整（変化）されている。尚、このようなＰＷＭ信号のパルス幅の段階的な変化タイミングは、例えばミラー期間の長さの試験データ等に基づいて、予め設定された固定タイミングであってもよく、この場合、基準パルス幅に応じて異なる固定タイミングであってもよい。 Next, when the state 3 is reached and the mirror region detection unit 66 detects that the gate voltage of the switching element Q2 has dropped to the predetermined voltage E2 (that is, the mirror region), the IGBT drive control unit 62 connects the switch 69b to the terminal 69b. While connecting to the B side, the PWM control of the MOS2 is started by the PWM signal. The PWM signal is set by the memory access controller 64c based on the reference pulse width stored in advance in the pulse width storage memory 64d. A preferred method for setting the reference pulse width will be described later. Based on the reference pulse width supplied from the memory access controller 64c, the PWM signal generation unit 64b is configured to increase the pulse of the pulse signal so that the gate impedance of the switching element Q2 is increased in a stepwise manner as shown in FIG. The width is changed so as to decrease stepwise from the reference pulse width. That is, the pulse width is set to a high duty so that the gate of the switching element Q2 has a low impedance at the beginning of the mirror period, and the pulse width near the threshold voltage is set to the gate of the switching element Q2 so that a surge is less likely to occur. Is set to a low duty so that becomes high impedance. In the example shown in FIG. 12, the pulse width of the PWM signal is adjusted (changed) stepwise from the reference pulse width A1 to A2 (<A1) and A3 (<A2) within the mirror period. The stepwise change timing of the pulse width of the PWM signal may be a fixed timing set in advance based on, for example, test data of the length of the mirror period. In this case, the reference pulse width Different fixed timings may be used depending on the situation.
最後に、状態４になりミラー期間が終了すると、ＰＷＭ制御を停止すると共に、ＭＯＳ２のゲート入力信号をオン信号に固定し、速やかにスイッチング素子Ｑ２のゲート電圧をグランド電位まで下降させる。尚、ミラー期間の終了は、適切な方法で推定・検出されてもよいし、或いは、簡易的に、例えばミラー期間の長さの試験データ等に基づいて、ミラー領域の開始時点から所定時間経過後に検出されるようにしてもよい。 Finally, when the state 4 is reached and the mirror period ends, the PWM control is stopped, the gate input signal of the MOS2 is fixed to the ON signal, and the gate voltage of the switching element Q2 is quickly lowered to the ground potential. Note that the end of the mirror period may be estimated and detected by an appropriate method, or simply, for example, based on test data for the length of the mirror period, a predetermined time has elapsed since the start of the mirror area. It may be detected later.
このようにして図１１乃至図１３に示す制御によれば、スイッチング素子Ｑ２の閾値に多少のバラツキがあった場合やスイッチング素子Ｑ２のミラー期間を精度良く検出できない場合でもスイッチング素子Ｑ２のターンオフ時のサージの発生を抑えるための調整を必要とせず、且つ、スイッチング素子Ｑ２のターンオフ時のスイッチング損失についても低減できる小型のアクティブゲート駆動回路を実現することができる。 In this way, according to the control shown in FIGS. 11 to 13, even when there is some variation in the threshold value of the switching element Q2 or when the mirror period of the switching element Q2 cannot be detected with high accuracy, the switching element Q2 is turned off. It is possible to realize a small active gate driving circuit that does not require adjustment for suppressing the occurrence of surge and that can reduce the switching loss when the switching element Q2 is turned off.
次に、図１４及び図１５を参照して、周波数検知部６８によるＩＧＢＴ制御信号のキャリア周波数の周波数検知結果に応じた基準パルス幅Ａ１の設定方法について説明する。 Next, a method for setting the reference pulse width A1 according to the frequency detection result of the carrier frequency of the IGBT control signal by the frequency detection unit 68 will be described with reference to FIGS.
図１４は、スイッチング素子Ｑ２のターンオン時のＭＯＳ１に印加されるＰＷＭ信号の波形を示し、図１０に示した図に相当する。図１４では、３つ波形が代表的に示されており、上から順に、ＩＧＢＴ制御信号のキャリア周波数が高いとき（図７のＢ点参照）のＰＷＭ信号のデューティ、ＩＧＢＴ制御信号のキャリア周波数が通常範囲内の時のＰＷＭ信号のデューティ、ＩＧＢＴ制御信号のキャリア周波数が低いとき（図７のＡ点参照）のＰＷＭ信号のデューティが示されている。 FIG. 14 shows the waveform of the PWM signal applied to the MOS1 when the switching element Q2 is turned on, and corresponds to the diagram shown in FIG. In FIG. 14, three waveforms are representatively shown. From the top, the duty of the PWM signal when the carrier frequency of the IGBT control signal is high (see point B in FIG. 7) and the carrier frequency of the IGBT control signal are The duty of the PWM signal when it is within the normal range and the duty of the PWM signal when the carrier frequency of the IGBT control signal is low (see point A in FIG. 7) are shown.
図１５は、スイッチング素子Ｑ２のターンオフ時のＭＯＳ２に印加されるＰＷＭ信号の波形を示し、図１３に示した図に相当する。同様に、図１５では、３つ波形が代表的に示されており、上から順に、ＩＧＢＴ制御信号のキャリア周波数が高いとき（図７のＢ点参照）のＰＷＭ信号のデューティ、ＩＧＢＴ制御信号のキャリア周波数が通常範囲内の時のＰＷＭ信号のデューティ、ＩＧＢＴ制御信号のキャリア周波数が低いとき（図７のＡ点参照）のＰＷＭ信号のデューティが示されている。 FIG. 15 shows the waveform of the PWM signal applied to the MOS2 when the switching element Q2 is turned off, and corresponds to the diagram shown in FIG. Similarly, in FIG. 15, three waveforms are representatively shown. From the top, the duty of the PWM signal when the carrier frequency of the IGBT control signal is high (see point B in FIG. 7) and the IGBT control signal The duty of the PWM signal when the carrier frequency is in the normal range and the duty of the PWM signal when the carrier frequency of the IGBT control signal is low (see point A in FIG. 7) are shown.
ターンオン時用の基準パルス幅Ａ１は、図１４に示すように、キャリア周波数が高周波数になるにつれて大きくなる態様でパルス幅格納メモリ６４ｄに格納される。即ち、高キャリア周波数の場合は、スイッチング素子Ｑ２のコレクタ電流が小さくなるため、インピーダンスが比較的高くなるように基準パルス幅Ａ１が設定されている。これは、ターンオン時のリカバリーサージ（図４参照）は、ダイオードの特性上、一般的に電流が低い場合（キャリア周波数が高い場合）に大きくなるためである。 As shown in FIG. 14, the reference pulse width A1 for turn-on is stored in the pulse width storage memory 64d in a manner that increases as the carrier frequency becomes higher. That is, in the case of a high carrier frequency, the collector current of the switching element Q2 becomes small, so the reference pulse width A1 is set so that the impedance becomes relatively high. This is because the recovery surge at turn-on (see FIG. 4) generally increases when the current is low (when the carrier frequency is high) due to the characteristics of the diode.
ターンオフ時用の基準パルス幅Ａ１は、図１５に示すように、キャリア周波数が低周波数になるにつれて大きくなる態様でパルス幅格納メモリ６４ｄに格納される。即ち、低キャリア周波数の場合は、ターンオン時の場合とは逆に、インピーダンスが比較的高くなるように基準パルス幅Ａ１が設定されている。これは、コレクタ電流がミラー電圧と相関があり、ターンオフ時はコレクタ電流が高いほど高サージが発生し易いためである。 As shown in FIG. 15, the reference pulse width A1 for turn-off is stored in the pulse width storage memory 64d in such a manner that it becomes larger as the carrier frequency becomes lower. That is, in the case of a low carrier frequency, the reference pulse width A1 is set so that the impedance becomes relatively high, contrary to the case of turn-on. This is because the collector current correlates with the mirror voltage, and the higher the collector current, the higher the surge is likely to occur during turn-off.
このように、ＩＧＢＴ制御信号のキャリア周波数（即ちスイッチング素子Ｑ２のコレクタ電流）に応じて基準パルス幅Ａ１を可変とすることで、より最適にサージとスイッチング損失の低減を図ることが可能となる。即ち、ターンオフ時には、コレクタ電流が大きい場合に基準パルス幅Ａ１を狭く設定し（即ちゲート抵抗を大きくし）、ターンオン時には、コレクタ電流が小さい場合に基準パルス幅Ａ１を狭く設定することで、より効率的にサージとスイッチング損失の低減を図ることが可能となる。 Thus, by making the reference pulse width A1 variable according to the carrier frequency of the IGBT control signal (that is, the collector current of the switching element Q2), it is possible to more optimally reduce the surge and the switching loss. That is, at the time of turn-off, when the collector current is large, the reference pulse width A1 is set narrow (that is, the gate resistance is increased), and at the time of turn-on, the reference pulse width A1 is set narrow when the collector current is small. Therefore, surge and switching loss can be reduced.
以上、本発明の好ましい実施例について詳説したが、本発明は、上述した実施例に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施例に種々の変形及び置換を加えることができる。 The preferred embodiments of the present invention have been described in detail above. However, the present invention is not limited to the above-described embodiments, and various modifications and substitutions can be made to the above-described embodiments without departing from the scope of the present invention. Can be added.
例えば、上述の実施例では、好ましい実施例として、コレクタ電流とＩＧＢＴ制御信号のキャリア周波数との間に相関があることを利用して、ＩＧＢＴ制御信号のキャリア周波数を簡易な構成で検知している。しかしながら、ホールＩＣ等でコレクタ電流を検知するような構成も可能である。 For example, in the above-described embodiment, as a preferred embodiment, the carrier frequency of the IGBT control signal is detected with a simple configuration by utilizing the correlation between the collector current and the carrier frequency of the IGBT control signal. . However, a configuration in which the collector current is detected by a Hall IC or the like is also possible.
また、上述の実施例では、好ましい実施例として、ＩＧＢＴ制御信号のキャリア周波数に応じて基準パルス幅Ａ１を可変しているが、ＩＧＢＴ制御信号のキャリア周波数の如何に係わらず基準パルス幅Ａ１を固定する構成も可能である。 In the above-described embodiment, as a preferred embodiment, the reference pulse width A1 is varied according to the carrier frequency of the IGBT control signal. However, the reference pulse width A1 is fixed regardless of the carrier frequency of the IGBT control signal. It is also possible to configure.
また、上述の実施例では、好ましい実施例として、スイッチング素子Ｑ２のターンオン動作中に所定電圧Ｅ１を重畳させてゲート入力信号波形を閾値電圧−ＶｃｃでＰＷＭ制御しているが、所定電圧Ｅ１の重畳を省略してもよい。また、スイッチング素子Ｑ２のターンオフ動作中に同様の重畳を行うことも可能である。 In the above-described embodiment, as a preferred embodiment, the gate input signal waveform is PWM controlled with the threshold voltage −Vcc by superimposing the predetermined voltage E1 during the turn-on operation of the switching element Q2, but the superposition of the predetermined voltage E1 is performed. May be omitted. It is also possible to perform the same superposition during the turn-off operation of the switching element Q2.
また、上述の実施例では、好ましい実施例として、ＩＧＢＴ制御信号のキャリア周波数に応じて基準パルス幅Ａ１を可変し、且つ、基準パルス幅Ａ１を基準に段階的にＰＷＭ信号のパルス幅を小さくしているが、いずれか一方のみが実行される構成も可能である。例えば前者のみを実行する構成の場合、ＩＧＢＴ制御信号のキャリア周波数（又はコレクタ電流）に応じた基準パルス幅Ａ１で固定してＰＷＭ制御が実行されることになる。 In the above-described embodiment, as a preferred embodiment, the reference pulse width A1 is varied according to the carrier frequency of the IGBT control signal, and the pulse width of the PWM signal is gradually reduced based on the reference pulse width A1. However, a configuration in which only one of them is executed is also possible. For example, in the case of a configuration in which only the former is executed, PWM control is executed with a fixed reference pulse width A1 corresponding to the carrier frequency (or collector current) of the IGBT control signal.
また、上述の実施例では、ＰＷＭ制御中にパルス幅をＡ１，Ａ２，Ａ３と３段階で変化させているが、２段階で変化させてもよいし、４段階以上で変化させてもよい。また、基準パルス幅Ａ１の大きさに応じて段階数を可変してもよい。 In the above-described embodiment, the pulse width is changed in three steps, A1, A2, and A3, during PWM control. However, the pulse width may be changed in two steps, or may be changed in four or more steps. Further, the number of steps may be varied according to the size of the reference pulse width A1.
また、上述の実施例では、ＩＧＢＴ制御信号の各キャリア周波数に対応する基準パルス幅Ａ１をパルス幅格納メモリ６４ｄから読み出しているが、演算変換処理等により基準のパルス幅をキャリア周波数に応じて補正して用いてもよい。 In the above-described embodiment, the reference pulse width A1 corresponding to each carrier frequency of the IGBT control signal is read from the pulse width storage memory 64d. However, the reference pulse width is corrected according to the carrier frequency by arithmetic conversion processing or the like. May be used.
また、上述の実施例では、ＭＯＳ１としてＰチャネルのＭＯＳが用いられ、ＭＯＳ２としてＮチャネルのＭＯＳが用いられているが、他の形態のスイッチング素子が用いられてもよいことは言うまでもなく、例えばＮチャネルとＰチャネルが反転すればそれに応じてパルス幅の変化態様が上述の態様と反転する。 In the above-described embodiment, a P-channel MOS is used as the MOS1 and an N-channel MOS is used as the MOS2. However, it goes without saying that other types of switching elements may be used. If the channel and the P channel are inverted, the change mode of the pulse width is inverted from that described above accordingly.
また、上述の実施例では、好ましい実施例として、スイッチング素子Ｑ２のターンオン時とターンオフ時の双方に対して本発明によるアクティブゲート駆動方法を適用しているが、ターンオン時とターンオフ時のいずれか一方のみに適用する構成も可能である。 Further, in the above-described embodiment, as a preferred embodiment, the active gate driving method according to the present invention is applied to both the turn-on and turn-off of the switching element Q2, but either the turn-on or the turn-off is applied. It is also possible to adopt a configuration that applies only to the above.
１ モータ駆動システム
１０ バッテリ
２０ ＤＣ／ＤＣコンバータ
３０ インバータ
４０ 走行用モータ
５０ 半導体駆動装置
６２ ＩＧＢＴ駆動制御部
６４ オン／オフ制御部
６４ａ ＰＷＭ信号出力部
６４ｂ ＰＷＭ信号生成部
６４ｃ メモリアクセスコントローラ
６４ｄ パルス幅格納メモリ
６６ ミラー領域検知部
６８ 周波数検知部
６８ａ カウンタ
６９ 電圧重畳部
６９ａ スイッチ
６９ｂ スイッチ
DESCRIPTION OF SYMBOLS 1 Motor drive system 10 Battery 20 DC / DC converter 30 Inverter 40 Driving motor 50 Semiconductor drive device 62 IGBT drive control part 64 On / off control part 64a PWM signal output part 64b PWM signal generation part 64c Memory access controller 64d Pulse width storage Memory 66 Mirror area detection unit 68 Frequency detection unit 68a Counter 69 Voltage superimposition unit 69a switch 69b switch
Claims (14)
前記駆動制御手段は、前記制御信号に基づいて前記半導体素子のオン／オフ状態を１回反転させる際に、複数個のパルスを持つパルス信号を生成し、該生成したパルス信号により前記スイッチング素子をＰＷＭ制御することを特徴とする、半導体駆動装置。 A semiconductor element; a switching element provided between a gate terminal of the semiconductor element and a power supply or ground; drive control means for driving and controlling the semiconductor element by driving the switching element based on an input control signal; A semiconductor drive device comprising:
The drive control means generates a pulse signal having a plurality of pulses when the on / off state of the semiconductor element is inverted once based on the control signal, and the switching element is turned on by the generated pulse signal. A semiconductor drive device that performs PWM control.
前記駆動制御手段は、前記ミラー領域検知手段の検知結果に基づいて、前記ＰＷＭ制御を開始する、請求項１に記載の半導体駆動装置。 A mirror region detecting means for detecting a mirror region when the operating state of the semiconductor element transitions,
The semiconductor drive device according to claim 1, wherein the drive control unit starts the PWM control based on a detection result of the mirror region detection unit.
前記駆動制御手段は、前記ＰＷＭ制御中に、前記スイッチング素子のゲート入力信号波形に、電源電位よりも低く接地電位よりも高い所定電位を重畳する、請求項１に記載の半導体駆動装置。 The switching element is a field effect transistor;
The semiconductor drive device according to claim 1, wherein the drive control unit superimposes a predetermined potential lower than a power supply potential and higher than a ground potential on the gate input signal waveform of the switching element during the PWM control.
前記制御信号の周波数と最適な基準パルス幅との関係を表す情報を記憶する記憶手段と、
前記制御信号の周波数を検知する周波数検知手段と、
前記駆動制御手段は、前記周波数検知手段により検知された周波数に対応する前記記憶手段内の最適な基準パルス幅を読み出し、該読み出した最適な基準パルス幅に応じて前記パルス信号のパルス幅を調整する、請求項１に記載の半導体駆動装置。 A current generated by driving the semiconductor element is a semiconductor driving device in an electric vehicle or a hybrid vehicle used for driving a motor,
Storage means for storing information representing the relationship between the frequency of the control signal and the optimum reference pulse width;
A frequency detection means for detecting the frequency of the control signal;
The drive control means reads the optimum reference pulse width in the storage means corresponding to the frequency detected by the frequency detection means, and adjusts the pulse width of the pulse signal according to the read optimum reference pulse width The semiconductor drive device according to claim 1.
前記記憶手段に記憶される前記基準パルス幅は、前記制御信号の周波数が高い場合に前記制御信号の周波数が低い場合よりも前記半導体素子のターンオン時の前記半導体素子のゲートインピーダンスが高くなるように設定されている、請求項９に記載の半導体駆動装置。 The motor is controlled with variable voltage and variable frequency,
The reference pulse width stored in the storage means is such that when the frequency of the control signal is high, the gate impedance of the semiconductor element when the semiconductor element is turned on is higher than when the frequency of the control signal is low. The semiconductor drive device according to claim 9, which is set.
前記記憶手段に記憶される前記基準パルス幅は、前記制御信号の周波数が低い場合に前記制御信号の周波数が高い場合よりも前記半導体素子のターンオフ時の前記半導体素子のゲートインピーダンスが高くなるように設定されている、請求項９又は１０に記載の半導体駆動装置。 The motor is controlled with variable voltage and variable frequency,
The reference pulse width stored in the storage means is such that when the frequency of the control signal is low, the gate impedance of the semiconductor element when the semiconductor element is turned off is higher than when the frequency of the control signal is high. The semiconductor drive device according to claim 9 or 10, which is set.
前記駆動制御手段は、前記電流が小さい場合に前記電流が大きい場合よりも前記半導体素子のターンオン時の前記半導体素子のゲートインピーダンスが高くなるように、前記パルス信号のパルス幅を可変する、請求項１に記載の半導体駆動装置。 A current generated by driving the semiconductor element is a semiconductor driving device in an electric vehicle or a hybrid vehicle used for driving a motor,
The drive control means varies the pulse width of the pulse signal so that when the current is small, the gate impedance of the semiconductor element when the semiconductor element is turned on is higher than when the current is large. 2. The semiconductor drive device according to 1.
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