JP2010109728A - 位相補間回路 - Google Patents
位相補間回路 Download PDFInfo
- Publication number
- JP2010109728A JP2010109728A JP2008280088A JP2008280088A JP2010109728A JP 2010109728 A JP2010109728 A JP 2010109728A JP 2008280088 A JP2008280088 A JP 2008280088A JP 2008280088 A JP2008280088 A JP 2008280088A JP 2010109728 A JP2010109728 A JP 2010109728A
- Authority
- JP
- Japan
- Prior art keywords
- phase
- pulse
- circuit
- signal
- pulses
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Manipulation Of Pulses (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
【課題】線形領域での信号重ね合わせを行なうことなく所望の位相のクロック信号を生成可能な位相補間回路を提供する。
【解決手段】位相補間回路は、一定の周波数及び位相を有する基準タイミング信号のパルスの位相と同一の位相の第1のパルスと前記基準タイミング信号のパルスの位相からずれた位相の第2のパルスとを含むパルス列を生成するパルス列生成回路と、前記第1のパルスの位相と前記第2のパルスの位相との重み付け平均に応じた一定の位相位置にパルスを有する出力パルス信号を前記パルス列に基づいて生成するパルス位相平均化回路とを含み、前記重み付け平均の重みは、所定期間内において前記パルス列に含まれる前記第1のパルスの数と前記第2のパルスの数との比率に応じた重みである
【選択図】図1
【解決手段】位相補間回路は、一定の周波数及び位相を有する基準タイミング信号のパルスの位相と同一の位相の第1のパルスと前記基準タイミング信号のパルスの位相からずれた位相の第2のパルスとを含むパルス列を生成するパルス列生成回路と、前記第1のパルスの位相と前記第2のパルスの位相との重み付け平均に応じた一定の位相位置にパルスを有する出力パルス信号を前記パルス列に基づいて生成するパルス位相平均化回路とを含み、前記重み付け平均の重みは、所定期間内において前記パルス列に含まれる前記第1のパルスの数と前記第2のパルスの数との比率に応じた重みである
【選択図】図1
Description
本願開示は、一般に電子回路に関し、詳しくは位相補間回路に関する。
情報処理機器の高速化のためには、DRAMとプロセッサとの間のようなチップ間、及び1つのチップ内での複数の素子や回路ブロック間において、信号伝送を高速に行うことが必要である。高速な信号伝送を実現するためには、受信回路が受信信号に対して正確なタイミングで動作することが必要であり、受信回路の正確な動作タイミングを規定するためにタイミング信号発生回路が用いられる。そのようなタイミング信号発生回路としては、基準クロックに対して所望の位相差を有するタイミング信号を高精度に発生することが望まれる。
そのようなタイミング信号発生回路としては、従来、位相内挿回路(Phase Interpolator回路)が用いられる。位相内挿回路では、ミキサ回路により複数の正弦波を重み付けして重ね合わせることで所望の位相の正弦波を生成し、これに基づいて所望の位相のクロック信号を生成する。このような回路では、正弦波重ね合わせ時の信号加算の線型性を確保するために、小振幅の信号を用いてトランジスタの線形領域において信号加算をし、その後、複数段つなげたコンパレータ増幅器により信号振幅を増幅している。しかしこのような構成では、消費電力が増大するという問題がある。
特開2001−273048号公報
特開2007−306580号公報
特開2005−57768号公報
以上を鑑みると、線形領域での信号重ね合わせを行なうことなく所望の位相のクロック信号を生成可能な位相補間回路が望まれる。
位相補間回路は、一定の周波数及び位相を有する基準タイミング信号のパルスが入力され、前記基準タイミング信号のパルスの位相と同一の位相の第1のパルスと、前記基準タイミング信号のパルスの位相からずれた位相の第2のパルスとを含むパルス列を生成するパルス列生成回路と、前記第1のパルスの位相と前記第2のパルスの位相との重み付け平均に応じた一定の位相位置にパルスを有する出力パルス信号を、前記パルス列に基づいて生成するパルス位相平均化回路とを含み、前記重み付け平均の重みは、所定期間内において前記パルス列に含まれる前記第1のパルスの数と前記第2のパルスの数との比率に応じた重みであることを特徴とする。
本願開示の少なくとも1つの実施例によれば、各パルスの位相が適宜異なる複数のパルスを有するパルス列を生成し、各パルスの位相の重み付け平均に応じた一定の位相位置にパルスが揃った出力信号を生成する。これにより、線形領域での信号重ね合わせを行なうことなく、所望の位相のクロック信号を生成することが可能となる。
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
図1は、位相補間回路の構成の一例を示す図である。図1の位相補間回路は、セレクタ回路10とパルス位相平均化回路11とを含む。セレクタ回路10は、一定の周波数及び位相を有する基準タイミング信号のパルスの位相と同一の位相の第1のパルスと上記基準パルスの位相からずれた位相の第2のパルスとを含むパルス列を生成するパルス列生成回路として機能する。具体的には、セレクタ回路10は、周波数が同一で位相が互いに異なる複数のクロック信号CLK1乃至CLK4と制御信号SLCTとを受け取る。クロック信号CLK1の位相を0°とすると、クロック信号CLK2の位相は90°、クロック信号CLK3の位相は180°、クロック信号CLK4の位相は270°である。セレクタ回路10は、複数のクロック信号CLK1乃至CLK4のうち制御信号SLCTが順次指定する1つのクロック信号のパルスを、順次選択して出力する。なお選択対象のクロックの数は4つの限られるものではなく、またクロックの位相も上記の4つの位相に限られるものではない。
図2は、図1の回路の動作を説明するための信号波形図である。(a)には位相0°のクロック信号CLK1、(b)には位相90°のクロック信号CLK2、(c)には位相180°のクロック信号CLK3、(d)には位相270°のクロック信号CLK4を示す。図1のセレクタ回路10は、第1番目のパルスとして位相0°のクロック信号CLK1のパルスP1を選択して出力し、次に第2番目のパルスとして位相90°のクロック信号CLK2のパルスP2を選択して出力する。セレクタ回路10は更に、第3番目のパルスとして位相0°のクロック信号CLK1のパルスP3を選択して出力し、次に第4番目のパルスとして位相90°のクロック信号CLK2のパルスP4を選択して出力する。図2において、選択したパルスを丸で囲んで示してある。
この場合の制御信号SLCTとしては、位相が180°のクロック信号CLK3に基づく信号を用いることができる。例えばクロック信号CLK3の立ち下りエッジに応答してトグル動作するフリップフロップを設け、このフリップフロップの出力である交互にHIGHとLOWとを繰り返す信号を、制御信号SLCTとしてセレクタ回路10に供給してよい。セレクタ回路10は、この制御信号SLCTが例えばHIGHのときにクロック信号CLK1を選択出力し、制御信号SLCTが例えばLOWのときにクロック信号CLK2を選択出力してよい。これによりセレクタ回路10は、一定の周波数及び位相を有する基準タイミング信号CLK1のパルスの位相と同一の位相の第1のパルスP1及びP3と基準タイミング信号のパルスの位相からずれた位相の第2のパルスP2及びP4とを含むパルス列を生成する。
なお上記の例では、0°の位相のパルスと90°の位相のパルスとを含むパルス列を生成しているが、必要に応じて、例えば180°の位相のパルスと270°の位相のパルスとを含むパルス列を生成してよい。具体的には、例えば位相が0°と90°の間にあるタイミング信号を生成したい場合には、0°の位相のパルスと90°の位相のパルスとを含むパルス列を生成する。また例えば、位相が90°と180°の間にあるタイミング信号を生成したい場合には、90°の位相のパルスと180°の位相のパルスとを含むパルス列を生成する。
図1に示すパルス位相平均化回路11は、定電流源15、定電流源16、スイッチ回路17、コンデンサ18、及び比較回路19を含む。スイッチ回路17は、セレクタ回路10が出力するパルス列のパルスがONの時に導通状態となる。即ち、スイッチ回路17は、セレクタ回路10の出力パルス列がHIGHパルスから構成される場合、このパルス列がHIGHの期間において導通状態となる。もしセレクタ回路10の出力パルス列がLOWパルスから構成されるならば、このパルス列がLOWの期間においてスイッチ回路17を導通状態とすればよい。スイッチ回路17が導通状態となることで、コンデンサ18に定電流源15からの電流が流れコンデンサ18に電荷が蓄積される。
定電流源16には常時電流が流れ、コンデンサ18から一定の速度で電荷を抜き取るように機能する。定電流源15による充電機能と定電流源16による放電機能とにより、図2の(e)に実線で示すような三角波電圧波形VSWがコンデンサ18の一端に生成される。なおコンデンサ18の他端はグランドに接地されている。
仮にセレクタ回路10の出力パルス列が位相0°のクロック信号CLK1に一致しているとすると、三角波電圧波形VSWは図2の(e)において点線で示すような波形となる。それに対して図2に示す例の場合には、セレクタ回路10の出力パルス列は交互に位相0°のパルスと位相90°のパルスとを含むので、三角波電圧波形VSWは図2の(e)において実線で示すような波形となる。実線で示す三角波電圧波形VSWの電圧上昇のタイミングは、セレクタ回路10の出力パルス列の第1のパルスP1及びP3と第2のパルスP2及びP4とに同期していることが分かる。
比較回路19は、三角波電圧VSWと基準電圧Vrefとを比較することにより、図2の(f)に示すような出力パルス信号OUTを生成する。具体的には、比較回路19は、三角波電圧VSWが基準電圧Vrefより高いときに出力パルス信号をHIGHとし、三角波電圧VSWが基準電圧Vrefより低いときに出力パルス信号をLOWとする。図2(e)に示す三角波電圧波形VSWが電圧上昇時に基準電圧Vrefと交差するタイミングは一定ではないが、三角波電圧波形VSWが電圧下降時に基準電圧Vrefと交差するタイミングは一定である。従って、比較回路19が出力するパルス信号OUTの立ち下がりエッジは、一定の位相位置に存在することになる。このようにして、図2のパルス位相平均化回路11は、セレクタ回路10の出力パルス列に含まれる各パルスタイミング毎の位相のずれに関わらずに、一定の位相を有するパルス列を生成することができる。このような回路は、ジッタ除去回路(Anti-Jitter Circuit)と呼ばれる。
図3は、基準電圧Vrefを生成する回路の構成の一例を示す図である。図2に示すパルス位相平均化回路11では、ジッタ除去機能により一定の位相位置にパルスが存在するパルス信号OUTを生成するが、その位相位置を調整するために、基準電圧Vrefの電圧値を調整している。基本的には、基準電圧Vrefは、セレクタ回路10の出力パルス列に含まれる第1のパルスの数と第2のパルスの数との比率に応じて制御する。即ち位相0°のパルスの数が相対的に多い時にはVrefの電圧値を相対的に高くし、位相90°のパルスの数が相対的に多い時にはVrefの電圧値を相対的に低くする。図3の回路例では、比較回路19の出力パルス信号OUTを、抵抗素子R1と容量素子C1とを含むローパスフィルタにより積分し、この積分演算により得られる出力パルス信号OUTの平均電圧をVrefとして用いている。
図4は、位相30°のパルス信号を生成する場合の図1の回路の動作を示す信号波形図である。図4の(a)乃至(d)には、位相0°乃至270°のクロック信号CLK1乃至CLK4が示される。(e)には、位相0°のパルスP1及びP2と位相90°のパルスP3を順次選択してセレクタ回路10からパルス位相平均化回路11に供給した場合の三角波電圧VSWを実線で示す。この場合、セレクタ回路10の出力するパルス列において3つのパルスのうち2つは位相0°のパルスであり、残りの1つは位相90°のパルスである。(e)には更に、一定の位相90°を有するパルス列(即ち(b)に示すクロック信号CLK2)をパルス位相平均化回路11に供給したときに得られる三角波電圧Vconstを点線で示してある。
比較回路19への入力電圧信号が点線で示す三角波電圧Vconstの場合、図3に示すローパスフィルタの積分機能により得られる基準電圧Vrefは、図4(e)に点線で示すVref1であるとする。この場合、比較回路19が出力するパルス信号OUTは、Vconst>Vref1の期間でHIGHになり、それ以外でLOWとなる。従って、パルス信号OUTの例えば2番目のパルスの立ち下りのタイミングは、図示のT90となる。また一定の位相0°を有するパルス列(即ち(a)に示すクロック信号CLK1)をパルス位相平均化回路11に供給した場合を考えると、その場合の三角波電圧はVconstに対して位相が90°進むが波形自体は同じである。従って、基準電圧VrefはVref1となり、パルス信号OUTの例えば2番目のパルスの立ち下りのタイミングは、図示のT0となる。
それに対して、比較回路19への入力電圧信号が実線で示す三角波電圧VSWの場合、パルスP3のタイミング付近において電圧値が降下する。この場合、比較回路19の出力パルス信号OUTにおいて、パルスP3に対応する3番目のパルスのパルス幅が短くなり、パルス信号OUTの積分値である基準電圧Vrefが低下する。定常状態では、低下した基準電圧Vrefは図4(e)に実線で示すVref2となり、比較回路19の出力パルス信号OUTは、VSW>Vref2の期間でHIGHになり、それ以外でLOWであるパルス列となる。このパルス列の立ち下りエッジは、一定の位相位置に揃ったものとなる。この場合、パルス信号OUTの例えば2番目のパルスの立ち下りのタイミングは、図示のT30となる。図3の抵抗素子R1の抵抗値と容量素子C1の抵抗値を適宜選択することにより、T0とT90との間を3等分したT0側から1/3の位置にT30が位置するように、ローパスフィルタを構成することができる。
また例えば、セレクタ回路10の出力するパルス列において3つのパルスのうち1つが位相0°のパルスであり、残りの2つが位相90°のパルスであるようにした場合には、基準電圧Vrefが図4の(e)に示すVref3に等しくなるようにすればよい。この場合、比較回路19の出力パルス信号OUTの立ち下がりエッジは、T0とT90との間を3等分したT0側から2/3の位置に一致する。
上記のようにして、パルス位相平均化回路11は、第1のパルス(例えば位相0°のパルス)の位相と第2のパルス(例えば位相90°のパルス)の位相との重み付け平均に応じた一定の位相位置にパルスを有する出力パルス信号OUTを生成する。ここで、重み付け平均の重みは、所定期間内においてパルス位相平均化回路11に供給されるパルス列に含まれる第1のパルスの数と第2のパルスの数との比率に応じた重みとなる。
図5は、立ち上がりエッジ及び立ち下りエッジの両方が一定の位相位置に揃う回路の構成の一例を示す図である。図1に示す回路の場合、パルス位相平均化回路11の出力であるパルス信号OUT(図2(f)参照)において、立ち下がりエッジは所望の位相位置に揃っているが、立ち上がりエッジは一定の位相位置に揃っていない。即ち、デューティー比が一定のパルス信号とはなっていない。図5の回路では、図1のセレクタ回路10及びパルス位相平均化回路11と同様の構成のセレクタ回路10a及びパルス位相平均化回路11aにより、立ち下がりエッジが所望の位相位置に揃ったパルス信号を生成する。また図1のセレクタ回路10及びパルス位相平均化回路11と同様の構成のセレクタ回路10b及びパルス位相平均化回路11bにより、立ち上がりエッジが所望の位相位置に揃ったパルス信号を生成する。立ち上がりエッジが所望の位相位置に揃ったパルス信号を生成するためには、例えばパルス位相平均化回路11において、定電流源15の充電側ではなく定電流源16の放電側にスイッチ回路17を設ければよい。これにより、セレクタ回路10からのパルス列に応じて定電流源16によりコンデンサ18を放電させ、定電流源15でコンデンサ18を定常的に充電させればよい。
分周器21aは、立ち下がりエッジが所望の位相位置に揃ったパルス信号の立ち下りに応答して分周動作をすることにより、両エッジが所望の立ち下り位相位置に揃ったパルス信号を生成する。また分周器21bは、立ち上がりエッジが所望の位相位置に揃ったパルス信号の立ち上がりに応答して分周動作をすることにより、両エッジが所望の立ち上がり位相位置に揃ったパルス信号を生成する。XOR回路22は、分周器21aの出力と分周器21bの出力との排他的論理和を求めることにより、立ち上がりエッジが所望の立ち上がり位相位置に揃い、立ち下がりエッジが所望の立ち下がり位相位置に揃ったパルス信号を生成する。
図6は、位相の遷移を説明するための図である。図1又は図5の回路により生成するパルス信号の位相を変化させていく場合、図6に示すように例えば0°から30°に変化させ、その後30°から60°に変化させ、更に60°から90°に変化させるというように、徐々に位相を遷移させることが望ましい。即ち、例えば0°からいきなり90°に位相が変化するといった急激で不連続な位相変化は発生しないことが好ましい。
図7は、位相の状態遷移を示す図である。0°〜360°を12等分した各位相を考えた場合、基礎となる位相として0°、90°、180°、270°を指定し、その基礎となる位相からの変位量として0°、30°、60°を指定することにより、12相の各位相を表現することができる。例えば基礎となる位相として90°を指定し、位相変位量として30°を指定した場合、120°の位相を表現することになる。
図7(a)には、基礎となる位相間の遷移を示す。図7(a)に示すように、基礎となる位相は、隣り合う位相間でしか遷移をしない。即ち例えば現在の基礎となる位相が90°の場合、90°から180°或いは90°から0°に遷移することはあるが、90°から270°に遷移することはない。図7(b)には、位相変位量の遷移を示す。図7(a)に示すように、位相変位量は、隣り合う位相間でしか遷移をしない。即ち例えば現在の位相変位が30°の場合、30°から60°或いは30°から0°に遷移する。図7(b)の例では位相変位量が3つしかないので、禁止されている遷移は存在しないが、例えば0°、15°、30°、45°、60°、75°、90°のように15°おきの遷移の場合には、例えば30°から60°への遷移は禁止される。図7(a)及び(b)に示すように、許可される位相の遷移を制限することで、12相の各位相の間を遷移するときに、位相が変化可能な最小位相差(この例では30°単位)で常に変化するように位相変化を制御できる。
図8は、セレクタ回路10による位相選択を指定する機構の一例を示す図である。図8に示す位相選択ユニットは、基礎位相選択回路30及び位相変位量選択回路31を含む。基礎位相選択回路30は、基礎となる位相として例えば0°、90°、180°、270°の何れか1つを指定して、指定した位相(例えば0°)を示す信号を出力する。基礎位相選択回路30は更に、セレクタ回路10の選択動作を制御する制御信号SLCTを出力する。例え、指定した位相が0°であり、その次の位相90°との間の位相の信号を生成する場合、例えば180°の位相のクロック信号の立ち下りのタイミングを用いて制御信号SLCTを生成すればよい。基礎位相選択回路30が指定した基礎となる位相を示す信号及び制御信号SLCTはセレクタ回路10に供給される。セレクタ回路10は、制御信号SLCTに応じて、基礎となる位相のパルス及びその次の位相のパルスを順次選択して出力する。基礎位相選択回路30の指定する基礎となる位相の遷移は図7(a)の遷移図に従う。
位相変位量選択回路31は、位相変位量として例えば0°、30°、60°の何れか1つを選択して、選択した位相変位量を示す信号に出力する。この位相変位量を示す信号は、セレクタ回路10に供給される。セレクタ回路10は、位相変位量を示す信号が示す位相変位量に応じて、選択するパルスの数の比率を変化させる。例えば30°の位相変位量の場合には、例えば0°の位相のパルスを1つに対して90°の位相のパルスを2つ選択するようにセレクタ回路10が動作する。また例えば60°の位相変位量の場合には、例えば0°の位相のパルスを2つに対して90°の位相のパルスを1つ選択するようにセレクタ回路10が動作する。位相変位量選択回路31の指定する位相変位量の遷移は図7(b)の遷移図に従う。
位相変位量選択回路31は、位相変位量が60°から0°に遷移する場合及び0°から60°に遷移する場合、位相回転命令を基礎位相選択回路30に供給する。位相変位量が60°から0°に遷移する場合には、位相回転命令は、基礎となる位相を90°進めるように基礎位相選択回路30に指示する。また位相変位量が0°から60°に遷移する場合には、位相回転命令は、基礎となる位相を90°遅らせるように基礎位相選択回路30に指示する。これにより合計の位相値が例えば60°から90°へ変化する遷移、或いは90°から60°へ変化する遷移が可能となる。
図9は、図1の定電流源16の電流量を制御する構成の一例を示す図である。定電流源16の電流量が大きすぎると、コンデンサ18の蓄積電荷量が小さくなりすぎて、三角波電圧VSWがグランド電圧側にへばりついてしまう。逆に定電流源16の電流量が小さすぎると、コンデンサ18の蓄積電荷量が大きくなりすぎて、三角波電圧VSWが電源電圧側にへばりついてしまう。このような状態では、適切な位相のパルス信号を生成することができない。そこで図9に示すような回路構成により、定電流源16の電流量を適切な値に調整する。
図9に示す回路は、抵抗素子R2、容量素子C2、コンパレータ40、アキュムレータ41、及びD/A変換器42を含む。D/A変換器42の出力により、定電流源16の電流量を制御する。抵抗素子R2及び容量素子C2はローパスフィルタとして機能し、その積分機能により入力三角波電圧VSWの低周波成分(直流分)の電圧を抽出する。コンパレータ40は、所定の基準電圧と上記低周波成分の電圧とを比較する。コンパレータ40は、所定の基準電圧よりも上記低周波成分の電圧が高ければ1を出力し、所定の基準電圧よりも上記低周波成分の電圧が低ければ0を出力する。アキュムレータ41は、クロック信号に同期して動作して、コンパレータ40の出力1が所定回数連続した場合にD/A変換器42へ−1を示す信号を出力する。アキュムレータ41から−1を示す信号を受け取ると、D/A変換器42は内部のレジスタのデジタルコードを1減少させる。またアキュムレータ41は、コンパレータ40の出力0が所定回数連続した場合にD/A変換器42へ+1を示す信号を出力する。アキュムレータ41から+1を示す信号を受け取ると、D/A変換器42は内部のレジスタのデジタルコードを1増加させる。D/A変換器42は、内部のレジスタに格納されるデジタルコードに応じたアナログ電圧を出力する。定電流源16は例えばNMOSトランジスタで構成され、D/A変換器42のアナログ電圧出力がゲートに印加されている。
この構成により、入力三角波電圧VSWの低周波成分の電圧が基準電圧よりも高い状態が続く場合には定電流源16の電流量を減少させ、入力三角波電圧VSWの低周波成分の電圧が基準電圧よりも低い状態が続く場合には定電流源16の電流量を増加させる。これにより、入力三角波電圧VSWの平均電圧を基準電圧近傍に保つことが可能となる。なおD/A変換器42と単一のNMOSトランジスタからなる定電流源16とを用いる代わりに、並列接続された複数のNMOSトランジスタにより定電流源16を構成し、NMOSトランジスタのON/OFFの個数を上記デジタルコードに応じて制御してもよい。また上記の例では、定電流源16の電流量を制御する構成としたが、例えばスイッチ回路17により定電流源16による放電動作のON/OFFを制御する構成の場合には、充電側の定電流源15の電流量を制御する構成とすればよい。即ち、ローパスフィルタが抽出した低周波成分に応じて三角波電圧VSWの電圧上昇の傾き及び電圧下降の傾きの何れか一方を調整すればよい。
図10は、アキュムレータ41の状態遷移図の一例を示す図である。この状態遷移図は、1入力が3回連続すると1を出力するような状態遷移を表している。初期状態はS0であり、入力が1の場合には次の状態S1に遷移する。状態S1において、入力が1の場合には次の状態S2に遷移し、入力が0の場合には初期状態S0に遷移する。状態S2において、入力が1の場合には次の状態S3に遷移し、入力が0の場合には初期状態S0に遷移する。これらの場合において出力は全て0である。状態S3において、入力が1の場合には1を出力して初期状態S0に遷移し、入力が0の場合には0を出力して初期状態S0に遷移する。
図11は、図10の状態遷移図に示す状態遷移を実現する論理回路の一例を示す。図11の論理回路は、Dフリップフロップ50及び51、AND回路52乃至55、インバータ56及び57、及びOR回路58を含む。入力信号が、Dフリップフロップ50及び51のクロック入力端子に印加されるクロック信号のサイクル数にして3回連続して1の状態が続くと、出力信号が1となる。この出力信号1を、−1を示す信号としてD/A変換器42に供給すればよい。同様にして、入力信号が3回連続して0の状態が続くと出力信号が1となる回路を構成し、この出力信号を+1を示す信号としてD/A変換器42に供給すればよい。
図12は、図1の定電流源16の電流量を制御する構成の別の一例を示す図である。図12において、図1及び図9と同一の構成要素は同一の番号で参照し、その説明は省略する。図9に示す構成で用いたような三角波電圧VSWの低周波成分を抽出するローパスフィルタの遮断周波数は、系の応答速度と入力する信号の周波数とのトレードオフを考慮して決定することが好ましい。その際に、図1の回路に入力される入力信号CLK1乃至CLK4の周波数を任意に設定可能であるようにすると、上記トレードオフを考慮した最適な遮断周波数が設定周波数に応じて変動することになる。図12の回路構成においては、三角波電圧VSWを積分するローパスフィルタ(LPF)60の時定数を入力信号の周波数に応じて変化させる構成となっている。具体的には、この例では、ローパスフィルタ60の時定数を入力クロック信号CLK4の周波数に応じて変化させる。
図13は、ローパスフィルタ60の回路構成の一例を示す図である。ローパスフィルタ60は、トランジスタ61及び62、オペアンプ63、容量素子C3及びC4を含む。トランジスタ61及び62と容量素子C3とにより、スイッチトキャパシタを構成する。トランジスタ61のゲートには正相のクロック信号CLK4が印加され、トランジスタ62のゲートには逆相のクロック信号/CLK4が印加される。クロック信号CLK4の周波数をfsとし、容量素子C3の容量値をCとすると、スイッチトキャパシタの等価抵抗値は1/(C・fs)となる。このようにして入力クロック信号CLK4の周波数に応じてローパスフィルタ60の時定数を調整することが可能となる。
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
10 セレクタ回路
11 パルス位相平均化回路
15 定電流源
16 定電流源
17 スイッチ回路
18 コンデンサ
19 比較回路19
11 パルス位相平均化回路
15 定電流源
16 定電流源
17 スイッチ回路
18 コンデンサ
19 比較回路19
Claims (5)
- 一定の周波数及び位相を有する基準タイミング信号のパルスが入力され、前記基準タイミング信号のパルスの位相と同一の位相の第1のパルスと、前記基準タイミング信号のパルスの位相からずれた位相の第2のパルスとを含むパルス列を生成するパルス列生成回路と、
前記第1のパルスの位相と前記第2のパルスの位相との重み付け平均に応じた一定の位相位置にパルスを有する出力パルス信号を、前記パルス列に基づいて生成するパルス位相平均化回路と
を含み、前記重み付け平均の重みは、所定期間内において前記パルス列に含まれる前記第1のパルスの数と前記第2のパルスの数との比率に応じた重みであることを特徴とする位相補間回路。 - 前記パルス位相平均化回路は、
前記パルス列の前記第1のパルスと前記第2のパルスとに同期した三角波電圧を生成する三角波生成回路と、
前記三角波電圧と基準電圧とを比較することにより前記出力パルス信号を生成する比較回路と、
前記基準電圧を前記第1のパルスの数と前記第2のパルスの数との比率に応じて制御する基準電圧制御回路と
を含むことを特徴とする請求項1記載の位相補間回路。 - 前記パルス列生成回路は、周波数が同一で位相が互いに異なる複数のクロック信号と制御信号とを受け取り、前記複数のクロック信号のうち前記制御信号が順次指定する1つのクロック信号のパルスを順次選択して出力するセレクタ回路を含むことを特徴とする請求項1又は2記載の位相補間回路。
- 前記パルス位相平均化回路の出力する前記出力パルス信号の位相を変化させる際に、前記パルス列生成回路は、前記出力パルス信号の位相が変化可能な最小位相差で常に変化するように、前記パルス列を変化させることを特徴とする請求項1乃至3いずれか一項記載の位相補間回路。
- 前記三角波電圧の低周波成分を抽出するフィルタと、
前記フィルタが抽出した前記低周波成分に応じて前記三角波電圧の電圧上昇の傾き及び電圧下降の傾きの何れか一方を調整する調整回路と、
前記フィルタの時定数を前記基準タイミング信号の前記周波数に応じて変化させる回路
を更に含むことを特徴とする請求項1乃至4いずれか一項記載の位相補間回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008280088A JP2010109728A (ja) | 2008-10-30 | 2008-10-30 | 位相補間回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008280088A JP2010109728A (ja) | 2008-10-30 | 2008-10-30 | 位相補間回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2010109728A true JP2010109728A (ja) | 2010-05-13 |
Family
ID=42298716
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008280088A Pending JP2010109728A (ja) | 2008-10-30 | 2008-10-30 | 位相補間回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2010109728A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN116318116A (zh) * | 2023-05-19 | 2023-06-23 | 合肥奎芯集成电路设计有限公司 | 时钟信号处理电路 |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08125515A (ja) * | 1994-10-24 | 1996-05-17 | Sanyo Electric Co Ltd | 光検出器 |
JPH08213886A (ja) * | 1995-02-01 | 1996-08-20 | Oki Micro Design Miyazaki:Kk | 遅延回路 |
JP2001273048A (ja) * | 2000-03-24 | 2001-10-05 | Nec Corp | クロック制御回路及びクロック制御方法 |
JP2005261091A (ja) * | 2004-03-12 | 2005-09-22 | New Japan Radio Co Ltd | デッドタイム発生回路 |
JP2006197570A (ja) * | 2004-12-15 | 2006-07-27 | Asahi Kasei Microsystems Kk | 波形生成回路及びスペクトル拡散クロック発生装置 |
JP2007306580A (ja) * | 2003-07-14 | 2007-11-22 | Nec Corp | 周波数シンセサイザ |
-
2008
- 2008-10-30 JP JP2008280088A patent/JP2010109728A/ja active Pending
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08125515A (ja) * | 1994-10-24 | 1996-05-17 | Sanyo Electric Co Ltd | 光検出器 |
JPH08213886A (ja) * | 1995-02-01 | 1996-08-20 | Oki Micro Design Miyazaki:Kk | 遅延回路 |
JP2001273048A (ja) * | 2000-03-24 | 2001-10-05 | Nec Corp | クロック制御回路及びクロック制御方法 |
JP2007306580A (ja) * | 2003-07-14 | 2007-11-22 | Nec Corp | 周波数シンセサイザ |
JP2005261091A (ja) * | 2004-03-12 | 2005-09-22 | New Japan Radio Co Ltd | デッドタイム発生回路 |
JP2006197570A (ja) * | 2004-12-15 | 2006-07-27 | Asahi Kasei Microsystems Kk | 波形生成回路及びスペクトル拡散クロック発生装置 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN116318116A (zh) * | 2023-05-19 | 2023-06-23 | 合肥奎芯集成电路设计有限公司 | 时钟信号处理电路 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8716998B2 (en) | DC-DC converter and digital pulse width modulator | |
JP4787712B2 (ja) | Pwm信号生成回路およびそれを備えた電源装置 | |
US8106690B2 (en) | Semiconductor integrated circuit device | |
US8030976B2 (en) | Triangle wave generating circuit | |
US7825707B2 (en) | Clock generation circuit having a spread spectrum clocking function | |
JP6210565B2 (ja) | チャージ・ポンプレギュレータおよびその制御方法 | |
WO2007101014A2 (en) | Self-calibrating digital pulse-width modulator (dpwm) | |
JP2009089578A (ja) | デジタルpwfmを備える変換回路、その方法、および、付随するコントローラ | |
JP2009017668A (ja) | 昇圧電源回路 | |
US8884666B2 (en) | Clock generator | |
US11063515B2 (en) | Power converter | |
EP3116130A1 (en) | Method for generating a plurality of oscillating signals with different phases and associated circuit and local oscillator | |
de Castro et al. | High resolution FPGA DPWM based on variable clock phase shifting | |
US10348275B2 (en) | Frequency-divider circuitry | |
JP2010109728A (ja) | 位相補間回路 | |
JP2006211208A (ja) | スペクトラム拡散クロック生成回路 | |
JP2020202690A (ja) | 電源回路および集積回路、電源電圧の供給方法 | |
JP2005184488A (ja) | 周波数変調回路 | |
CN106330142B (zh) | 时钟相移电路 | |
US7795933B2 (en) | PLL-based timing-signal generator and method of generating timing signal by same | |
KR101901051B1 (ko) | 집적된 디지털 로우 드롭-아웃 레귤레이터 | |
US8319567B1 (en) | Two oscillator synchronization system | |
CN107959487B (zh) | 相位内插器以及相位内插信号产生方法 | |
JP2007274743A (ja) | 発振回路 | |
JP4825738B2 (ja) | パルス幅変調回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20110808 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20121219 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130115 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20131001 |