JP2010109097A - 半導体装置 - Google Patents

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Abstract

【課題】それぞれのトランジスタに流れる電流の比率が所定の比率からずれることを防止することが可能なカレントミラー回路を含む半導体装置を提供することを課題とする。
【解決手段】この半導体装置（１０）は、カレントミラー回路（１１，１２）を含む半導体素子（３０）と、前記カレントミラー回路（１１，１２）に形成された寄生抵抗（Ｒａ，Ｒｂ）と、ボンディングワイヤ（４０ａ〜４０ｄ）を含む導電体により前記カレントミラー回路（１１，１２）の一部と電気的に接続され、半導体装置（１０）の外部と信号の入出力を行う接続端子（２０ａ，２０ｂ）と、を有し、前記ボンディングワイヤ（４０ａ〜４０ｄ）の抵抗値（Ｒｃ〜Ｒｆ）は、前記寄生抵抗（Ｒａ，Ｒｂ）に起因する前記カレントミラー回路（１１，１２）の出力電流（Ｉｏ）のずれを補正する値に調整されていることを要件とする。
【選択図】図２

Description

本発明は、カレントミラー回路を含む半導体装置に関する。
に関する。
従来から、トランジスタを用いて形成される代表的な回路であるカレントミラー回路が様々な回路の一部として用いられている。カレントミラー回路は２つのトランジスタを有し、それぞれのトランジスタに所定の比率の電流が流れることが特徴である。このようなカレントミラー回路においては、それぞれのトランジスタの電気的特性にばらつきがあると、所定の比率の電流が流れない。そこで、カレントミラー回路は、それぞれのトランジスタの特性が等しくなるように、チャネル長、チャネル幅等が等しいトランジスタを用いて構成される。
特開２００７−３１８０９４号公報
しかしながら、カレントミラー回路を構成するトランジスタの特性を等しくしただけでは、所定の比率の電流が流れない場合があった。すなわち、カレントミラー回路が形成された半導体装置において、カレントミラー回路に接続される金属配線等の有する寄生抵抗に起因して、それぞれのトランジスタに流れる電流の比率が所定の比率からずれるという問題があった。
上記の点に鑑みて、それぞれのトランジスタに流れる電流の比率が所定の比率からずれることを防止することが可能なカレントミラー回路を含む半導体装置を提供することを課題とする。
この半導体装置（１０）は、カレントミラー回路（１１，１２）を含む半導体素子（３０）と、前記カレントミラー回路（１１，１２）に形成された寄生抵抗（Ｒａ，Ｒｂ）と、ボンディングワイヤ（４０ａ〜４０ｄ）を含む導電体により前記カレントミラー回路（１１，１２）の一部と電気的に接続され、半導体装置（１０）の外部と信号の入出力を行う接続端子（２０ａ，２０ｂ）と、を有し、前記ボンディングワイヤ（４０ａ〜４０ｄ）の抵抗値（Ｒｃ〜Ｒｆ）は、前記寄生抵抗（Ｒａ，Ｒｂ）に起因する前記カレントミラー回路（１１，１２）の出力電流（Ｉｏ）のずれを補正する値に調整されていることを要件とする。
なお、上記括弧内の参照符号は、理解を容易にするために付したものであり、一例にすぎず、図示の態様に限定されるものではない。
開示の半導体装置によれば、それぞれのトランジスタに流れる電流の比率が所定の比率からずれることを防止することが可能なカレントミラー回路を含む半導体装置を提供することができる。
以下、図面を参照して、本発明を実施するための最良の形態の説明を行う。
〈第１の実施の形態〉
図１は、本発明の第１の実施の形態に係る半導体装置を例示する斜視図である。図２は、本発明の第１の実施の形態に係る半導体装置の内部を模式的に例示する平面図である。図１及び図２を参照するに、半導体装置１０は、リードフレーム２０と、半導体素子３０と、ボンディングワイヤ４０ａ〜４０ｋと、封止部５０とを有する。
半導体装置１０において、リードフレーム２０は、アイランド部２１とその外側に配置されたリード部２２ａ〜２２ｈとを有する。リードフレーム２０は、例えばＣｕや４２アロイ等からなる金属体の表面に、例えばＡｕ、Ｓｎ、Ｓｎ−Ａｇ等からなる金属層が形成されたものである。リードフレーム２０のアイランド部２１の一方の面には接着剤等（図示せず）により半導体素子３０が固着されている。
半導体素子３０は、半導体基板（図示せず）にトランジスタ等を含む半導体集積回路（図示せず）が形成されたものであり、後述するカレントミラー回路１１を含む。半導体集積回路（図示せず）は、例えば拡散層（図示せず）、絶縁層（図示せず）、ビアホール（図示せず）、配線（図示せず）等を有する。半導体素子３０は、半導体集積回路（図示せず）と電気的に接続される複数の電極パッド３１ａ〜３１ｋを有する。電極パッド３１ａ〜３１ｋの材料としては、例えばＡｌを用いることができるが、これに限られるものではなく、例えばＣｕ層の上にＡｌ層を形成したもの等他の材料を用いても構わない。
ボンディングワイヤ４０ａ〜４０ｋは、半導体素子３０の電極パッド３１ａ〜３１ｋと、対応するリード部２２ａ〜２２ｈとを電気的に接続する。ボンディングワイヤ４０ａ〜４０ｋの材料としては、例えばＡｕを用いることができるが、これに限られるものではなく、例えばＡｕを含む合金、Ａｌ、Ａｌを含む合金、Ｃｕ、Ｃｕを含む合金等他の材料を用いても構わない。
リードフレーム２０と、半導体素子３０と、ボンディングワイヤ４０ａ〜４０ｋとは、リードフレーム２０のリード部２２ａ〜２２ｈの一部を露出するように、封止部５０により封止されている。封止部５０の材料としては、例えばエポキシ系熱硬化性樹脂等を用いることができる。なお、リードフレーム２０のリード部２２ａ〜２２ｈの封止部５０に封止されている部分をインナーリードと、封止部５０から露出している部分をアウターリードと称する場合がある。アウターリードは、半導体装置１０を外部に設けられた配線基板等と電気的に接続する際に外部接続端子として機能する。このように、リード部２２ａ〜２２ｈは、ボンディングワイヤ４０ａ〜４０ｋを含む導電体により半導体素子３０と電気的に接続され、半導体装置１０の外部と信号の入出力を行う接続端子である
図３は、本発明の第１の実施の形態に係る半導体装置に含まれるカレントミラー回路を例示する図である。図３を参照するに、カレントミラー回路１１は、半導体装置１０の半導体素子３０に含まれている回路であり、ＦＥＴ３２及びＦＥＴ３３を有する。ＦＥＴ３２は、ＦＥＴ３３がｎ個（ｎは自然数）並列に接続されたものである。ｎは、例えば５００程度とすることができる。Ｉｒｅｆは基準電流を、Ｉｏは出力電流を示している。
ＦＥＴ３２のドレイン３２Ｄは、Ａｌ等の金属配線３４を介して電極パッド３１ａ〜３１ｄと接続されている。電極パッド３１ａ〜３１ｄは、ボンディングワイヤ４０ａ〜４０ｄにより、リード部２０ａと接続されている。ＦＥＴ３２のソース３２Ｓは、ＦＥＴ３３のソース３３Ｓと接続されており、更にＡｌ等の金属配線を介して内部回路（図示せず）と接続されている。ＦＥＴ３２のゲート３２Ｇは、ＦＥＴ３３のドレイン３３Ｄ及びゲート３３Ｇと接続されており、更にＡｌ等の金属配線３５を介して内部回路（図示せず）と接続されている。Ｒａ及びＲｂは、Ａｌ等の金属配線３４及び３５の有する寄生抵抗を示している。Ｒｃ〜Ｒｆは、ボンディングワイヤ４０ａ〜４０ｄの有する抵抗を示している。なお、リード部２０ａも抵抗を有するが、リード部２０ａの抵抗は、金属配線３４及び３５の寄生抵抗並びにボンディングワイヤ４０ａ〜４０ｄの抵抗に比べて十分に小さいため、ここでは無視する。
図４は、本発明の第１の実施の形態に係る半導体装置に含まれるカレントミラー回路のレイアウトを例示する図である。図４は、ＦＥＴ３２のドレイン３２Ｄ、ＦＥＴ３３のドレイン３３Ｄ、金属配線３４及び３５、電極パッド３１ａ〜３１ｄ、ボンディングワイヤ４０ａ〜４０ｄ、リード部２０ａのみを示しており、ＦＥＴ３２のソース３２Ｓ等は省略されている。なお、図４の例では、ＦＥＴ３２のドレイン３２Ｄは、ＦＥＴ３３のドレイン３３Ｄの両側にレイアウトされているが、このレイアウトには限定されない。
図３及び図４に示すカレントミラー回路１１において、金属配線３４及び３５の有する寄生抵抗Ｒａ及びＲｂは、ゼロオームであることが理想的である。ＦＥＴ３２は、ＦＥＴ３３がｎ個（ｎは自然数）並列に接続されたものであるから、寄生抵抗Ｒａ及びＲｂがゼロオームであれば、Ｉｏ＝ｎ×Ｉｒｅｆ（式１）となる。ところが、実際には寄生抵抗Ｒａ及びＲｂはゼロオームにはならないため、式１は成立せず所望の電流値は得られない。
式１を成立させるためには、ＦＥＴ３２のドレイン３２Ｄに接続される寄生抵抗の抵抗値が、ＦＥＴ３３のドレイン３３Ｄに接続される寄生抵抗の抵抗値の１／ｎ倍になればよい。これを実現するために、金属配線３４及び３５の引き回しを調整する方法も考えられるが、レイアウト上の制約があるため、実現が困難な場合もあり得る。
そこで、本発明では、金属配線３４及び３５のみでなく、ボンディングワイヤまで含めた抵抗を考える。すなわち、ボンディングワイヤの本数、径、長さ、材質を変えることにより、寄生抵抗Ｒａ及びＲｂに起因するカレントミラー回路１１の出力電流Ｉｏのずれを補正する。このようにすることで、寄生抵抗がゼロオームでなくても式１は成立し、所望の電流値が得られる。図３及び図４の例では、金属配線３４を介してＦＥＴ３２のドレイン３２Ｄに接続される電極パッドを４つ設け（電極パッド３１ａ〜３１ｄ）、電極パッド３１ａ〜３１ｄとリード部２０ａとをボンディングワイヤ４０ａ〜４０ｄで接続している。ボンディングワイヤ４０ａ〜４０ｄは並列に接続されている。
その結果、ＦＥＴ３２のドレイン３２Ｄに接続される寄生抵抗及び抵抗の抵抗値の和「Ｒａ＋Ｒｃ//Ｒｄ//Ｒｅ//Ｒｆ」と、ＦＥＴ３３のドレイン３３Ｄに接続される寄生抵抗の抵抗値「Ｒｂ」との関係を、Ｒａ＋Ｒｃ//Ｒｄ//Ｒｅ//Ｒｆ＝１／ｎ×Ｒｂ（式２）とすることができる。なお、ボンディングワイヤ４０ａ〜４０ｋの本数のみではなく、径、長さ、材質を調整しても構わない。
もちろん、ボンディングワイヤを４本（ボンディングワイヤ４０ａ〜４０ｄ）にすれば、必ず式２が成立するという意味ではない。ボンディングワイヤの本数、径、長さ、材質を変えることにより、式２が成立するように、ボンディングワイヤの抵抗値を、寄生抵抗Ｒａ及びＲｂに起因するカレントミラー回路１１の出力電流Ｉｏのずれを補正する値に調整するという意味である。なお、ボンディングワイヤ４０ａ〜４０ｄの抵抗Ｒｃ〜Ｒｆを調整することにより式２を満足するためには、予め寄生抵抗Ｒａが寄生抵抗Ｒｂよりも十分に小さくなるように設計しておく必要がある。
本発明の第１の実施の形態によれば、ＦＥＴ３３及びＦＥＴ３３がｎ個（ｎは自然数）並列に接続されたＦＥＴ３２を有するカレントミラー回路１１を含む半導体装置１０において、ボンディングワイヤ４０ａ〜４０ｄの本数、径、長さ、材質を調整することにより、ＦＥＴ３２のドレイン３２Ｄに接続される寄生抵抗及び抵抗の抵抗値の和を、ＦＥＴ３３のドレイン３３Ｄに接続される寄生抵抗の抵抗値の１／ｎにする。その結果、寄生抵抗に起因して電流値のずれが生じることを防止することが可能となり、所望の電流値Ｉｏ＝ｎ×Ｉｒｅｆを得ることができる。
〈第２の実施の形態〉
図５は、本発明の第２の実施の形態に係る半導体装置に含まれるカレントミラー回路を例示する図である。図６は、本発明の第２の実施の形態に係る半導体装置に含まれるカレントミラー回路のレイアウトを例示する図である。図５及び図６において、図３及び図４と同一構成部分には同一符号を付し、その説明を省略する場合がある。なお、便宜上、本発明の第２の実施の形態に係る半導体装置を、半導体装置１０Ａとする。
図５及び図６を参照するに、本発明の第２の実施の形態に係る半導体装置１０Ａに含まれるカレントミラー回路１２において、電極パッド３１ａ及び３１ｂは、ボンディングワイヤ４０ａ及び４０ｂにより、リード部２０ａと接続されている。又、電極パッド３１ｃ及び３１ｄは、ボンディングワイヤ４０ｃ及び４０ｄにより、リード部２０ｂと接続されている。本発明の第２の実施の形態に係る半導体装置１０Ａに含まれるカレントミラー回路１２の他の部分の構成は、本発明の第１の実施の形態に係る半導体装置１０に含まれるカレントミラー回路１１と同様である。以下、カレントミラー回路１２について、カレントミラー回路１１と異なる部分のみについて説明する。
図５及び図６に例示するカレントミラー回路１２において、金属配線３４を介してＦＥＴ３２のドレイン３２Ｄに接続される電極パッドを４つ設け（電極パッド３１ａ〜３１ｄ）、電極パッド３１ａ及び３１ｂとリード部２０ａとをボンディングワイヤ４０ａ及び４０ｂで接続している。又、電極パッド３１ｃ及び３１ｄとリード部２０ｂとをボンディングワイヤ４０ｃ及び４０ｄで接続している。前述のように、リード部２２ａ〜２２ｈの一部（アウターリード）は、封止部５０から露出しており、半導体装置１０Ａを外部に設けられた配線基板等と電気的に接続する際に外部接続端子として機能する。本発明の第２の実施の形態に係る半導体装置１０Ａに含まれるカレントミラー回路１２は、半導体装置１０Ａを配線基板等に実装する際に、配線基板等の配線パターン等により、封止部５０から露出しているリード部２２ａとリード部２０ｂとを短絡して使用することを前提に設計されている。
リード部２２ａとリード部２０ｂとが、配線基板等の配線パターン等により、短絡して使用されることにより、ボンディングワイヤ４０ａ〜４０ｄは並列に接続される。その結果、ＦＥＴ３２のドレイン３２Ｄに接続される寄生抵抗及び抵抗の抵抗値の和「Ｒａ＋Ｒｃ//Ｒｄ//Ｒｅ//Ｒｆ」と、ＦＥＴ３３のドレイン３３Ｄに接続される寄生抵抗の抵抗値「Ｒｂ」との関係を、Ｒａ＋Ｒｃ//Ｒｄ//Ｒｅ//Ｒｆ＝１／ｎ×Ｒｂ（式２）とすることができる。なお、ボンディングワイヤ４０ａ〜４０ｋの本数のみではなく、径、長さ、材質を調整しても構わない。
もちろん、ボンディングワイヤを４本（ボンディングワイヤ４０ａ〜４０ｄ）にすれば、必ず式２が成立するという意味ではない。ボンディングワイヤの本数、径、長さ、材質を変えることにより、式２が成立するように、ボンディングワイヤの抵抗値を、寄生抵抗Ｒａ及びＲｂに起因するカレントミラー回路１１の出力電流Ｉｏのずれを補正する値に調整するという意味である。なお、ボンディングワイヤ４０ａ〜４０ｄの抵抗Ｒｃ〜Ｒｆを調整することにより式２を満足するためには、予め寄生抵抗Ｒａが寄生抵抗Ｒｂよりも十分に小さくなるように設計しておく必要がある。
本発明の第２の実施の形態によれば、ＦＥＴ３３及びＦＥＴ３３がｎ個（ｎは自然数）並列に接続されたＦＥＴ３２を有するカレントミラー回路１２を含む半導体装置１０Ａにおいて、封止部５０から露出しているリード部２２ａとリード部２０ｂとを短絡して使用することを前提に、ボンディングワイヤ４０ａ及び４０ｂをリード部２０ａに、ボンディングワイヤ４０ｃ及び４０ｄをリード部２０ｂに接続する。そして、ボンディングワイヤ４０ａ〜４０ｄの本数、径、長さ、材質を調整することにより、ＦＥＴ３２のドレイン３２Ｄに接続される寄生抵抗及び抵抗の抵抗値の和を、ＦＥＴ３３のドレイン３３Ｄに接続される寄生抵抗の抵抗値の１／ｎにする。その結果、寄生抵抗に起因して電流値のずれが生じることを防止することが可能となり、所望の電流値Ｉｏ＝ｎ×Ｉｒｅｆを得ることができる。
以上、本発明の好ましい実施の形態について詳説したが、本発明は、上述した実施の形態に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施の形態に種々の変形及び置換を加えることができる。
例えば、本発明の第１の実施の形態において、リード部２０ａの抵抗は無視したが、リード部２０ａの抵抗が、金属配線３４及び３５の寄生抵抗並びにボンディングワイヤ４０ａ〜４０ｄの抵抗に比べて無視できない程度の値の場合には、リード部２０ａの抵抗を式２に含めて考えればよい。
又、本発明の第２の実施の形態において、リード部２０ａ及び２０ｂに２本ずつボンディングワイヤを接続したが、例えば、リード部２０ａに３本、リード部２０ｂに４本等、必要に応じて電極パッド及びボンディングワイヤの本数を変更できることは言うまでもない。
又、本発明の第２の実施の形態において、半導体装置１０Ａを配線基板等に実装する際に、配線基板等の配線パターン等により、短絡して使用するリード部は、リード部２２ａ及び２０ｂには限定されず、３つ以上のリード部を短絡するようにしても構わない。
又、本発明の第１の実施の形態及び第２の実施の形態において、ＰチャネルのＦＥＴを用いたカレントミラー回路を含む半導体装置を例示したが、本発明は、ＮチャネルのＦＥＴを用いたカレントミラー回路を含む半導体装置に適用することもできる。又、本発明は、ＮＰＮタイプのバイポーラトランジスタ又はＰＮＰタイプのバイポーラトランジスタを用いたカレントミラー回路を含む半導体装置に適用することもできる。
本発明の第１の実施の形態に係る半導体装置を例示する斜視図である。 本発明の第１の実施の形態に係る半導体装置の内部を模式的に例示する平面図である。 本発明の第１の実施の形態に係る半導体装置に含まれるカレントミラー回路を例示する図である。 本発明の第１の実施の形態に係る半導体装置に含まれるカレントミラー回路のレイアウトを例示する図である。 本発明の第２の実施の形態に係る半導体装置に含まれるカレントミラー回路を例示する図である。 本発明の第２の実施の形態に係る半導体装置に含まれるカレントミラー回路のレイアウトを例示する図である。
符号の説明
１０ 半導体装置
１１，１２ カレントミラー回路
２０ リードフレーム
２１ アイランド部
２２ａ〜２２ｈ リード部
３０ 半導体素子
３１ａ〜３１ｋ 電極パッド
３２，３３ ＦＥＴ
３２Ｄ，３３Ｄ ドレイン
３２Ｓ，３３Ｓ ソース
３２Ｇ，３３Ｇ ゲート
３４，３５ 金属配線
４０ａ〜４０ｋ ボンディングワイヤ
５０ 封止部
Ｉｒｅｆ 基準電流
Ｉｏ 出力電流
Ｒａ，Ｒｂ 寄生抵抗
Ｒｃ〜Ｒｆ 抵抗

Claims (5)

  1. カレントミラー回路を含む半導体素子と、
    前記カレントミラー回路に形成された寄生抵抗と、
    ボンディングワイヤを含む導電体により前記カレントミラー回路の一部と電気的に接続され、半導体装置の外部と信号の入出力を行う接続端子と、を有し、
    前記ボンディングワイヤの抵抗値は、前記寄生抵抗に起因する前記カレントミラー回路の出力電流のずれを補正する値に調整されている半導体装置。
  2. 前記カレントミラー回路の一部は、前記ボンディングワイヤを含む導電体により、互いに電気的に接続されていない複数の前記接続端子と接続されている請求項１記載の半導体装置。
  3. 前記ボンディングワイヤの抵抗値は、複数のボンディングワイヤを並列に接続することにより調整されている請求項１又は２記載の半導体装置。
  4. 前記ボンディングワイヤの抵抗値は、ボンディングワイヤの径を変えることにより調整されている請求項１乃至３の何れか一項記載の半導体装置。
  5. 前記カレントミラー回路は、トランジスタを含み、
    前記カレントミラー回路の一部は、前記トランジスタのドレイン電極である請求項１乃至４の何れか一項記載の半導体装置。
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