JP2010107550A - Electro-optical device, method for manufacturing electro-optical device and electronic device - Google Patents

Electro-optical device, method for manufacturing electro-optical device and electronic device Download PDF

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卓士 板垣
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Abstract

<P>PROBLEM TO BE SOLVED: To provide an electro-optical device, preventing a pair of conductive films disposed with an interlayer insulating film interposed between them on a switching element from being electrically short-circuited due to influence of foreign matter entering during a manufacturing process; a method for manufacturing an electro-optical device and an electronic device. <P>SOLUTION: The electro-optical device includes on a substrate: a pixel electrode; a switching element provided corresponding to the pixel electrode; a first conductive film at least part of which is disposed on the switching element; the interlayer insulating film disposed on the first conductive film, and including a lower insulating film, the surface of which is flattened by polishing and an upper insulating film formed on the lower insulating film; and a second conductive film disposed on the interlayer insulating film, at least part of which is disposed on the switching element. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、電気光学物質と、前記電気光学物質に電界を与える画素電極と、前記画素電極への電気信号の供給を制御するスイッチング素子とが基板上に配設されてなる電気光学装置、電気光学装置の製造方法及び電子機器に関する。   The present invention relates to an electro-optical device comprising: an electro-optical material; a pixel electrode that applies an electric field to the electro-optical material; and a switching element that controls supply of an electric signal to the pixel electrode. The present invention relates to an optical device manufacturing method and an electronic apparatus.

電気光学物質である液晶を用いた電気光学装置は、特開２００８−２０５７２号公報に開示されているように、ガラス基板、石英基板等からなる一対の基板間に電気光学物質である液晶が挟持されて構成されている。   As disclosed in Japanese Patent Application Laid-Open No. 2008-20572, an electro-optical device using a liquid crystal that is an electro-optical material sandwiches a liquid crystal that is an electro-optical material between a pair of substrates such as a glass substrate and a quartz substrate. Has been configured.

このような電気光学装置は、例えば図１４に示すような断面構造を有し、一方の基板２１０に、薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ；以下、ＴＦＴと称す）２３０等のスイッチング素子及び画素電極２０９ａをマトリクス状に配置し、画素電極２０９ａと他方の基板２２０に配設された対向電極２２１との間に介在する液晶２５０の配向を画像信号に応じて変化させることで、液晶２５０を透過する光を変調し、画像表示を可能としている。   Such an electro-optical device has a cross-sectional structure as shown in FIG. 14, for example, and a switching element such as a thin film transistor (hereinafter referred to as a TFT) 230 and a pixel electrode 209a are matrixed on one substrate 210. The light transmitted through the liquid crystal 250 is modulated by changing the orientation of the liquid crystal 250 interposed between the pixel electrode 209a and the counter electrode 221 disposed on the other substrate 220 according to the image signal. Image display is possible.

基板２１０上には、画素電極９ａの他に、ＴＦＴ２３０のゲート電極２０３ａに電気的に接続される走査線２１１、ＴＦＴ２３０のソース電極２０１ｄに電気的に接続されるデータ線２０６ａ、及び一定電位とされた容量配線２４０に電気的に接続された容量２７０等の導電膜を有する構造が、層間絶縁膜２６０〜２６４を挟持して配設されている。   On the substrate 210, in addition to the pixel electrode 9a, a scanning line 211 that is electrically connected to the gate electrode 203a of the TFT 230, a data line 206a that is electrically connected to the source electrode 201d of the TFT 230, and a constant potential. A structure having a conductive film such as a capacitor 270 electrically connected to the capacitor wiring 240 is provided with the interlayer insulating films 260 to 264 interposed therebetween.

図１４に示す電気光学装置では、ＴＦＴ２３０が存在することによって基板２１０の液晶２５０に接する側の表面に凸部が形成されることを防止し、液晶２５０を所望の配向状態とするために、層間絶縁膜２６３、２６４の表面が研磨処理により平坦化されている。
特開２００８−２０５７２号公報 In the electro-optical device shown in FIG. 14, the presence of the TFT 230 prevents a convex portion from being formed on the surface of the substrate 210 on the side in contact with the liquid crystal 250 and makes the liquid crystal 250 have a desired alignment state. The surfaces of the insulating films 263 and 264 are planarized by a polishing process.
JP 2008-20572 A

図１４に示す電気光学装置の製造工程において、例えば図１５に示すようにデータ線２０６ａの下層側に、異物５００が混入してしまった場合、その上に形成されるデータ線２０６ａの異物５００上に当たる領域６ｂは上方へ突出する。   In the manufacturing process of the electro-optical device shown in FIG. 14, for example, as shown in FIG. 15, when a foreign object 500 is mixed into the lower layer side of the data line 206a, the data line 206a formed on the foreign object 500 is over the foreign object 500. The region 6b that hits protrudes upward.

この状態で層間絶縁膜２６３を研磨処理により平坦化すると、領域２０６ｂの突出量が層間絶縁膜２６３の厚さよりも大きい場合には、データ線２０６ａの領域２０６ｂが層間絶縁膜２６３の表面に露出してしまい、データ線２０６ａと容量配線２４０との電気的な短絡が発生し、電気光学装置１００の動作不良の原因となってしまう。   When the interlayer insulating film 263 is planarized by the polishing process in this state, the region 206b of the data line 206a is exposed on the surface of the interlayer insulating film 263 when the protruding amount of the region 206b is larger than the thickness of the interlayer insulating film 263. As a result, an electrical short circuit occurs between the data line 206a and the capacitor wiring 240, which causes a malfunction of the electro-optical device 100.

また、図１４に示す電気光学装置の製造工程において、例えば図１６に示すようにデータ線２０６ａ上に、導電性を有する異物５０１が混入してしまった場合、層間絶縁膜２６３を研磨処理により平坦化すると、異物５０１が層間絶縁膜２６３の表面に露出してしまい、データ線２０６ａと容量配線２４０とが異物５０１を介して電気的に短絡し、電気光学装置１００の動作不良の原因となってしまう。   Further, in the manufacturing process of the electro-optical device shown in FIG. 14, for example, when a foreign substance 501 having conductivity is mixed on the data line 206a as shown in FIG. 16, the interlayer insulating film 263 is flattened by polishing treatment. As a result, the foreign material 501 is exposed on the surface of the interlayer insulating film 263, and the data line 206 a and the capacitor wiring 240 are electrically short-circuited through the foreign material 501, causing a malfunction of the electro-optical device 100. End up.

本発明は、上記問題点に鑑みてなされたものであり、スイッチング素子上において、層間絶縁膜を挟持して配設される一対の導電膜が、製造工程中に混入する異物の影響によって電気的に短絡してしまうことを防止する電気光学装置、電気光学装置の製造方法及び電子機器を提供することを目的とする。   The present invention has been made in view of the above problems, and a pair of conductive films arranged with an interlayer insulating film interposed between switching elements on the switching element are electrically affected by foreign matters mixed during the manufacturing process. It is an object of the present invention to provide an electro-optical device, a method of manufacturing an electro-optical device, and an electronic apparatus that prevent short-circuiting.

本発明に係る電気光学装置は、基板上に、画素電極と、前記画素電極に対応して設けられたスイッチング素子と、少なくとも一部が前記スイッチング素子上に配設された第１の導電膜と、前記第１の導電膜上に配設され、表面が研磨処理により平坦化された下側絶縁膜、及び前記下側絶縁膜上に形成された上側絶縁膜からなる層間絶縁膜と、前記層間絶縁膜上に、少なくとも一部が前記スイッチング素子上に配設された第２の導電膜と、を具備することを特徴とする。   The electro-optical device according to the present invention includes a pixel electrode on a substrate, a switching element provided corresponding to the pixel electrode, and a first conductive film at least partially disposed on the switching element. An interlayer insulating film comprising a lower insulating film disposed on the first conductive film and having a surface planarized by a polishing process; and an upper insulating film formed on the lower insulating film; and the interlayer And a second conductive film at least partially disposed on the switching element on the insulating film.

また、本発明に係る電気光学装置の製造方法は、基板上に、画素電極と、前記画素電極に対応して設けられたスイッチング素子とを備えた電気光学装置の製造方法であって、前記基板上にスイッチング素子を形成する工程と、前記スイッチング素子上に第１の導電膜を形成する工程と、前記第１の導電膜上に下側絶縁膜を形成する工程と、前記下側絶縁膜の少なくとも前記スイッチング素子上の領域に研磨処理を施す工程と、前記下側絶縁膜の研磨処理が施された面上に上側絶縁膜を形成する工程と、前記上側絶縁膜上に、少なくとも前記スイッチング素子上の領域に第２の導電膜を形成する工程と、を具備することを特徴とする。   The electro-optical device manufacturing method according to the present invention is a method for manufacturing an electro-optical device including a pixel electrode and a switching element provided corresponding to the pixel electrode on a substrate, A step of forming a switching element thereon, a step of forming a first conductive film on the switching element, a step of forming a lower insulating film on the first conductive film, and a step of forming the lower insulating film A step of polishing at least a region on the switching element, a step of forming an upper insulating film on a surface of the lower insulating film that has been polished, and at least the switching element on the upper insulating film And a step of forming a second conductive film in the upper region.

本発明のこのような構成によれば、異物又は異物の影響により上方へ突出した第１の導電膜が上側絶縁膜上に露出することがないため、製造工程中に混入する異物の影響によって第１の導電膜と第２の導電膜とが電気的に短絡してしまうことを防止することができる。   According to such a configuration of the present invention, the first conductive film protruding upward due to the foreign matter or the influence of the foreign matter is not exposed on the upper insulating film. It is possible to prevent the first conductive film and the second conductive film from being electrically short-circuited.

また、本発明の電気光学装置は、前記スイッチング素子は、半導体層と、前記半導体に絶縁膜を介して設けられたゲート電極とを有し、前記第１の導電膜は、前記半導体層及びゲート電極の厚みに起因する段差を有する他の層間絶縁膜上に形成されることが好ましい。   In the electro-optical device according to the aspect of the invention, the switching element includes a semiconductor layer and a gate electrode provided on the semiconductor via an insulating film, and the first conductive film includes the semiconductor layer and the gate. It is preferably formed on another interlayer insulating film having a step due to the thickness of the electrode.

このような構成によれば、スイッチング素子が配設されることにより形成される段差の影響によって、その段差上に形成される第１の導電膜と第２の導電膜との間隔が相対的に小さくなる領域における短絡を防止することができる。   According to such a configuration, the distance between the first conductive film and the second conductive film formed on the step is relatively reduced due to the effect of the step formed by providing the switching element. It is possible to prevent a short circuit in a region where it becomes smaller.

また、本発明の電気光学装置は、前記スイッチング素子に電気的に接続されたデータ線と、前記画素電極の電位を保持する容量素子に電気的に接続された容量配線とを備え、前記第１の導電膜は、前記データ線を構成し、前記第２の導電膜は、前記容量配線を構成することが好ましい。   The electro-optical device according to the aspect of the invention includes a data line electrically connected to the switching element, and a capacitor wiring electrically connected to a capacitor element that holds a potential of the pixel electrode. It is preferable that the conductive film constitutes the data line, and the second conductive film constitutes the capacitor wiring.

このような構成によれば、データ線と容量配線との電気的な短絡を防止することができるため、電気光学装置の表示欠陥等の動作不良を防止することができる。   According to such a configuration, an electrical short circuit between the data line and the capacitor wiring can be prevented, so that an operation failure such as a display defect of the electro-optical device can be prevented.

また、本発明の電気光学装置の製造方法は、前記下側絶縁膜を形成する工程において、前記下側絶縁膜は、前記スイッチング素子が形成されていない領域における前記基板からの高さが、前記スイッチング素子が形成された領域における前記基板から前記第１の導電膜までの高さよりも高くなるように所定の厚さに形成され、前記研磨処理を施す工程において、前記下側絶縁膜は、前記スイッチング素子が形成された領域で前記所定の厚さよりも薄くなるまで研磨処理されることが好ましい。   In the electro-optical device manufacturing method of the present invention, in the step of forming the lower insulating film, the lower insulating film has a height from the substrate in a region where the switching element is not formed. In the step of forming the predetermined thickness so as to be higher than the height from the substrate to the first conductive film in the region where the switching element is formed, and performing the polishing treatment, the lower insulating film is It is preferable that the polishing process is performed until the thickness of the switching element becomes smaller than the predetermined thickness.

このような構成によれば、スイッチング素子が配設された領域上において、スイッチング素子が配設されることにより形成される段差の影響によって、第１の導電膜と第２の導電膜との間隔が相対的に小さくなる領域における短絡を防止することができる。   According to such a configuration, the distance between the first conductive film and the second conductive film is affected by the step formed by the provision of the switching element on the region where the switching element is provided. It is possible to prevent a short circuit in a region where the value of R is relatively small.

また、本発明の電気光学装置の製造方法は、前記研磨処理を施す工程において、前記第１の導電膜の表面が露出するまで研磨処理を行ない、しかる後に研磨処理を停止することが好ましい。   In the electro-optical device manufacturing method according to the aspect of the invention, it is preferable that in the step of performing the polishing process, the polishing process is performed until the surface of the first conductive film is exposed, and then the polishing process is stopped.

このような構成によれば、第１の導電膜が研磨処理によって露出した後に上側絶縁膜を形成するため、第１の導電膜と第２の導電膜と短絡を確実に防止することができる。   According to such a configuration, since the upper insulating film is formed after the first conductive film is exposed by the polishing process, a short circuit between the first conductive film and the second conductive film can be reliably prevented.

また、本発明の電子機器は、上記電気光学装置を具備してなることを特徴とする。   According to another aspect of the present invention, there is provided an electronic apparatus including the electro-optical device.

本発明のこのような構成によれば、動作不良のない電子機器を提供することが可能となる。   According to this configuration of the present invention, it is possible to provide an electronic device that does not malfunction.

以下、本発明の実施の形態について図面を参照して説明する。なお、以下の説明に用いた各図においては、各部材を図面上で認識可能な程度の大きさとするため、各部材毎に縮尺を異ならせてある。   Hereinafter, embodiments of the present invention will be described with reference to the drawings. In each drawing used for the following description, the scale is different for each member in order to make each member a size that can be recognized on the drawing.

まず、本実施形態の電気光学装置の全体構成について、図１及び図２を参照して説明する。ここで、図１は、ＴＦＴアレイ基板をその上に形成された各構成要素と共に対向基板の側から見た電気光学装置の平面図であり、図２は、図４のＨ−Ｈ´断面図である。ここでは、電気光学装置の一例である駆動回路内蔵型のＴＦＴアクティブマトリクス駆動方式の液晶装置を例にとる。   First, the overall configuration of the electro-optical device according to the present embodiment will be described with reference to FIGS. 1 and 2. Here, FIG. 1 is a plan view of the electro-optical device when the TFT array substrate is viewed from the side of the counter substrate together with each component formed thereon, and FIG. 2 is a cross-sectional view taken along line HH ′ of FIG. It is. Here, a TFT active matrix driving type liquid crystal device with a built-in driving circuit, which is an example of an electro-optical device, is taken as an example.

図１及び図２に示すように、本実施形態に係る電気光学装置１００では、ＴＦＴアレイ基板１０と対向基板２０とが対向配置されている。ＴＦＴアレイ基板１０と対向基板２０との間に液晶層５０が挟持されており、ＴＦＴアレイ基板１０と対向基板２０とは、画像表示領域１０ａの周囲に位置するシール領域に設けられたシール材５２により相互に接着されている。   As shown in FIGS. 1 and 2, in the electro-optical device 100 according to the present embodiment, the TFT array substrate 10 and the counter substrate 20 are disposed to face each other. A liquid crystal layer 50 is sandwiched between the TFT array substrate 10 and the counter substrate 20, and the TFT array substrate 10 and the counter substrate 20 are provided with a seal material 52 provided in a seal region located around the image display region 10a. Are bonded to each other.

シール材５２は、両基板を貼り合わせるための、例えば紫外線硬化樹脂、熱硬化樹脂等からなり、製造プロセスにおいてＴＦＴアレイ基板１０上に塗布された後、紫外線照射、加熱等により硬化させられたものである。また、シール材５２中には、ＴＦＴアレイ基板１０と対向基板２０との間隔（基板間ギャップ）を所定値とするためのグラスファイバ或いはガラスビーズ等のギャップ材が散らばって設けられている。なお、当該液晶装置が液晶ディスプレイや液晶テレビのように大型で等倍表示を行う液晶装置であれば、このようなギャップ材は、液晶層５０中に含まれてよい。   The sealing material 52 is made of, for example, an ultraviolet curable resin, a thermosetting resin, or the like for bonding the two substrates, and is applied on the TFT array substrate 10 in the manufacturing process and then cured by ultraviolet irradiation, heating, or the like. It is. In addition, in the sealing material 52, gap materials such as glass fibers or glass beads are provided so as to make the interval between the TFT array substrate 10 and the counter substrate 20 (a gap between the substrates) a predetermined value. Note that such a gap material may be included in the liquid crystal layer 50 as long as the liquid crystal device is a large-sized liquid crystal device that performs the same magnification display as a liquid crystal display or a liquid crystal television.

シール材５２が配置されたシール領域の内側に並行して、画像表示領域１０ａの額縁領域を規定する遮光性の額縁遮光膜５３が、対向基板２０側に設けられている。なお、このような額縁遮光膜５３の一部又は全部は、ＴＦＴアレイ基板１０側に内蔵遮光膜として設けられてもよい。   A light-shielding frame light-shielding film 53 that defines the frame area of the image display area 10a is provided on the counter substrate 20 side in parallel with the inside of the seal area where the sealing material 52 is disposed. A part or all of the frame light shielding film 53 may be provided as a built-in light shielding film on the TFT array substrate 10 side.

シール材５２が配置されたシール領域の外側に位置する領域には、データ線駆動回路１０１及び外部回路接続端子１０２がＴＦＴアレイ基板１０の一辺に沿って設けられている。また、走査線駆動回路１０４は、この一辺に隣接する２辺に沿い、且つ、前記額縁遮光膜５３に覆われるようにして設けられている。更に、このように画像表示領域１０ａの両側に設けられた二つの走査線駆動回路１０４間をつなぐため、ＴＦＴアレイ基板１０の残る一辺に沿い、且つ、前記額縁遮光膜５３に覆われるようにして複数の配線１０５が設けられている。   A data line driving circuit 101 and an external circuit connection terminal 102 are provided along one side of the TFT array substrate 10 in a region located outside the sealing region where the sealing material 52 is disposed. The scanning line driving circuit 104 is provided along two sides adjacent to the one side so as to be covered with the frame light shielding film 53. Further, in order to connect the two scanning line driving circuits 104 provided on both sides of the image display area 10a in this way, the TFT array substrate 10 is covered with the frame light shielding film 53 along the remaining side. A plurality of wirings 105 are provided.

また、対向基板２０上の４つのコーナー部には、両基板間の上下導通端子として機能する上下導通材１０６が配置されている。他方、ＴＦＴアレイ基板１０上にはこれらのコーナー部に対向する領域において上下導通端子が設けられている。上下導通材１０６及び上下導通端子によって、ＴＦＴアレイ基板１０と対向基板２０との間の電気的な導通がなされる。   In addition, vertical conduction members 106 functioning as vertical conduction terminals between the two substrates are disposed at the four corners on the counter substrate 20. On the other hand, vertical conduction terminals are provided on the TFT array substrate 10 in regions facing these corner portions. Electrical conduction between the TFT array substrate 10 and the counter substrate 20 is made by the vertical conductive member 106 and the vertical conductive terminal.

図２に示すように、ＴＦＴアレイ基板１０上には、画素スイッチング用のＴＦＴや走査線、データ線等の配線が形成された後の画素電極９ａ上に、配向膜１６が形成されている。他方、対向基板２０上には、対向電極２１の他、格子状又はストライプ状の遮光膜２３が設けられており、更には最上層部分に配向膜２２が形成されている。また、液晶層５０は、例えば一種又は数種類のネマティック液晶を混合した液晶からなり、これら一対の配向膜間で、所定の配向状態をとる。   As shown in FIG. 2, on the TFT array substrate 10, an alignment film 16 is formed on the pixel electrode 9a after the pixel switching TFT, the scanning line, the data line and the like are formed. On the other hand, on the counter substrate 20, in addition to the counter electrode 21, a lattice-shaped or striped light-shielding film 23 is provided, and an alignment film 22 is formed on the uppermost layer portion. Further, the liquid crystal layer 50 is made of, for example, a liquid crystal in which one or several types of nematic liquid crystals are mixed, and takes a predetermined alignment state between the pair of alignment films.

なお、図１及び図２に示したＴＦＴアレイ基板１０上には、これらのデータ線駆動回路１０１、走査線駆動回路１０４等に加えて、画像信号線上の画像信号をサンプリングしてデータ線に供給するサンプリング回路、複数のデータ線に所定電圧レベルのプリチャージ信号を画像信号に先行して各々供給するプリチャージ回路、製造途中や出荷時の当該電気光学装置の品質、欠陥等を検査するための検査回路等を形成してもよい。   In addition to the data line driving circuit 101, the scanning line driving circuit 104, and the like, the image signal on the image signal line is sampled and supplied to the data line on the TFT array substrate 10 shown in FIGS. Sampling circuit, precharge circuit for supplying a precharge signal of a predetermined voltage level to a plurality of data lines in advance of an image signal, for inspecting the quality, defects, etc. of the electro-optical device during production or at the time of shipment An inspection circuit or the like may be formed.

本実施形態における電気光学装置１００の画素部における構成について、図３及び図４を参照して説明する。ここに図３は、電気光学装置の画像表示領域を構成するマトリクス状に形成された複数の画素における各種素子、配線等の等価回路である。図４は、画素部における積層構造を説明するための概略断面図である。   A configuration of the pixel unit of the electro-optical device 100 according to the present embodiment will be described with reference to FIGS. 3 and 4. FIG. 3 is an equivalent circuit of various elements, wirings, and the like in a plurality of pixels formed in a matrix that forms the image display area of the electro-optical device. FIG. 4 is a schematic cross-sectional view for explaining the stacked structure in the pixel portion.

図３に示すように、電気光学装置１００の画像表示領域を構成するマトリクス状に形成された複数の画素には、それぞれ、画素電極９ａと当該画素電極９ａをスイッチング制御するためのスイッチング素子であるＴＦＴ３０とが形成されており、画像信号が供給されるデータ線６ａが当該ＴＦＴ３０のソースに電気的に接続されている。データ線６ａに書き込む画像信号Ｓ１、Ｓ２、…、Ｓｎは、この順に線順次に供給しても構わないし、相隣接する複数のデータ線６ａ同士に対して、グループ毎に供給するようにしてもよい。   As shown in FIG. 3, each of the plurality of pixels formed in a matrix that forms the image display area of the electro-optical device 100 is a switching element for switching control of the pixel electrode 9a and the pixel electrode 9a. A TFT 30 is formed, and a data line 6 a to which an image signal is supplied is electrically connected to the source of the TFT 30. The image signals S1, S2,..., Sn written to the data lines 6a may be supplied line-sequentially in this order, or may be supplied for each group to a plurality of adjacent data lines 6a. Good.

また、ＴＦＴ３０のゲートにゲート電極３ａが電気的に接続されており、所定のタイミングで、走査線１１ａ及びゲート電極３ａにパルス的に走査信号Ｇ１、Ｇ２、…、Ｇｍを、この順に線順次で印加するように構成されている。画素電極９ａは、ＴＦＴ３０のドレインに電気的に接続されており、スイッチング素子であるＴＦＴ３０を一定期間だけそのスイッチを閉じることにより、データ線６ａから供給される画像信号Ｓ１、Ｓ２、…、Ｓｎが所定のタイミングで選択された走査線１１ａの画素に書き込まれる。   Further, the gate electrode 3a is electrically connected to the gate of the TFT 30, and the scanning signals G1, G2,..., Gm are pulse-sequentially applied in this order to the scanning line 11a and the gate electrode 3a at a predetermined timing. It is comprised so that it may apply. The pixel electrode 9a is electrically connected to the drain of the TFT 30, and the image signal S1, S2,..., Sn supplied from the data line 6a is obtained by closing the TFT 30 as a switching element for a certain period. Data is written in the pixels of the scanning line 11a selected at a predetermined timing.

画素に書き込まれた所定レベルの画像信号Ｓ１、Ｓ２、…、Ｓｎは、画素電極９ａと対向基板に形成された対向電極との間で一定期間保持される。液晶は、印加される電圧レベルにより分子集合の配向や秩序が変化することにより、光を変調し、階調表示を可能とする。ノーマリーホワイトモードであれば、各画素の単位で印加された電圧に応じて入射光に対する透過率が減少し、ノーマリーブラックモードであれば、各画素の単位で印加された電圧に応じて入射光に対する透過率が増加され、全体として電気光学装置からは画像信号に応じたコントラストをもつ光が出射する。   Image signals S1, S2,..., Sn written to the pixels are held for a certain period between the pixel electrode 9a and the counter electrode formed on the counter substrate. The liquid crystal modulates light and enables gradation display by changing the orientation and order of the molecular assembly depending on the applied voltage level. In the normally white mode, the transmittance for incident light is reduced according to the voltage applied in units of each pixel, and in the normally black mode, the light is incident according to the voltage applied in units of each pixel. The light transmittance is increased, and light having a contrast corresponding to the image signal is emitted from the electro-optical device as a whole.

ここで保持された画像信号がリークするのを防ぐために、画素電極９ａと対向電極との間に形成される液晶容量と並列に容量素子７０を付加する。この容量素子７０は、走査線１１ａに並んで設けられ、固定電位側容量電極が、一定電位に固定された容量配線４００に電気的に接続されている。   In order to prevent the image signal held here from leaking, a capacitor element 70 is added in parallel with the liquid crystal capacitor formed between the pixel electrode 9a and the counter electrode. The capacitive element 70 is provided side by side with the scanning line 11a, and the fixed potential side capacitive electrode is electrically connected to the capacitive wiring 400 fixed at a constant potential.

以下に、データ線６ａ、走査線１１ａ、ゲート電極３ａ及びＴＦＴ３０等からなる、上述のような回路動作が実現される電気光学装置の具体的な構成について、図４を参照して説明する。   Hereinafter, a specific configuration of the electro-optical device, which includes the data line 6a, the scanning line 11a, the gate electrode 3a, the TFT 30, and the like and realizes the circuit operation as described above, will be described with reference to FIG.

まず、画素電極９ａは、ＴＦＴアレイ基板１０上に、マトリクス状に複数設けられており、画素電極９ａの縦横の境界に各々沿ってデータ線６ａ及び走査線３ａが設けられている。データ線６ａは、後述するようにアルミニウム膜等を含む積層構造からなり、走査線１１ａは、例えば導電性のポリシリコン膜等からなる。平面的に見て走査線１１ａとデータ線６ａとが交差する箇所において、走査線１１ａとデータ線６ａとの間の層に、半導体層１ａとゲート電極３ａを有して構成されるＴＦＴ３０が設けられている。また、走査線１１ａは、ゲート電極３ａとコンタクトホール１２ｃｖを介して電気的に接続されている。   First, a plurality of pixel electrodes 9a are provided in a matrix on the TFT array substrate 10, and data lines 6a and scanning lines 3a are provided along the vertical and horizontal boundaries of the pixel electrodes 9a. As will be described later, the data line 6a has a laminated structure including an aluminum film, and the scanning line 11a is made of, for example, a conductive polysilicon film. A TFT 30 having a semiconductor layer 1a and a gate electrode 3a is provided in a layer between the scanning line 11a and the data line 6a at a location where the scanning line 11a and the data line 6a intersect in plan view. It has been. The scanning line 11a is electrically connected to the gate electrode 3a via the contact hole 12cv.

ＴＦＴアレイ基板１０の対向基板２０側には、図４に示すように、前記の画素電極９ａが設けられており、その上側には、ラビング処理等の所定の配向処理が施された配向膜１６が設けられている。画素電極９ａは、例えばＩＴＯ膜等の透明導電性膜からなる。他方、対向基板２０の側には、その全面に渡って対向電極２１が設けられており、その上層側には、ラビング処理等の所定の配向処理が施された配向膜２２が設けられている。対向電極２１は、上述の画素電極９ａと同様に、例えばＩＴＯ膜等の透明導電性膜からなる。   As shown in FIG. 4, the pixel electrode 9 a is provided on the counter array 20 side of the TFT array substrate 10, and an alignment film 16 that has been subjected to a predetermined alignment process such as a rubbing process is provided on the upper side. Is provided. The pixel electrode 9a is made of a transparent conductive film such as an ITO film. On the other hand, a counter electrode 21 is provided on the entire surface of the counter substrate 20, and an alignment film 22 subjected to a predetermined alignment process such as a rubbing process is provided on the upper layer side. . The counter electrode 21 is made of a transparent conductive film such as an ITO film, for example, like the pixel electrode 9a described above.

このように対向配置されたＴＦＴアレイ基板１０及び対向基板２０間には、前述のシール材５２（図１及び図２参照）により囲まれた空間に液晶等の電気光学物質が封入され、液晶層５０が形成される。液晶層５０は、電圧が印加されていない状態においては配向膜１６及び２２により所定の配向状態をとる。   Between the TFT array substrate 10 and the counter substrate 20 arranged so as to face each other, an electro-optical material such as liquid crystal is sealed in a space surrounded by the above-described sealing material 52 (see FIGS. 1 and 2). 50 is formed. The liquid crystal layer 50 takes a predetermined alignment state by the alignment films 16 and 22 in a state where no voltage is applied.

一方、ＴＦＴアレイ基板１０上には、前記の画素電極９ａ及び配向膜１６の他、これらを含む各種の構成が積層構造をなして備えられている。この積層構造は、図４に示すように、下から順に、走査線１１ａを含む第１層、ゲート電極３ａを含むＴＦＴ３０等を含む第２層、容量素子７０を含む第３層、データ線６ａ等を含む第４層、容量配線４００等を含む第５層、前記の画素電極９ａ及び配向膜１６等を含む第６層（最上層）からなる。また、第１層及び第２層間には下地絶縁膜１２が、第２層及び第３層間には第１層間絶縁膜４１が、第３層及び第４間には第２層間絶縁膜４２が、第４層及び第５層間には第３層間絶縁膜４３が、第５層及び第６層間には第４層間絶縁膜４４が、それぞれ設けられており、前述の各要素間が短絡することを防止している。また、これら各種の絶縁膜１２、４１、４２、４３及び４４には、例えば、ＴＦＴ３０の半導体層１ａ中の高濃度ソース領域１ｄとデータ線６ａとを電気的に接続するコンタクトホール等もまた設けられている。以下では、これらの各要素について、下層側から順に説明を行う。   On the other hand, on the TFT array substrate 10, in addition to the pixel electrode 9a and the alignment film 16, various configurations including these are provided in a laminated structure. As shown in FIG. 4, this stacked structure includes a first layer including a scanning line 11a, a second layer including a TFT 30 including a gate electrode 3a, a third layer including a capacitor element 70, and a data line 6a in order from the bottom. And the like, a fifth layer including the capacitor wiring 400 and the like, and a sixth layer (uppermost layer) including the pixel electrode 9a and the alignment film 16 and the like. Further, the base insulating film 12 is provided between the first layer and the second layer, the first interlayer insulating film 41 is provided between the second layer and the third layer, and the second interlayer insulating film 42 is provided between the third layer and the fourth layer. A third interlayer insulating film 43 is provided between the fourth layer and the fifth layer, and a fourth interlayer insulating film 44 is provided between the fifth layer and the sixth layer, so that the above-described elements are short-circuited. Is preventing. Further, these various insulating films 12, 41, 42, 43 and 44 are also provided with, for example, a contact hole for electrically connecting the high concentration source region 1d in the semiconductor layer 1a of the TFT 30 and the data line 6a. It has been. Hereinafter, each of these elements will be described in order from the lower layer side.

まず、第１層には、例えば、Ｔｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ等の高融点金属のうちの少なくとも一つを含む、金属単体、合金、金属シリサイド、ポリシリサイド、これらを積層したもの、或いは導電性ポリシリコン等からなる走査線１１ａが設けられている。   First, the first layer includes, for example, a simple metal, an alloy, a metal silicide, a polysilicide, or a stack of these, including at least one of high melting point metals such as Ti, Cr, W, Ta, and Mo. Alternatively, a scanning line 11a made of conductive polysilicon or the like is provided.

次に、第２層として、ゲート電極３ａを含むＴＦＴ３０が設けられている。ＴＦＴ３０は、ＬＤＤ（Lightly Doped Drain）構造を有しており、その構成要素としては、上述したゲート電極３ａ、例えばポリシリコン膜からなりゲート電極３ａからの電界によりチャネルが形成される半導体層１ａのチャネル領域１ａ´、ゲート電極３ａと半導体層１ａとを絶縁するゲート絶縁膜を含む絶縁膜２、半導体層１ａにおける低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃ並びに高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅを備えている。   Next, the TFT 30 including the gate electrode 3a is provided as the second layer. The TFT 30 has an LDD (Lightly Doped Drain) structure, and includes the gate electrode 3a described above, for example, a semiconductor layer 1a made of a polysilicon film and having a channel formed by an electric field from the gate electrode 3a. Channel region 1a ', insulating film 2 including a gate insulating film that insulates gate electrode 3a from semiconductor layer 1a, low concentration source region 1b and low concentration drain region 1c, and high concentration source region 1d and high concentration drain in semiconductor layer 1a A region 1e is provided.

また、本実施形態では、この第２層に、上述のゲート電極３ａと同一膜として中継電極７１９が形成されている。中継電極７１９とゲート電極３ａとは同一膜として形成されており、後者が例えば導電性ポリシリコン膜等からなる場合においては、前者もまた、導電性ポリシリコン膜等からなる。   In the present embodiment, a relay electrode 719 is formed on the second layer as the same film as the gate electrode 3a described above. The relay electrode 719 and the gate electrode 3a are formed as the same film. When the latter is made of a conductive polysilicon film or the like, the former is also made of a conductive polysilicon film or the like.

走査線１１ａの上、かつ、ＴＦＴ３０の下には、例えばシリコン酸化膜等からなる下地絶縁膜１２が設けられている。   A base insulating film 12 made of, for example, a silicon oxide film is provided on the scanning line 11 a and below the TFT 30.

前述の第２層上の第３層には、容量素子７０が設けられている。容量素子７０は、ＴＦＴ３０の高濃度ドレイン領域１ｅ及び画素電極９ａに電気的に接続された画素電位側容量電極としての下部電極７１と、固定電位側容量電極としての上部電極である容量電極３００とが、誘電体層７５を介して対向配置されることにより形成されている。   A capacitive element 70 is provided in the third layer above the second layer. The capacitive element 70 includes a lower electrode 71 as a pixel potential side capacitive electrode electrically connected to the high concentration drain region 1e of the TFT 30 and the pixel electrode 9a, and a capacitive electrode 300 as an upper electrode as a fixed potential side capacitive electrode. Are formed so as to face each other through the dielectric layer 75.

より詳細には、下部電極７１は、例えば金属、合金、導電性のポリシリコン又は導電性の金属シリサイド（例えばＷＳｉ）等からなる単層膜もしくは多層膜から構成される。ここでは、一具体例として、下部電極７１は、リン（Ｐ）がイオン注入されたポリシリコンから構成され、その膜厚は約１５０ｎｍである。なお、下部電極７１は、画素電位側容量電極としての機能を持つ他、画素電極９ａとＴＦＴ３０の高濃度ドレイン領域１ｅとを中継接続する機能を持ち、中継電極７１９を介して画素電極９ａと電気的に接続されている。   More specifically, the lower electrode 71 is composed of a single layer film or a multilayer film made of, for example, a metal, an alloy, conductive polysilicon, or conductive metal silicide (for example, WSi). Here, as one specific example, the lower electrode 71 is made of polysilicon into which phosphorus (P) is ion-implanted and has a film thickness of about 150 nm. The lower electrode 71 has a function as a pixel potential side capacitance electrode, and also has a function of relay-connecting the pixel electrode 9a and the high-concentration drain region 1e of the TFT 30, and is electrically connected to the pixel electrode 9a via the relay electrode 719. Connected.

誘電体層７５は、約５〜３０ｎｍ程度の膜厚を有する高温酸化膜（ＨＴＯ（High Temperature Oxide）膜）、高密度プラズマ酸化膜（ＨＤＰ（High Density Plasma）膜）等の酸化シリコン膜、あるいは窒化シリコン膜等の絶縁性材料から構成される。ここでは、一具体例として、誘電体層７５は、下層に酸化シリコン膜、上層に窒化シリコン膜を積層した二層構造を有する。なお、誘電体層７５は、例えば酸化シリコン膜、窒化シリコン膜及び酸化シリコン膜等というような三層構造、或いはそれ以上の積層構造やＨｆＯ２、Ｔａ２Ｏ５、ＴｉＯ２、ＭｇＯ等の金属酸化膜を少なくとも１つ有するように構成されてもよい。また、誘電体層７５は、単層構造としてもよい。 The dielectric layer 75 is a silicon oxide film such as a high temperature oxide film (HTO (High Temperature Oxide) film), a high density plasma oxide film (HDP (High Density Plasma) film) having a film thickness of about 5 to 30 nm, or It is made of an insulating material such as a silicon nitride film. Here, as a specific example, the dielectric layer 75 has a two-layer structure in which a silicon oxide film is stacked in a lower layer and a silicon nitride film is stacked in an upper layer. The dielectric layer 75 is formed of a three-layer structure such as a silicon oxide film, a silicon nitride film, and a silicon oxide film, or a laminated structure of more than that, or a metal such as HfO 2 , Ta 2 O 5 , TiO 2 , or MgO. It may be configured to have at least one oxide film. The dielectric layer 75 may have a single layer structure.

容量電極３００は、容量素子７０の固定電位側容量電極として機能する。本実施形態において、容量電極３００を固定電位とするために、容量電極３００は、固定電位とされた後述する容量配線４００と電気的に接続されている。また、容量電極３００は、ＴＦＴ３０に上側から入射しようとする光を遮る機能を有している。この容量電極３００の構成材料は、下部電極７１と同様に、例えば金属、合金、導電性のポリシリコン又は導電性の金属シリサイド（例えばＷＳｉ）等からなる単層膜もしくは多層膜から構成される。ここでは、一具体例として、容量電極３００は、上層から順に、ＷＳｉ層及びポリシリコン層という二層構造により構成され、その膜厚は約１５０ｎｍである。ＷＳｉ層及びポリシリコン層からなる二層構造を有する容量電極３００は、ＷＳｉ層の存在によりＴＦＴ３０に対する遮光性を有し、ポリシリコン層の存在により良好な電気伝導性を有する。また、このＷＳｉ層は、他に、アルミニウム等の金属からなる層とすることもできる。   The capacitive electrode 300 functions as a fixed potential side capacitive electrode of the capacitive element 70. In the present embodiment, in order to set the capacitor electrode 300 to a fixed potential, the capacitor electrode 300 is electrically connected to a later-described capacitor wiring 400 having a fixed potential. Further, the capacitor electrode 300 has a function of blocking light that is about to enter the TFT 30 from above. Similar to the lower electrode 71, the constituent material of the capacitor electrode 300 is composed of a single layer film or a multilayer film made of, for example, a metal, an alloy, conductive polysilicon, or conductive metal silicide (for example, WSi). Here, as a specific example, the capacitor electrode 300 is configured by a two-layer structure of a WSi layer and a polysilicon layer in order from the upper layer, and has a film thickness of about 150 nm. The capacitor electrode 300 having a two-layer structure composed of a WSi layer and a polysilicon layer has a light shielding property to the TFT 30 due to the presence of the WSi layer, and has a good electrical conductivity due to the presence of the polysilicon layer. In addition, the WSi layer may be a layer made of a metal such as aluminum.

以上説明したＴＦＴ３０ないしゲート電極３ａ及び中継電極７１９の上、かつ、容量素子７０の下には、例えば、窒化シリコン膜又は酸化シリコン膜等からなる第１層間絶縁膜４１が形成されている。   A first interlayer insulating film 41 made of, for example, a silicon nitride film or a silicon oxide film is formed on the TFT 30 to the gate electrode 3a and the relay electrode 719 described above and below the capacitor element 70.

そして、この第１層間絶縁膜４１には、ＴＦＴ３０の高濃度ソース領域１ｄと後述するデータ線６ａとを電気的に接続するコンタクトホール８１が、後述する第２層間絶縁膜４２を貫通して形成されている。また、第１層間絶縁膜４１には、ＴＦＴ３０の高濃度ドレイン領域１ｅと容量素子７０を構成する下部電極７１とを電気的に接続するコンタクトホール８３が形成されている。さらに、この第１層間絶縁膜４１には、容量素子７０を構成する画素電位側容量電極としての下部電極７１と中継電極７１９とを電気的に接続するためのコンタクトホール８８１が形成されている。また、第１層間絶縁膜４１には、中継電極７１９と後述する第２中継電極６ａ２とを電気的に接続するためのコンタクトホール８８２が、後述する第２層間絶縁膜を貫通して形成されている。   In the first interlayer insulating film 41, a contact hole 81 that electrically connects the high-concentration source region 1d of the TFT 30 and a data line 6a described later is formed through the second interlayer insulating film 42 described later. Has been. The first interlayer insulating film 41 is formed with a contact hole 83 that electrically connects the high-concentration drain region 1 e of the TFT 30 and the lower electrode 71 constituting the capacitor element 70. Further, the first interlayer insulating film 41 is formed with a contact hole 881 for electrically connecting the lower electrode 71 as a pixel potential side capacitor electrode constituting the capacitor element 70 and the relay electrode 719. Further, a contact hole 882 for electrically connecting the relay electrode 719 and a second relay electrode 6a2 described later is formed in the first interlayer insulating film 41 so as to penetrate the second interlayer insulating film described later. Yes.

前述の第３層の上層である第４層には、データ線６ａが設けられている。このデータ線６ａは、例えば、下層より順に、アルミニウム層４１Ａ、窒化チタン層４１ＴＮ、窒化シリコン層４０１の三層構造を有する膜として形成されている。   A data line 6a is provided in the fourth layer, which is an upper layer of the third layer. For example, the data line 6a is formed as a film having a three-layer structure of an aluminum layer 41A, a titanium nitride layer 41TN, and a silicon nitride layer 401 in order from the lower layer.

また、この第４層には、データ線６ａと同一膜として、容量配線用中継層６ａ１及び第２中継電極６ａ２が形成されている。   In the fourth layer, a capacitor wiring relay layer 6a1 and a second relay electrode 6a2 are formed as the same film as the data line 6a.

また容量素子７０の上、かつ、データ線６ａの下には、窒化シリコン膜や酸化シリコン膜等からなる第２層間絶縁膜４２が形成されている。この第２層間絶縁膜４２には、ＴＦＴ３０の高濃度ソース領域１ｄとデータ線６ａとを電気的に接続する、前記のコンタクトホール８１が形成されているとともに、前記容量配線用中継層６ａ１と容量素子７０の上部電極たる容量電極３００とを電気的に接続するコンタクトホール８０１が形成されている。さらに、第２層間絶縁膜４２には、第２中継電極６ａ２と中継電極７１９とを電気的に接続するための、前記のコンタクトホール８８２が形成されている。   A second interlayer insulating film 42 made of a silicon nitride film, a silicon oxide film, or the like is formed on the capacitor element 70 and below the data line 6a. In the second interlayer insulating film 42, the contact hole 81 for electrically connecting the high concentration source region 1d of the TFT 30 and the data line 6a is formed, and the capacitor wiring relay layer 6a1 and the capacitor are connected. A contact hole 801 that electrically connects the capacitor electrode 300 that is the upper electrode of the element 70 is formed. Further, the contact hole 882 is formed in the second interlayer insulating film 42 for electrically connecting the second relay electrode 6a2 and the relay electrode 719.

前述の第４層の上層である第５層には、容量配線４００が形成されている。容量配線４００は、画素電極９ａが配置された画像表示領域１０ａからその周囲に延設され、定電位源と電気的に接続されることで、固定電位とされている。   In the fifth layer, which is an upper layer of the fourth layer, the capacitor wiring 400 is formed. The capacitor wiring 400 is extended from the image display region 10a where the pixel electrode 9a is disposed to the periphery thereof, and is electrically connected to a constant potential source to have a fixed potential.

また、第４層には、容量配線４００と同一膜として、第３中継電極４０２が形成されている。第３中継電極４０２は、後述のコンタクトホール８０４及び８９を介して、第２中継電極６ａ２と画素電極９ａとを電気的に接続する機能を有する。   In the fourth layer, the third relay electrode 402 is formed as the same film as the capacitor wiring 400. The third relay electrode 402 has a function of electrically connecting the second relay electrode 6a2 and the pixel electrode 9a through contact holes 804 and 89 described later.

容量配線４００及び第３中継電極４０２は、下層にアルミニウムからなる層、上層に窒化チタンからなる層の二層構造を有している。   The capacitor wiring 400 and the third relay electrode 402 have a two-layer structure in which a lower layer is made of aluminum and an upper layer is made of titanium nitride.

データ線６ａの上、かつ、容量配線４００の下には、窒化シリコン膜や酸化シリコン膜等からなる第３層間絶縁膜４３が形成されている。第３層間絶縁膜４３は、後述する工程により形成される下側絶縁膜４３ａ及び上側絶縁膜４３ｂの２つの電気絶縁性材料からなる膜により構成されている。   A third interlayer insulating film 43 made of a silicon nitride film, a silicon oxide film or the like is formed on the data line 6a and below the capacitor wiring 400. The third interlayer insulating film 43 is composed of a film made of two electrically insulating materials, a lower insulating film 43a and an upper insulating film 43b, which are formed by a process described later.

この第３層間絶縁膜４３を構成する下側絶縁膜４３ａ及び上側絶縁膜４３ｂのうち、下層側に配設されている下側絶縁膜４３ａの上側表面は、化学機械研磨法（Chemical Mechanical Polishing：以下、ＣＭＰ法と称する）等の研磨処理により平坦化されている。これにより、第３層間絶縁膜４３上に形成される前記第５層を形成する面が平坦となる。   Of the lower insulating film 43a and the upper insulating film 43b constituting the third interlayer insulating film 43, the upper surface of the lower insulating film 43a disposed on the lower layer side is subjected to a chemical mechanical polishing method (Chemical Mechanical Polishing: Hereinafter, it is planarized by a polishing process such as CMP). Thereby, the surface on which the fifth layer formed on the third interlayer insulating film 43 is formed becomes flat.

第３層間絶縁膜４３には、前記の容量配線４００と容量配線用中継層６ａ１とを電気的に接続するためのコンタクトホール８０３、及び、第３中継電極４０２と第２中継電極６ａ２とを電気的に接続するためのコンタクトホール８０４がそれぞれ形成されている。   In the third interlayer insulating film 43, the contact hole 803 for electrically connecting the capacitor wiring 400 and the capacitor wiring relay layer 6a1, and the third relay electrode 402 and the second relay electrode 6a2 are electrically connected. Contact holes 804 are formed for connection.

第６層には、上述したように画素電極９ａがマトリクス状に形成され、画素電極９ａ上に配向膜１６が形成されている。そして、この画素電極９ａ下には、窒化シリコン膜や酸化シリコン膜等からなる第４層間絶縁膜４４が形成されている。この第４層間絶縁膜４４には、画素電極９ａ及び前記の第３中継電極４０２間を電気的に接続するためのコンタクトホール８９が形成されている。   In the sixth layer, the pixel electrodes 9a are formed in a matrix as described above, and the alignment film 16 is formed on the pixel electrodes 9a. A fourth interlayer insulating film 44 made of a silicon nitride film, a silicon oxide film or the like is formed under the pixel electrode 9a. In the fourth interlayer insulating film 44, a contact hole 89 for electrically connecting the pixel electrode 9a and the third relay electrode 402 is formed.

すなわち、画素電極９ａとＴＦＴ３０の高濃度ドレイン領域１ｅとの間は、このコンタクトホール８９、第３中継層４０２、コンタクトホール８０４、第２中継層６ａ２、コンタクトホール８８２、中継電極７１９、コンタクトホール８８１、下部電極７１及びコンタクトホール８３を介して、電気的に接続されることとなる。   That is, the contact hole 89, the third relay layer 402, the contact hole 804, the second relay layer 6a2, the contact hole 882, the relay electrode 719, and the contact hole 881 are provided between the pixel electrode 9a and the high concentration drain region 1e of the TFT 30. Then, they are electrically connected through the lower electrode 71 and the contact hole 83.

次に、上述した構成を有する本実施形態の電気光学装置１００のＴＦＴアレイ基板１０の製造方法について、図５から図１０を参照して説明する。   Next, a manufacturing method of the TFT array substrate 10 of the electro-optical device 100 of the present embodiment having the above-described configuration will be described with reference to FIGS.

図５から図９は、電気光学装置１００の製造方法の各工程を順を追って説明する断面図である。図１０は、電気光学装置の製造工程を説明するフローチャートである。   FIG. 5 to FIG. 9 are cross-sectional views illustrating the respective steps of the method of manufacturing the electro-optical device 100 in order. FIG. 10 is a flowchart for explaining a manufacturing process of the electro-optical device.

なお、以下においては、本発明において特徴的な構成である第３層間絶縁膜４３を形成する工程について特に詳しく説明することとし、他の構成の製造工程の説明に関しては適宜に省略するものとする。   In the following, the step of forming the third interlayer insulating film 43, which is a characteristic configuration of the present invention, will be described in detail, and description of manufacturing steps of other configurations will be omitted as appropriate. .

まず、図５に示すように、ＴＦＴアレイ基板１０上に、公知の半導体製造方法等により第３層間絶縁膜４３よりも下層側の構成を形成する。より詳しくは、走査線１１ａを含む第１層及びスイッチング素子であるＴＦＴ３０等を含む第２層を形成し（ステップＳ０１）、さらにその上方に、容量素子７０を含む第３層を形成する（ステップＳ０２）。そして、第１の導電膜であるデータ線６ａを含む第４層を形成する（ステップＳ０３）。   First, as shown in FIG. 5, a lower layer side structure than the third interlayer insulating film 43 is formed on the TFT array substrate 10 by a known semiconductor manufacturing method or the like. More specifically, a first layer including the scanning line 11a and a second layer including the TFT 30 serving as a switching element are formed (step S01), and a third layer including the capacitive element 70 is further formed thereon (step S01). S02). Then, a fourth layer including the data line 6a which is the first conductive film is formed (step S03).

次に、図６に示すように、データ線６ａを含む第４層上に、例えばＴＥＯＳガスを用いたプラズマＣＶＤ法によって、シリコン酸化膜からなる下側絶縁膜４３ａを形成する（ステップＳ０４）。ここで、下側酸化膜４３ａの厚さは、下側酸化膜４３ａの最も低い箇所の高さが、データ線６ａの最も高い箇所の高さよりも、所定の値Ｄ１だけ高くなるように決められている。具体的には、データ線６ａの高さが最も高くなる箇所は、ＴＦＴ３０上に形成された箇所となる。   Next, as shown in FIG. 6, a lower insulating film 43a made of a silicon oxide film is formed on the fourth layer including the data line 6a by, for example, plasma CVD using TEOS gas (step S04). Here, the thickness of the lower oxide film 43a is determined such that the height of the lowest portion of the lower oxide film 43a is higher by a predetermined value D1 than the height of the highest portion of the data line 6a. ing. Specifically, the portion where the height of the data line 6 a is the highest is a portion formed on the TFT 30.

次に、図７に示すように、下側絶縁膜４３ａの表面にＣＭＰ法等の研磨処理を施し、平坦化する（ステップＳ０５）。研磨処理は下側絶縁膜４３ａの表面全体が研磨されて平坦化され、かつ下側絶縁膜４３ａの最も薄い箇所の厚さがＴ１となるまで行われる。すなわち、厚さＴ１の値は前記所定の値Ｄ１よりも小さくなる。なお、下側絶縁膜４３ａが最も薄くなる箇所は、データ線６ａの高さが最も高くなる箇所の上、すなわちＴＦＴ３０上の箇所である。   Next, as shown in FIG. 7, the surface of the lower insulating film 43a is subjected to a polishing process such as a CMP method to be planarized (step S05). The polishing process is performed until the entire surface of the lower insulating film 43a is polished and flattened, and the thickness of the thinnest portion of the lower insulating film 43a is T1. That is, the value of the thickness T1 is smaller than the predetermined value D1. The portion where the lower insulating film 43a is thinnest is the portion where the height of the data line 6a is highest, that is, the portion on the TFT 30.

なお、ステップＳ０５における研磨処理は、第１の導電膜であるデータ線６ａの少なくとも一部が露出するまで行われてもよい。   The polishing process in step S05 may be performed until at least a part of the data line 6a that is the first conductive film is exposed.

次に、図８に示すように、下側絶縁膜４３ａ上に例えばＴＥＯＳガスを用いたプラズマＣＶＤ法によって、シリコン酸化膜からなる所定の厚さの上側絶縁膜４３ｂを形成する（ステップＳ０６）。これにより、第３層間絶縁膜４３が形成される。なお、平坦化された下側絶縁膜４３ａ上に形成されることから、上側絶縁膜４３ｂの表面は平坦となる。   Next, as shown in FIG. 8, an upper insulating film 43b having a predetermined thickness made of a silicon oxide film is formed on the lower insulating film 43a by, for example, a plasma CVD method using TEOS gas (step S06). Thereby, the third interlayer insulating film 43 is formed. Since the surface is formed on the flattened lower insulating film 43a, the surface of the upper insulating film 43b becomes flat.

次に、図９に示すように、第３層間絶縁膜４３上に、第２の導電膜である容量配線４００を含む第５層を形成し（ステップＳ０７）、さらに図４に示すように画素電極９ａ及び配向膜１６を含む第６層を形成する（ステップＳ０８）。   Next, as shown in FIG. 9, a fifth layer including the capacitor wiring 400 which is the second conductive film is formed on the third interlayer insulating film 43 (step S07), and further, as shown in FIG. A sixth layer including the electrode 9a and the alignment film 16 is formed (step S08).

以上により、本実施形態の電気光学装置１００のＴＦＴアレイ基板１０上の構成が全て形成される。   As described above, all the configurations on the TFT array substrate 10 of the electro-optical device 100 of the present embodiment are formed.

以上に説明した本実施形態の電気光学装置１００の製造方法における作用及び効果を図１１及び図１２を参照して説明する。図１１は、データ線の下方に異物が存在した場合における作用を説明する図である。図１２は、データ線上に異物が存在した場合における作用を説明する図である。   Operations and effects in the method for manufacturing the electro-optical device 100 according to the present embodiment described above will be described with reference to FIGS. FIG. 11 is a diagram for explaining the operation when a foreign object exists below the data line. FIG. 12 is a diagram for explaining the operation when a foreign object exists on the data line.

まず、図１１に示すように、第１の導電膜であるデータ線６ａの高さが最も高くなる領域、すなわちＴＦＴ３０上の領域において、データ線６ａよりも下層側に異物５００が存在した場合について説明する。   First, as shown in FIG. 11, in the region where the height of the data line 6a which is the first conductive film is the highest, that is, the region on the TFT 30, the foreign material 500 exists on the lower layer side than the data line 6a. explain.

この場合、ステップＳ０３においてデータ線６ａを含む第４層を形成した場合、異物５００が存在する影響によって、データ線６ａの異物５００上に当たる領域６ｂは上方へ突出する。   In this case, when the fourth layer including the data line 6a is formed in step S03, the region 6b of the data line 6a that hits the foreign object 500 protrudes upward due to the presence of the foreign object 500.

次に、ステップＳ０４において下側絶縁膜４３ａを形成し、ステップＳ０５において下側絶縁膜４３ａを研磨処理により平坦化を実施すると、領域６ｂの突出量が厚さＴ１よりも大きい場合には、データ線６ａの領域６ｂが下側絶縁膜４３ａの表面に露出する。   Next, when the lower insulating film 43a is formed in step S04 and the lower insulating film 43a is planarized by polishing processing in step S05, if the protruding amount of the region 6b is larger than the thickness T1, the data The region 6b of the line 6a is exposed on the surface of the lower insulating film 43a.

ここで、従来であれば、このデータ線６ａの領域６ｂが露出した状態において第５層の容量配線４００が形成されるため、データ線６ａと容量配線４００との電気的な短絡が発生し、電気光学装置１００の動作不良の原因となってしまう。   Here, conventionally, since the capacitor wiring 400 of the fifth layer is formed in the state where the region 6b of the data line 6a is exposed, an electrical short circuit between the data line 6a and the capacitor wiring 400 occurs. This may cause malfunction of the electro-optical device 100.

しかしながら、本実施形態では、ステップＳ０４において平坦化した下側絶縁膜４３ａ上に、さらにステップＳ０５において上側絶縁膜４３ｂを形成しすることで、第３層間絶縁膜４３が構成されるため、データ線６ａの領域６ｂは少なくとも上側絶縁膜４３ｂにより覆われる。このため、本実施形態では、次のステップＳ０６において形成される第５層の容量配線４００が、データ線６ａの領域６ｂとの電気的な短絡が発生することがなく、異物による電気光学装置１００の動作不良の発生を防止することができる。   However, in this embodiment, the third interlayer insulating film 43 is formed by forming the upper insulating film 43b in step S05 on the lower insulating film 43a flattened in step S04, so that the data line The region 6b of 6a is covered with at least the upper insulating film 43b. For this reason, in the present embodiment, the capacitor wiring 400 of the fifth layer formed in the next step S06 does not cause an electrical short circuit with the region 6b of the data line 6a, and the electro-optical device 100 due to foreign matter is not generated. It is possible to prevent the occurrence of malfunctions.

次に、図１２に示すように、第１の導電膜であるデータ線６ａの高さが最も高くなる領域、すなわちＴＦＴ３０上の領域において、データ線６ａ上に導電性を有する異物５０１が存在した場合について説明する。   Next, as shown in FIG. 12, in the region where the height of the data line 6a which is the first conductive film is highest, that is, the region on the TFT 30, there is a foreign substance 501 having conductivity on the data line 6a. The case will be described.

この場合、ステップＳ０４において下側絶縁膜４３ａを形成し、ステップＳ０５において下側絶縁膜４３ａを研磨処理により平坦化を実施すると、異物５０１の高さが厚さＴ１よりも大きい場合には、異物５０１が下側絶縁膜４３ａの表面に露出する。   In this case, when the lower insulating film 43a is formed in step S04 and the lower insulating film 43a is planarized by polishing processing in step S05, if the height of the foreign material 501 is larger than the thickness T1, the foreign material 501 is exposed on the surface of the lower insulating film 43a.

ここで、従来であれば、異物５０１が露出した状態において第５層の容量配線４００が形成されるため、異物５０１を介してデータ線６ａと容量配線４００との電気的な短絡が発生し、電気光学装置１００の動作不良の原因となってしまう。   Here, conventionally, since the fifth-layer capacitor wiring 400 is formed in a state where the foreign material 501 is exposed, an electrical short circuit between the data line 6a and the capacitive wiring 400 occurs via the foreign material 501, This may cause malfunction of the electro-optical device 100.

しかしながら、本実施形態では、ステップＳ０４において平坦化した下側絶縁膜４３ａ上に、さらにステップＳ０５において上側絶縁膜４３ｂを形成しすることで、第３層間絶縁膜４３が構成されるため、導電性を有する異物５０１は少なくとも上側絶縁膜４３ｂにより覆われる。このため、本実施形態では、次のステップＳ０６において形成される第５層の容量配線４００が、異物５０１を介してデータ線６ａと電気的に短絡することがなく、異物による電気光学装置１００の動作不良の発生を防止することができる。   However, in the present embodiment, the third interlayer insulating film 43 is formed by forming the upper insulating film 43b in step S05 on the lower insulating film 43a planarized in step S04. The foreign material 501 having the above is covered with at least the upper insulating film 43b. For this reason, in the present embodiment, the capacitor wiring 400 of the fifth layer formed in the next step S06 is not electrically short-circuited with the data line 6a via the foreign matter 501, and the electro-optical device 100 of the foreign matter is caused by the foreign matter. Occurrence of malfunction can be prevented.

以上のように、本実施形態によれば、第３層間絶縁膜４３を下側絶縁膜４３ａ及び上側絶縁膜４３ｂからなる２層構造とし、下側絶縁膜４３ａの表面を研磨処理により平坦化することによって、スイッチング素子であるＴＦＴ３０上において、第３層間絶縁膜４３を挟持して配設されるデータ線６ａ及び容量配線４００が、製造工程中に混入する異物の影響によって電気的に短絡してしまうことを防止することができる。   As described above, according to the present embodiment, the third interlayer insulating film 43 has a two-layer structure including the lower insulating film 43a and the upper insulating film 43b, and the surface of the lower insulating film 43a is planarized by the polishing process. As a result, on the TFT 30 as a switching element, the data line 6a and the capacitor wiring 400 arranged with the third interlayer insulating film 43 interposed therebetween are electrically short-circuited by the influence of foreign matters mixed in during the manufacturing process. Can be prevented.

なお、上述した本実施形態においては、第３層間絶縁膜４３を下側絶縁膜４３ａ及び上側絶縁膜４３ｂからなる２層構造とし、この第３層間絶縁膜４３を挟持するデータ線６ａ及び容量配線４００の短絡を防止する構成としているが、本発明はこれに限られるものではない。   In the above-described embodiment, the third interlayer insulating film 43 has a two-layer structure including the lower insulating film 43a and the upper insulating film 43b, and the data line 6a and the capacitor wiring that sandwich the third interlayer insulating film 43 are used. Although it is set as the structure which prevents the short circuit of 400, this invention is not limited to this.

例えば、第２層間絶縁膜４２を上下２層の絶縁膜により構成し、下方側の絶縁膜を研磨処理により平坦化する構成であってもよい。この構成によれば、第２層間絶縁膜４２を挟持する容量電極３００とデータ線６ａとの短絡を防止することができる。   For example, the second interlayer insulating film 42 may be composed of two upper and lower insulating films, and the lower insulating film may be planarized by a polishing process. According to this configuration, it is possible to prevent a short circuit between the capacitor electrode 300 sandwiching the second interlayer insulating film 42 and the data line 6a.

次に、以上詳細に説明した電子光学機器１００をライトバルブとして用いた電子機器である投射型カラー表示装置の実施形態について、その全体構成、特に光学的な構成について説明する。図１３は、投射型カラー表示装置の構成例を示す断面図である。   Next, an overall configuration, particularly an optical configuration, of an embodiment of a projection type color display device that is an electronic device using the electro-optical device 100 described in detail above as a light valve will be described. FIG. 13 is a cross-sectional view illustrating a configuration example of a projection type color display device.

本実施形態における電子機器の一例である液晶プロジェクタ１１００は、電子光学機器１００を、それぞれＲＧＢ用のライトバルブ１００Ｒ、１００Ｇ及び１００Ｂとして用いている。液晶プロジェクタ１１００では、メタルハライドランプ等の白色光源のランプユニット１１０２から投射光が発せられると、３枚のミラー１１０６及び２枚のダイクロイックミラー１１０８によって、ＲＧＢの三原色に対応する光成分Ｒ、Ｇ及びＢに分けられ、各色に対応するライトバルブ１００Ｒ、１００Ｇ及び１００Ｂにそれぞれ導かれる。この際特に、Ｂ光は、長い光路による光損失を防ぐために、入射レンズ１１２２、リレーレンズ１１２３及び出射レンズ１１２４からなるリレーレンズ系１１２１を介して導かれる。そして、ライトバルブ１００Ｒ、１００Ｇ及び１００Ｂによりそれぞれ変調された三原色に対応する光成分は、ダイクロイックプリズム１１１２により再度合成された後、投射レンズ１１１４を介してスクリーン１１２０にカラー画像として投射される。   A liquid crystal projector 1100, which is an example of the electronic apparatus in the present embodiment, uses the electro-optical apparatus 100 as RGB light valves 100R, 100G, and 100B, respectively. In the liquid crystal projector 1100, when projection light is emitted from a lamp unit 1102 of a white light source such as a metal halide lamp, light components R, G, and B corresponding to the three primary colors of RGB are obtained by three mirrors 1106 and two dichroic mirrors 1108. And are guided to the light valves 100R, 100G, and 100B corresponding to the respective colors. In particular, the B light is guided through a relay lens system 1121 including an incident lens 1122, a relay lens 1123, and an exit lens 1124 in order to prevent light loss due to a long optical path. The light components corresponding to the three primary colors modulated by the light valves 100R, 100G, and 100B are synthesized again by the dichroic prism 1112 and then projected as a color image on the screen 1120 via the projection lens 1114.

なお、本実施形態に係る電子機器は、図１３を参照して説明した電子機器の他にも、モバイル型コンピュータ、液晶テレビ、携帯電話、電子手帳、ワードプロセッサ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、ワークステーション、テレビ電話、ＰＯＳ端末又はタッチパネル式モニタ等の各種電子機器に適用可能である。   In addition to the electronic device described with reference to FIG. 13, the electronic device according to the present embodiment is a mobile computer, a liquid crystal television, a mobile phone, an electronic notebook, a word processor, a viewfinder type, or a monitor direct view type video. The present invention can be applied to various electronic devices such as a tape recorder, a workstation, a video phone, a POS terminal, or a touch panel monitor.

なお、上述の実施形態では、ＴＦＴを用いたアクティブマトリクス駆動方式の透過型液晶パネルを電子光学機器として説明したが、本発明はこれに限定されるものではなく、スイッチング素子及び層間絶縁膜を挟持する一対の導電膜を備えた他の形式の電子光学機器にも本発明を適用可能である。   In the above-described embodiment, an active matrix drive type transmissive liquid crystal panel using TFTs has been described as an electro-optical device. However, the present invention is not limited to this, and a switching element and an interlayer insulating film are sandwiched between them. The present invention can also be applied to other types of electro-optical devices including a pair of conductive films.

また、電気光学装置は、半導体基板に素子を形成する表示用デバイス、例えばＬＣＯＳ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｏｎ Ｓｉｌｉｃｏｎ）等であっても構わない。ＬＣＯＳでは、素子基板として単結晶シリコン基板を用い、画素や周辺回路に用いるスイッチング素子としてトランジスタを単結晶シリコン基板に形成する。また、画素には、反射型の画素電極を用い、画素電極の下層に画素の各素子を形成する。   Further, the electro-optical device may be a display device that forms elements on a semiconductor substrate, for example, LCOS (Liquid Crystal On Silicon). In LCOS, a single crystal silicon substrate is used as an element substrate, and a transistor is formed on a single crystal silicon substrate as a switching element used for a pixel or a peripheral circuit. In addition, a reflective pixel electrode is used for the pixel, and each element of the pixel is formed below the pixel electrode.

本発明は、上述した実施形態に限られるものではなく、請求の範囲及び明細書全体から読み取れる発明の要旨或いは思想に反しない範囲で適宜変更可能であり、そのような変更を伴う電気光学装置、電気光学装置の製造方法及び電子機器もまた本発明の技術的範囲に含まれるものである。 The present invention is not limited to the above-described embodiment, and can be appropriately changed without departing from the gist or concept of the invention that can be read from the claims and the entire specification. A method for manufacturing an electro-optical device and an electronic apparatus are also included in the technical scope of the present invention.

ＴＦＴアレイ基板を、その上に構成された各構成要素と共に対向基板の側から見た電気光学装置の平面図である。FIG. 3 is a plan view of the electro-optical device when the TFT array substrate is viewed from the counter substrate side together with the components configured thereon. 図１のＨ−Ｈ'断面図である。It is HH 'sectional drawing of FIG. 電気光学装置の複数の画素における各種素子、配線等の等価回路である。2 is an equivalent circuit of various elements and wirings in a plurality of pixels of an electro-optical device. 画素部における積層構造を説明するための概略断面図である。It is a schematic sectional drawing for demonstrating the laminated structure in a pixel part. 電気光学装置の製造方法において、スイッチング素子及び第１の導電膜を形成する工程を示す図である。It is a figure which shows the process of forming a switching element and a 1st electrically conductive film in the manufacturing method of an electro-optical apparatus. 電気光学装置の製造方法において、下側絶縁膜を形成する工程を示す図である。It is a figure which shows the process of forming a lower insulating film in the manufacturing method of an electro-optical device. 電気光学装置の製造方法において、下側絶縁膜に研磨処理を施す工程を示す図である。It is a figure which shows the process of grind | polishing a lower insulating film in the manufacturing method of an electro-optical apparatus. 電気光学装置の製造方法において、上側絶縁膜を形成する工程を示す図である。It is a figure which shows the process of forming an upper insulating film in the manufacturing method of an electro-optical device. 電気光学装置の製造方法において、第２の導電膜を形成する工程を示す図である。It is a figure which shows the process of forming a 2nd electrically conductive film in the manufacturing method of an electro-optical apparatus. 電気光学装置の製造工程を説明するフローチャートである。6 is a flowchart illustrating a manufacturing process of an electro-optical device. データ線の下方に異物が存在した場合における作用を説明する図である。It is a figure explaining the effect | action when a foreign material exists under the data line. データ線上に異物が存在した場合における作用を説明する図である。It is a figure explaining an effect | action when a foreign material exists on a data line. 電子機器の構成例を示す断面図である。It is sectional drawing which shows the structural example of an electronic device. 従来の電気光学装置の構成を示す図である。It is a figure which shows the structure of the conventional electro-optical apparatus. 従来の電気光学装置における異物の影響を説明する図である。It is a figure explaining the influence of the foreign material in the conventional electro-optical apparatus. 従来の電気光学装置における異物の影響を説明する図である。It is a figure explaining the influence of the foreign material in the conventional electro-optical apparatus.

符号の説明Explanation of symbols

６ａ データ線（第１の導電膜）、 １０ ＴＦＴアレイ基板、 １６ 無機配向膜、 ２０ 対向基板、 ３０ ＴＦＴ（スイッチング素子）、 ４３ 第３層間絶縁膜、 ４３ａ 下側絶縁膜、 ４３ｂ 上側絶縁膜、 ５０ 液晶、 １００ 電気光学装置、 ４００ 容量配線（第１の導電膜）   6a data line (first conductive film), 10 TFT array substrate, 16 inorganic alignment film, 20 counter substrate, 30 TFT (switching element), 43 third interlayer insulating film, 43a lower insulating film, 43b upper insulating film, 50 liquid crystal, 100 electro-optical device, 400 capacitance wiring (first conductive film)

Claims (7)

基板上に、
画素電極と、
前記画素電極に対応して設けられたスイッチング素子と、
少なくとも一部が前記スイッチング素子上に配設された第１の導電膜と、
前記第１の導電膜上に配設され、表面が研磨処理により平坦化された下側絶縁膜、及び前記下側絶縁膜上に形成された上側絶縁膜からなる層間絶縁膜と、
前記層間絶縁膜上に、少なくとも一部が前記スイッチング素子上に配設された第２の導電膜と、
を具備することを特徴とする電気光学装置。 On the board
A pixel electrode;
Switching elements provided corresponding to the pixel electrodes;
A first conductive film at least partially disposed on the switching element;
An interlayer insulating film comprising a lower insulating film disposed on the first conductive film and having a surface planarized by a polishing process, and an upper insulating film formed on the lower insulating film;
A second conductive film at least partially disposed on the switching element on the interlayer insulating film;
An electro-optical device comprising: 前記スイッチング素子は、半導体層と、前記半導体に絶縁膜を介して設けられたゲート電極とを有し、
前記第１の導電膜は、前記半導体層及びゲート電極の厚みに起因する段差を有する他の層間絶縁膜上に形成されることを特徴とする請求項１に記載の電気光学装置。 The switching element includes a semiconductor layer and a gate electrode provided on the semiconductor via an insulating film,
The electro-optical device according to claim 1, wherein the first conductive film is formed on another interlayer insulating film having a step due to the thickness of the semiconductor layer and the gate electrode. 前記スイッチング素子に電気的に接続されたデータ線と、前記画素電極の電位を保持する容量素子に電気的に接続された容量配線とを備え、
前記第１の導電膜は、前記データ線を構成し、
前記第２の導電膜は、前記容量配線を構成することを特徴とする請求項１又は２に記載の電気光学装置。 A data line electrically connected to the switching element; and a capacitor line electrically connected to a capacitor element that holds the potential of the pixel electrode;
The first conductive film constitutes the data line,
The electro-optical device according to claim 1, wherein the second conductive film constitutes the capacitor wiring. 基板上に、画素電極と、前記画素電極に対応して設けられたスイッチング素子とを備えた電気光学装置の製造方法であって、
前記基板上にスイッチング素子を形成する工程と、
前記スイッチング素子上に第１の導電膜を形成する工程と、
前記第１の導電膜上に下側絶縁膜を形成する工程と、
前記下側絶縁膜の少なくとも前記スイッチング素子上の領域に研磨処理を施す工程と、
前記下側絶縁膜の研磨処理が施された面上に上側絶縁膜を形成する工程と、
前記上側絶縁膜上に、少なくとも前記スイッチング素子上の領域に第２の導電膜を形成する工程と、
を具備することを特徴とする電気光学装置の製造方法。 A method of manufacturing an electro-optical device comprising a pixel electrode on a substrate and a switching element provided corresponding to the pixel electrode,
Forming a switching element on the substrate;
Forming a first conductive film on the switching element;
Forming a lower insulating film on the first conductive film;
A step of polishing at least a region of the lower insulating film on the switching element;
Forming an upper insulating film on the surface on which the lower insulating film has been polished;
Forming a second conductive film on the upper insulating film at least in a region on the switching element;
An electro-optical device manufacturing method comprising: 前記下側絶縁膜を形成する工程において、前記下側絶縁膜は、前記スイッチング素子が形成されていない領域における前記基板からの高さが、前記スイッチング素子が形成された領域における前記基板から前記第１の導電膜までの高さよりも高くなるように所定の厚さに形成され、
前記研磨処理を施す工程において、前記下側絶縁膜は、前記スイッチング素子が形成された領域が前記所定の厚さよりも薄くなるまで研磨処理されることを特徴とする請求項４に記載の電気光学装置の製造方法。 In the step of forming the lower insulating film, the lower insulating film has a height from the substrate in a region where the switching element is not formed, from the substrate in a region where the switching element is formed. Formed to a predetermined thickness so as to be higher than the height of one conductive film,
5. The electro-optic according to claim 4, wherein, in the step of performing the polishing process, the lower insulating film is polished until a region where the switching element is formed becomes thinner than the predetermined thickness. Device manufacturing method. 前記研磨処理を施す工程において、前記第１の導電膜の表面が露出するまで研磨処理を行ない、しかる後に研磨処理を停止することを特徴とする請求項４に記載の電気光学装置の製造方法。   5. The method of manufacturing an electro-optical device according to claim 4, wherein in the step of performing the polishing process, the polishing process is performed until the surface of the first conductive film is exposed, and then the polishing process is stopped. 請求項１から３のいずれか一項に記載の電気光学装置を具備してなることを特徴とする電子機器。   An electronic apparatus comprising the electro-optical device according to any one of claims 1 to 3.
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