JP2000258796A - Manufacture of electro-optical device and electro- optical device - Google Patents

Manufacture of electro-optical device and electro- optical device

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JP2000258796A
JP2000258796A JP6046799A JP6046799A JP2000258796A JP 2000258796 A JP2000258796 A JP 2000258796A JP 6046799 A JP6046799 A JP 6046799A JP 6046799 A JP6046799 A JP 6046799A JP 2000258796 A JP2000258796 A JP 2000258796A
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insulating film
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Abstract

PROBLEM TO BE SOLVED: To facilitate electric connections between pixel switching elements and pixel electrodes by easily flattening pixel electrodes with respect to an electro-optical device such as a liquid crystal device. SOLUTION: In this manufacturing method a TFT 30 is formed on a TFT (Thin Film Transistor) array substrate 10, a data line 6a serving also as a stopper layer to a polishing process is formed above the TFT 30, one interlayer insulating film 7a as a film for flattening is formed thereon and the film is polished until the data line is exposed, another interlayer insulating film 7b is formed on the polished interlayer insulating film 7a, and further pixel electrodes 9a are formed thereon so that it is connected with the TFT via a contact hole. A groove 10a is formed on the substrate, and a step to be flattened by the polishing process of the single interlayer insulating film 7a is relaxed, therefore, the interlayer insulating film can be formed thinner.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、電気光学装置の製
造方法及び電気光学装置の技術分野に属し、特に基板と
画素電極との間に、薄膜トランジスタ（Thin Film Tran
sistor:以下適宜、ＴＦＴと称す）、薄膜ダイオード（T
hin Film Diode:以下適宜、ＴＦＤと称す）等の画素ス
イッチング用素子やこれに接続されるデータ線、走査
線、容量線などの配線等が層間絶縁膜を介して積層形成
される形式の電気光学装置の製造方法及び電気光学装置
の技術分野に属する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing an electro-optical device and a technical field of the electro-optical device, and more particularly, to a method of manufacturing a thin film transistor between a substrate and a pixel electrode.
sistor: hereinafter, appropriately referred to as TFT), thin-film diode (T
An electro-optic type in which pixel switching elements such as hin film diodes (hereinafter, appropriately referred to as TFDs) and wirings such as data lines, scanning lines, and capacitor lines connected thereto are stacked and formed via an interlayer insulating film. It belongs to the technical field of the device manufacturing method and the electro-optical device.

【０００２】[0002]

【背景技術】従来この種の電気光学装置は、一対の基板
間に液晶等の電気光学物質が挟持されてなり、一方の基
板には、マトリクス状に複数の画素電極が設けられる。
ここで、画素電極表面に段差や凹凸があったのでは、液
晶の配向不良等による表示不良を招く。より詳細には、
このような段差や凹凸は画素電極表面に設けられる配向
膜表面の段差や凹凸となって、そのラビング処理時にお
けるラビングむらを招き、当該ラビング処理により規定
される液晶の配向不良が引き起こされて、最終的には画
像表示品質の低下を招くのである。通常は、このような
段差や凹凸によるラビングむらを最小限に抑えるため
に、画素部における装置構成に依存して決まる最も大き
い段差（例えば、データ線に沿った段差）に沿ってラビ
ング処理が施される。但し、このようにラビング処理を
施すと、特に３枚の電気光学装置を３枚のライトバルブ
として組み合わせて用いる複板式カラープロジェクタの
場合には、３つの光を合成するために３枚のライトバル
ブのうちの１枚を反転させて使用するため、１枚のライ
トバルブでは視認不可能な程度のラビングむらによる色
むらが、３枚のライトバルブを組み合わせることで増長
されて視認可能な程度の色むらとなってしまう事態を招
く。2. Description of the Related Art Conventionally, in this type of electro-optical device, an electro-optical material such as a liquid crystal is sandwiched between a pair of substrates, and one substrate is provided with a plurality of pixel electrodes in a matrix.
Here, if there is a step or unevenness on the surface of the pixel electrode, a display defect due to a liquid crystal alignment defect or the like is caused. More specifically,
Such steps and irregularities become steps and irregularities on the surface of the alignment film provided on the pixel electrode surface, causing uneven rubbing at the time of the rubbing treatment, and causing poor alignment of the liquid crystal defined by the rubbing treatment. Eventually, the image display quality is degraded. Usually, in order to minimize rubbing unevenness due to such steps and unevenness, rubbing processing is performed along the largest step (for example, a step along the data line) determined depending on the device configuration in the pixel portion. Is done. However, when the rubbing process is performed in this manner, especially in the case of a double-plate type color projector using three electro-optical devices in combination as three light valves, three light valves are used to combine three lights. Because one of the light valves is used in reverse, the color unevenness due to the rubbing unevenness that is invisible to a single light valve is increased by combining the three light valves, and the visible color is increased. This leads to an uneven situation.

【０００３】このため、一方の基板上において画素電極
の下地膜となる最上層の層間絶縁膜の表面を平坦化する
ことが好ましい。即ち、最上層の層間絶縁膜を平坦化す
れば、基本的にラビングむらを低減できる。更に、前述
した複板式カラープロジェクタの場合にも、反転して使
用される１枚のライトバルブとそれ以外の２枚のライト
バルブとの間で、ラビングむらの傾向を同じにできるラ
ビング方向を選択可能となるため、前述した光合成時に
おける表示むらの増長作用を抑えることも可能となる。
これに加えて、段差のない配向膜を設ければ、良好な垂
直配向も可能となり高コントラストの表示に繋がる。For this reason, it is preferable to planarize the surface of the uppermost interlayer insulating film, which serves as a base film for a pixel electrode, on one substrate. That is, if the uppermost interlayer insulating film is planarized, rubbing unevenness can be basically reduced. Further, also in the case of the above-mentioned double-plate type color projector, a rubbing direction in which the same tendency of rubbing unevenness is selected between one light valve used in reverse and two other light valves is selected. Because of this, it is also possible to suppress the above-described effect of increasing display unevenness during photosynthesis.
In addition, if an alignment film having no steps is provided, good vertical alignment is possible, which leads to high-contrast display.

【０００４】そこで従来は、最上層の層間絶縁膜の表面
を、有機膜をスピンコートした平坦化膜から形成したり
する。Therefore, conventionally, the surface of the uppermost interlayer insulating film is formed from a flattened film obtained by spin-coating an organic film.

【０００５】最上層の層間絶縁膜としての平坦化膜をス
ピンコートした有機膜から形成する場合には、例えば有
機ＳＯＧ（スピン・オン・グラス）や有機ポリイミド膜
であれば、欠陥が少ない平坦化膜を形成するために、１
０００ｎｍ（ナノ・メーター）程度の比較的厚い膜を形
成することで、画素電極下の最上層の層間絶縁膜の表面
を平坦化する方法が用いられている。これにより、液晶
のディスクリネーションの影響を抑えることができ、画
素の高開口率化を実現できる。When a flattening film as an uppermost interlayer insulating film is formed from an organic film which is spin-coated, for example, an organic SOG (spin-on-glass) or an organic polyimide film has few defects. To form a film,
A method of forming a relatively thick film of about 000 nm (nanometer) to flatten the surface of the uppermost interlayer insulating film below the pixel electrode has been used. Thereby, the influence of the disclination of the liquid crystal can be suppressed, and a high aperture ratio of the pixel can be realized.

【０００６】[0006]

【発明が解決しようとする課題】しかしながら、有機膜
をスピンコートする技術による平坦化の場合には、比較
的厚く形成するのには向いており、５００ｎｍ以上の段
差を吸収することは可能であるが、装置使用時の光によ
る有機膜の劣化が顕著であるという根本的な問題点があ
る。特に強い光を用いるプロジェクタ用途の場合などに
は、この問題点は非常に深刻化してしまう。更に、有機
膜のスピンコートにより分厚い平坦化膜を形成すると、
この厚みに応じてコンタクトホールを開孔する工程がや
はり非常に困難になるという問題点もある。However, in the case of flattening by a technique of spin-coating an organic film, it is suitable for forming a relatively thick layer, and it is possible to absorb a step of 500 nm or more. However, there is a fundamental problem that deterioration of the organic film due to light during use of the apparatus is remarkable. In particular, in the case of a projector application using strong light, this problem becomes very serious. Furthermore, when a thick flattening film is formed by spin coating of an organic film,
There is also a problem that the step of forming a contact hole according to the thickness becomes very difficult.

【０００７】そこで、このような耐光性の問題と膜厚の
問題を解決するために、半導体製造装置の技術分野等で
用いられている研磨処理を応用して平坦化を図ることが
考えられる。Therefore, in order to solve such a problem of the light resistance and the problem of the film thickness, it is conceivable to apply a polishing process used in a technical field of a semiconductor manufacturing apparatus or the like to achieve flattening.

【０００８】しかしながら、単純にこの種の電気光学装
置における層間絶縁膜に対して研磨処理を施す場合を考
えると、低温形成可能なＰＳＧ等を厚く（例えば、１０
００ｎｍ程度）積むと、その下の膜に対する応力が強く
発生して、クラックが生じ易くなるという問題点があ
る。特に研磨処理を施す時に、研磨対象たる層間絶縁膜
と、その下に位置する配線や導電膜或は他の層間絶縁膜
との界面にクラックが入り易い。更に、１０００ｎｍ程
度の比較的厚い層間絶縁膜を形成すると、既存の薄膜形
成技術によれば、表面がボソボソに荒れてしまうため、
研磨処理を施すこと自体が困難となってしまう。逆に、
最上層の層間絶縁膜の下にあるデータ線、走査線、半導
体層等の厚みを通常の厚みに設定してある場合に、研磨
処理の研磨対象となる層間絶縁膜を薄く（例えば、５０
０ｎｍ以下に）しようとすると、実際には、最上層の層
間絶縁膜の表面におけるこれらの配線等が存在する個所
の高さと存在しない個所の高さとの差（例えば、５００
ｎｍ以上）を、研磨により吸収できなってしまう。即
ち、画素電極下に設けられる最上層の層間絶縁膜の表面
が完全には平坦化できなくなってしまうという問題点が
生じる。However, when a polishing process is simply performed on an interlayer insulating film in an electro-optical device of this type, a PSG or the like which can be formed at a low temperature is thickened (for example, 10 μm).
(About 00 nm), there is a problem that a stress on a film thereunder is strongly generated and cracks easily occur. In particular, when the polishing treatment is performed, cracks are likely to be formed at the interface between the interlayer insulating film to be polished and the underlying wiring, conductive film or other interlayer insulating film. Further, when a relatively thick interlayer insulating film of about 1000 nm is formed, the surface becomes rough in accordance with the existing thin film forming technology.
Polishing itself becomes difficult. vice versa,
When the thickness of the data lines, scanning lines, semiconductor layers, and the like under the uppermost interlayer insulating film is set to a normal thickness, the interlayer insulating film to be polished in the polishing process is thinned (for example, 50
If the height is set to 0 nm or less, the difference between the height of a place where these wirings and the like exist and the height of a place where these wirings do not exist (for example, 500
nm or more) cannot be absorbed by polishing. That is, there is a problem that the surface of the uppermost interlayer insulating film provided below the pixel electrode cannot be completely planarized.

【０００９】更に、この種の電気光学装置においては、
画素電極と画素スイッチング用素子とは、相互に電気接
続される必要があるが、両者間には、走査線、容量線、
データ線等の配線及びこれらを相互に電気的絶縁するた
めの複数の層間絶縁膜を含む、例えば１０００ｎｍ程度
又はそれ以上に厚い積層構造が存在するため、両者間を
電気接続するためのコンタクトホールを開孔するのは基
本的に困難である。従って、仮に上述したクラックの発
生を低減しつつ分厚い層間絶縁膜を平坦化用に形成でき
たとしても、今度は、この厚みに応じてコンタクトホー
ルを開孔する工程が非常に困難になるという問題点もあ
る。Furthermore, in this type of electro-optical device,
The pixel electrode and the pixel switching element need to be electrically connected to each other, but a scanning line, a capacitance line,
Since there is a laminated structure including, for example, data lines and a plurality of interlayer insulating films for electrically insulating these from each other, for example, about 1000 nm or more, a contact hole for electrically connecting the two is formed. Opening is basically difficult. Therefore, even if a thick interlayer insulating film can be formed for flattening while reducing the occurrence of the cracks described above, the process of forming a contact hole according to this thickness becomes extremely difficult. There are points.

【００１０】そして時間管理により研磨処理をストップ
させる技術の場合には、研磨時間と研磨量との関係には
一般にバラツキが大きいため、研磨量が不足して、段差
が残ってしまったり、研磨量が過剰であり、配線や電極
が露出してしまったりし、最終的に平坦な表面を得るこ
とは困難であり、更に研磨の結果として微視的に見て荒
れた表面しか得られないというという問題点がある。特
に、実際には基板の反り等に起因して、局所的に研磨量
が不足したり過剰となったりするので、この問題点は実
践上極めて重大である。In the case of the technique in which the polishing process is stopped by time management, the relationship between the polishing time and the polishing amount generally has a large variation. Is excessive, the wires and electrodes are exposed, it is difficult to obtain a finally flat surface, and as a result of polishing, only a microscopically rough surface is obtained. There is a problem. In particular, this problem is extremely serious in practice because the polishing amount is locally insufficient or excessive due to the warpage of the substrate.

【００１１】本発明は上述の問題点に鑑みなされたもの
であり、比較的容易に画素電極を平坦化可能であると共
に画素スイッチング用素子と画素電極とをコンタクトホ
ールを介して比較的容易に電気接続可能であり、高品位
の画像表示が可能な電気光学装置の製造方法及び該方法
により製造された電気光学装置を提供することを課題と
する。SUMMARY OF THE INVENTION The present invention has been made in view of the above-mentioned problems, and makes it possible to relatively easily planarize a pixel electrode and relatively easily connect a pixel switching element and a pixel electrode through a contact hole. An object of the present invention is to provide a method of manufacturing an electro-optical device which is connectable and capable of displaying a high-quality image, and an electro-optical device manufactured by the method.

【００１２】[0012]

【課題を解決するための手段】本発明の第１の電気光学
装置の製造方法は上記課題を解決するために、基板上に
画素スイッチング用素子を形成する工程と、前記画素ス
イッチング用素子の上方に研磨処理に対するストッパ層
を形成する工程と、前記ストッパ層上に前記ストッパ層
の表面段差以上の厚みを有する一の層間絶縁膜を形成す
る工程と、前記ストッパ層の表面が露出するまで前記一
の層間絶縁膜を研磨する工程と、前記研磨された一の層
間絶縁膜上に他の層間絶縁膜を形成する工程と、該他の
層間絶縁膜上にコンタクトホールを介して前記画素スイ
ッチング用素子に接続されるように画素電極を形成する
工程とを含む。According to a first aspect of the present invention, there is provided a method for manufacturing an electro-optical device, comprising: forming a pixel switching element on a substrate; Forming a stopper layer for the polishing process, forming an interlayer insulating film having a thickness equal to or larger than a surface step of the stopper layer on the stopper layer, Polishing the interlayer insulating film, forming another interlayer insulating film on the polished one interlayer insulating film, and contacting the pixel switching element via a contact hole on the other interlayer insulating film. Forming a pixel electrode so as to be connected to the pixel electrode.

【００１３】本発明の第１の電気光学装置の製造方法に
よれば、先ず、基板上に、例えばＴＦＴ素子、ＴＦＤ素
子等の画素スイッチング用素子が形成され、この画素ス
イッチング用素子の上方に、例えば層間絶縁膜等を介し
て研磨処理に対するストッパ層が形成され、更に、この
ストッパ層上に一の層間絶縁膜が形成される。従ってこ
の時点で、基板及び一の層間絶縁膜の間に存在する画素
スイッチング素子やその配線などにより、一の層間絶縁
膜の表面には段差が生じている。続いて、一の層間絶縁
膜が研磨されるが、ここで一の層間絶縁膜はストッパ層
の表面段差以上の厚みを有すると共にストッパ層と比べ
て研磨され易いので、ストッパ層の最も高くに位置する
個所における表面が露出する以前に、一の層間絶縁膜の
表面の段差は研磨により消滅する。そして、ストッパ層
の表面が露出すると、研磨処理をストップ（停止）す
る。次に、研磨された一の層間絶縁膜上に他の層間絶縁
膜が形成される。最後に、このように形成された他の層
間絶縁膜上に、コンタクトホールを介して画素スイッチ
ング用素子に接続されるように画素電極が形成される。According to the first method of manufacturing an electro-optical device of the present invention, first, a pixel switching element such as a TFT element or a TFD element is formed on a substrate, and above the pixel switching element, For example, a stopper layer for the polishing process is formed via an interlayer insulating film or the like, and one interlayer insulating film is formed on the stopper layer. Therefore, at this point, a step is formed on the surface of the one interlayer insulating film due to the pixel switching element and its wiring existing between the substrate and the one interlayer insulating film. Subsequently, the one interlayer insulating film is polished. Here, the one interlayer insulating film has a thickness equal to or greater than the surface step of the stopper layer and is more easily polished than the stopper layer. Before the surface at the place where the film is exposed, the step on the surface of the one interlayer insulating film disappears by polishing. Then, when the surface of the stopper layer is exposed, the polishing process is stopped (stopped). Next, another interlayer insulating film is formed on the polished one interlayer insulating film. Finally, a pixel electrode is formed on the other interlayer insulating film thus formed so as to be connected to a pixel switching element via a contact hole.

【００１４】以上のように、研磨処理を時間管理ではな
くストッパ層を用いてストップするので、研磨時間と研
磨量との関係にバラツキがあっても、一の層間絶縁膜の
膜厚制御に応じた高い精度で研磨量（研磨する膜厚）を
制御できる。このため、前述した従来例の如く研磨量が
不足して段差が残ったり、研磨量が過剰で配線が断線し
たり、ショートしたり、寄生容量が増加したりする事態
を未然防止できる。そして、前述した従来例の如く研磨
処理により平坦化膜が薄くなり過ぎたるのを防ぐために
研磨処理の対象となる平坦化膜を安全率を見込んで必要
以上に厚くしなくてもよいので、表面の段差をとるのに
最小限必要な膜厚の平坦化膜、即ち薄い一の層間絶縁膜
を用いることができる。このため、一の層間絶縁膜によ
るストレスを低減でき、これによるクラックの発生も効
果的に防ぐことが可能となる。更に、研磨処理後の一の
層間絶縁膜の表面が微視的に見て荒らくても、その上に
他の層間絶縁膜を形成するので、画素電極の下地表面と
して荒れの少ない表面を得ることが出来る。同時に、研
磨処理により露出したストッパ層を他の層間絶縁膜によ
り覆えるので、露出したストッパ層が、たとえ導電膜か
ら構成されていても、ストッパ層と画素電極等とがショ
ートすることもない。しかも、当該他の層間絶縁膜は、
荒れの少ない表面を提供すると共にストッパ層を覆うに
足りる膜厚だけ形成すればよく、その膜厚は非常に薄く
てよい。従って、以上のように夫々薄く形成可能な一及
び他の層間絶縁膜を含む積層構造に開孔される画素電極
と画素スイッチング用素子とを接続するためのコンタク
トホールの長さも短くて済む。As described above, the polishing process is stopped by using the stopper layer instead of time management. Therefore, even if the relationship between the polishing time and the polishing amount varies, the polishing process can be controlled according to the thickness control of one interlayer insulating film. The polishing amount (polishing film thickness) can be controlled with high precision. For this reason, it is possible to prevent a situation in which the amount of polishing is insufficient and a step is left as in the above-described conventional example, or the wiring is disconnected, short-circuited, and the parasitic capacitance is increased due to excessive polishing. In order to prevent the flattening film from being excessively thinned by the polishing process as in the conventional example described above, the flattening film to be polished need not be made unnecessarily thick in consideration of a safety factor. In this case, a flattening film having a minimum required film thickness for obtaining the step, that is, a thin interlayer insulating film can be used. Therefore, the stress due to one interlayer insulating film can be reduced, and the occurrence of cracks due to this can be effectively prevented. Furthermore, even if the surface of one interlayer insulating film after polishing is rough microscopically, another interlayer insulating film is formed thereon, so that a less rough surface is obtained as a base surface of the pixel electrode. I can do it. At the same time, the stopper layer exposed by the polishing process can be covered with another interlayer insulating film, so that even if the exposed stopper layer is formed of a conductive film, the stopper layer does not short-circuit with the pixel electrode or the like. Moreover, the other interlayer insulating film is
What is necessary is just to form a film having a thickness sufficient to provide a surface with little roughness and to cover the stopper layer, and the film thickness may be very small. Therefore, the length of the contact hole for connecting the pixel switching element and the pixel electrode formed in the laminated structure including the one and other interlayer insulating films which can be formed thin as described above can be reduced.

【００１５】以上の結果、本発明の第１の電気光学装置
の製造方法によれば、比較的容易に画素電極を平坦化可
能であり、画素スイッチング用素子と画素電極とをコン
タクトホールを介して比較的容易に電気接続可能であ
る。この結果、段差のない画素電極を画素スイッチング
用素子によりコンタクトホールを介して駆動することに
より高品位の画像表示が可能な電気光学装置を製造でき
る。As a result, according to the first method of manufacturing the electro-optical device of the present invention, the pixel electrode can be relatively easily flattened, and the pixel switching element and the pixel electrode are connected via the contact hole. Electrical connection is relatively easy. As a result, it is possible to manufacture an electro-optical device capable of displaying a high-quality image by driving a pixel electrode having no step by a pixel switching element through a contact hole.

【００１６】本発明の第１の電気光学装置の製造方法の
一の態様では、前記研磨処理は、ＣＭＰ処理からなる。In one aspect of the first method of manufacturing an electro-optical device according to the present invention, the polishing process comprises a CMP process.

【００１７】この態様によれば、研磨工程における研磨
制御が容易であり、膜厚制御に応じた高い精度で研磨量
を制御できる。According to this aspect, the polishing control in the polishing step is easy, and the polishing amount can be controlled with high precision according to the film thickness control.

【００１８】本発明の第１の電気光学装置の製造方法の
他の態様では、前記ストッパ層を形成する工程は、コン
タクトホールを介して前記画素スイッチング用素子に接
続されるようにデータ線を形成する工程を含み、前記ス
トッパ層は、前記データ線の少なくとも一部からなる。In another aspect of the first method of manufacturing an electro-optical device according to the present invention, the step of forming the stopper layer includes forming a data line so as to be connected to the pixel switching element via a contact hole. And the stopper layer comprises at least a part of the data line.

【００１９】この態様によれば、画素スイッチング用素
子の上方に、例えば層間絶縁膜等を介してＡｌ（アルミ
ニウム）等からなるデータ線が形成される。そして、こ
の上に酸化シリコン膜等から形成された一の層間絶縁膜
が研磨され、ストッパ層としてのデータ線の表面が露出
すると、研磨処理をストップする。次に、研磨された一
の層間絶縁膜上に、酸化シリコン膜等から他の層間絶縁
膜が形成され、更に画素電極が形成される。従って、デ
ータ線をデータ線本来の機能に加えて、研磨処理に対す
るストッパ層としても機能させられるので、ストッパ層
を別途形成する必要がなく、製造工程上有利である。ま
た、研磨処理により露出したデータ線を他の層間絶縁膜
により覆えるので、露出したデータ線と画素電極等とが
ショートすることもない。According to this aspect, a data line made of Al (aluminum) or the like is formed above the pixel switching element via, for example, an interlayer insulating film or the like. Then, when one interlayer insulating film formed of a silicon oxide film or the like is polished thereon and the surface of the data line as a stopper layer is exposed, the polishing process is stopped. Next, on the polished one interlayer insulating film, another interlayer insulating film is formed from a silicon oxide film or the like, and further, a pixel electrode is formed. Therefore, since the data line can function as a stopper layer for the polishing process in addition to the original function of the data line, there is no need to separately form a stopper layer, which is advantageous in a manufacturing process. Further, since the data line exposed by the polishing process can be covered with another interlayer insulating film, the exposed data line and the pixel electrode and the like do not short-circuit.

【００２０】本発明の第１の電気光学装置の製造方法の
他の態様では、前記データ線を形成する工程は、前記デ
ータ線を複数の導電膜から積層形成する工程を含み、前
記ストッパ層は、前記複数の導電膜のうち最上に位置す
るものの少なくとも一部からなる。In another aspect of the first method of manufacturing an electro-optical device according to the present invention, the step of forming the data line includes a step of forming the data line from a plurality of conductive films, and the stopper layer is And at least a part of the uppermost one of the plurality of conductive films.

【００２１】この態様によれば、画素スイッチング用素
子の上方に、例えば層間絶縁膜等を介してＡｌ、Ｗ（タ
ングステン）、Ｔｉ（チタン）、Ｍｏ（モリブデン）、
Ｔａ（タンタル）、Ｃｒ（クロム）、ポリシリコン等の
複数の導電膜の積層体からなるデータ線が形成される。
そして、この上に形成された一の層間絶縁膜が研磨さ
れ、ストッパ層としてのデータ線を構成する最上の導電
膜が露出すると、研磨処理をストップする。次に、研磨
された一の層間絶縁膜上に他の層間絶縁膜が形成され、
更に画素電極が形成される。従って、データ線本来の導
電機能を主に最上の導電膜以外の、導電性に優れたＡｌ
膜等の導電膜に負わせることができる。同時に、研磨処
理に対するストッパ層としての機能をストッパ層として
研磨され難く且つ機械的強度に優れるＴｉ等の最上の導
電膜に負わせることができる。これらにより、多層構造
を持つデータ線は、データ線本来の機能を良好に維持し
つつ且つ研磨処理により断線したり導電性が低下するこ
とが殆ど無いまま、ストッパ層としての機能をも良好に
発揮可能となる。According to this aspect, Al, W (tungsten), Ti (titanium), Mo (molybdenum), Mo (molybdenum),
A data line composed of a laminate of a plurality of conductive films such as Ta (tantalum), Cr (chromium), and polysilicon is formed.
Then, when one interlayer insulating film formed thereon is polished and the uppermost conductive film constituting the data line as a stopper layer is exposed, the polishing process is stopped. Next, another interlayer insulating film is formed on the polished one interlayer insulating film,
Further, a pixel electrode is formed. Therefore, other than the uppermost conductive film, the data line originally has an excellent conductive function.
It can be applied to a conductive film such as a film. At the same time, the function as a stopper layer for the polishing treatment can be assigned to the uppermost conductive film made of Ti or the like, which is hard to be polished and has excellent mechanical strength, as a stopper layer. As a result, the data line having a multi-layer structure also functions well as a stopper layer, while maintaining the original function of the data line in good condition and with almost no disconnection or deterioration in conductivity due to polishing. It becomes possible.

【００２２】本発明の第１の電気光学装置の製造方法の
他の態様では、前記ストッパ層を形成する工程は、コン
タクトホールを介して前記画素スイッチング用素子に接
続されるようにデータ線を形成すると同時に前記データ
線を構成する導電膜と同一層から前記データ線とは異な
る個所に前記ストッパ層を形成する工程を含む。In another aspect of the first method of manufacturing an electro-optical device according to the present invention, the step of forming the stopper layer includes forming a data line so as to be connected to the pixel switching element via a contact hole. And simultaneously forming the stopper layer from the same layer as the conductive film forming the data line at a location different from the data line.

【００２３】この態様によれば、画素スイッチング用素
子の上方に、例えば層間絶縁膜等を介してＡｌ等からな
るデータ線が形成される。これと同時に、データ線を構
成する導電膜と同一層からストッパ層が、データ線とは
異なる個所に形成される。そして、これらの上に形成さ
れた一の層間絶縁膜が研磨され、ストッパ層としての導
電膜の表面が露出すると、研磨処理をストップする。次
に、研磨された一の層間絶縁膜上に他の層間絶縁膜が形
成され、更に画素電極が形成される。従って、データ線
と同一層から研磨処理に対するストッパ層を形成できる
ので、ストッパ層を専用工程により形成する必要がな
く、製造工程上有利である。また、研磨処理により露出
したストッパ層や、更に同時に露出する可能性のあるデ
ータ線を他の層間絶縁膜により覆えるので、露出したス
トッパ層やデータ線と画素電極等とがショートすること
もない。According to this aspect, a data line made of Al or the like is formed above the pixel switching element via, for example, an interlayer insulating film or the like. At the same time, a stopper layer is formed from the same layer as the conductive film forming the data line at a location different from the data line. Then, when one interlayer insulating film formed thereon is polished and the surface of the conductive film serving as a stopper layer is exposed, the polishing process is stopped. Next, another interlayer insulating film is formed on the polished one interlayer insulating film, and further a pixel electrode is formed. Therefore, since the stopper layer for the polishing process can be formed from the same layer as the data line, it is not necessary to form the stopper layer by a dedicated process, which is advantageous in the manufacturing process. Further, since the stopper layer exposed by the polishing process and the data line which may be exposed at the same time can be covered with another interlayer insulating film, the exposed stopper layer or data line does not short-circuit with the pixel electrode or the like. .

【００２４】本発明の第１の電気光学装置の製造方法の
他の態様では、前記ストッパ層を形成する工程は、前記
画素電極と前記画素スイッチング用素子との間に介在す
る中継用導電層を形成する工程を含み、前記ストッパ層
は、前記中継用導電層の少なくとも一部からなる。In another aspect of the first method for manufacturing an electro-optical device according to the present invention, the step of forming the stopper layer includes the step of forming a relay conductive layer interposed between the pixel electrode and the pixel switching element. Forming the stopper layer, wherein the stopper layer comprises at least a part of the relay conductive layer.

【００２５】この態様によれば、画素スイッチング用素
子の上方に、例えば層間絶縁膜等を介して高融点金属等
からなる中継用導電層（所謂バリア層）が形成される。
そして、この上に酸化シリコン膜等から形成された一の
層間絶縁膜が研磨され、ストッパ層としての中継用導電
層の表面が露出すると、研磨処理をストップする。次
に、研磨された一の層間絶縁膜上に、酸化シリコン膜等
から他の層間絶縁膜が形成され、更に画素電極が形成さ
れる。従って、中継用導電層をその本来の中継機能に加
えて、研磨処理に対するストッパ層としても機能させら
れるので、ストッパ層を別途形成する必要がなく、製造
工程上有利である。また、研磨処理により露出した中継
用導電層を他の層間絶縁膜により覆えるので、露出した
中継用導電層と画素電極等とがショートすることもな
い。According to this aspect, a relay conductive layer (a so-called barrier layer) made of a high melting point metal or the like is formed above the pixel switching element via an interlayer insulating film or the like.
Then, when one interlayer insulating film formed of a silicon oxide film or the like is polished thereon and the surface of the relay conductive layer as a stopper layer is exposed, the polishing process is stopped. Next, on the polished one interlayer insulating film, another interlayer insulating film is formed from a silicon oxide film or the like, and further, a pixel electrode is formed. Therefore, since the relay conductive layer can function as a stopper layer for the polishing process in addition to its original relay function, there is no need to separately form a stopper layer, which is advantageous in the manufacturing process. Further, since the relay conductive layer exposed by the polishing process is covered with another interlayer insulating film, the exposed relay conductive layer does not short-circuit with the pixel electrode or the like.

【００２６】本発明の第１の電気光学装置の製造方法の
他の態様では、前記ストッパ層を形成する工程は、前記
画素電極と前記画素スイッチング用素子との間に介在す
る中継用導電層を形成すると同時に前記中継用導電層と
同一層から前記中継用導電層とは異なる個所に前記スト
ッパ層を形成する工程を含む。In another aspect of the first method of manufacturing an electro-optical device according to the present invention, the step of forming the stopper layer includes a step of forming a relay conductive layer interposed between the pixel electrode and the pixel switching element. And forming the stopper layer in the same layer as the relay conductive layer and at a location different from the relay conductive layer at the same time as forming the stopper layer.

【００２７】この態様によれば、画素スイッチング用素
子の上方に、例えば層間絶縁膜等を介して高融点金属等
からなる中継用導電層が形成される。これと同時に、中
継用導電層と同一層からストッパ層が、中継用導電層と
は異なる個所に形成される。そして、これらの上に形成
された一の層間絶縁膜が研磨され、ストッパ層としての
中継用導電層の表面が露出すると、研磨処理をストップ
する。次に、研磨された一の層間絶縁膜上に他の層間絶
縁膜が形成され、更に画素電極が形成される。従って、
中継用導電層と同一層から研磨処理に対するストッパ層
を形成できるので、ストッパ層を専用工程により形成す
る必要がなく、製造工程上有利である。また、研磨処理
により露出したストッパ層や、更に同時に露出する可能
性のある中継用導電層を他の層間絶縁膜により覆えるの
で、露出したストッパ層や中継用導電層と画素電極等と
がショートすることもない。According to this aspect, the relay conductive layer made of a high melting point metal or the like is formed above the pixel switching element via, for example, an interlayer insulating film or the like. At the same time, a stopper layer is formed in a different place from the relay conductive layer from the same layer as the relay conductive layer. Then, when one interlayer insulating film formed thereon is polished and the surface of the relay conductive layer as a stopper layer is exposed, the polishing process is stopped. Next, another interlayer insulating film is formed on the polished one interlayer insulating film, and further a pixel electrode is formed. Therefore,
Since the stopper layer for the polishing process can be formed from the same layer as the relay conductive layer, it is not necessary to form the stopper layer by a dedicated process, which is advantageous in the manufacturing process. In addition, since the stopper layer exposed by the polishing process or the relay conductive layer which may be further exposed at the same time can be covered with another interlayer insulating film, the exposed stopper layer or relay conductive layer is short-circuited to the pixel electrode or the like. Nothing to do.

【００２８】本発明の第１の電気光学装置の製造方法の
他の態様では、前記画素スイッチング用素子の上方に、
コンタクトホールを介して前記画素スイッチング用素子
に接続されるようにデータ線を形成する工程を更に含
み、前記ストッパ層を形成する工程では、前記データ線
上に前記ストッパ層を形成する。In another aspect of the first method of manufacturing an electro-optical device according to the present invention, the electro-optical device is provided above the pixel switching element.
The method further includes forming a data line so as to be connected to the pixel switching element via a contact hole. In the forming the stopper layer, the stopper layer is formed on the data line.

【００２９】この態様によれば、画素スイッチング用素
子の上方に、例えば層間絶縁膜等を介してＡｌ等からな
るデータ線が形成され、この上に、窒化シリコン膜等か
らなるストッパ層が形成される。そしてこの上に、酸化
シリコン膜等から形成された一の層間絶縁膜が研磨さ
れ、ストッパ層の表面が露出すると、研磨処理をストッ
プする。次に、研磨された一の層間絶縁膜上に、酸化シ
リコン膜等から他の層間絶縁膜が形成され、更に画素電
極が形成される。従って、ストッパ層を専用工程により
別途形成するので、ストッパ層に最も相応しい化学的・
物理的性質（例えば、極めて研磨され難く、ストッパ層
の検出が非常に容易であるなど）を有する材料からスト
ッパ層を形成可能となる。また、研磨処理によりデータ
線が断線等のダメージを受ける可能性も殆ど無い点で有
利である。According to this aspect, a data line made of Al or the like is formed above the pixel switching element via an interlayer insulating film or the like, and a stopper layer made of a silicon nitride film or the like is formed thereon. You. Then, on this, one interlayer insulating film formed of a silicon oxide film or the like is polished, and when the surface of the stopper layer is exposed, the polishing process is stopped. Next, on the polished one interlayer insulating film, another interlayer insulating film is formed from a silicon oxide film or the like, and further, a pixel electrode is formed. Therefore, since the stopper layer is formed separately by a dedicated process, the most suitable chemical
The stopper layer can be formed from a material having physical properties (for example, it is extremely hard to polish and the detection of the stopper layer is very easy). Further, there is an advantage in that there is almost no possibility that the data line is damaged by the polishing process such as disconnection.

【００３０】本発明の第１の電気光学装置の製造方法の
他の態様では、前記ストッパ層を形成する工程は、前記
基板及び前記ストッパ層の間にある全ての膜が堆積され
た前記基板上の所定個所に前記ストッパ層を形成する工
程を含む。In another aspect of the first method for manufacturing an electro-optical device according to the present invention, the step of forming the stopper layer is performed on the substrate on which all films between the substrate and the stopper layer are deposited. Forming the stopper layer at a predetermined location.

【００３１】この態様によれば、基板上の所定箇所にお
いて、基板及びストッパ層の間にある、画素スイッチン
グ用素子を構成する各種の膜、その配線を構成する導電
膜、層間絶縁膜などの全ての膜が堆積された領域を形成
しておき、この箇所に、例えば導電膜、高融点金属膜、
絶縁膜等からなるストッパ層が形成される。そして、こ
の上に形成された一の層間絶縁膜が研磨され、ストッパ
層の表面が露出すると、研磨処理をストップする。次
に、研磨された一の層間絶縁膜上に、他の層間絶縁膜が
形成され、更に画素電極が形成される。従って、ストッ
パ層の下地表面において最も高い位置に当該ストッパ層
を形成することになるので、ストッパ層の下地表面にお
ける段差を無くすために最適なストッパ層が得られる。According to this aspect, at a predetermined position on the substrate, all of the various films constituting the pixel switching elements, the conductive films constituting the wirings thereof, the interlayer insulating films, etc., between the substrate and the stopper layer. A region in which a film is deposited is formed, and a conductive film, a refractory metal film,
A stopper layer made of an insulating film or the like is formed. Then, when one interlayer insulating film formed thereon is polished and the surface of the stopper layer is exposed, the polishing process is stopped. Next, another interlayer insulating film is formed on the polished one interlayer insulating film, and further a pixel electrode is formed. Therefore, since the stopper layer is formed at the highest position on the base surface of the stopper layer, an optimal stopper layer for eliminating a step on the base surface of the stopper layer can be obtained.

【００３２】本発明の第１の電気光学装置の製造方法の
他の態様では、前記基板並びに前記基板及び前記ストッ
パ層の間にある膜のうち少なくとも一つは、前記画素ス
イッチング用素子及びその配線の少なくとも一部に対向
する部分が溝状に窪んで形成されている。In another aspect of the first method for manufacturing an electro-optical device according to the present invention, at least one of the substrate and a film between the substrate and the stopper layer includes the pixel switching element and its wiring. Is formed in a groove-like shape at least at a portion opposed to at least a part of.

【００３３】この態様によれば、平坦化膜たる一の層間
絶縁膜を形成する前段階で、基板やその他の膜の溝に対
応して、一の層間絶縁膜の下地となる膜の表面における
段差が、ある程度緩和されている。即ち、平坦化のため
に最低限必要な一の層間絶縁膜の厚みは、溝の深さに応
じて薄くてよくなる。従って、一の層間絶縁膜を形成し
た際に、その下地膜との界面で発生するストレスを効率
的に緩和することができ、その部分におけるクラックの
発生防止にも役立つ。また、平坦化に必要な研磨量も溝
の深さに応じて低減可能である。更に、前述した従来例
の如き厚い層間絶縁膜を形成した場合に層間絶縁膜の表
面が荒れる事態も未然に防ぐことができ、良好に研磨処
理を施すことが可能となる。According to this aspect, before the formation of one interlayer insulating film as a planarizing film, the surface of the film serving as the base of one interlayer insulating film is formed corresponding to the grooves of the substrate and other films. The step is reduced to some extent. That is, the minimum thickness of one interlayer insulating film required for flattening can be reduced according to the depth of the groove. Therefore, when one interlayer insulating film is formed, stress generated at the interface with the underlying film can be efficiently reduced, which also helps to prevent cracks from occurring at that portion. Also, the amount of polishing required for planarization can be reduced according to the depth of the groove. Further, when a thick interlayer insulating film is formed as in the above-described conventional example, a situation in which the surface of the interlayer insulating film is roughened can be prevented beforehand, and a favorable polishing process can be performed.

【００３４】本発明の第２の電気光学装置の製造方法は
上記課題を解決するために、基板上に画素スイッチング
用素子を形成する工程と、前記画素スイッチング用素子
の上方に平坦化膜を形成する工程と、前記平坦化膜上に
コンタクトホールを介して前記画素スイッチング用素子
に接続されるように画素電極を形成する工程とを含み、
前記基板並びに前記基板及び前記平坦化膜の間にある膜
のうち少なくとも一つは、前記画素スイッチング用素子
及びその配線の少なくとも一部に対向する部分が溝状に
窪んで形成されている。According to a second aspect of the invention, there is provided a method for manufacturing an electro-optical device, comprising: forming a pixel switching element on a substrate; and forming a flattening film above the pixel switching element. And forming a pixel electrode on the flattening film to be connected to the pixel switching element via a contact hole,
At least one of the substrate and a film between the substrate and the flattening film is formed such that a portion facing at least a part of the pixel switching element and at least a part of its wiring is recessed in a groove shape.

【００３５】本発明の第２の電気光学装置の製造方法に
よれば、先ず、基板上に、例えばＴＦＴ素子、ＴＦＤ素
子等の画素スイッチング用素子が形成され、この画素ス
イッチング用素子の上方に、層間絶縁膜等を介して、例
えば上面が研磨処理により平坦化された酸化シリコン
膜、スピンコートされた有機膜などの平坦化膜が形成さ
れる。ここで得に、平坦化膜を形成する前段階で、基板
やその他の膜の溝に対応して、平坦化膜の下地となる膜
の表面における段差が、ある程度緩和されている。即
ち、平坦化のために最低限必要な平坦化膜の厚みは、溝
の深さに応じて薄くてよくなる。従って、平坦化膜が薄
い分だけ、画素電極と画素スイッチング用素子とを結ぶ
コンタクトホールの長さも短くて済むので製造上有利で
ある。また特に研磨処理を用いて平坦化膜を形成する場
合には、その下地膜との界面で発生するストレスを効率
的に緩和することができ、その部分におけるクラックの
発生防止にも役立つ。更に平坦化に必要な研磨量も溝の
深さに応じて低減可能である。これらに加えて、前述し
た従来例の如き厚い層間絶縁膜を形成した場合に層間絶
縁膜の表面が荒れる事態も未然に防ぐことができ、良好
に研磨処理を施すことが可能となる。According to the second method for manufacturing an electro-optical device of the present invention, first, a pixel switching element such as a TFT element or a TFD element is formed on a substrate, and above the pixel switching element, For example, a planarization film such as a silicon oxide film whose upper surface is planarized by a polishing process or a spin-coated organic film is formed via an interlayer insulating film or the like. Here, before the formation of the flattening film, the step on the surface of the underlying film of the flattening film is reduced to some extent corresponding to the grooves of the substrate and other films. That is, the minimum thickness of the flattening film required for flattening can be reduced according to the depth of the groove. Therefore, the length of the contact hole connecting the pixel electrode and the pixel switching element can be reduced by the thinner the flattening film, which is advantageous in manufacturing. In particular, when a planarizing film is formed by using a polishing process, stress generated at the interface with the underlying film can be efficiently reduced, which also helps to prevent the occurrence of cracks in that portion. Further, the amount of polishing required for flattening can be reduced according to the depth of the groove. In addition to this, when a thick interlayer insulating film is formed as in the above-described conventional example, a situation where the surface of the interlayer insulating film is roughened can be prevented beforehand, and a favorable polishing treatment can be performed.

【００３６】以上の結果、本発明の第２の電気光学装置
の製造方法によれば、比較的容易に画素電極を平坦化可
能であり、画素スイッチング用素子と画素電極とをコン
タクトホールを介して比較的容易に電気接続可能であ
る。この結果、段差のない画素電極を画素スイッチング
用素子によりコンタクトホールを介して駆動することに
より高品位の画像表示が可能な電気光学装置を製造でき
る。As a result, according to the second method for manufacturing an electro-optical device of the present invention, the pixel electrode can be relatively easily flattened, and the pixel switching element and the pixel electrode are connected via the contact hole. Electrical connection is relatively easy. As a result, it is possible to manufacture an electro-optical device capable of displaying a high-quality image by driving a pixel electrode having no step by a pixel switching element through a contact hole.

【００３７】本発明の第２の電気光学装置の製造方法の
一の態様では、前記平坦化膜の下地となる膜の表面段差
が５００ｎｍ以下となるように、前記画素スイッチング
用素子及びその配線の少なくとも一部に対向する部分が
溝状に窪んで形成されている。In one aspect of the second method of manufacturing an electro-optical device according to the present invention, the pixel switching element and its wiring are arranged such that the surface step of the film underlying the flattening film is 500 nm or less. A portion facing at least a part is formed to be recessed in a groove shape.

【００３８】この態様によれば、平坦化膜として最低限
必要な厚みとしては、その下地膜の表面段差以上の厚み
である５００ｎｍ程度の厚みがあればよい。即ち、平坦
化膜を５００ｎｍ程度に薄く形成することが可能とな
り、平坦化膜にコンタクトホールを開孔する工程が比較
的容易となる。また特に研磨処理を用いて平坦化膜を形
成する場合には、低温形成可能なＰＳＧ、ＢＳＧ、ＢＰ
ＳＧ等から平坦化膜を形成しても、５００ｎｍ程度の比
較的薄い膜厚であれば、その下地膜に対して発生する応
力を低減でき、その界面におけるクラックの発生を効率
的に阻止し得る。更に、５００ｎｍ程度の比較的薄い膜
厚であれば、既存の薄膜形成技術によっても、表面の荒
れは殆ど起こらず、研磨処理を施すに十分良好な表面が
得られる。According to this aspect, the minimum thickness required for the planarizing film is a thickness of about 500 nm which is equal to or greater than the surface step of the underlying film. That is, the flattening film can be formed as thin as about 500 nm, and the step of forming a contact hole in the flattening film becomes relatively easy. In particular, when a flattening film is formed using a polishing process, PSG, BSG, BP that can be formed at a low temperature can be used.
Even if a flattening film is formed from SG or the like, a relatively thin film thickness of about 500 nm can reduce the stress generated on the underlying film and can efficiently prevent the generation of cracks at the interface. . Furthermore, with a relatively thin film thickness of about 500 nm, even with the existing thin film forming technology, the surface is hardly roughened, and a sufficiently good surface for polishing can be obtained.

【００３９】本発明の第２の電気光学装置の製造方法の
他の態様では、前記基板並びに前記基板及び前記平坦化
膜の間にある膜のうち少なくとも一つは、前記基板上に
形成される周辺回路を構成する素子に対向する部分も溝
状に窪んで形成されている。In another aspect of the second method of manufacturing an electro-optical device according to the present invention, at least one of the substrate and a film between the substrate and the planarizing film is formed on the substrate. A portion facing the element constituting the peripheral circuit is also formed to be recessed in a groove shape.

【００４０】この態様によれば、基板の周辺領域に周辺
回路を備える、例えば所謂駆動回路内蔵型の電気光学装
置を製造する場合に、画素スイッチング素子が配列され
た画像表示領域における平坦化処理を、周辺領域におけ
る段差が妨げる事態を未然に防ぐことが出来る。また、
同様の理由から、例えばデータ線、走査線、容量線等の
配線を画像表示領域から周辺領域への引き出すための配
線領域についても同様に平坦化膜の下地表面の段差を緩
和するための溝を基板や層間絶縁膜などに形成しておく
とよい。According to this aspect, when manufacturing an electro-optical device having a peripheral circuit in a peripheral region of the substrate, for example, a so-called drive circuit built-in type, flattening processing in an image display region in which pixel switching elements are arranged is performed. In addition, it is possible to prevent a situation in which a step in the peripheral area hinders the situation. Also,
For the same reason, for example, a wiring region for drawing out a wiring such as a data line, a scanning line, and a capacitance line from the image display region to the peripheral region is also provided with a groove for alleviating a step on the base surface of the flattening film. It is preferable to form it on a substrate, an interlayer insulating film, or the like.

【００４１】本発明の第１の電気光学装置は上記課題を
解決するために、基板と、該基板上に形成された画素ス
イッチング用素子と、該画素スイッチング用素子の上方
に形成された研磨処理に対するストッパ層と、該ストッ
パ層上に形成されており前記研磨処理により前記ストッ
パ層の表面レベルまで研磨されて平坦化された一の層間
絶縁膜と、該一の層間絶縁膜上に形成された他の層間絶
縁膜と、該他の層間絶縁膜上に形成されておりコンタク
トホールを介して前記画素スイッチング用素子に接続さ
れている画素電極とを備える。In order to solve the above-mentioned problems, a first electro-optical device according to the present invention includes a substrate, a pixel switching element formed on the substrate, and a polishing process formed above the pixel switching element. A stopper layer formed on the stopper layer, an interlayer insulating film formed on the stopper layer, polished to a surface level of the stopper layer by the polishing treatment and planarized, and formed on the one interlayer insulating film. The semiconductor device includes another interlayer insulating film and a pixel electrode formed on the other interlayer insulating film and connected to the pixel switching element via a contact hole.

【００４２】本発明の第１の電気光学装置によれば、そ
の製造の際に、研磨処理を時間管理ではなくストッパ層
を用いてストップしているので、平坦化時に高い精度で
研磨量（研磨する膜厚）が制御されている。このため、
平坦化膜における研磨量不足により残った段差に起因し
て液晶の配向不良等が生じたり、研磨量過剰により断線
やショートなどの配線不良等が生じたり、或いは研磨量
過剰により画素電極と画素スイッチング用素子との寄生
容量の増大等が生じたりすることによる装置欠陥や表示
不良が低減されている。この結果、製造歩留まり及び装
置信頼性が高く、段差のない画素電極を画素スイッチン
グ用素子によりコンタクトホールを介して駆動すること
により高品位の画像表示が可能となる本発明の第２の電
気光学装置は上記課題を解決するために、基板と、該基
板上に形成された画素スイッチング用素子と、該画素ス
イッチング用素子の上方に形成された平坦化膜と、該平
坦化膜上に形成されておりコンタクトホールを介して前
記画素スイッチング用素子に接続されている画素電極と
を備えており、前記基板並びに前記基板及び前記平坦化
膜の間にある膜のうち少なくとも一つは、前記画素スイ
ッチング用素子及びその配線の少なくとも一部に対向す
る部分が溝状に窪んで形成されている。According to the first electro-optical device of the present invention, at the time of its manufacture, the polishing process is stopped by using the stopper layer instead of time management, so that the polishing amount (polishing amount) can be accurately determined at the time of flattening. Is controlled. For this reason,
Insufficient polishing amount in the flattening film causes poor alignment of the liquid crystal due to the remaining step, excessive polishing amount causes wiring failure such as disconnection or short circuit, or excessive polishing amount causes pixel electrode and pixel switching. Device defects and display defects due to an increase in parasitic capacitance with the element for use and the like are reduced. As a result, the second electro-optical device according to the present invention enables high-quality image display by driving a pixel electrode having a high manufacturing yield and a high device reliability through a contact hole by a pixel switching element by a pixel switching element. In order to solve the above problem, a substrate, a pixel switching element formed on the substrate, a flattening film formed above the pixel switching element, and a flattening film formed on the flattening film A pixel electrode connected to the pixel switching element via a contact hole, and at least one of the substrate and the film between the substrate and the planarizing film is provided for the pixel switching. A portion facing at least a part of the element and its wiring is formed to be recessed in a groove shape.

【００４３】本発明の第２の電気光学装置によれば、基
板やその他の膜の溝に対応して、平坦化膜の下地表面に
おける段差が、ある程度緩和されているので、その分だ
け平坦化膜の厚みは薄く構成可能である。従って、平坦
化膜が薄い分だけ、画素電極と画素スイッチング用素子
とを結ぶコンタクトホールの長さも短くて済むので、コ
ンタクトホールの径も比較的小さくて済む。これにより
画素開口率の向上が可能となる。また特に研磨処理を用
いて形成された平坦化膜を備えた場合には、平坦化膜と
その下地膜との界面におけるクラックが低減されてい
る。この結果、製造歩留まり及び装置信頼性が高く、段
差のない画素電極を画素スイッチング用素子によりコン
タクトホールを介して駆動することにより高品位の画像
表示が可能となる。According to the second electro-optical device of the present invention, the step on the base surface of the flattening film is reduced to some extent corresponding to the grooves of the substrate and other films, and therefore the flattening is performed accordingly. The thickness of the film can be made thin. Accordingly, the length of the contact hole connecting the pixel electrode and the pixel switching element can be reduced by the thinner the flattening film, and the diameter of the contact hole can be relatively small. This makes it possible to improve the pixel aperture ratio. In particular, when a flattening film formed by using a polishing process is provided, cracks at the interface between the flattening film and the underlying film are reduced. As a result, high-quality image display can be achieved by driving the pixel electrode having a high manufacturing yield and device reliability through a contact hole by a pixel switching element by a pixel switching element.

【００４４】本発明のこのような作用及び他の利得は次
に説明する実施の形態から明らかにされる。The operation and other advantages of the present invention will become more apparent from the embodiments explained below.

【００４５】[0045]

【発明の実施の形態】以下、本発明の実施形態を図面に
基づいて説明する。Embodiments of the present invention will be described below with reference to the drawings.

【００４６】（第１実施形態）本発明の第１実施形態に
おける電気光学装置の構成について、図１から図３を参
照して説明する。図１は、電気光学装置の画像表示領域
を構成するマトリクス状に形成された複数の画素におけ
る各種素子、配線等の等価回路であり、図２は、データ
線、走査線、画素電極等が形成されたＴＦＴアレイ基板
の相隣接する複数の画素群の平面図であり、図３は、図
２のＡ−Ａ’断面図である。尚、図３においては、各層
や各部材を図面上で認識可能な程度の大きさとするた
め、各層や各部材毎に縮尺を異ならしめてある。(First Embodiment) The configuration of an electro-optical device according to a first embodiment of the present invention will be described with reference to FIGS. FIG. 1 is an equivalent circuit of various elements, wirings, and the like in a plurality of pixels formed in a matrix forming an image display area of an electro-optical device. FIG. FIG. 3 is a plan view of a plurality of pixel groups adjacent to each other on the TFT array substrate, and FIG. 3 is a cross-sectional view taken along the line AA ′ of FIG. In FIG. 3, the scale of each layer and each member is different so that each layer and each member have a size that can be recognized in the drawing.

【００４７】図１において、本実施形態における電気光
学装置の画像表示領域を構成するマトリクス状に形成さ
れた複数の画素は、画素電極9ａを制御するためのＴＦ
Ｔ３０がマトリクス状に複数形成されており、画像信号
が供給されるデータ線６ａが当該ＴＦＴ３０のソースに
電気的に接続されている。データ線６ａに書き込む画像
信号Ｓ１、Ｓ２、…、Ｓｎは、この順に線順次に供給し
ても構わないし、相隣接する複数のデータ線６ａ同士に
対して、グループ毎に供給するようにしても良い。ま
た、ＴＦＴ３０のゲートに走査線３ａが電気的に接続さ
れており、所定のタイミングで、走査線３ａにパルス的
に走査信号Ｇ１、Ｇ２、…、Ｇｍを、この順に線順次で
印加するように構成されている。画素電極９ａは、ＴＦ
Ｔ３０のドレインに電気的に接続されており、スイッチ
ング素子であるＴＦＴ３０を一定期間だけそのスイッチ
を閉じることにより、データ線６ａから供給される画像
信号Ｓ１、Ｓ２、…、Ｓｎを所定のタイミングで書き込
む。画素電極９ａを介して電気光学物質の一例として液
晶に書き込まれた所定レベルの画像信号Ｓ１、Ｓ２、
…、Ｓｎは、対向基板（後述する）に形成された対向電
極（後述する）との間で一定期間保持される。液晶は、
印加される電圧レベルにより分子集合の配向や秩序が変
化することにより、光を変調し、階調表示を可能にす
る。ノーマリーホワイトモードであれば、印加された電
圧に応じて入射光がこの液晶部分を通過不可能とされ、
ノーマリーブラックモードであれば、印加された電圧に
応じて入射光がこの液晶部分を通過可能とされ、全体と
して電気光学装置からは画像信号に応じたコントラスト
を持つ光が出射する。ここで、保持された画像信号がリ
ークするのを防ぐために、画素電極９ａと対向電極との
間に形成される液晶容量と並列に容量線３ｂとの間で蓄
積容量７０を付加する。In FIG. 1, a plurality of pixels formed in a matrix forming an image display area of the electro-optical device according to the present embodiment are provided with a TF for controlling a pixel electrode 9a.
A plurality of T30s are formed in a matrix, and a data line 6a to which an image signal is supplied is electrically connected to a source of the TFT 30. The image signals S1, S2,..., Sn to be written to the data lines 6a may be supplied line-sequentially in this order, or may be supplied to a plurality of adjacent data lines 6a for each group. good. Also, the scanning line 3a is electrically connected to the gate of the TFT 30, and the scanning signals G1, G2,..., Gm are applied to the scanning line 3a in a pulsed manner in this order at a predetermined timing. It is configured. The pixel electrode 9a has a TF
Image signals S1, S2,..., And Sn supplied from the data line 6a are written at a predetermined timing by closing the switch of the TFT 30, which is a switching element, for a predetermined period. . Image signals S1, S2 at a predetermined level written in liquid crystal as an example of an electro-optical material through the pixel electrode 9a.
, Sn are held for a certain period of time between a counter electrode (described later) formed on a counter substrate (described below). The liquid crystal is
By changing the orientation and order of the molecular assembly according to the applied voltage level, the light is modulated to enable a gray scale display. In the case of the normally white mode, incident light cannot pass through this liquid crystal portion according to the applied voltage,
In the case of the normally black mode, incident light can pass through the liquid crystal portion according to the applied voltage, and light having a contrast corresponding to an image signal is emitted from the electro-optical device as a whole. Here, in order to prevent the held image signal from leaking, a storage capacitor 70 is added between the capacitor line 3b in parallel with the liquid crystal capacitor formed between the pixel electrode 9a and the counter electrode.

【００４８】図２において、電気光学装置のＴＦＴアレ
イ基板上には、マトリクス状に複数の透明な画素電極９
ａ（点線部９ａ’により輪郭が示されている）が設けら
れており、画素電極９ａの縦横の境界に各々沿ってデー
タ線６ａ、走査線３ａ及び容量線３ｂが設けられてい
る。データ線６ａは、コンタクトホール５を介して例え
ばポリシリコン膜からなる半導体層１ａのうち後述のソ
ース領域に電気接続されている。相隣接する画素電極９
ａ間の間隙における走査線３ａに沿った領域（図中右上
がりの斜線で示した領域）には夫々、島状の導電層（以
下、バリア層と称す）８０ａが設けられている。画素電
極９ａは、バリア層８０ａを中継して、コンタクトホー
ル８ａを介して半導体層１ａのうち後述のドレイン領域
に電気接続されている。また、半導体層１ａのうち図中
右下がりの斜線領域で示したチャネル領域１ａ’に対向
するように走査線３ａが配置されており、走査線３ａは
ゲート電極として機能する。このように、走査線３ａと
データ線６ａとの交差する個所には夫々、チャネル領域
１ａ’に走査線３ａがゲート電極として対向配置された
画素スイッチング用ＴＦＴ３０が設けられている。In FIG. 2, a plurality of transparent pixel electrodes 9 are arranged in a matrix on the TFT array substrate of the electro-optical device.
a (the outline is indicated by a dotted line portion 9a '), and the data line 6a, the scanning line 3a, and the capacitor line 3b are provided along the vertical and horizontal boundaries of the pixel electrode 9a. The data line 6a is electrically connected via a contact hole 5 to a source region described later in the semiconductor layer 1a made of, for example, a polysilicon film. Adjacent pixel electrodes 9
An island-shaped conductive layer (hereinafter, referred to as a barrier layer) 80a is provided in a region along the scanning line 3a in the gap between the regions a (the region shown by oblique lines rising upward in the figure). The pixel electrode 9a is electrically connected to a drain region of the semiconductor layer 1a via a contact hole 8a via a barrier layer 80a. In addition, the scanning line 3a is arranged so as to face the channel region 1a 'indicated by the hatched region in the semiconductor layer 1a, and the scanning line 3a functions as a gate electrode. As described above, pixel switching TFTs 30 in which the scanning lines 3a are opposed to each other as gate electrodes in the channel region 1a 'are provided at intersections of the scanning lines 3a and the data lines 6a.

【００４９】容量線３ｂは、走査線３ａに沿ってほぼ直
線状に伸びる本線部と、データ線６ａと交差する箇所か
らデータ線６ａに沿って突出した突出部とを有する。The capacitance line 3b has a main line extending substantially linearly along the scanning line 3a, and a protruding portion protruding along the data line 6a from a position intersecting with the data line 6a.

【００５０】特に、バリア層８０ａは夫々、コンタクト
ホール８ａにより半導体層１ａのドレイン領域に電気接
続されており、コンタクトホール８ｂにより画素電極９
ａに電気接続されており、半導体層１ａのドレイン領域
と画素電極９ａとの間におけるバッファとして機能して
いる。In particular, each of the barrier layers 80a is electrically connected to the drain region of the semiconductor layer 1a by a contact hole 8a, and is electrically connected to the pixel electrode 9 by a contact hole 8b.
a and functions as a buffer between the drain region of the semiconductor layer 1a and the pixel electrode 9a.

【００５１】次に図３の断面図に示すように、電気光学
装置は、透明な一方の基板の一例を構成するＴＦＴアレ
イ基板１０と、これに対向配置される透明な他方の基板
の一例を構成する対向基板２０とを備えている。ＴＦＴ
アレイ基板１０は、例えば石英基板、ガラス基板、シリ
コン基板からなり、対向基板２０は、例えばガラス基板
や石英基板からなる。ＴＦＴアレイ基板１０には、画素
電極９ａが設けられており、その上側には、ラビング処
理等の所定の配向処理が施された配向膜１６が設けられ
ている。画素電極９ａは例えば、ＩＴＯ（Indium Tin O
xide）膜などの透明導電性薄膜からなる。また配向膜１
６は例えば、ポリイミド薄膜などの有機薄膜からなる。Next, as shown in the cross-sectional view of FIG. 3, the electro-optical device includes a TFT array substrate 10 constituting an example of one transparent substrate and an example of the other transparent substrate disposed to face the TFT array substrate 10. And the opposing substrate 20 that constitutes it. TFT
The array substrate 10 is made of, for example, a quartz substrate, a glass substrate, or a silicon substrate, and the counter substrate 20 is made of, for example, a glass substrate or a quartz substrate. A pixel electrode 9a is provided on the TFT array substrate 10, and an alignment film 16 on which a predetermined alignment process such as a rubbing process is performed is provided above the pixel electrode 9a. The pixel electrode 9a is made of, for example, ITO (Indium Tin O
xide) A transparent conductive thin film such as a film. Also, alignment film 1
6 is made of, for example, an organic thin film such as a polyimide thin film.

【００５２】他方、対向基板２０には、その全面に渡っ
て対向電極（共通電極）２１が設けられており、その下
側には、ラビング処理等の所定の配向処理が施された配
向膜２２が設けられている。対向電極２１は例えば、Ｉ
ＴＯ膜などの透明導電性薄膜からなる。また配向膜２２
は、ポリイミド薄膜などの有機薄膜からなる。On the other hand, a counter electrode (common electrode) 21 is provided on the entire surface of the counter substrate 20, and an alignment film 22 on which a predetermined alignment process such as a rubbing process is performed is provided below the counter electrode. Is provided. The counter electrode 21 is, for example, I
It is made of a transparent conductive thin film such as a TO film. Also, the alignment film 22
Consists of an organic thin film such as a polyimide thin film.

【００５３】ＴＦＴアレイ基板１０には、各画素電極９
ａに隣接する位置に、各画素電極９ａをスイッチング制
御する画素スイッチング用ＴＦＴ３０が設けられてい
る。Each pixel electrode 9 is provided on the TFT array substrate 10.
A pixel switching TFT 30 that performs switching control of each pixel electrode 9a is provided at a position adjacent to the pixel electrode 9a.

【００５４】対向基板２０には、更に図３に示すよう
に、各画素の非開口領域に、ブラックマスク或いはブラ
ックマトリクスと称される第２遮光膜２３が設けられて
いる。このため、対向基板２０の側から入射光が画素ス
イッチング用ＴＦＴ３０の半導体層１ａのチャネル領域
１ａ’や低濃度ソース領域１ｂ及び低濃度ドレイン領域
１ｃに侵入することはない。更に、第２遮光膜２３は、
コントラストの向上、カラーフィルタを形成した場合に
おける色材の混色防止などの機能を有する。As shown in FIG. 3, the opposing substrate 20 is further provided with a second light-shielding film 23 called a black mask or a black matrix in the non-opening region of each pixel. Therefore, incident light does not enter the channel region 1a ', the low-concentration source region 1b, and the low-concentration drain region 1c of the semiconductor layer 1a of the pixel switching TFT 30 from the side of the counter substrate 20. Further, the second light shielding film 23
It has a function of improving contrast and preventing color mixture of color materials when a color filter is formed.

【００５５】このように構成され、画素電極９ａと対向
電極２１とが対面するように配置されたＴＦＴアレイ基
板１０と対向基板２０との間には、後述のシール材（図
１２及び図１３参照）により囲まれた空間に電気光学物
質の一例である液晶が封入され、液晶層５０が形成され
る。液晶層５０は、画素電極９ａからの電界が印加され
ていない状態で配向膜１６及び２２により所定の配向状
態をとる。液晶層５０は、例えば一種又は数種類のネマ
ティック液晶を混合した液晶からなる。シール材は、Ｔ
ＦＴアレイ基板１０及び対向基板２０をそれらの周辺で
貼り合わせるための、例えば光硬化性樹脂や熱硬化性樹
脂からなる接着剤であり、両基板間の距離を所定値とす
るためのグラスファイバー或いはガラスビーズ等のギャ
ップ材（スペーサ）が混入されている。A sealing material to be described later (see FIGS. 12 and 13) is provided between the TFT array substrate 10 and the opposing substrate 20, which are configured as described above and in which the pixel electrode 9a and the opposing electrode 21 face each other. The liquid crystal which is an example of the electro-optical material is sealed in the space surrounded by the parentheses, and the liquid crystal layer 50 is formed. The liquid crystal layer 50 assumes a predetermined alignment state by the alignment films 16 and 22 when no electric field is applied from the pixel electrode 9a. The liquid crystal layer 50 is made of, for example, a liquid crystal in which one or several kinds of nematic liquid crystals are mixed. The sealing material is T
An adhesive made of, for example, a photo-curing resin or a thermosetting resin for bonding the FT array substrate 10 and the counter substrate 20 around the periphery thereof, and a glass fiber or a glass fiber for setting a distance between both substrates to a predetermined value. A gap material (spacer) such as glass beads is mixed.

【００５６】更に、ＴＦＴアレイ基板１０と複数の画素
スイッチング用ＴＦＴ３０との間には、下地絶縁膜１２
が設けられている。下地絶縁膜１２は、ＴＦＴアレイ基
板１０の全面に形成されることにより、ＴＦＴアレイ基
板１０の表面の研磨時における荒れや、洗浄後に残る汚
れ等で画素スイッチング用ＴＦＴ３０の特性の劣化を防
止する機能を有する。下地絶縁膜１２は、例えば、ＮＳ
Ｇ（ノンドープトシリケートガラス）、ＰＳＧ（リンシ
リケートガラス）、ＢＳＧ（ボロンシリケートガラ
ス）、ＢＰＳＧ（ボロンリンシリケートガラス）などの
高絶縁性ガラス又は、酸化シリコン膜、窒化シリコン膜
等からなる。Further, a base insulating film 12 is provided between the TFT array substrate 10 and the plurality of pixel switching TFTs 30.
Is provided. The base insulating film 12 is formed on the entire surface of the TFT array substrate 10 to prevent deterioration of the characteristics of the pixel switching TFT 30 due to roughening of the surface of the TFT array substrate 10 during polishing, dirt remaining after cleaning, and the like. Having. The base insulating film 12 is made of, for example, NS.
It is made of a highly insulating glass such as G (non-doped silicate glass), PSG (phosphorus silicate glass), BSG (boron silicate glass), BPSG (boron phosphorous silicate glass), a silicon oxide film, a silicon nitride film, or the like.

【００５７】本実施形態では、半導体層１ａを高濃度ド
レイン領域１ｅから延設して第１蓄積容量電極１ｆと
し、これに対向する容量線３ｂの一部を第２蓄積容量電
極とし、ゲート絶縁膜を含んだ絶縁薄膜２を走査線３ａ
に対向する位置から延設してこれらの電極間に挟持され
た第１誘電体膜とすることにより、第１蓄積容量７０ａ
が構成されている。更に、この第２蓄積容量電極と対向
するバリア層８０ａの一部を第３蓄積容量電極とし、こ
れらの電極間に第１層間絶縁膜８１を設ける。第１層間
絶縁膜８１は第２誘電体膜として機能し、第２蓄積容量
７０ｂが形成されている。そして、これら第１蓄積容量
７０ａ及び第２蓄積容量７０ｂがコンタクトホール８ａ
を介して並列接続されて蓄積容量７０が構成されてい
る。このように第２蓄積容量７０ｂを構成する第１層間
絶縁膜８１は、酸化シリコン膜、窒化シリコン膜等でも
よいし、多層膜から構成してもよい。一般にゲート絶縁
膜等の絶縁薄膜２を形成するのに用いられる各種の公知
技術（減圧ＣＶＤ法、プラズマＣＶＤ法、熱酸化法等）
により、第１層間絶縁膜８１を形成可能である。In this embodiment, the semiconductor layer 1a extends from the high-concentration drain region 1e to form a first storage capacitor electrode 1f, and a part of the capacitor line 3b facing the first storage capacitor electrode 1f serves as a second storage capacitor electrode. The insulating thin film 2 including the film is connected to the scanning line 3a.
The first dielectric film extending from a position facing the first dielectric film and sandwiched between these electrodes makes the first storage capacitor 70a
Is configured. Further, a part of the barrier layer 80a facing the second storage capacitor electrode is used as a third storage capacitor electrode, and a first interlayer insulating film 81 is provided between these electrodes. The first interlayer insulating film 81 functions as a second dielectric film, and the second storage capacitor 70b is formed. The first storage capacitor 70a and the second storage capacitor 70b are connected to the contact holes 8a.
Are connected in parallel to form a storage capacitor 70. As described above, the first interlayer insulating film 81 constituting the second storage capacitor 70b may be a silicon oxide film, a silicon nitride film, or the like, or may be a multilayer film. Various known techniques generally used for forming the insulating thin film 2 such as a gate insulating film (low-pressure CVD, plasma CVD, thermal oxidation, etc.)
Thereby, the first interlayer insulating film 81 can be formed.

【００５８】図３において、画素スイッチング用ＴＦＴ
３０は、ＬＤＤ（Lightly Doped Drain）構造を有して
おり、走査線３ａ、当該走査線３ａからの電界によりチ
ャネルが形成される半導体層１ａのチャネル領域１
ａ’、走査線３ａと半導体層１ａとを絶縁するゲート絶
縁膜を含む絶縁薄膜２、データ線６ａ、半導体層１ａの
低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃ、半
導体層１ａの高濃度ソース領域１ｄ並びに高濃度ドレイ
ン領域１ｅを備えている。高濃度ドレイン領域１ｅに
は、複数の画素電極９ａのうちの対応する一つがバリア
層８０ａを中継して接続されている。また、バリア層８
０ａ及び第１層間絶縁膜８１の上には、高濃度ソース領
域１ｄへ通じるコンタクトホール５及びバリア層８０ａ
へ通じるコンタクトホール８ｂが各々形成された第２層
間絶縁膜４が形成されている。この高濃度ソース領域１
ｄへのコンタクトホール５を介して、データ線６ａは高
濃度ソース領域１ｄに電気接続されている。更に、デー
タ線６ａ及び第２層間絶縁膜４の上には、バリア層８０
ａへのコンタクトホール８ｂが形成された第３層間絶縁
膜７が形成されている。このコンタクトホール８ｂを介
して、画素電極９ａはバリア層８０ａに電気接続されて
おり、更にバリア層８０ａを中継してコンタクトホール
８ａを介して高濃度ドレイン領域１ｅに電気接続されて
いる。前述の画素電極９ａは、このように構成された第
３層間絶縁膜７の上面に設けられている。In FIG. 3, the pixel switching TFT
Reference numeral 30 denotes an LDD (Lightly Doped Drain) structure, and includes a scanning line 3a and a channel region 1 of a semiconductor layer 1a in which a channel is formed by an electric field from the scanning line 3a.
a ', an insulating thin film 2 including a gate insulating film for insulating the scanning line 3a from the semiconductor layer 1a, a data line 6a, a low-concentration source region 1b and a low-concentration drain region 1c of the semiconductor layer 1a, and a high-concentration source of the semiconductor layer 1a. A region 1d and a high-concentration drain region 1e are provided. A corresponding one of the plurality of pixel electrodes 9a is connected to the high-concentration drain region 1e via the barrier layer 80a. Also, the barrier layer 8
0a and the first interlayer insulating film 81, a contact hole 5 leading to the high-concentration source region 1d and a barrier layer 80a
A second interlayer insulating film 4 is formed in which contact holes 8b are formed. This high concentration source region 1
Data line 6a is electrically connected to high-concentration source region 1d via contact hole 5 to d. Further, a barrier layer 80 is formed on the data line 6a and the second interlayer insulating film 4.
A third interlayer insulating film 7 in which a contact hole 8b to a is formed is formed. The pixel electrode 9a is electrically connected to the barrier layer 80a via the contact hole 8b, and is further electrically connected to the high-concentration drain region 1e via the contact hole 8a via the barrier layer 80a. The above-described pixel electrode 9a is provided on the upper surface of the third interlayer insulating film 7 configured as described above.

【００５９】本実施形態では特に、第３層間絶縁膜７
は、平坦化膜の一例を構成しており、第２層間絶縁膜４
及びデータ線６ａからなる第３層間絶縁膜７の下地表面
の段差を吸収するように構成されている。より具体的に
は、第３層間絶縁膜７は、その製造工程において、先ず
当該下地表面の段差以上の厚みに積まれ、その後研磨処
理により、当初最も低かった部分が研磨されるまで研磨
され、更にデータ線６ａが露出しない程度の厚みまで研
磨されることにより、表面が完全に平らとなるように形
成されている。しかるに本実施形態では、図３に示した
ように、ＴＦＴアレイ基板１０は、画素スイッチング用
ＴＦＴ３０並びにその配線であるデータ線６ａ、走査線
３ａ及び容量線３ｂに対向する部分に凹状の溝１０ａが
掘られている。従って、通常のように平らな基板を用い
た場合と比較して、溝１０ａに応じて第３層間絶縁膜７
により平坦化すべき段差が緩和されている。このため、
平坦化膜として第３層間絶縁膜７に要求される膜厚は、
通常のように平らな基板を用いた場合と比較して、溝１
０ａの深さの分だけ薄くて良いことになる。研磨処理の
方法として、精度よく研磨量を制御するためにＣＭＰ処
理を用いてもよい。In this embodiment, in particular, the third interlayer insulating film 7
Constitutes an example of a flattening film, and the second interlayer insulating film 4
Also, it is configured to absorb a step on the underlying surface of the third interlayer insulating film 7 composed of the data line 6a. More specifically, in the manufacturing process, the third interlayer insulating film 7 is first stacked to a thickness equal to or greater than the step on the base surface, and then polished by a polishing process until the lowest portion is polished at first. Further, the data line 6a is polished to such a thickness that the data line 6a is not exposed, so that the surface is completely flattened. However, in the present embodiment, as shown in FIG. 3, the TFT array substrate 10 has a concave groove 10a in a portion facing the pixel switching TFT 30 and the data lines 6a, the scanning lines 3a, and the capacitance lines 3b which are the wirings. Have been dug. Therefore, as compared with the case where a flat substrate is used as usual, the third interlayer insulating film 7 is formed in accordance with the groove 10a.
Thereby, the step to be flattened is reduced. For this reason,
The film thickness required for the third interlayer insulating film 7 as a planarizing film is:
Compared to the case of using a flat substrate as usual, the groove 1
That is, it can be made thinner by the depth of 0a. As a method of the polishing process, a CMP process may be used in order to accurately control the polishing amount.

【００６０】従って、本実施形態によれば、平坦化膜た
る第３層間絶縁膜７が薄い分だけ、画素電極９ａと画素
スイッチング用ＴＦＴ３０とを結ぶコンタクトホール８
ｂの長さも短くて済むので、製造工程における当該コン
タクトホール８ｂを開孔する工程が容易となる。また、
コンタクトホール８ｂの径も比較的小さくて済むので、
画素開口率の向上が可能となる。特に研磨処理を用いて
第３層間絶縁膜７を形成しているが、その膜厚は比較的
薄いため、その膜厚が厚い程に大きくなる第３層間絶縁
膜７によるストレスの発生を低減でき、その結果、第３
層間絶縁膜７と第２層間絶縁膜４との界面におけるクラ
ックの発生を低減できる。Therefore, according to the present embodiment, the contact hole 8 connecting the pixel electrode 9a and the pixel switching TFT 30 is reduced by the thickness of the third interlayer insulating film 7, which is a flattening film.
Since the length b can be shortened, the step of forming the contact hole 8b in the manufacturing process becomes easy. Also,
Since the diameter of the contact hole 8b can be relatively small,
The pixel aperture ratio can be improved. In particular, the third interlayer insulating film 7 is formed using a polishing process, but since the film thickness is relatively small, the occurrence of stress due to the third interlayer insulating film 7 which increases as the film thickness increases can be reduced. , As a result, the third
The occurrence of cracks at the interface between the interlayer insulating film 7 and the second interlayer insulating film 4 can be reduced.

【００６１】以上の結果、第１実施形態によれば、製造
が比較的容易で製造歩留まり及び装置信頼性が高く、段
差のない画素電極９ａを画素スイッチング用ＴＦＴ３０
により駆動することにより高品位の画像表示が可能とな
る。尚、第３層間絶縁膜７を有機膜をスピンコートする
工程により形成しても、平らな基板を用いた場合と比較
して、やはり溝１０ａの深さに応じて平坦化すべき段差
が緩和されているため、比較的薄い平坦化膜により完全
な平坦化が可能となる。従って、コンタクトホール８ｂ
を短くする利益は、上述した研磨処理の場合と同様に得
られる。As a result, according to the first embodiment, the pixel electrode 9a which is relatively easy to manufacture, has a high manufacturing yield and high device reliability, and has no steps is used for the pixel switching TFT 30.
, High-quality image display becomes possible. Even when the third interlayer insulating film 7 is formed by the step of spin-coating an organic film, the level difference to be flattened according to the depth of the groove 10a is reduced as compared with the case where a flat substrate is used. Therefore, complete flattening can be performed by a relatively thin flattening film. Therefore, contact hole 8b
Is obtained in the same manner as in the polishing process described above.

【００６２】本実施形態では好ましくは、溝１０ａの深
さは、第３層間絶縁膜７の下地表面の段差が５００ｎｍ
以下となるように設定される。このように溝１０ａを掘
っておけば、平坦化膜としての第３層間絶縁膜７に最低
限必要な厚みは、５００ｎｍ程度でよい。即ち、第３層
間絶縁膜７を５００ｎｍ程度に薄く形成することが可能
となり、コンタクトホール８ｂを開孔する工程が非常に
容易となる。特に、低温形成可能なＰＳＧ、ＢＳＧ、Ｂ
ＰＳＧ等から第３層間絶縁膜７を形成しても、５００ｎ
ｍ程度の比較的薄い膜厚であれば、発生する応力は極め
て小さくて済み、その界面におけるクラックの発生を効
率的に阻止し得る。また、５００ｎｍ程度の比較的薄い
膜厚であれば、既存の薄膜形成技術によっても、研磨処
理を施す前の第３層間絶縁膜７の表面の荒れは殆ど起こ
らず、研磨処理を施すに十分良好な表面が得られる。因
みに、このような溝１０ａが無かったと仮定すると、画
素電極９ａ及び画素スイッチング用ＴＦＴ３０の間にあ
る走査線３ａ、容量線３ｂ、データ線６ａ等の配線並び
にこれらを相互に電気的に絶縁するための第１層間絶縁
膜８１及び第２層間絶縁膜４の存在により、第３層間絶
縁膜７の下地表面における段差は１０００ｎｍ程度或い
はそれ以上となるため、本実施形態の如き利益を得るこ
とは基本的に困難である。尚、このような深さの溝１０
ａは、既存のエッチング技術により比較的容易に掘るこ
とが可能である。In the present embodiment, preferably, the depth of the groove 10a is such that the step on the surface of the base of the third interlayer insulating film 7 is 500 nm.
It is set to be as follows. If the trench 10a is dug in this way, the minimum thickness required for the third interlayer insulating film 7 as the planarizing film may be about 500 nm. That is, the third interlayer insulating film 7 can be formed as thin as about 500 nm, and the step of forming the contact hole 8b becomes very easy. Especially, PSG, BSG, B which can be formed at low temperature
Even if the third interlayer insulating film 7 is formed from PSG or the like, 500 n
With a relatively thin film thickness of about m, the generated stress can be extremely small, and the generation of cracks at the interface can be effectively prevented. Further, if the film thickness is relatively thin, about 500 nm, the surface of the third interlayer insulating film 7 before polishing is hardly roughened by the existing thin film forming technique, and is sufficiently good for polishing. Surface is obtained. By the way, assuming that there is no such a groove 10a, wiring such as a scanning line 3a, a capacitance line 3b, a data line 6a, etc. between the pixel electrode 9a and the pixel switching TFT 30 and these are electrically insulated from each other. The first interlayer insulating film 81 and the second interlayer insulating film 4 cause the step on the underlying surface of the third interlayer insulating film 7 to be about 1000 nm or more. Difficult. In addition, the groove 10 having such a depth is used.
a can be dug relatively easily by existing etching techniques.

【００６３】以上説明した第１実施形態では、画素スイ
ッチング用ＴＦＴ３０は、好ましくは図３に示したよう
にＬＤＤ構造を持つが、低濃度ソース領域１ｂ及び低濃
度ドレイン領域１ｃに不純物イオンの打ち込みを行わな
いオフセット構造を持ってよいし、走査線３ａの一部か
らなるゲート電極をマスクとして高濃度で不純物イオン
を打ち込み、自己整合的に高濃度ソース及びドレイン領
域を形成するセルフアライン型のＴＦＴであってもよ
い。また本実施形態では、画素スイッチング用ＴＦＴ３
０のゲート電極を高濃度ソース領域１ｄ及び高濃度ドレ
イン領域１ｅ間に１個のみ配置したシングルゲート構造
としたが、これらの間に２個以上のゲート電極を配置し
てもよい。このようにデュアルゲート或いはトリプルゲ
ート以上でＴＦＴを構成すれば、チャネルとソース及び
ドレイン領域との接合部のリーク電流を防止でき、オフ
時の電流を低減することができる。In the first embodiment described above, the pixel switching TFT 30 preferably has an LDD structure as shown in FIG. 3, but implants impurity ions into the low concentration source region 1b and the low concentration drain region 1c. It may have an offset structure which is not performed, or a self-aligned TFT in which impurity ions are implanted at a high concentration by using a gate electrode formed of a part of the scanning line 3a as a mask to form a high concentration source and drain region in a self-aligned manner. There may be. In this embodiment, the pixel switching TFT 3
Although only one gate electrode is disposed between the high-concentration source region 1d and the high-concentration drain region 1e, two or more gate electrodes may be disposed between them. When a TFT is formed with a dual gate or a triple gate or more as described above, a leak current at a junction between a channel and a source / drain region can be prevented, and a current in an off state can be reduced.

【００６４】また本実施形態の電気光学装置では特に、
図２及び図３に示すように高濃度ドレイン領域１ｅと画
素電極９ａとをコンタクトホール８ａ及びコンタクトホ
ール８ｂを介してバリア層８０ａを経由して電気接続す
るので、画素電極９ａからドレイン領域まで一つのコン
タクトホールを開孔する場合と比較して、コンタクトホ
ール８ａ及びコンタクトホール８ｂの径を夫々小さくで
きる。In the electro-optical device according to the present embodiment,
As shown in FIGS. 2 and 3, the high-concentration drain region 1e and the pixel electrode 9a are electrically connected to each other via the barrier layer 80a through the contact holes 8a and 8b. The diameter of each of the contact holes 8a and 8b can be reduced as compared with the case where one contact hole is opened.

【００６５】このようなバリア層８０ａは、例えば高融
点金属であるＴｉ（チタン）、Ｃｒ（クロム）、Ｗ（タ
ングステン）、Ｔａ（タンタル）、Ｍｏ（モリブデン）
及びＰｂ（鉛）のうちの少なくとも一つを含む、金属単
体、合金、金属シリサイド等から構成するようにする。
これにより、コンタクトホール８ｂを介してバリア層８
０ａ及び画素電極９ａ間で良好な電気接続がとれる。ま
た、バリア層８０ａの膜厚は、例えば５０ｎｍ以上５０
０ｎｍ以下程度とするのが好ましい。５０ｎｍ程度の厚
みがあれば、製造プロセスにおけるコンタクトホール８
ｂの開孔時に突き抜ける可能性は低くなり、また５００
ｎｍ程度であればバリア層８０ａの存在に起因した画素
電極９ａの表面の凹凸は問題とならないか或いは比較的
容易に平坦化可能だからである。The barrier layer 80a is made of, for example, a high melting point metal such as Ti (titanium), Cr (chromium), W (tungsten), Ta (tantalum), and Mo (molybdenum).
And at least one of Pb (lead) and a metal simple substance, an alloy, a metal silicide, or the like.
Thereby, the barrier layer 8 is formed via the contact hole 8b.
Good electrical connection can be obtained between the pixel electrode 9a and the pixel electrode 9a. The thickness of the barrier layer 80a is, for example, 50 nm or more and 50 nm or more.
It is preferable that the thickness be about 0 nm or less. If the thickness is about 50 nm, the contact hole 8 in the manufacturing process
b is less likely to pierce at the time of opening, and 500
This is because if the thickness is on the order of nm, unevenness on the surface of the pixel electrode 9a due to the presence of the barrier layer 80a does not pose a problem or can be relatively easily flattened.

【００６６】尚、本実施形態の各コンタクトホール（８
ａ、８ｂ及び５）の平面形状は、円形や四角形或いはそ
の他の多角形状等でもよいが、円形は特にコンタクトホ
ールの周囲の層間絶縁膜等におけるクラック防止に役立
つ。そして、良好な電気接続を得るために、ドライエッ
チング後にウエットエッチングを行って、これらのコン
タクトホールに夫々若干のテーパをつけることが好まし
い。In this embodiment, each contact hole (8
The planar shapes of a, 8b and 5) may be circular, square or other polygonal shapes, but the circular shape is particularly useful for preventing cracks in the interlayer insulating film around the contact hole. Then, in order to obtain a good electrical connection, it is preferable that wet etching is performed after dry etching to slightly taper each of these contact holes.

【００６７】以上のように構成される第１実施形態の電
気光学装置の製造プロセスについては、後述する第３実
施形態の電気光学装置の製造プロセスに若干の変更を加
えれば足りるので、第３実施形態の製造プロセスのとこ
ろで併せて説明する。As for the manufacturing process of the electro-optical device of the first embodiment configured as described above, it is sufficient to make a slight change to the manufacturing process of the electro-optical device of the third embodiment described later. The manufacturing process of the embodiment will also be described.

【００６８】（第２実施形態）本発明の第２実施形態に
おける電気光学装置の構成について、図４を参照して説
明する。図４は、第２実施形態における図２のＡ−Ａ’
断面に対応する箇所の断面図である。また、図４におい
ては、各層や各部材を図面上で認識可能な程度の大きさ
とするため、各層や各部材毎に縮尺を異ならしめてあ
る。尚、図４に示した第２実施形態において図３に示し
た第1実施形態と同様の構成要素については、同様の参
照符号を付し、その説明は省略する。(Second Embodiment) The structure of an electro-optical device according to a second embodiment of the present invention will be described with reference to FIG. FIG. 4 is a sectional view taken along line AA ′ of FIG. 2 in the second embodiment.
It is sectional drawing of the location corresponding to a cross section. In FIG. 4, the scale of each layer and each member is different for each layer and each member in order to make the size recognizable in the drawing. In the second embodiment shown in FIG. 4, the same components as those in the first embodiment shown in FIG. 3 are denoted by the same reference numerals, and the description thereof will be omitted.

【００６９】図４において、第２実施形態では、第１実
施形態と比べて、先ずＴＦＴアレイ基板１０に溝１０ａ
が設けられていない点とＴＦＴアレイ基板１０上におけ
るＴＦＴ３０に対向する位置に第１遮光膜１１ａが設け
られている点とが異なる。更に、第３層間絶縁膜７が、
一の層間絶縁膜の一例である層間絶縁膜７ａ及び他の層
間絶縁膜の一例である層間絶縁膜７ｂの２層からなる点
と、これらのうち層間絶縁膜７ａがストッパ層としての
データ線６ａ上に形成され且つデータ線６ａの表面レベ
ルまで研磨されて平坦化されている点と、層間絶縁膜７
ｂが層間絶縁膜７ａ及び研磨処理により露出したデータ
線６ａ部分上に形成されている点が異なる。その他の構
成については第１実施形態の場合と同様である。Referring to FIG. 4, in the second embodiment, first, a groove 10a is formed in the TFT array substrate 10 in comparison with the first embodiment.
Is different from the point that the first light shielding film 11a is provided at a position facing the TFT 30 on the TFT array substrate 10. Further, the third interlayer insulating film 7
A point composed of two layers, an interlayer insulating film 7a which is an example of one interlayer insulating film and an interlayer insulating film 7b which is an example of another interlayer insulating film, and among these, the interlayer insulating film 7a is a data line 6a as a stopper layer Formed on the upper surface and polished to the surface level of the data line 6a and flattened;
b is formed on the interlayer insulating film 7a and the data line 6a exposed by the polishing process. Other configurations are the same as those in the first embodiment.

【００７０】従って、第２実施形態の電気光学装置によ
れば、その製造の際に、研磨処理を時間管理ではなくデ
ータ線６ａをストッパ層として用いてストップしている
ので、層間絶縁膜７ａの平坦化時に高い精度で研磨量
（研磨する膜厚）が制御されている。このため、層間絶
縁膜７ａにおける研磨量不足により残った段差に起因し
て液晶５０の配向不良等が生じたり、研磨量過剰により
データ線６ａが断線したり、或いは研磨量過剰により画
素電極９ａとデータ線６ａとの寄生容量の増大等が生じ
たりすることによる装置欠陥や表示不良が低減されてい
る。これに加えて、前述した従来例の如く研磨処理によ
り平坦化膜が薄くなり過ぎたるのを防ぐために研磨処理
の対象となる平坦化膜を安全率を見込んで必要以上に厚
くしなくてもよいので、表面の段差をとるのに最小限必
要な膜厚の一の層間絶縁膜７ａを用いることができる。
このため、層間絶縁膜７ａにより発生するストレスを低
減でき、これによるクラック等の発生も有効に防ぐこと
ができる。更に、画素電極９ａとＴＦＴ３０とを接続す
るためのコンタクトホール８ｂの長さも短くて済む。Therefore, according to the electro-optical device of the second embodiment, the polishing process is stopped not by time management but by using the data line 6a as a stopper layer at the time of its manufacture. The polishing amount (the film thickness to be polished) is controlled with high precision during flattening. For this reason, poor alignment of the liquid crystal 50 or the like occurs due to a step remaining due to the insufficient polishing amount in the interlayer insulating film 7a, the data line 6a is disconnected due to excessive polishing amount, or the pixel electrode 9a due to excessive polishing amount. Device defects and display defects due to an increase in parasitic capacitance with the data line 6a are reduced. In addition, in order to prevent the planarization film from becoming too thin by the polishing process as in the conventional example described above, the planarization film to be subjected to the polishing process does not have to be unnecessarily thick in consideration of a safety factor. Therefore, it is possible to use the interlayer insulating film 7a having a minimum thickness required to remove a step on the surface.
Therefore, the stress generated by the interlayer insulating film 7a can be reduced, and the occurrence of cracks or the like due to this can be effectively prevented. Further, the length of the contact hole 8b for connecting the pixel electrode 9a and the TFT 30 can be reduced.

【００７１】また、第２実施形態では、走査線３ａ、容
量線３ｂ及びＴＦＴ３０の下側を通るように、第１遮光
膜１１ａが設けられているので、ＴＦＴアレイ基板１０
の側からの反射光（戻り光）等がＴＦＴ３０のチャネル
領域１ａ’や低濃度ソース領域１ｂ、低濃度ドレイン領
域１ｃに入射する事態を未然に防ぐことができ、これに
起因した光電流の発生によりＴＦＴ３０の特性が劣化す
ることはない。第１遮光膜１１ａは、好ましくは不透明
な高融点金属であるＴｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ及びＰ
ｂのうちの少なくとも一つを含む、金属単体、合金、金
属シリサイド等から構成される。尚、第１遮光膜１１ａ
は、例えば走査線３ａ下に延設されて、定電位線に電気
接続されてもよい。このように構成すれば、第１遮光膜
１１ａに対向配置されるＴＦＴ３０に対し第１遮光膜１
１ａの電位変動が悪影響を及ぼすことはない。この場
合、定電位線としては、当該電気光学装置を駆動するた
めの周辺回路（例えば、走査線駆動回路、データ線駆動
回路等）に供給される負電源、正電源等の定電位線、接
地電源、対向電極２１に供給される定電位線等が挙げら
れる。また、第１遮光膜１１ａの平面レイアウトとして
は、走査線３ａあるいはデータ線６ａに沿って延設され
た縞状でも良いし、データ線６ａ及び走査線３ａに沿っ
て格子状でも良いし、少なくとも画素スイッチング用Ｔ
ＦＴ３０のチャネル領域１ａ’や低濃度ソース領域１
ｂ、低濃度ドレイン領域１ｃを覆うように島状でもよ
い。In the second embodiment, the first light shielding film 11a is provided so as to pass under the scanning line 3a, the capacitance line 3b and the TFT 30, so that the TFT array substrate 10
Can be prevented from entering the channel region 1a ', the low-concentration source region 1b, and the low-concentration drain region 1c of the TFT 30 beforehand, and the generation of a photocurrent due to this can be prevented. Therefore, the characteristics of the TFT 30 are not deteriorated. The first light shielding film 11a is preferably made of an opaque high melting point metal such as Ti, Cr, W, Ta, Mo, and P.
It is composed of a metal simple substance, an alloy, a metal silicide or the like containing at least one of b. Incidentally, the first light shielding film 11a
May extend below the scanning line 3a, for example, and may be electrically connected to a constant potential line. According to this structure, the first light-shielding film 1 is provided for the TFT 30 disposed opposite to the first light-shielding film 11a.
The fluctuation of the potential of 1a does not adversely affect. In this case, the constant potential line includes a constant potential line such as a negative power supply or a positive power supply supplied to a peripheral circuit (for example, a scanning line driving circuit, a data line driving circuit, or the like) for driving the electro-optical device, or a ground. A power source, a constant potential line supplied to the counter electrode 21, and the like are included. In addition, the planar layout of the first light-shielding film 11a may be a stripe shape extending along the scanning line 3a or the data line 6a, a lattice shape along the data line 6a and the scanning line 3a, or at least. T for pixel switching
The channel region 1 a ′ of the FT 30 or the low concentration source region 1
b, It may be island-shaped so as to cover the low-concentration drain region 1c.

【００７２】以上のように構成される第２実施形態の電
気光学装置の製造プロセスについては、後述する第３実
施形態の電気光学装置の製造プロセスに若干の変更を加
えれば足りるので、第３実施形態の製造プロセスのとこ
ろで併せて説明する。As for the manufacturing process of the electro-optical device of the second embodiment configured as described above, it is sufficient to slightly change the manufacturing process of the electro-optical device of the third embodiment described later. The manufacturing process of the embodiment will also be described.

【００７３】（第３実施形態）本発明の第３実施形態に
おける電気光学装置の構成について、図５を参照して説
明する。図５は、第３実施形態における図２のＡ−Ａ’
断面に対応する箇所の断面図である。また、図５におい
ては、各層や各部材を図面上で認識可能な程度の大きさ
とするため、各層や各部材毎に縮尺を異ならしめてあ
る。尚、図５に示した第３実施形態において図３に示し
た第1実施形態又は図４に示した第２実施形態と同様の
構成要素については、同様の参照符号を付し、その説明
は省略する。(Third Embodiment) The configuration of an electro-optical device according to a third embodiment of the present invention will be described with reference to FIG. FIG. 5 is a sectional view taken along line AA ′ of FIG. 2 in the third embodiment.
It is sectional drawing of the location corresponding to a cross section. Further, in FIG. 5, the scale of each layer and each member is different in order to make each layer and each member have a size recognizable in the drawing. In the third embodiment shown in FIG. 5, the same components as those in the first embodiment shown in FIG. 3 or the second embodiment shown in FIG. 4 are denoted by the same reference numerals, and the description thereof will be omitted. Omitted.

【００７４】図５において、第３実施形態では、第１実
施形態と比べて、第２実施形態の場合と同様に、第３層
間絶縁膜７が層間絶縁膜７ａ及び層間絶縁膜７ｂの少な
くとも２層からなる点と、層間絶縁膜７ａがストッパ層
としてのデータ線６ａ上に形成され且つＣＭＰ処理等に
よりデータ線６ａの表面レベルまで研磨されて平坦化さ
れている点と、層間絶縁膜７ｂがその上に形成されてい
る点が異なる。その他の構成については第１実施形態の
場合と同様である。In FIG. 5, in the third embodiment, as compared with the first embodiment, the third interlayer insulating film 7 has at least two of the interlayer insulating films 7a and 7b, as in the second embodiment. And the point that the interlayer insulating film 7a is formed on the data line 6a as a stopper layer and polished to the surface level of the data line 6a by a CMP process or the like and flattened. The difference is that it is formed thereon. Other configurations are the same as those in the first embodiment.

【００７５】従って、第３実施形態の電気光学装置によ
れば、第１実施形態におけるＴＦＴアレイ基板１０に溝
１０ａを形成したことによる前述した効果と、第２実施
形態におけるデータ線６ａをストッパ層として用いて層
間絶縁膜７ａをＣＭＰ処理等により平坦化した上に層間
絶縁膜７ｂを形成したことによる前述の効果との両方の
効果を奏する。Therefore, according to the electro-optical device of the third embodiment, the effect of forming the groove 10a in the TFT array substrate 10 of the first embodiment and the effect of the data line 6a of the second embodiment on the stopper layer are obtained. The above-mentioned effect can be obtained by forming the interlayer insulating film 7b after flattening the interlayer insulating film 7a by a CMP process or the like.

【００７６】（第３実施形態における電気光学装置の製
造プロセス）次に、以上のような構成を持つ第３実施形
態における電気光学装置を構成するＴＦＴアレイ基板側
の製造プロセスについて、図６から図９を参照して説明
する。尚、図６から図９は各工程におけるＴＦＴアレイ
基板側の各層を、図５と同様に図２のＡ−Ａ’断面に対
応させて示す工程図である。(Manufacturing Process of Electro-Optical Device According to Third Embodiment) Next, a manufacturing process of the TFT array substrate constituting the electro-optical device according to the third embodiment having the above-described configuration will be described with reference to FIGS. This will be described with reference to FIG. FIGS. 6 to 9 are process diagrams showing each layer on the TFT array substrate side in each process corresponding to the AA ′ section of FIG. 2 as in FIG.

【００７７】先ず図６の工程（１）に示すように、石英
基板、ハードガラス基板、シリコン基板等のＴＦＴアレ
イ基板１０を用意する。ここで、好ましくはＮ２（窒
素）等の不活性ガス雰囲気且つ約９００〜１３００℃の
高温でアニール処理し、後に実施される高温プロセスに
おけるＴＦＴアレイ基板１０に生じる歪みが少なくなる
ように前処理しておく。即ち、製造プロセスにおける最
高温で高温処理される温度に合わせて、事前にＴＦＴア
レイ基板１０を同じ温度かそれ以上の温度で熱処理して
おく。First, as shown in step (1) of FIG. 6, a TFT array substrate 10 such as a quartz substrate, a hard glass substrate, a silicon substrate, etc. is prepared. Here, annealing is preferably performed in an inert gas atmosphere such as N 2 (nitrogen) and at a high temperature of about 900 to 1300 ° C., and pre-processing is performed so that distortion generated in the TFT array substrate 10 in a high-temperature process performed later is reduced. Keep it. That is, the TFT array substrate 10 is previously heat-treated at the same temperature or a higher temperature in accordance with the highest temperature at the highest temperature in the manufacturing process.

【００７８】次に工程（２）に示すように、フォトリソ
グラフィ工程及びエッチング工程により、ＴＦＴアレイ
基板１０上のＴＦＴ３０、データ線６ａ、走査線３ａ及
び容量線３ｂ等が形成される予定の領域に溝１０ａを掘
る。この際、溝１０ａの深さは、後に第３層間絶縁膜７
の下地表面の段差が５００ｎｍ以下となるように設定さ
れる。即ち、溝１０ａの深さは、ＴＦＴ３０及びデータ
線６ａ等の配線を構成する各種の導電膜や半導体層、更
に層間絶縁膜を構成する各種の絶縁膜の膜厚の設計値に
応じて個別具体的に決定される。Next, as shown in step (2), a photolithography step and an etching step are performed on the TFT array substrate 10 in areas where the TFT 30, the data line 6a, the scanning line 3a, the capacitor line 3b and the like are to be formed. Dig the groove 10a. At this time, the depth of the groove 10a is determined later by the third interlayer insulating film 7.
Is set so that the step on the surface of the underlayer becomes 500 nm or less. That is, the depth of the groove 10a is individually determined in accordance with the design value of the thickness of various conductive films and semiconductor layers constituting the wiring such as the TFT 30 and the data line 6a, and the various insulating films constituting the interlayer insulating film. Is determined.

【００７９】次に工程（３）に示すように、ＴＦＴアレ
イ基板１０の上に、例えば、常圧又は減圧ＣＶＤ法等に
よりＴＥＯＳ（テトラ・エチル・オルソ・シリケート）
ガス、ＴＥＢ（テトラ・エチル・ボートレート）ガス、
ＴＭＯＰ（テトラ・メチル・オキシ・フォスレート）ガ
ス等を用いて、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなど
のシリケートガラス膜、窒化シリコン膜や酸化シリコン
膜等からなる下地絶縁膜１２を形成する。この下地絶縁
膜１２の膜厚は、例えば、約５００〜２０００ｎｍとす
る。Next, as shown in step (3), TEOS (tetra-ethyl-ortho-silicate) is formed on the TFT array substrate 10 by, for example, normal pressure or low pressure CVD.
Gas, TEB (tetra ethyl boat rate) gas,
A base insulating film 12 made of a silicate glass film such as NSG, PSG, BSG, BPSG, or the like, a silicon nitride film, a silicon oxide film, or the like is formed by using a TMOP (tetra methyl oxy phosphate) gas or the like. The thickness of the base insulating film 12 is, for example, about 500 to 2000 nm.

【００８０】次に工程（４）に示すように、下地絶縁膜
１２の上に、約４５０〜５５０℃、好ましくは約５００
℃の比較的低温環境中で、流量約４００〜６００ｃｃ／
ｍｉｎのモノシランガス、ジシランガス等を用いた減圧
ＣＶＤ（例えば、圧力約２０〜４０ＰａのＣＶＤ）によ
り、アモルファスシリコン膜を形成する。その後、窒素
雰囲気中で、約６００〜７００℃にて約１〜１０時間、
好ましくは、４〜６時間のアニール処理を施することに
より、ポリシリコン膜１を約５０〜２００ｎｍの厚さ、
好ましくは約１００ｎｍの厚さとなるまで固相成長させ
る。固相成長させる方法としては、ＲＴＡ（Rapid Ther
mal Anneal)を使ったアニール処理でも良いし、エキシ
マレーザー等を用いたレーザーアニールでも良い。Next, as shown in step (4), a temperature of about 450 to 550 ° C., preferably about 500
Flow rate of about 400 to 600 cc /
An amorphous silicon film is formed by low-pressure CVD (for example, CVD at a pressure of about 20 to 40 Pa) using a monosilane gas, a disilane gas, or the like for min. Thereafter, in a nitrogen atmosphere at about 600 to 700 ° C. for about 1 to 10 hours,
Preferably, the polysilicon film 1 is formed to a thickness of about 50 to 200 nm by performing an annealing process for 4 to 6 hours.
Preferably, the solid phase is grown to a thickness of about 100 nm. As a method for solid phase growth, RTA (Rapid Ther
(annealing using mal anneal) or laser annealing using an excimer laser or the like.

【００８１】この際、図３に示した画素スイッチング用
ＴＦＴ３０として、ｎチャネル型の画素スイッチング用
ＴＦＴ３０を作成する場合には、当該チャネル領域にＳ
ｂ（アンチモン）、Ａｓ（砒素）、Ｐ（リン）などのＶ
族元素の不純物イオンを僅かにイオン注入等によりドー
プしても良い。また、画素スイッチング用ＴＦＴ３０を
ｐチャネル型とする場合には、Ｂ（ボロン）、Ｇａ（ガ
リウム）、Ｉｎ（インジウム）などのIII族元素の不純
物イオンを僅かにイオン注入等によりドープしても良
い。尚、アモルファスシリコン膜を経ないで、減圧ＣＶ
Ｄ法等によりポリシリコン膜１を直接形成しても良い。
或いは、減圧ＣＶＤ法等により堆積したポリシリコン膜
にシリコンイオンを打ち込んで一旦非晶質化し、その後
アニール処理等により再結晶化させてポリシリコン膜１
を形成しても良い。At this time, when an n-channel type pixel switching TFT 30 is formed as the pixel switching TFT 30 shown in FIG.
V such as b (antimony), As (arsenic), and P (phosphorus)
The impurity ions of the group element may be slightly doped by ion implantation or the like. When the pixel switching TFT 30 is of a p-channel type, impurity ions of group III elements such as B (boron), Ga (gallium), and In (indium) may be slightly doped by ion implantation or the like. . In addition, without passing through the amorphous silicon film,
The polysilicon film 1 may be formed directly by the D method or the like.
Alternatively, silicon ions are implanted into a polysilicon film deposited by a low pressure CVD method or the like to make it amorphous once, and then recrystallized by an annealing process or the like to form a polysilicon film 1.
May be formed.

【００８２】次に工程（５）に示すように、フォトリソ
グラフィ工程、エッチング工程等により、図２に示した
如き第1蓄積容量電極１ｆを含む所定パターンを有する
半導体層１ａを形成する。Next, as shown in step (5), a semiconductor layer 1a having a predetermined pattern including the first storage capacitor electrode 1f as shown in FIG. 2 is formed by a photolithography step, an etching step and the like.

【００８３】次に工程（６）に示すように、画素スイッ
チング用ＴＦＴ３０を構成する半導体層１ａと共に第１
蓄積容量電極１ｆを約９００〜１３００℃の温度、好ま
しくは約１０００℃の温度により熱酸化することによ
り、約３０ｎｍの比較的薄い厚さの熱酸化シリコン膜２
ａを形成し、更に工程（７）に示すように、減圧ＣＶＤ
法等により高温酸化シリコン膜（ＨＴＯ膜）や窒化シリ
コン膜からなる絶縁膜２ｂを約５０ｎｍの比較的薄い厚
さに堆積し、熱酸化シリコン膜２ａ及び絶縁膜２ｂを含
む多層構造を持つ画素スイッチング用ＴＦＴ３０のゲー
ト絶縁膜と共に蓄積容量形成用の第１誘電体膜を含む絶
縁薄膜２を形成する。この結果、半導体層１ａの厚さ
は、約３０〜１５０ｎｍの厚さ、好ましくは約３５〜５
０ｎｍの厚さとなり、絶縁薄膜２の厚さは、約２０〜１
５０ｎｍの厚さ、好ましくは約３０〜１００ｎｍの厚さ
となる。このように高温熱酸化時間を短くすることによ
り、特に８インチ程度の大型基板を使用する場合に熱に
よるそりを防止することができる。但し、ポリシリコン
膜１を熱酸化することのみにより、単一層構造を持つ絶
縁薄膜２を形成してもよい。Next, as shown in the step (6), the first layer together with the semiconductor layer 1a constituting the pixel switching TFT 30 is formed.
By thermally oxidizing the storage capacitor electrode 1f at a temperature of about 900 to 1300 ° C., preferably at a temperature of about 1000 ° C., a relatively thin thermally oxidized silicon film 2 of about 30 nm is formed.
a, and as shown in step (7), low pressure CVD
An insulating film 2b made of a high-temperature silicon oxide film (HTO film) or a silicon nitride film is deposited to a relatively thin thickness of about 50 nm by a method or the like, and a pixel switching having a multilayer structure including the thermal silicon oxide film 2a and the insulating film 2b The insulating thin film 2 including the first dielectric film for forming the storage capacitor is formed together with the gate insulating film of the TFT 30 for use. As a result, the thickness of the semiconductor layer 1a is about 30 to 150 nm, preferably about 35 to 5 nm.
0 nm, and the thickness of the insulating thin film 2 is about 20 to 1
It will be 50 nm thick, preferably about 30-100 nm thick. By shortening the high-temperature thermal oxidation time in this way, warpage due to heat can be prevented particularly when a large substrate of about 8 inches is used. However, the insulating thin film 2 having a single-layer structure may be formed only by thermally oxidizing the polysilicon film 1.

【００８４】次に工程（８）に示すように、フォトリソ
グラフィ工程、エッチング工程等によりレジスト層５０
０を第１蓄積容量電極１ｆとなる部分を除く半導体層１
ａ上に形成した後、例えばＰイオンをドーズ量約３×１
０１２／ｃｍ２でドープして、第1蓄積容量電極１ｆを
低抵抗化してもよい。Next, as shown in a step (8), a resist layer 50 is formed by a photolithography step, an etching step and the like.
0 is the semiconductor layer 1 excluding the portion serving as the first storage capacitor electrode 1f
After forming on P.a, for example, P ions are dosed at about 3 × 1
The first storage capacitor electrode 1f may be doped with 0 12 / cm 2 to lower the resistance.

【００８５】次に工程（９）に示すように、レジスト層
５００を除去した後、減圧ＣＶＤ法等によりポリシリコ
ン膜３を堆積し、更にリン（Ｐ）を熱拡散し、ポリシリ
コン膜３を導電化する。又は、Ｐイオンをポリシリコン
膜３の成膜と同時に導入したドープトシリコン膜を用い
てもよい。ポリシリコン膜３の膜厚は、約１００〜５０
０ｎｍの厚さ、好ましくは約３００ｎｍに堆積する。Next, as shown in step (9), after the resist layer 500 is removed, a polysilicon film 3 is deposited by a low pressure CVD method or the like, and phosphorus (P) is thermally diffused to form the polysilicon film 3. It becomes conductive. Alternatively, a doped silicon film in which P ions are introduced simultaneously with the formation of the polysilicon film 3 may be used. The thickness of the polysilicon film 3 is about 100 to 50.
Deposit to a thickness of 0 nm, preferably about 300 nm.

【００８６】次に図７の工程（１０）に示すように、フ
ォトリソグラフィ工程、エッチング工程等により、図２
に示した如き所定パターンの走査線３ａ及び容量線３ｂ
を形成する。走査線３ａ及び容量線３ｂは、高融点金属
や金属シリサイド等の金属合金膜で形成しても良いし、
ポリシリコン膜等と組み合わせた多層配線としても良
い。Next, as shown in step (10) of FIG. 7, a photolithography step, an etching step, etc.
The scanning lines 3a and the capacitance lines 3b having a predetermined pattern as shown in FIG.
To form The scanning line 3a and the capacitance line 3b may be formed of a metal alloy film such as a refractory metal or a metal silicide,
It may be a multilayer wiring in combination with a polysilicon film or the like.

【００８７】次に工程（１１）に示すように、図５に示
した画素スイッチング用ＴＦＴ３０をＬＤＤ構造を持つ
ｎチャネル型のＴＦＴとする場合、半導体層１ａに、先
ず低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃを
形成するために、走査線３ａの一部からなるゲート電極
をマスクとして、ＰなどのＶ族元素の不純物イオンを低
濃度で、例えば、Ｐイオンを１〜３×１０１３／ｃｍ２
のドーズ量にてドープする。これにより走査線３ａ下の
半導体層１ａはチャネル領域１ａ’となる。この不純物
イオンのドープにより容量線３ｂ及び走査線３ａも低抵
抗化される。Next, as shown in step (11), when the pixel switching TFT 30 shown in FIG. 5 is an n-channel type TFT having an LDD structure, the semiconductor layer 1a first includes the low-concentration source region 1b and the low-concentration source region 1b. to form a doped drain region 1c, and a gate electrode formed of a part of the scanning line 3a as a mask, a low concentration impurity ions of the group V element such as P, for example, P ions 1 to 3 × 10 13 / cm 2
Doping at a dose of. Thereby, the semiconductor layer 1a below the scanning line 3a becomes the channel region 1a '. The resistance of the capacitance line 3b and the scanning line 3a is also reduced by the doping of the impurity ions.

【００８８】次に工程（１２）に示すように、画素スイ
ッチング用ＴＦＴ３０を構成する高濃度ソース領域１ｄ
及び高濃度ドレイン領域１ｅを形成するために、走査線
３ａよりも幅の広いマスクでレジスト層６００を走査線
３ａ上に形成した後、同じくＰなどのＶ族元素の不純物
イオンを高濃度で、例えば、Ｐイオンを１〜３×１０
１５／ｃｍ２のドーズ量にてドープする。また、画素ス
イッチング用ＴＦＴ３０をｐチャネル型とする場合、半
導体層１ａに、低濃度ソース領域１ｂ及び低濃度ドレイ
ン領域１ｃ並びに高濃度ソース領域１ｄ及び高濃度ドレ
イン領域１ｅを形成するために、ＢなどのIII族元素の
不純物イオンを用いてドープする。尚、例えば、低濃度
のドープを行わずに、オフセット構造のＴＦＴとしても
よく、走査線３ａをマスクとして、Ｐイオン、Ｂイオン
等を用いたイオン注入技術によりセルフアライン型のＴ
ＦＴとしてもよい。この不純物イオンのドープにより容
量線３ｂ及び走査線３ａも更に低抵抗化される。Next, as shown in step (12), the high-concentration source region 1d constituting the pixel switching TFT 30
In order to form the high-concentration drain region 1e, a resist layer 600 is formed on the scanning line 3a with a mask wider than the scanning line 3a. For example, P ion is 1 to 3 × 10
Doping is performed at a dose of 15 / cm 2 . In the case where the pixel switching TFT 30 is a p-channel type, B or the like is used to form the low-concentration source region 1b and the low-concentration drain region 1c and the high-concentration source region 1d and the high-concentration drain region 1e in the semiconductor layer 1a. Using the impurity ions of the group III element. For example, a TFT having an offset structure may be used without doping at a low concentration, and a self-aligned TFT may be formed by an ion implantation technique using P ions, B ions, or the like using the scanning line 3a as a mask.
FT may be used. The resistance of the capacitance line 3b and the scanning line 3a is further reduced by the doping of the impurity ions.

【００８９】尚、これらのＴＦＴ３０の素子形成工程と
並行して、ｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴ
から構成される相補型構造を持つデータ線駆動回路、走
査線駆動回路等の周辺回路をＴＦＴアレイ基板１０上の
周辺部に形成してもよい。このように、本実施形態にお
いて画素スイッチング用ＴＦＴ３０を構成する半導体層
１ａをポリシリコン膜で形成すれば、画素スイッチング
用ＴＦＴ３０の形成時にほぼ同一工程で、周辺回路を形
成することができ、製造上有利である。In parallel with the element forming process of the TFT 30, an n-channel TFT and a p-channel TFT
Peripheral circuits such as a data line driving circuit and a scanning line driving circuit having a complementary structure composed of As described above, if the semiconductor layer 1a constituting the pixel switching TFT 30 in this embodiment is formed of a polysilicon film, a peripheral circuit can be formed in substantially the same process when the pixel switching TFT 30 is formed. It is advantageous.

【００９０】次に工程（１３）に示すように、レジスト
層６００を除去した後、容量線３ｂ及び走査線３ａ並び
に絶縁薄膜２上に、減圧ＣＶＤ法、プラズマＣＶＤ法等
により高温酸化シリコン膜（ＨＴＯ膜）や窒化シリコン
膜からなる第１層間絶縁膜８１を約２００ｎｍ以下の比
較的薄い厚さに堆積する。但し、前述のように、第１層
間絶縁膜８１は、多層膜から構成してもよいし、一般に
ＴＦＴのゲート絶縁膜を形成するのに用いられる各種の
公知技術により、第１層間絶縁膜８１を形成可能であ
る。Next, as shown in step (13), after removing the resist layer 600, a high-temperature silicon oxide film (low-pressure CVD method, plasma CVD method, etc.) is formed on the capacitance line 3b, the scanning line 3a, and the insulating thin film 2 by a low-pressure CVD method, a plasma CVD method or the like. A first interlayer insulating film 81 made of an HTO film or a silicon nitride film is deposited to a relatively small thickness of about 200 nm or less. However, as described above, the first interlayer insulating film 81 may be formed of a multilayer film, or may be formed by various known techniques generally used for forming a gate insulating film of a TFT. Can be formed.

【００９１】次に工程（１４）に示すように、バリア層
８０ａと高濃度ドレイン領域１ｅとを電気接続するため
のコンタクトホール８ａを、反応性イオンエッチング、
反応性イオンビームエッチング等のドライエッチングに
より形成する。このようなドライエッチングは、指向性
が高いため、小さな径のコンタクトホール８ａを開孔可
能である。或いは、コンタクトホール８ａが半導体層１
ａを突き抜けるのを防止するのに有利なウエットエッチ
ングを併用してもよい。このウエットエッチングは、コ
ンタクトホール８ａに対し、テーパを付与することによ
り、接続不良を防止し、良好な電気接続が可能となる。Next, as shown in step (14), a contact hole 8a for electrically connecting the barrier layer 80a and the high concentration drain region 1e is formed by reactive ion etching.
It is formed by dry etching such as reactive ion beam etching. Since such dry etching has high directivity, a contact hole 8a having a small diameter can be formed. Alternatively, the contact hole 8a is formed in the semiconductor layer 1
Wet etching, which is advantageous for preventing penetration of a, may be used together. In this wet etching, by providing a taper to the contact hole 8a, poor connection is prevented, and good electrical connection becomes possible.

【００９２】次に工程（１５）に示すように、第１層間
絶縁膜８１及びコンタクトホール８ａを介して覗く高濃
度ドレイン領域１ｅの全面に、Ｔｉ、Ｃｒ、Ｗ、Ｔａ、
Ｍｏ及びＰｂ等の金属や金属シリサイド等の金属合金膜
をスパッタリングにより堆積して、５０〜５００ｎｍ程
度の膜厚の導電膜８０を形成する。５０ｎｍ程度の厚み
があれば、後にコンタクトホール８ｂを開孔する時に突
き抜ける可能性は殆どない。尚、この導電膜８０上に
は、表面反射を緩和するためにポリシリコン膜等の反射
防止膜を形成しても良い。Next, as shown in step (15), Ti, Cr, W, Ta, and Ti are formed on the entire surface of the high-concentration drain region 1e viewed through the first interlayer insulating film 81 and the contact hole 8a.
A metal such as Mo and Pb or a metal alloy film such as a metal silicide is deposited by sputtering to form a conductive film 80 having a thickness of about 50 to 500 nm. With a thickness of about 50 nm, there is almost no possibility that the contact hole 8b will penetrate when the contact hole 8b is later formed. Note that an anti-reflection film such as a polysilicon film may be formed on the conductive film 80 to reduce surface reflection.

【００９３】次に図８の工程（１６）に示すように、該
形成された導電膜８０上にフォトリソグラフィ工程及び
エッチング工程等を行うことにより、バリア層８０ａを
形成する。Next, as shown in a step (16) of FIG. 8, a photolithography step, an etching step, and the like are performed on the formed conductive film 80 to form a barrier layer 80a.

【００９４】次に工程（１７）に示すように、第１層間
絶縁膜８１及びバリア層８０ａを覆うように、例えば、
常圧又は減圧ＣＶＤ法やＴＥＯＳガス等を用いて、ＮＳ
Ｇ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス
膜、窒化シリコン膜や酸化シリコン膜等からなる第２層
間絶縁膜４を形成する。第２層間絶縁膜４の膜厚は、約
５００〜１５００ｎｍが好ましい。第２層間絶縁膜４の
膜厚が５００ｎｍ以上あれば、データ線６ａ及び走査線
３ａ間における寄生容量は余り又は殆ど問題とならな
い。Next, as shown in the step (17), for example, the first interlayer insulating film 81 and the barrier layer 80a are covered so as to cover the first interlayer insulating film 81 and the barrier layer 80a.
NS using normal pressure or low pressure CVD method, TEOS gas, etc.
A second interlayer insulating film 4 made of a silicate glass film such as G, PSG, BSG, or BPSG, a silicon nitride film, a silicon oxide film, or the like is formed. The thickness of the second interlayer insulating film 4 is preferably about 500 to 1500 nm. If the thickness of the second interlayer insulating film 4 is 500 nm or more, the parasitic capacitance between the data line 6a and the scanning line 3a causes little or no problem.

【００９５】次に工程（１８）の段階で、半導体層１ａ
を活性化するために約１０００℃のアニール処理を２０
分程度行った後、データ線６ａと半導体層１ａの高濃度
ソース領域１ｄを電気接続するためのコンタクトホール
５を絶縁薄膜２、第１層間絶縁膜８１及び第２層間絶縁
膜４に開孔する。また、走査線３ａや容量線３ｂを基板
周辺領域において図示しない配線と接続するためのコン
タクトホールも、コンタクトホール５と同一の工程によ
り開孔することができる。Next, in the step (18), the semiconductor layer 1a
Annealing at 1000 ° C for 20 minutes to activate
After performing this process, contact holes 5 for electrically connecting the data lines 6a and the high-concentration source regions 1d of the semiconductor layer 1a are formed in the insulating thin film 2, the first interlayer insulating film 81, and the second interlayer insulating film 4. . Further, a contact hole for connecting the scanning line 3a and the capacitor line 3b to a wiring (not shown) in the peripheral region of the substrate can be formed in the same process as the contact hole 5.

【００９６】次に、工程（１９）に示すように、第２層
間絶縁膜４の上に、スパッタリング等により、Ａｌ等の
低抵抗金属や金属シリサイド等を金属膜６として、約１
００〜５００ｎｍの厚さ、好ましくは約３００ｎｍに堆
積する。Next, as shown in step (19), a low-resistance metal such as Al or a metal silicide is formed on the second interlayer insulating film 4 by sputtering or the like to form a metal film 6 of about 1 μm.
Deposit to a thickness of 00-500 nm, preferably about 300 nm.

【００９７】次に工程（２０）に示すように、フォトリ
ソグラフィ工程及びエッチング工程等により、所定パタ
ーンのデータ線６ａを形成する。Next, as shown in step (20), a data line 6a having a predetermined pattern is formed by a photolithography step, an etching step, and the like.

【００９８】次に図９の工程（２１）に示すように、デ
ータ線６ａ上を覆うように、後に行われる研磨処理によ
り化学研磨され易い性質の絶縁性ガラスから研磨処理の
対象となる層間絶縁膜７ａ’（研磨処理後に層間絶縁膜
７ａとなる膜）を形成する。例えば、常圧又は減圧ＣＶ
Ｄ法やＴＥＯＳガス等を用いて、ＰＳＧ、ＢＳＧ、ＢＰ
ＳＧなどのシリケートガラス膜、酸化シリコン膜等から
なる層間絶縁膜７ａ’を形成する。層間絶縁膜７ａ’の
膜厚は、その下地表面（データ線６ａ及び第２層間絶縁
膜４の表面）における段差に若干のマージンを加えた厚
さで足り、例えば約５００ｎｍ程度が好ましい。Next, as shown in step (21) of FIG. 9, the interlayer insulating film to be polished from the insulating glass having the property of being easily polished by a polishing process to be performed later so as to cover the data line 6a. A film 7a '(a film that becomes the interlayer insulating film 7a after the polishing process) is formed. For example, normal pressure or reduced pressure CV
PSG, BSG, BP using D method or TEOS gas
An interlayer insulating film 7a 'made of a silicate glass film such as SG, a silicon oxide film or the like is formed. The thickness of the interlayer insulating film 7a 'may be a thickness obtained by adding a slight margin to the step on the underlying surface (the surface of the data line 6a and the surface of the second interlayer insulating film 4), and is preferably, for example, about 500 nm.

【００９９】次に工程（２２）に示すように、層間絶縁
膜７ａ’をＣＭＰ法等により研磨する。具体的には、例
えば研磨プレート上に固定された研磨パッド上に、シリ
カ粒を含んだ液状のスラリー（化学研磨液）を流しつ
つ、スピンドルに固定した基板表面（層間絶縁膜７ａ’
の側）を、回転接触させることにより、層間絶縁膜７
ａ’の表面を研磨する。ここで、層間絶縁膜７ａ’はそ
の下地表面の段差以上の厚みを有すると共に酸化シリコ
ン膜などからなり、ストッパ層としてのＡｌ等からなる
データ線６ａと比べて、ＣＭＰ処理により研磨され易
い。従って、データ線６ａの最も高くに位置する個所に
おける表面が露出する以前に、層間絶縁膜７ａ’の表面
の段差は研磨により消滅する。そして、データ線６ａの
表面が露出すると、ＣＭＰ処理をストップ（停止）す
る。Next, as shown in step (22), the interlayer insulating film 7a 'is polished by a CMP method or the like. Specifically, for example, a liquid slurry (chemical polishing liquid) containing silica particles is allowed to flow on a polishing pad fixed on a polishing plate, and the surface of the substrate (interlayer insulating film 7a ') fixed on the spindle is fixed.
Side) is brought into rotational contact with the interlayer insulating film 7.
The surface of a 'is polished. Here, the interlayer insulating film 7a 'has a thickness equal to or greater than the step of the underlying surface and is made of a silicon oxide film or the like, and is more easily polished by the CMP process than the data line 6a made of Al or the like as a stopper layer. Therefore, before the surface at the highest position of the data line 6a is exposed, the step on the surface of the interlayer insulating film 7a 'is eliminated by polishing. Then, when the surface of the data line 6a is exposed, the CMP processing is stopped (stopped).

【０１００】この場合のストッパ層表面の検出は、例え
ばデータ線６ａを構成するＡｌ膜等の金属表面と層間絶
縁膜７ａを構成する酸化シリコン膜或いはＰＳＧ等の絶
縁性ガラス表面とでは、摩擦係数が異なることを利用し
て、データ線６ａがストッパ層として露出した際の摩擦
係数の変化を検出する摩擦検出式により行えばよい。こ
の場合具体的には、例えば前述のスピンドルにおけるモ
ータ電流の変化を測定すればよい。或いは、ストッパ層
表面の検出は、データ線６ａがストッパ層として露出し
た際に発生する振動を検出する振動検出式により行って
もよい。この場合具体的には、例えば前述のスピンドル
内に加速度センサや振動センサを取り付けて、これによ
り加速度や振動の変化を測定すればよい。或いは、スト
ッパ層表面の検出は、データ線６ａが露出した際の反射
光量の変化を検出する光学式により行ってもよい。この
場合具体的には、例えば前述の研磨プレート内に受光セ
ンサや光源を取り付けて、これにより研磨中の基板表面
からの反射光強度の変化を検出すればよい。In this case, the surface of the stopper layer is detected, for example, by determining the coefficient of friction between the metal surface such as an Al film forming the data line 6a and the insulating glass surface such as a silicon oxide film or PSG forming the interlayer insulating film 7a. By utilizing the fact that the data line 6a is different, a change in the friction coefficient when the data line 6a is exposed as the stopper layer may be performed by a friction detection formula. In this case, specifically, for example, a change in the motor current in the spindle described above may be measured. Alternatively, the detection of the stopper layer surface may be performed by a vibration detection method that detects a vibration generated when the data line 6a is exposed as the stopper layer. In this case, specifically, for example, an acceleration sensor or a vibration sensor may be mounted in the above-described spindle, and the change in acceleration or vibration may be measured by this. Alternatively, the stopper layer surface may be detected by an optical method that detects a change in the amount of reflected light when the data line 6a is exposed. In this case, specifically, for example, a light receiving sensor or a light source may be mounted in the above-described polishing plate, and a change in the intensity of reflected light from the substrate surface during polishing may be detected.

【０１０１】次に工程（２３）に示すように、研磨され
た層間絶縁膜７ａ上に層間絶縁膜７ｂが形成される。即
ち、少なくとも２層構造の第３層間絶縁膜７が形成され
る。Next, as shown in step (23), an interlayer insulating film 7b is formed on the polished interlayer insulating film 7a. That is, the third interlayer insulating film 7 having at least a two-layer structure is formed.

【０１０２】次に工程（２４）に示すように、画素電極
９ａとバリア層８０ａとを電気接続するためのコンタク
トホール８ｂを、反応性イオンエッチング、反応性イオ
ンビームエッチング等のドライエッチングにより形成す
る。コンタクトホール８ｂをテーパ状にするためにウェ
ットエッチングを追加しても良い。この様にテーパ状に
すれば、画素電極９ａとバリア層８０ａとの接続不良を
防止し、良好な電気接続が可能となる。Next, as shown in step (24), a contact hole 8b for electrically connecting the pixel electrode 9a to the barrier layer 80a is formed by dry etching such as reactive ion etching or reactive ion beam etching. . Wet etching may be added to make the contact hole 8b tapered. With such a tapered shape, poor connection between the pixel electrode 9a and the barrier layer 80a is prevented, and good electrical connection is possible.

【０１０３】次に工程（２５）に示すように、層間絶縁
膜７ｂの上に、スパッタリング等により、ＩＴＯ膜等の
透明導電性薄膜を、約５０〜２００ｎｍの厚さに堆積
し、更にフォトリソグラフィ工程及びエッチング工程等
により、画素電極９ａを形成する。尚、当該電気光学装
置を反射型として用いる場合には、Ａｌ等の反射率の高
い不透明な材料から画素電極９ａを形成してもよい。Next, as shown in step (25), a transparent conductive thin film such as an ITO film is deposited on the interlayer insulating film 7b by sputtering or the like so as to have a thickness of about 50 to 200 nm. The pixel electrode 9a is formed by a process and an etching process. When the electro-optical device is used as a reflection type, the pixel electrode 9a may be formed from an opaque material having a high reflectance such as Al.

【０１０４】以上説明したように本実施形態における製
造プロセスによれば、工程（２２）において、研磨処理
を時間管理ではなくストッパ層（即ち、データ線６ａ）
を用いてストップするので、研磨時間と研磨量との関係
にバラツキがあっても、層間絶縁膜７ａ’の膜厚制御に
応じた高い精度で研磨量を制御できる。更に、研磨処理
後の層間絶縁膜７ａの表面が微視的に見て荒らくても、
その上に層間絶縁膜７ｂを形成するので、画素電極９ａ
の下地表面として荒れの少ない表面を得ることが出来
る。これらに加えて、工程（２）で設けた溝１０ａに対
応して、工程（２１）の時点で層間絶縁膜７ａ’の下地
表面（第２層間絶縁膜４及びデータ線６ａ）における段
差が緩和されているでの、工程（２１）及び工程（２
２）において研磨前の層間絶縁膜７ａ’及び研磨後の層
間絶縁膜７ａは共に薄くてよい。従って層間絶縁膜７
ａ’によるストレス緩和によりクラックの防止に役立
ち、分厚い層間絶縁膜を形成した場合のように表面がボ
ソボソに荒れることもなく良好に研磨処理を開始するこ
とが可能となり、研磨量も低減可能であり、更に工程
（２４）におけるコンタクトホール８ｂの長さも短くて
済む。As described above, according to the manufacturing process of this embodiment, in the step (22), the polishing treatment is performed not by time management but by the stopper layer (ie, the data line 6a).
Therefore, even if the relationship between the polishing time and the polishing amount varies, the polishing amount can be controlled with high accuracy in accordance with the control of the film thickness of the interlayer insulating film 7a '. Furthermore, even if the surface of the interlayer insulating film 7a after the polishing process is microscopically rough,
Since the interlayer insulating film 7b is formed thereon, the pixel electrode 9a
A surface with less roughness can be obtained as a base surface of the substrate. In addition to these, corresponding to the groove 10a provided in the step (2), the step on the underlying surface (the second interlayer insulating film 4 and the data lines 6a) of the interlayer insulating film 7a 'is reduced at the time of the step (21). Step (21) and Step (2)
In 2), the interlayer insulating film 7a 'before polishing and the interlayer insulating film 7a after polishing may both be thin. Therefore, the interlayer insulating film 7
The stress can be alleviated by a ′ to prevent cracks, and the polishing process can be started well without roughening the surface as in the case of forming a thick interlayer insulating film, and the polishing amount can be reduced. Further, the length of the contact hole 8b in the step (24) can be shortened.

【０１０５】同時に、工程（２３）において研磨処理に
より露出したデータ線６ａを層間絶縁膜７ｂにより覆え
るので、露出したデータ線６ａと画素電極９ａ等とがシ
ョートすることもない。しかも、層間絶縁膜７ｂは、荒
れの少ない表面を提供すると共にデータ線６ａを覆うに
足りる膜厚だけ形成すればよく、その膜厚は非常に薄く
てよいので一層有利である。At the same time, since the data line 6a exposed by the polishing treatment in the step (23) can be covered by the interlayer insulating film 7b, the exposed data line 6a and the pixel electrode 9a do not short-circuit. In addition, the interlayer insulating film 7b may be formed with a thickness sufficient to provide a surface with less roughness and to cover the data line 6a, and the thickness may be very thin, which is more advantageous.

【０１０６】特に本実施形態では、データ線６ａをデー
タ線本来の機能に加えて、研磨処理に対するストッパ層
としても機能させられるので、ストッパ層を別途形成す
る必要がなく、製造工程上有利である。In particular, in this embodiment, since the data line 6a can also function as a stopper layer for the polishing process in addition to the original function of the data line, there is no need to separately form a stopper layer, which is advantageous in the manufacturing process. .

【０１０７】尚、第１実施形態の電気光学装置（図３参
照）を製造する場合には、上述の第３実施形態の電気光
学装置を製造する方法における図６の工程（２１）にお
いて層間絶縁膜７ａ’をより厚く積んだ後、工程（２
２）においてデータ線６ａをストッパ層とすることな
く、時間管理等により研磨処理を行って平坦化された第
３層間絶縁膜７を形成し、その後、工程（２４）及び工
程（２５）を行えばよい。その他の工程（１）から工程
（２０）については詳述した第３実施形態の場合と同様
である。When manufacturing the electro-optical device of the first embodiment (see FIG. 3), the interlayer insulating film is formed in the step (21) of FIG. 6 in the method of manufacturing the electro-optical device of the third embodiment. After the film 7a 'is stacked thicker, the process (2)
In step 2), without using the data line 6a as a stopper layer, a flattened third interlayer insulating film 7 is formed by performing a polishing process by time management or the like, and then the steps (24) and (25) are performed. Just do it. The other steps (1) to (20) are the same as in the third embodiment described in detail.

【０１０８】また、第２実施形態の電気光学装置（図４
参照）を製造する場合には、上述の第３実施形態の電気
光学装置を製造する方法における図６の工程（２）に代
えて、ＴＦＴアレイ基板１０の全面に、Ｔｉ、Ｃｒ、
Ｗ、Ｔａ、Ｍｏ及びＰｂ等の金属や金属シリサイド等の
金属合金膜を、スパッタリング、フォトリソグラフィ及
びエッチング等により、１００〜５００ｎｍ程度の膜
厚、好ましくは約２００ｎｍの膜厚の所定パターンの第
１遮光膜１１ａを形成すればよい。その他の工程（１）
及び（３）から工程（２５）については詳述した第３実
施形態の場合と同様である。尚、第１及び第３実施形態
で、第１遮光膜１１ａを設けて良いことは言うまでもな
い。The electro-optical device according to the second embodiment (FIG. 4)
6) in the method of manufacturing the electro-optical device according to the third embodiment described above, instead of the step (2) in FIG.
A metal such as W, Ta, Mo and Pb or a metal alloy film such as a metal silicide is formed by sputtering, photolithography, etching or the like into a first pattern having a thickness of about 100 to 500 nm, preferably about 200 nm. What is necessary is just to form the light-shielding film 11a. Other steps (1)
The steps (3) to (25) are the same as in the third embodiment described in detail. It is needless to say that the first light-shielding film 11a may be provided in the first and third embodiments.

【０１０９】以上説明した第１から第３実施形態の電気
光学装置の製造方法において、工程（１９）及び（２
０）におけるデータ線６ａを形成する工程を、例えばＡ
ｌ膜上にＷ膜やポリシリコン膜を重ねるなど、複数の導
電膜からデータ線６ａを積層形成する工程としてもよ
い。そして、これらの複数の導電膜のうち最上に位置す
るものの少なくとも一部を、工程（２２）におけるスト
ッパ層として用いる。このようにすれば、例えばＡｌ膜
よりも研磨処理され難く機械的強度も高いＷ膜からなる
上側の導電膜がストッパ層として良好に機能し、例えば
Ａｌ膜からなる下側の導電膜によりデータ線６ａ本来の
導電機能を良好に維持できる。特に下側の導電膜は、研
磨処理により直接ダメージを受けることがないので断線
等し難く、しかも仮に上側の導電膜が研磨処理により部
分的にダメージを受けたとしても上側の導電膜が下側の
導電膜に対して大部分において冗長的に存在することで
データ線６ａの抵抗を下げることも可能であるので構造
上有利である。In the method of manufacturing the electro-optical device according to the first to third embodiments described above, steps (19) and (2)
The step of forming the data line 6a in (0) is performed by, for example, A
The data line 6a may be formed by laminating a plurality of conductive films, for example, by laminating a W film or a polysilicon film on the l film. Then, at least a part of the uppermost one of the plurality of conductive films is used as a stopper layer in the step (22). In this case, for example, the upper conductive film made of a W film that is less polished and has higher mechanical strength than the Al film functions well as a stopper layer, and the lower conductive film made of, for example, an Al film serves as a data line. 6a can maintain the original conductive function well. In particular, since the lower conductive film is not directly damaged by the polishing process, it is difficult to break the wire, and even if the upper conductive film is partially damaged by the polishing process, the upper conductive film is lower. It is advantageous in terms of structure since the resistance of the data line 6a can be reduced by being redundantly provided for most of the conductive film.

【０１１０】また、以上説明した第１から第３実施形態
の製造方法において、工程（２０）におけるデータ線６
ａを形成する工程と同時に、データ線６ａを構成するＡ
ｌ膜等と同一膜からデータ線６ａとは異なる個所にスト
ッパ層を形成する工程を行ってもよい。このようにすれ
ば、データ線６ａと同一膜から研磨処理に対するストッ
パ層を形成できるので、ストッパ層を専用工程により形
成する必要がなく、しかもＴＦＴアレイ基板１０上の所
望の位置にストッパ層を形成できるので、製造工程上有
利である。In the manufacturing method according to the first to third embodiments described above, the data line 6 in the step (20) is used.
a forming the data line 6a simultaneously with the step of forming the data line 6a.
A step of forming a stopper layer from the same film as the 1 film at a place different from the data line 6a may be performed. In this way, since the stopper layer for the polishing process can be formed from the same film as the data line 6a, it is not necessary to form the stopper layer by a dedicated process, and the stopper layer is formed at a desired position on the TFT array substrate 10. This is advantageous in the manufacturing process.

【０１１１】（第４実施形態の電気光学装置の製造プロ
セス）本発明の第４実施形態の電気光学装置の製造プロ
セスについて、その構成と共に図６から図８及び図１０
を参照して説明する。尚、図１０は各工程におけるＴＦ
Ｔアレイ基板側の各層を、図５と同様に図２のＡ−Ａ’
断面に対応させて示す工程図である。(Manufacturing Process of Electro-Optical Device of Fourth Embodiment) The manufacturing process of the electro-optical device according to the fourth embodiment of the present invention, together with its structure, is shown in FIGS.
This will be described with reference to FIG. FIG. 10 shows TF in each step.
Each layer on the T array substrate side is taken along the line AA ′ in FIG.
It is a process drawing shown corresponding to a section.

【０１１２】ここに、第４実施形態の電気光学装置の構
成は、第３実施形態と比べて、図１０の工程（３６）の
断面図に示すように、データ線６ａ上にデータ線６ａと
は別個にストッパ層が形成されている点が異なり、他の
構成については第３実施形態の場合と同様である。Here, the configuration of the electro-optical device of the fourth embodiment is different from that of the third embodiment in that the data line 6a is placed on the data line 6a as shown in the sectional view of the step (36) in FIG. Is different from the third embodiment in that a stopper layer is separately formed.

【０１１３】このように構成される第４実施形態の電気
光学装置の製造プロセスでは、先ず上述した第３実施形
態の電気光学装置の製造プロセス場合と同様に、図６の
工程（１）から図８の工程（２０）までが行われる。In the manufacturing process of the electro-optical device according to the fourth embodiment configured as described above, first, similarly to the case of the manufacturing process of the electro-optical device according to the above-described third embodiment, steps (1) to (d) in FIG. Steps (20) to (8) are performed.

【０１１４】次に図１０の工程（３１）に示すように、
第２層間絶縁膜４上にデータ線６ａが形成された基板表
面の全体に、第３層間絶縁膜７（層間絶縁膜７ａ’）を
構成する例えば酸化シリコン膜に対してストッパ層とし
て機能する（即ち、第３層間絶縁膜７ａ’と比べてＣＭ
Ｐ法等により研磨され難い）窒化シリコン膜等からなる
ストッパ層５７を、減圧又は常圧ＣＶＤ法、プラズマＣ
ＶＤ法、熱酸化法等により形成する。Next, as shown in step (31) of FIG.
The entire surface of the substrate on which the data lines 6a are formed on the second interlayer insulating film 4 functions as a stopper layer for, for example, a silicon oxide film forming the third interlayer insulating film 7 (interlayer insulating film 7a ') ( That is, compared to the third interlayer insulating film 7a ', the CM
The stopper layer 57 made of a silicon nitride film or the like is hardly polished by the P method or the like.
It is formed by a VD method, a thermal oxidation method, or the like.

【０１１５】次に図１０の工程（３２）に示すように、
第３実施形態について図９に示した工程（２１）の場合
と同様に、ストッパ層５７を覆うように、層間絶縁膜７
ａ’（研磨処理後に層間絶縁膜７ａとなる膜）を形成す
る。Next, as shown in step (32) of FIG.
As in the case of the step (21) shown in FIG. 9 for the third embodiment, the interlayer insulating film 7 is
a ′ (a film that becomes the interlayer insulating film 7a after the polishing process) is formed.

【０１１６】次に工程（３３）に示すように、第３実施
形態について図９に示した工程（２２）の場合と同様
に、層間絶縁膜７ａ’をＣＭＰ法等により研磨する。こ
こで、層間絶縁膜７ａ’はその下地表面の段差以上の厚
みを有すると共に酸化シリコン膜などからなり、ストッ
パ層５７と比べて、研磨され易い。従って、ストッパ層
５７の最も高くに位置する個所における表面が露出する
以前に、層間絶縁膜７ａ’の表面の段差は研磨により消
滅する。そして、ストッパ層５７の表面が露出すると、
研磨処理をストップ（停止）する。Next, as shown in a step (33), the interlayer insulating film 7a 'is polished by a CMP method or the like in the third embodiment, similarly to the case of the step (22) shown in FIG. Here, the interlayer insulating film 7a 'has a thickness equal to or greater than the step of the underlying surface and is made of a silicon oxide film or the like, and is more easily polished than the stopper layer 57. Therefore, before the surface at the highest position of the stopper layer 57 is exposed, the step on the surface of the interlayer insulating film 7a 'is eliminated by polishing. Then, when the surface of the stopper layer 57 is exposed,
Stop (stop) the polishing process.

【０１１７】次に工程（３４）から工程（３６）に示す
ように、第３実施形態について図９に示した工程（２
３）から工程（２５）の場合と同様に、研磨された層間
絶縁膜７ａ上に層間絶縁膜７ｂを形成し、コンタクトホ
ール８ｂをドライエッチングにより形成し、層間絶縁膜
７ｂの上に画素電極９ａを形成する。Next, as shown in steps (34) to (36), step (2) shown in FIG.
As in the case of 3) to step (25), an interlayer insulating film 7b is formed on the polished interlayer insulating film 7a, a contact hole 8b is formed by dry etching, and a pixel electrode 9a is formed on the interlayer insulating film 7b. To form

【０１１８】以上のように第４実施形態の電気光学装置
の製造プロセスによれば、ストッパ層５７を専用工程に
よりデータ線６ａとは別途形成するので、ストッパ層５
７に最も相応しい化学的・物理的性質（例えば、当該Ｃ
ＭＰ処理により極めて研磨され難く、ストッパ層の検出
が非常に容易であるなど）を有する材料からストッパ層
を形成可能となる。また、図９の工程（３３）に示すよ
うに研磨処理によりデータ線６ａが断線等のダメージを
受けることもない。As described above, according to the manufacturing process of the electro-optical device of the fourth embodiment, the stopper layer 57 is formed separately from the data line 6a by a dedicated process.
Chemical and physical properties most suitable for 7 (for example, C
The stopper layer can be formed from a material that is extremely difficult to be polished by the MP process, and that the detection of the stopper layer is very easy. Further, as shown in the step (33) of FIG. 9, the data line 6a is not damaged by the polishing process such as disconnection.

【０１１９】（第５実施形態の電気光学装置の製造プロ
セス）本発明の第５実施形態の電気光学装置の製造プロ
セスについて、その構成と共に図１１を参照して説明す
る。尚、図１１は各工程におけるＴＦＴアレイ基板側の
各層を、図５と同様に図２のＡ−Ａ’断面に対応させて
示す工程図である。(Manufacturing Process of Electro-Optical Device of Fifth Embodiment) The manufacturing process of the electro-optical device of the fifth embodiment of the present invention will be described together with its configuration with reference to FIG. FIG. 11 is a process diagram showing each layer on the TFT array substrate side in each process corresponding to the AA ′ section in FIG. 2 as in FIG.

【０１２０】ここに、第５実施形態の電気光学装置の構
成は、第３実施形態と比べて、図１１の工程（４６）の
断面図に示すように、半導体層１ａの高濃度ドレイン領
域１ｅにコンタクトホール８８ａを介して接続されてお
りデータ線６ａと同一層（即ち、本実施形態ではＡｌ
膜）から構成された中継導電層６ｂと、画素電極９ａに
コンタクトホール８８ｃを介して接続された導電膜から
なる第１バリア層９０ａとを備えている。そして、中継
導電層６ｂと第１バリア層９０ａとは、データ線６ａ及
び中継導電層６ｂ上に形成された第２層間絶縁膜４を介
して対向配置されており、この第２層間絶縁膜４に開孔
されたコンタクトホール８８ｂを介して相互に電気接続
されている。更に、第１バリア層９０ａと同一の導電層
からなる第２バリア層９０ｂが設けられており、第２バ
リア層９０ｂと容量線３ｂとは、コンタクトホール８８
ｄを介して電気接続されている。その他の構成について
は第１実施形態の場合と同様である。Here, the configuration of the electro-optical device of the fifth embodiment is different from that of the third embodiment in that the high-concentration drain region 1e of the semiconductor layer 1a is formed as shown in the sectional view of the step (46) in FIG. To the same layer as the data line 6a (ie, in this embodiment, Al
And a first barrier layer 90a made of a conductive film connected to the pixel electrode 9a via a contact hole 88c. The relay conductive layer 6b and the first barrier layer 90a are opposed to each other via the data line 6a and the second interlayer insulating film 4 formed on the relay conductive layer 6b. Are electrically connected to each other via a contact hole 88b formed in the hole. Further, a second barrier layer 90b made of the same conductive layer as the first barrier layer 90a is provided, and the second barrier layer 90b and the capacitor line 3b are formed in contact holes 88.
and is electrically connected via d. Other configurations are the same as those in the first embodiment.

【０１２１】従って、第５実施形態では、二つの中継用
の導電膜である中継導電層６ｂ及び第１バリア層９０ａ
により、画素電極９ａから半導体層１ａまでを良好に中
継可能となる。特に画素電極９ａがＩＴＯ膜からなりデ
ータ線６ａがＡｌ膜からなる場合には、両者との間で良
好な電気接続が得られるＷ、Ｍｏ、Ｃｒ、Ｔｉ等の高融
点金属等から構成するのが好ましい。Therefore, in the fifth embodiment, the relay conductive layer 6b and the first barrier layer 90a which are two relay conductive films are used.
Thereby, it is possible to satisfactorily relay from the pixel electrode 9a to the semiconductor layer 1a. In particular, when the pixel electrode 9a is made of an ITO film and the data line 6a is made of an Al film, the pixel electrode 9a is made of a refractory metal such as W, Mo, Cr, Ti or the like, which can provide a good electrical connection between the two. Is preferred.

【０１２２】このように構成される第５実施形態の電気
光学装置の製造プロセスでは、先ず上述した第３実施形
態の電気光学装置の製造プロセス場合と同様に、図６の
工程（１）から図７の工程（１２）までが行われる。In the manufacturing process of the electro-optical device according to the fifth embodiment configured as described above, first, as in the case of the manufacturing process of the electro-optical device according to the above-described third embodiment, steps (1) to (d) in FIG. Steps (12) to (7) are performed.

【０１２３】次に第３実施形態における工程（１７）に
示した第２層間絶縁膜４の形成と同様に、第１層間絶縁
膜８１を形成し、工程（１８）に示したコンタクトホー
ル５の開孔と同様に、コンタクトホール５及び８８ａを
開孔し、工程（１９）及び工程（２０）に示したデータ
線６ａの形成と同様に、データ線６ａ及び中継導電層６
ｂを形成する。この際特に、Ａｌ膜と同一膜からなる中
継導電層６ｂを、コンタクトホール８８ａの部分を含め
て高濃度ドレイン領域１ｅの上方に中継導電層６ｂを形
成すべきのパターンが残るようにする。Next, similarly to the formation of the second interlayer insulating film 4 in the step (17) of the third embodiment, the first interlayer insulating film 81 is formed, and the contact hole 5 in the step (18) is formed. The contact holes 5 and 88a are opened similarly to the opening, and the data line 6a and the relay conductive layer 6 are formed similarly to the formation of the data line 6a shown in the steps (19) and (20).
b is formed. At this time, in particular, the relay conductive layer 6b made of the same film as the Al film is formed so that a pattern in which the relay conductive layer 6b should be formed above the high-concentration drain region 1e including the contact hole 88a remains.

【０１２４】次に第３実施形態における工程（１３）に
示した第１層間絶縁膜８１の形成と同様に第２層間絶縁
膜４を形成し、工程（１４）に示したコンタクトホール
８ａの開孔と同様にコンタクトホール８８ｂを開孔し、
工程（１５）及び（１６）に示したバリア層８０ａの形
成と同様に、第１バリア層９０ａ及び第２バリア層９０
ｂを形成する。Next, the second interlayer insulating film 4 is formed in the same manner as the formation of the first interlayer insulating film 81 shown in the step (13) in the third embodiment, and the contact hole 8a shown in the step (14) is opened. A contact hole 88b is opened similarly to the hole,
Similar to the formation of the barrier layer 80a shown in the steps (15) and (16), the first barrier layer 90a and the second barrier layer 90 are formed.
b is formed.

【０１２５】以上により図１１の工程（４１）に示すよ
うに、第１バリア層９０ａ及び第２バリア層９０ｂがス
トッパ層として基板表面に形成された構造が得られる。
即ち、高融点金属等からなる第１バリア層９０ａ及び第
２バリア層９０ｂは、第３層間絶縁膜７（層間絶縁膜７
ａ’）を構成する例えば酸化シリコン膜に対してストッ
パ層として良好に機能する。As described above, a structure in which the first barrier layer 90a and the second barrier layer 90b are formed as stopper layers on the substrate surface is obtained as shown in the step (41) of FIG.
That is, the first barrier layer 90a and the second barrier layer 90b made of a refractory metal or the like are used as the third interlayer insulating film 7 (interlayer insulating film 7).
It functions well as a stopper layer for, for example, a silicon oxide film constituting a ′).

【０１２６】次に工程（４２）に示すように、第３実施
形態について図９に示した工程（２１）の場合と同様
に、第１バリア層９０ａ及び第２バリア層９０ｂが形成
された第２層間絶縁膜４上の全体を覆うように、層間絶
縁膜７ａ’を形成する。Next, as shown in a step (42), in the same manner as in the step (21) shown in FIG. 9 for the third embodiment, the first barrier layer 90a and the second barrier layer 90b formed with the second barrier layer 90b are formed. An interlayer insulating film 7a 'is formed so as to cover the entire surface of the two interlayer insulating films 4.

【０１２７】次に工程（４３）に示すように、第３実施
形態について図９に示した工程（２２）の場合と同様
に、層間絶縁膜７ａ’をＣＭＰ法等により研磨する。こ
こで、層間絶縁膜７ａ’はその下地表面の段差以上の厚
みを有すると共に酸化シリコン膜などからなり、第１バ
リア層９０ａ及び第２バリア層９０ｂと比べて、研磨さ
れ易い。従って、第１バリア層９０ａ及び第２バリア層
９０ｂの最も高くに位置する個所における表面が露出す
る以前に、層間絶縁膜７ａ’の表面の段差は研磨により
消滅する。そして、第１バリア層９０ａ及び第２バリア
層９０ｂが露出すると、研磨処理をストップ（停止）す
る。Next, as shown in a step (43), the interlayer insulating film 7a 'is polished by a CMP method or the like as in the case of the step (22) shown in FIG. 9 for the third embodiment. Here, the interlayer insulating film 7a 'has a thickness equal to or greater than the step of the underlying surface and is made of a silicon oxide film or the like, and is more easily polished than the first barrier layer 90a and the second barrier layer 90b. Therefore, before the surface at the highest position of the first barrier layer 90a and the second barrier layer 90b is exposed, the step on the surface of the interlayer insulating film 7a 'is eliminated by polishing. Then, when the first barrier layer 90a and the second barrier layer 90b are exposed, the polishing process is stopped (stopped).

【０１２８】次に工程（４４）に示すように、第３実施
形態について図９に示した工程（２３）の場合と同様
に、研磨された層間絶縁膜７ａ上に層間絶縁膜７ｂを形
成し、第３層間絶縁膜７とする。Next, as shown in step (44), an interlayer insulating film 7b is formed on the polished interlayer insulating film 7a in the same manner as in step (23) shown in FIG. 9 for the third embodiment. And the third interlayer insulating film 7.

【０１２９】次に工程（４５）に示すように、第３実施
形態における工程（２４）に示したコンタクトホール８
ｂの開孔と同様にコンタクトホール８８ｃを開孔する。Next, as shown in a step (45), the contact hole 8 shown in the step (24) in the third embodiment is formed.
A contact hole 88c is opened in the same manner as the opening b.

【０１３０】次に工程（４６）に示すように、第３実施
形態について図９に示した工程（２５）の場合と同様
に、層間絶縁膜７ｂの上に画素電極９ａを形成する。Next, as shown in a step (46), a pixel electrode 9a is formed on the interlayer insulating film 7b as in the case of the step (25) shown in FIG. 9 for the third embodiment.

【０１３１】以上のように第５実施形態の電気光学装置
の製造プロセスによれば、第１バリア層９０ａ及び第２
バリア層９０ｂをその本来の中継機能に加えて、研磨処
理に対するストッパ層としても機能させられるので、ス
トッパ層を別途形成する必要がなく、製造工程上有利で
ある。また、研磨処理により露出した第１バリア層９０
ａ及び第２バリア層９０ｂを層間絶縁膜７ｂにより覆え
るので、露出した第１バリア層９０ａ及び第２バリア層
９０ｂと画素電極９ａ等とがショートすることもない。As described above, according to the manufacturing process of the electro-optical device of the fifth embodiment, the first barrier layer 90a and the second
Since the barrier layer 90b can also function as a stopper layer for polishing processing in addition to its original relay function, there is no need to separately form a stopper layer, which is advantageous in a manufacturing process. The first barrier layer 90 exposed by the polishing process
a and the second barrier layer 90b can be covered with the interlayer insulating film 7b, so that the exposed first and second barrier layers 90a and 90b do not short-circuit with the pixel electrodes 9a and the like.

【０１３２】尚、以上説明した第５実施形態の製造方法
において、工程（４１）における第１バリア層９０ａ及
び第２バリア層９０ｂを形成する工程と同時に、第１バ
リア層９０ａ及び第２バリア層９０ｂを構成する高融点
金属等と同一膜から第１バリア層９０ａ及び第２バリア
層９０ｂとは異なる個所にストッパ層を形成してもよ
い。このようにすれば、バリア層９０ａ及び９０ｂと同
一膜から研磨処理に対するストッパ層を形成できるの
で、ストッパ層を専用工程により形成する必要がなく、
しかもＴＦＴアレイ基板１０上の所望の位置にストッパ
層を形成できるので、製造工程上有利である。In the manufacturing method of the fifth embodiment described above, the first barrier layer 90a and the second barrier layer 90b are formed at the same time as the step of forming the first barrier layer 90a and the second barrier layer 90b in the step (41). A stopper layer may be formed from the same film as the refractory metal or the like constituting the 90b at a location different from the first barrier layer 90a and the second barrier layer 90b. In this way, since the stopper layer for the polishing process can be formed from the same film as the barrier layers 90a and 90b, it is not necessary to form the stopper layer by a dedicated process.
Moreover, a stopper layer can be formed at a desired position on the TFT array substrate 10, which is advantageous in the manufacturing process.

【０１３３】尚、以上説明した第１及び第３から第５実
施形態において、ＴＦＴアレイ基板１０に溝１０ａを形
成することに代えて又は加えて、下地絶縁膜１２に同じ
ような溝を形成してよく、或いは、研磨処理、スピンコ
ート処理、リフロー法等により行ったり、有機ＳＯＧ
（Spin On Glass)膜、無機ＳＯＧ膜、ポリイミド膜等を
利用して、第１層間絶縁膜８１や第２層間絶縁膜４にお
ける平坦化を行なってもよい。このように第３層間絶縁
膜７における研磨処理による平坦化を行う以前に、その
下地表面における段差をある程度緩和しておけば、上述
した各実施形態における比較的容易に画素電極９ａの平
坦化を可能ならしめるにいう効果が得られる。In the first and third to fifth embodiments described above, a similar groove is formed in the base insulating film 12 instead of or in addition to forming the groove 10a in the TFT array substrate 10. Or by a polishing process, a spin coating process, a reflow method, etc.
The first interlayer insulating film 81 and the second interlayer insulating film 4 may be planarized using a (Spin On Glass) film, an inorganic SOG film, a polyimide film, or the like. As described above, if the step on the underlying surface is reduced to some extent before the third interlayer insulating film 7 is planarized by polishing, the pixel electrode 9a in each of the above-described embodiments can be relatively easily planarized. The effect of making it possible is obtained.

【０１３４】（電気光学装置の全体構成）以上のように
構成された各実施形態における電気光学装置の全体構成
を図１２及び図１３を参照して説明する。尚、図１２
は、ＴＦＴアレイ基板１０をその上に形成された各構成
要素と共に対向基板２０の側から見た平面図であり、図
１３は、図１２のＨ−Ｈ’断面図である。(Overall Configuration of Electro-Optical Device) The overall configuration of the electro-optical device in each embodiment configured as described above will be described with reference to FIGS. FIG.
FIG. 13 is a plan view of the TFT array substrate 10 together with the components formed thereon as viewed from the counter substrate 20, and FIG. 13 is a cross-sectional view taken along the line HH ′ of FIG.

【０１３５】図１２において、ＴＦＴアレイ基板１０の
上には、シール材５２がその縁に沿って設けられてお
り、その内側に並行して、例えば第２遮光膜２３と同じ
或いは異なる材料から成る画像表示領域の周辺を規定す
る額縁としての第３遮光膜５３が設けられている。シー
ル材５２の外側の領域には、データ線６ａに画像信号を
所定タイミングで供給することによりデータ線６ａを駆
動するデータ線駆動回路１０１及び外部回路接続端子１
０２がＴＦＴアレイ基板１０の一辺に沿って設けられて
おり、走査線３ａに走査信号を所定タイミングで供給す
ることにより走査線３ａを駆動する走査線駆動回路１０
４が、この一辺に隣接する２辺に沿って設けられてい
る。走査線３ａに供給される走査信号遅延が問題になら
ないのならば、走査線駆動回路１０４は片側だけでも良
いことは言うまでもない。また、データ線駆動回路１０
１を画像表示領域の辺に沿って両側に配列してもよい。
例えば奇数列のデータ線は画像表示領域の一方の辺に沿
って配設されたデータ線駆動回路から画像信号を供給
し、偶数列のデータ線は前記画像表示領域の反対側の辺
に沿って配設されたデータ線駆動回路から画像信号を供
給するようにしてもよい。この様にデータ線６ａを櫛歯
状に駆動するようにすれば、データ線駆動回路１０１の
占有面積を拡張することができるため、複雑な回路を構
成することが可能となる。更にＴＦＴアレイ基板１０の
残る一辺には、画像表示領域の両側に設けられた走査線
駆動回路１０４間をつなぐための複数の配線１０５が設
けられている。また、対向基板２０のコーナー部の少な
くとも１箇所においては、ＴＦＴアレイ基板１０と対向
基板２０との間で電気的に導通をとるための導通材１０
６が設けられている。そして、図１３に示すように、図
１２に示したシール材５２とほぼ同じ輪郭を持つ対向基
板２０が当該シール材５２によりＴＦＴアレイ基板１０
に固着されている。尚、ＴＦＴアレイ基板１０上には、
これらのデータ線駆動回路１０１、走査線駆動回路１０
４等に加えて、複数のデータ線６ａに画像信号を所定の
タイミングで印加するサンプリング回路１０３、複数の
データ線６ａに所定電圧レベルのプリチャージ信号を画
像信号に先行して各々供給するプリチャージ回路、製造
途中や出荷時の当該電気光学装置の品質、欠陥等を検査
するための検査回路等を形成してもよい。尚、本実施の
形態によれば、対向基板２０上の第２遮光膜２３はＴＦ
Ｔアレイ基板１０上の遮光領域よりも小さく形成すれば
良く、また電気光学装置の用途により、容易に取り除く
こともできる。In FIG. 12, a sealing material 52 is provided on the TFT array substrate 10 along the edge thereof, and is made of, for example, the same or different material as the second light shielding film 23 in parallel with the inside thereof. A third light-shielding film 53 is provided as a frame that defines the periphery of the image display area. A data line driving circuit 101 for driving the data line 6a by supplying an image signal to the data line 6a at a predetermined timing and an external circuit connection terminal 1 are provided outside the sealing material 52.
02 is provided along one side of the TFT array substrate 10, and supplies a scanning signal to the scanning lines 3a at a predetermined timing to drive the scanning lines 3a.
4 are provided along two sides adjacent to this one side. If the delay of the scanning signal supplied to the scanning line 3a does not matter, it goes without saying that the scanning line driving circuit 104 may be provided on only one side. In addition, the data line driving circuit 10
1 may be arranged on both sides along the side of the image display area.
For example, the odd-numbered data lines supply image signals from a data line driving circuit disposed along one side of the image display area, and the even-numbered data lines extend along the opposite side of the image display area. The image signal may be supplied from the data line driving circuit provided. If the data lines 6a are driven in a comb-tooth shape in this manner, the area occupied by the data line driving circuit 101 can be expanded, so that a complicated circuit can be formed. Further, on the remaining one side of the TFT array substrate 10, a plurality of wirings 105 for connecting between the scanning line driving circuits 104 provided on both sides of the image display area are provided. At least one corner of the counter substrate 20 has a conductive material 10 for electrically connecting the TFT array substrate 10 and the counter substrate 20.
6 are provided. Then, as shown in FIG. 13, the opposing substrate 20 having substantially the same outline as the sealing material 52 shown in FIG.
It is stuck to. In addition, on the TFT array substrate 10,
These data line driving circuit 101 and scanning line driving circuit 10
4 and the like, a sampling circuit 103 for applying an image signal to the plurality of data lines 6a at a predetermined timing, and a precharge for supplying a precharge signal of a predetermined voltage level to the plurality of data lines 6a prior to the image signal, respectively. A circuit, an inspection circuit for inspecting the quality, defects, and the like of the electro-optical device during manufacturing or shipping may be formed. According to the present embodiment, the second light shielding film 23 on the opposing substrate 20 is TF
It may be formed smaller than the light shielding area on the T array substrate 10, and can be easily removed depending on the use of the electro-optical device.

【０１３６】ここで上述した各実施形態の電気光学装置
における図１２及び図１３に示した走査線駆動回路１０
１やデータ線駆動回路１０４の如くＴＦＴアレイ基板１
０上に形成される周辺回路を構成するＴＦＴ等の素子に
係る構成について図１４を参照して説明を加える。ここ
に図１４は、このような周辺回路を構成する素子の一例
として、Ｎチャネル型ＴＦＴを示す断面図である。Here, the scanning line drive circuit 10 shown in FIGS. 12 and 13 in the electro-optical device of each embodiment described above.
TFT array substrate 1 such as
A configuration related to an element such as a TFT forming a peripheral circuit formed on the pixel 0 will be described with reference to FIG. FIG. 14 is a cross-sectional view showing an N-channel TFT as an example of an element constituting such a peripheral circuit.

【０１３７】図１４に示すように、周辺回路を構成する
ソース電極２０１、ドレイン電極２０２及びゲート電極
２０３を持つＴＦＴ１３０に対向する部分も、ＴＦＴア
レイ基板１０に溝１０ｂが掘られており、更に画素部に
おけるＴＦＴ３０の場合と同様に、その上方に位置する
第３層間絶縁膜７（層間絶縁膜７ａ）により平坦化され
ている。従って、周辺回路内蔵型の電気光学装置を製造
する場合にも、画素部におけるＣＭＰ処理等による平坦
化を行う際に、周辺領域における段差が当該平坦化処理
を妨げる事態を未然に防ぐことが出来る。例えば、仮に
同一基板上の周辺領域に画像表示領域よりも表面が高い
箇所が存在していたのでは、画像表示領域に対してＣＭ
Ｐ処理等を行うことが極めて困難となってしまう。ま
た、例えばデータ線６ａ、走査線３ａ、容量線３等の配
線を画像表示領域から周辺領域への引き出すための配線
領域（例えば、図１２に示したシール材５２に対向する
シール領域）についても、平坦化膜の下地表面の段差を
緩和するための溝をＴＦＴアレイ基板１０や層間絶縁膜
などに形成してもよい。As shown in FIG. 14, a groove 10b is dug in the TFT array substrate 10 in a portion facing the TFT 130 having a source electrode 201, a drain electrode 202, and a gate electrode 203 which constitute a peripheral circuit. Similarly to the case of the TFT 30 in the portion, the surface is flattened by the third interlayer insulating film 7 (interlayer insulating film 7a) located thereabove. Therefore, even when an electro-optical device with a built-in peripheral circuit is manufactured, it is possible to prevent a situation in which a step in a peripheral region hinders the flattening process when the pixel portion is flattened by a CMP process or the like. . For example, if a portion having a surface higher than the image display area exists in the peripheral area on the same substrate, the CM
It becomes extremely difficult to perform P processing or the like. Also, for example, a wiring region (for example, a sealing region facing the sealing material 52 shown in FIG. 12) for drawing out wiring such as the data line 6a, the scanning line 3a, and the capacitance line 3 from the image display region to the peripheral region. Alternatively, a groove for reducing a step on the base surface of the flattening film may be formed in the TFT array substrate 10, the interlayer insulating film, or the like.

【０１３８】以上説明した各実施形態の製造プロセスに
おいて、ストッパ層を形成する工程は、ＴＦＴアレイ基
板１０及びストッパ層の間にある全ての膜が堆積された
ＴＦＴアレイ基板１０上の所定個所に、専らストッパ層
としての機能を有する専用ストッパ層を形成するように
してもよい。この一例として、専用ストッパ層がデータ
線６ａと同一膜からなる場合を図１５に示す。ここに図
１５は、専用ストッパ層を示す断面図である。In the manufacturing process of each embodiment described above, the step of forming the stopper layer is performed at a predetermined position on the TFT array substrate 10 where all the films between the TFT array substrate 10 and the stopper layer are deposited. A dedicated stopper layer having a function exclusively as a stopper layer may be formed. As an example of this, FIG. 15 shows a case where the exclusive stopper layer is made of the same film as the data line 6a. FIG. 15 is a cross-sectional view showing the exclusive stopper layer.

【０１３９】図１５に示すように、製造プロセスにおい
て、ＴＦＴアレイ基板１０上のストッパ形成用の所定箇
所に、ＴＦＴ３０を構成する半導体層と同一膜からなる
導電膜１ｇ、走査線３ａと同一層からなる配線として機
能する又は機能しない導電膜３ｃ、下地絶縁膜１２、第
１層間絶縁膜８１、第２層間絶縁膜４等の製造プロセス
においてデータ線６ａが形成されるまでに形成される全
ての膜を積み上げておく。そして、この上に、データ線
６ａと同一層からなる専用ストッパ層６ｃを形成する。
そして、この上に形成された層間絶縁膜７ａに対してＣ
ＭＰ処理等を行って平坦化すれば、画素部のデータ線６
ａよりも高い位置に専用ストッパ層６ｃを形成すること
になるので、下地表面における段差を無くすために最適
な専用ストッパ層が得られる。これにより、データ線６
ａの断線等を防ぐことができる。特に、ＴＦＴアレイ基
板１０の反り等に起因して、局所的に研磨量が不足した
り過剰となったりするのに対処すべく、このような所定
個所としてＴＦＴアレイ基板１０上の複数の箇所、例え
ばＴＦＴアレイ基板１０の４角付近（図１２参照）など
に適度に分散して設けるとよい。As shown in FIG. 15, in a manufacturing process, a conductive film 1g made of the same film as the semiconductor layer constituting the TFT 30 and a scanning line 3a are formed at predetermined positions on the TFT array substrate 10 for forming stoppers. All films formed before the data line 6a is formed in the manufacturing process of the conductive film 3c, the base insulating film 12, the first interlayer insulating film 81, the second interlayer insulating film 4, and the like that function or do not function as a wiring. Pile up. Then, a dedicated stopper layer 6c made of the same layer as the data line 6a is formed thereon.
Then, C is applied to the interlayer insulating film 7a formed thereon.
If the flattening is performed by performing the MP processing or the like, the data line 6 in the pixel portion is formed.
Since the dedicated stopper layer 6c is formed at a position higher than a, a dedicated stopper layer optimal for eliminating steps on the base surface can be obtained. Thereby, the data line 6
a can be prevented. In particular, in order to cope with a situation where the polishing amount is locally insufficient or excessive due to the warpage of the TFT array substrate 10, a plurality of such locations on the TFT array substrate 10, For example, the TFT array substrate 10 may be appropriately dispersed around four corners (see FIG. 12).

【０１４０】以上図１から図１５を参照して説明した各
実施形態では、データ線駆動回路１０１及び走査線駆動
回路１０４をＴＦＴアレイ基板１０の上に設ける代わり
に、例えばＴＡＢ（Tape Automated bonding)基板上に
実装された駆動用ＬＳＩに、ＴＦＴアレイ基板１０の周
辺部に設けられた異方性導電フィルムを介して電気的及
び機械的に接続するようにしてもよい。また、対向基板
２０の投射光が入射する側及びＴＦＴアレイ基板１０の
出射光が出射する側には各々、例えば、ＴＮ（Twisted
Nematic）モード、ＶＡ(Vertically Aligned)モード、
ＰＤＬＣ(Polymer Dispersed Liquid Crystal)モード等
の動作モードや、ノーマリーホワイトモード／ノーマリ
ーブラックモードの別に応じて、偏光フィルム、位相差
フィルム、偏光板などが所定の方向で配置される。In each of the embodiments described above with reference to FIGS. 1 to 15, instead of providing the data line driving circuit 101 and the scanning line driving circuit 104 on the TFT array substrate 10, for example, TAB (Tape Automated Bonding) The driving LSI mounted on the substrate may be electrically and mechanically connected via an anisotropic conductive film provided on the periphery of the TFT array substrate 10. For example, TN (Twisted) is provided on each of the side of the opposite substrate 20 on which the projected light is incident and the side of the TFT array substrate 10 on which the emitted light is emitted.
Nematic) mode, VA (Vertically Aligned) mode,
A polarizing film, a retardation film, a polarizing plate, and the like are arranged in a predetermined direction according to an operation mode such as a PDLC (Polymer Dispersed Liquid Crystal) mode or a normally white mode / a normally black mode.

【０１４１】以上説明した各実施形態における電気光学
装置は、プロジェクタに適用されるため、３枚の電気光
学装置がＲＧＢ用のライトバルブとして各々用いられ、
各ライトバルブには各々ＲＧＢ色分解用のダイクロイッ
クミラーを介して分解された各色の光が投射光として各
々入射されることになる。従って、各実施形態では、対
向基板２０に、カラーフィルタは設けられていない。し
かしながら、第２遮光膜２３の形成されていない画素電
極９ａに対向する所定領域にＲＧＢのカラーフィルタを
その保護膜と共に、対向基板２０上に形成してもよい。
このようにすれば、液晶プロジェクタ以外の直視型や反
射型のカラー電気光学装置に各実施形態における電気光
学装置を適用できる。更に、対向基板２０上に１画素1
個対応するようにマイクロレンズを形成してもよい。あ
るいは、ＴＦＴアレイ基板１０上のＲＧＢに対向する画
素電極９ａ下にカラーレジスト等でカラーフィルタ層を
形成することも可能である。このようにすれば、入射光
の集光効率を向上することで、明るい電気光学装置が実
現できる。更にまた、対向基板２０上に、何層もの屈折
率の相違する干渉層を堆積することで、光の干渉を利用
して、ＲＧＢ色を作り出すダイクロイックフィルタを形
成してもよい。このダイクロイックフィルタ付き対向基
板によれば、より明るいカラー電気光学装置が実現でき
る。Since the electro-optical device in each of the embodiments described above is applied to a projector, three electro-optical devices are used as RGB light valves, respectively.
The light of each color separated via the dichroic mirror for RGB color separation is incident on each light valve as projection light. Therefore, in each embodiment, the opposing substrate 20 is not provided with a color filter. However, an RGB color filter may be formed on the opposing substrate 20 in a predetermined area facing the pixel electrode 9a where the second light-shielding film 23 is not formed, together with the protective film.
In this way, the electro-optical device according to each embodiment can be applied to a direct-view or reflective color electro-optical device other than the liquid crystal projector. Furthermore, one pixel 1
A micro lens may be formed so as to correspond to each of them. Alternatively, it is also possible to form a color filter layer with a color resist or the like under the pixel electrode 9a facing the RGB on the TFT array substrate 10. With this configuration, a bright electro-optical device can be realized by improving the efficiency of collecting incident light. Furthermore, a dichroic filter that produces RGB colors using light interference may be formed by depositing a number of interference layers having different refractive indexes on the counter substrate 20. According to the counter substrate with the dichroic filter, a brighter color electro-optical device can be realized.

【０１４２】更に、第１及び第３から第５実施形態にお
いて、第２実施形態と同様にＴＦＴ３０の下側に第１遮
光膜１１ａを設けてもよい。これにより、戻り光に対す
る遮光性能が高く、プロジェクタ用途に適した電気光学
装置を実現できる。Further, in the first and third to fifth embodiments, a first light-shielding film 11a may be provided below the TFT 30 similarly to the second embodiment. Thus, an electro-optical device having high light-shielding performance against return light and suitable for projector use can be realized.

【０１４３】本発明は、上述した各実施形態に限られる
ものではなく、請求の範囲及び明細書全体から読み取れ
る発明の要旨或いは思想に反しない範囲で適宜変更可能
であり、そのような変更を伴なう電気光学装置の製造方
法或いは電気光学装置もまた本発明の技術的範囲に含ま
れるものである。The present invention is not limited to the above-described embodiments, but can be appropriately modified without departing from the spirit and spirit of the invention which can be read from the claims and the entire specification. Such an electro-optical device manufacturing method or electro-optical device is also included in the technical scope of the present invention.

【図面の簡単な説明】[Brief description of the drawings]

【図１】第１実施形態の電気光学装置における画像表示
領域を構成するマトリクス状の複数の画素に設けられた
各種素子、配線等の等価回路である。FIG. 1 is an equivalent circuit of various elements, wiring, and the like provided in a plurality of pixels in a matrix forming an image display area in an electro-optical device according to a first embodiment.

【図２】第１実施形態の電気光学装置におけるデータ
線、走査線、画素電極等が形成されたＴＦＴアレイ基板
の相隣接する複数の画素群の平面図である。FIG. 2 is a plan view of a plurality of adjacent pixel groups of a TFT array substrate on which data lines, scanning lines, pixel electrodes, and the like are formed in the electro-optical device according to the first embodiment.

【図３】図２のＡ−Ａ’断面図である。FIG. 3 is a sectional view taken along line A-A 'of FIG.

【図４】第２実施形態の電気光学装置の図２のＡ−Ａ’
断面に対応する個所における断面図である。FIG. 4 is a sectional view of the electro-optical device according to the second embodiment, taken along line AA ′ of FIG. 2;
It is sectional drawing in the location corresponding to a cross section.

【図５】第３実施形態の電気光学装置の図２のＡ−Ａ’
断面に対応する個所における断面図である。FIG. 5 is a sectional view of the electro-optical device according to the third embodiment, taken along line AA ′ of FIG. 2;
It is sectional drawing in the location corresponding to a cross section.

【図６】第３実施形態の電気光学装置の製造プロセスを
順を追って示す工程図（その１）である。FIG. 6 is a process diagram (part 1) for sequentially illustrating the manufacturing process of the electro-optical device according to the third embodiment.

【図７】第３実施形態の電気光学装置の製造プロセスを
順を追って示す工程図（その２）である。FIG. 7 is a process diagram (part 2) for sequentially illustrating the manufacturing process of the electro-optical device according to the third embodiment.

【図８】第３実施形態の電気光学装置の製造プロセスを
順を追って示す工程図（その３）である。FIG. 8 is a process diagram (part 3) for sequentially illustrating the manufacturing process of the electro-optical device according to the third embodiment.

【図９】第３実施形態の電気光学装置の製造プロセスを
順を追って示す工程図（その４）である。FIG. 9 is a process diagram (part 4) for sequentially illustrating the manufacturing process of the electro-optical device according to the third embodiment.

【図１０】第４実施形態の電気光学装置の製造プロセス
を順を追って示す工程図である。FIG. 10 is a process diagram sequentially illustrating a manufacturing process of the electro-optical device according to the fourth embodiment.

【図１１】第５実施形態の電気光学装置の製造プロセス
を順を追って示す工程図である。FIG. 11 is a process diagram sequentially illustrating a manufacturing process of the electro-optical device according to the fifth embodiment.

【図１２】各実施形態の電気光学装置におけるＴＦＴア
レイ基板をその上に形成された各構成要素と共に対向基
板の側から見た平面図である。FIG. 12 is a plan view of a TFT array substrate in the electro-optical device according to each embodiment, together with components formed thereon, as viewed from a counter substrate side.

【図１３】図１２のＨ−Ｈ’断面図である。13 is a sectional view taken along the line H-H 'of FIG.

【図１４】各実施形態の電気光学装置の周辺回路を構成
するＴＦＴの断面図である。FIG. 14 is a sectional view of a TFT constituting a peripheral circuit of the electro-optical device according to each embodiment.

【図１５】各実施形態の電気光学装置の所定個所に設け
られる専用ストッパ層の断面図である。FIG. 15 is a cross-sectional view of a dedicated stopper layer provided at a predetermined position in the electro-optical device of each embodiment.

【符号の説明】[Explanation of symbols]

１ａ…半導体層 １ａ’…チャネル領域 １ｂ…低濃度ソース領域 １ｃ…低濃度ドレイン領域 １ｄ…高濃度ソース領域 １ｅ…高濃度ドレイン領域 １ｆ…第１蓄積容量電極 ２…絶縁薄膜 ３ａ…走査線 ３ｂ…容量線 ４…第２層間絶縁膜 ５…コンタクトホール ６ａ…データ線 ６ｂ…中継導電層 ７…第３層間絶縁膜 ８ａ…コンタクトホール ８ｂ…コンタクトホール ９ａ…画素電極 １０…ＴＦＴアレイ基板 １１…第１遮光膜 １２…下地絶縁膜 １６…配向膜 ２０…対向基板 ２１…対向電極 ２２…配向膜 ２３…第２遮光膜 ３０…画素スイッチング用ＴＦＴ ５０…液晶層 ７０…蓄積容量 ７０ａ…第１蓄積容量 ７０ｂ…第２蓄積容量 ８０ａ…バリア層 ８１…第１層間絶縁膜 ８８ａ…コンタクトホール ８８ｂ…コンタクトホール ８８ｃ…コンタクトホール ８８ｄ…コンタクトホール 1a Semiconductor layer 1a 'Channel region 1b Low-concentration source region 1c Low-concentration drain region 1d High-concentration source region 1e High-concentration drain region 1f First storage capacitor electrode 2 Insulating thin film 3a Scanning line 3b Capacitance line 4 Second interlayer insulating film 5 Contact hole 6a Data line 6b Relay conductive layer 7 Third interlayer insulating film 8a Contact hole 8b Contact hole 9a Pixel electrode 10 TFT array substrate 11 First Light-shielding film 12 ... Base insulating film 16 ... Alignment film 20 ... Counter substrate 21 ... Counter electrode 22 ... Alignment film 23 ... Second light-shielding film 30 ... Pixel switching TFT 50 ... Liquid crystal layer 70 ... Storage capacitance 70a ... First storage capacitance 70b ... Second storage capacitor 80a ... Barrier layer 81 ... First interlayer insulating film 88a ... Contact hole 88b ... Contact hole 88c ... Kutohoru 88d ... contact hole

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2H092 JA25 JA29 JA38 JA42 JA44 JA46 JB13 JB23 JB32 JB33 JB38 JB51 JB58 JB63 JB69 KA04 KA07 MA05 MA08 MA14 MA15 MA16 MA18 MA19 MA20 MA25 MA27 MA29 MA35 MA37 MA41 NA19 NA25 NA27 QA07 ──────────────────────────────────────────────────続 き Continued on front page F term (reference) 2H092 JA25 JA29 JA38 JA42 JA44 JA46 JB13 JB23 JB32 JB33 JB38 JB51 JB58 JB63 JB69 KA04 KA07 MA05 MA08 MA14 MA15 MA16 MA18 MA19 MA20 MA25 MA27 MA29 MA35 MA37 MA41 NA19 NA25 NA27

Claims (15)

【特許請求の範囲】[Claims] 【請求項１】 基板上に画素スイッチング用素子を形成
する工程と、 前記画素スイッチング用素子の上方に研磨処理に対する
ストッパ層を形成する工程と、 前記ストッパ層上に前記ストッパ層の表面段差以上の厚
みを有する一の層間絶縁膜を形成する工程と、 前記ストッパ層の表面が露出するまで前記一の層間絶縁
膜を研磨する工程と、 前記研磨された一の層間絶縁膜上に他の層間絶縁膜を形
成する工程と、 該他の層間絶縁膜上にコンタクトホールを介して前記画
素スイッチング用素子に接続されるように画素電極を形
成する工程とを含むことを特徴とする電気光学装置の製
造方法。A step of forming a pixel switching element on a substrate; a step of forming a stopper layer for a polishing process above the pixel switching element; and a step of not less than a surface step of the stopper layer on the stopper layer. A step of forming one interlayer insulating film having a thickness, a step of polishing the one interlayer insulating film until the surface of the stopper layer is exposed, and another interlayer insulating film on the polished one interlayer insulating film. Manufacturing an electro-optical device, comprising: forming a film; and forming a pixel electrode on the other interlayer insulating film so as to be connected to the pixel switching element via a contact hole. Method. 【請求項２】 前記研磨処理はＣＭＰ(Chemical Mechan
ial Polishing)処理であることを特徴とする請求項１に
記載の電気光学装置の製造方法。2. The polishing process is performed by a CMP (Chemical Mechanical).
2. The method of manufacturing an electro-optical device according to claim 1, wherein the method is an ial polishing process. 【請求項３】 前記ストッパ層を形成する工程は、コン
タクトホールを介して前記画素スイッチング用素子に接
続されるようにデータ線を形成する工程を含み、 前記ストッパ層は、前記データ線の少なくとも一部から
なることを特徴とする請求項１又は２に記載の電気光学
装置の製造方法。3. The step of forming the stopper layer includes forming a data line so as to be connected to the pixel switching element via a contact hole, wherein the stopper layer includes at least one of the data lines. The method for manufacturing an electro-optical device according to claim 1, wherein the method comprises a part. 【請求項４】 前記データ線を形成する工程は、前記デ
ータ線を複数の導電膜から積層形成する工程を含み、 前記ストッパ層は、前記複数の導電膜のうち最上に位置
するものの少なくとも一部からなることを特徴とする請
求項３に記載の電気光学装置の製造方法。4. The step of forming the data line includes a step of laminating the data line from a plurality of conductive films, and the stopper layer is at least a part of an uppermost one of the plurality of conductive films. The method for manufacturing an electro-optical device according to claim 3, comprising: 【請求項５】 前記ストッパ層を形成する工程は、コン
タクトホールを介して前記画素スイッチング用素子に接
続されるようにデータ線を形成すると同時に前記データ
線を構成する導電膜と同一層から前記データ線とは異な
る個所に前記ストッパ層を形成する工程を含むことを特
徴とする請求項１に記載の電気光学装置の製造方法。5. The step of forming the stopper layer includes forming a data line so as to be connected to the pixel switching element via a contact hole and simultaneously forming the data line from the same layer as a conductive film forming the data line. 2. The method according to claim 1, further comprising a step of forming the stopper layer at a position different from a line. 【請求項６】 前記ストッパ層を形成する工程は、前記
画素電極と前記画素スイッチング用素子との間に介在す
る中継用導電層を形成する工程を含み、 前記ストッパ層は、前記中継用導電層の少なくとも一部
からなることを特徴とする請求項１に記載の電気光学装
置の製造方法。6. The step of forming the stopper layer includes the step of forming a relay conductive layer interposed between the pixel electrode and the pixel switching element, wherein the stopper layer is formed of the relay conductive layer. The method for manufacturing an electro-optical device according to claim 1, comprising at least a part of: 【請求項７】 前記ストッパ層を形成する工程は、前記
画素電極と前記画素スイッチング用素子との間に介在す
る中継用導電層を形成すると同時に前記中継用導電層と
同一層から前記中継用導電層とは異なる個所に前記スト
ッパ層を形成する工程を含むことを特徴とする請求項１
に記載の電気光学装置の製造方法。7. The step of forming the stopper layer includes forming a relay conductive layer interposed between the pixel electrode and the pixel switching element, and simultaneously forming the relay conductive layer from the same layer as the relay conductive layer. 2. The method according to claim 1, further comprising the step of forming the stopper layer at a place different from the layer.
3. The method for manufacturing an electro-optical device according to 1. 【請求項８】 前記画素スイッチング用素子の上方に、
コンタクトホールを介して前記画素スイッチング用素子
に接続されるようにデータ線を形成する工程を更に含
み、 前記ストッパ層を形成する工程では、前記データ線上に
前記ストッパ層を形成することを特徴とする請求項１に
記載の電気光学装置の製造方法。8. Above the pixel switching element,
Forming a data line so as to be connected to the pixel switching element via a contact hole; and forming the stopper layer on the data line in the step of forming the stopper layer. A method for manufacturing the electro-optical device according to claim 1. 【請求項９】 前記ストッパ層を形成する工程は、前記
基板及び前記ストッパ層の間にある全ての膜が堆積され
た前記基板上の所定個所に前記ストッパ層を形成する工
程を含むことを特徴とする請求項１に記載の電気光学装
置の製造方法。9. The step of forming the stopper layer includes the step of forming the stopper layer at a predetermined position on the substrate on which all films between the substrate and the stopper layer are deposited. The method for manufacturing an electro-optical device according to claim 1. 【請求項１０】 前記基板並びに前記基板及び前記スト
ッパ層の間にある膜のうち少なくとも一つは、前記画素
スイッチング用素子及びその配線の少なくとも一部に対
向する部分が溝状に窪んで形成されていることを特徴と
する請求項１から９のいずれか一項に記載の電気光学装
置の製造方法。10. The substrate and at least one of a film between the substrate and the stopper layer, a portion facing at least a part of the pixel switching element and at least a part of a wiring thereof is formed in a groove shape. The method for manufacturing an electro-optical device according to claim 1, wherein: 【請求項１１】 基板上に画素スイッチング用素子を形
成する工程と、 前記画素スイッチング用素子の上方に平坦化膜を形成す
る工程と、 前記平坦化膜上にコンタクトホールを介して前記画素ス
イッチング用素子に接続されるように画素電極を形成す
る工程とを含み、 前記基板並びに前記基板及び前記平坦化膜の間にある膜
のうち少なくとも一つは、前記画素スイッチング用素子
及びその配線の少なくとも一部に対向する部分が溝状に
窪んで形成されていることを特徴とする電気光学装置の
製造方法。11. A step of forming a pixel switching element on a substrate, a step of forming a planarization film above the pixel switching element, and a step of forming the pixel switching element via a contact hole on the planarization film. Forming a pixel electrode so as to be connected to an element, wherein at least one of the substrate and a film between the substrate and the planarization film is at least one of the pixel switching element and its wiring. A method for manufacturing an electro-optical device, wherein a portion facing the portion is formed to be recessed in a groove shape. 【請求項１２】 前記平坦化膜の下地となる膜の表面段
差が５００ｎｍ（ナノメータ）以下となるように、前記
画素スイッチング用素子及びその配線の少なくとも一部
に対向する部分が溝状に窪んで形成されていることを特
徴とする請求項１１に記載の電気光学装置の製造方法。12. A portion facing at least a part of the pixel switching element and its wiring is recessed in a groove shape so that a surface step of a film serving as a base of the flattening film is 500 nm (nanometer) or less. The method of manufacturing an electro-optical device according to claim 11, wherein the electro-optical device is formed. 【請求項１３】 前記基板並びに前記基板及び前記平坦
化膜の間にある膜のうち少なくとも一つは、前記基板上
に形成される周辺回路を構成する素子に対向する部分も
溝状に窪んで形成されていることを特徴とする請求項１
１又は１２に記載の電気光学装置の製造方法。13. At least one of the substrate and a film between the substrate and the planarizing film has a portion facing a device constituting a peripheral circuit formed on the substrate in a groove shape. 2. The semiconductor device according to claim 1, wherein:
13. The method for manufacturing an electro-optical device according to 1 or 12. 【請求項１４】 基板と、 該基板上に形成された画素スイッチング用素子と、 該画素スイッチング用素子の上方に形成された研磨処理
に対するストッパ層と、 該ストッパ層上に形成されており前記研磨処理により前
記ストッパ層の表面レベルまで研磨されて平坦化された
一の層間絶縁膜と、 該一の層間絶縁膜上に形成された他の層間絶縁膜と、 該他の層間絶縁膜上に形成されておりコンタクトホール
を介して前記画素スイッチング用素子に接続されている
画素電極とを備えたことを特徴とする電気光学装置。14. A substrate, a pixel switching element formed on the substrate, a stopper layer for a polishing process formed above the pixel switching element, and the polishing formed on the stopper layer. One interlayer insulating film polished to a surface level of the stopper layer by processing and planarized, another interlayer insulating film formed on the one interlayer insulating film, and formed on the other interlayer insulating film And a pixel electrode connected to the pixel switching element via a contact hole. 【請求項１５】 基板と、 該基板上に形成された画素スイッチング用素子と、 該画素スイッチング用素子の上方に形成された平坦化膜
と、 該平坦化膜上に形成されておりコンタクトホールを介し
て前記画素スイッチング用素子に接続されている画素電
極とを備えており、 前記基板並びに前記基板及び前記平坦化膜の間にある膜
のうち少なくとも一つは、前記画素スイッチング用素子
及びその配線の少なくとも一部に対向する部分が溝状に
窪んで形成されていることを特徴とする電気光学装置。15. A substrate, a pixel switching element formed on the substrate, a flattening film formed above the pixel switching element, and a contact hole formed on the flattening film. And a pixel electrode connected to the pixel switching element via a substrate, and at least one of the substrate and a film between the substrate and the planarization film includes the pixel switching element and a wiring thereof. An electro-optical device characterized in that a portion facing at least a part of is formed to be recessed in a groove shape.
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