JP2010103739A - Differential amplifier circuit, high-speed serial interface circuit, integrated circuit device and electronic apparatus - Google Patents
Differential amplifier circuit, high-speed serial interface circuit, integrated circuit device and electronic apparatus Download PDFInfo
- Publication number
- JP2010103739A JP2010103739A JP2008273006A JP2008273006A JP2010103739A JP 2010103739 A JP2010103739 A JP 2010103739A JP 2008273006 A JP2008273006 A JP 2008273006A JP 2008273006 A JP2008273006 A JP 2008273006A JP 2010103739 A JP2010103739 A JP 2010103739A
- Authority
- JP
- Japan
- Prior art keywords
- differential
- output
- output signal
- type transistor
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000005540 biological transmission Effects 0.000 claims abstract description 61
- 238000006243 chemical reaction Methods 0.000 description 8
- 238000012545 processing Methods 0.000 description 8
- 102100030346 Antigen peptide transporter 1 Human genes 0.000 description 6
- 102100030343 Antigen peptide transporter 2 Human genes 0.000 description 6
- 101000978766 Homo sapiens Neurogenic locus notch homolog protein 1 Proteins 0.000 description 6
- 101000802053 Homo sapiens THUMP domain-containing protein 1 Proteins 0.000 description 6
- 108010023335 Member 2 Subfamily B ATP Binding Cassette Transporter Proteins 0.000 description 6
- 102100023181 Neurogenic locus notch homolog protein 1 Human genes 0.000 description 6
- 101800000849 Tachykinin-associated peptide 2 Proteins 0.000 description 6
- 229920000535 Tan II Polymers 0.000 description 6
- 238000012546 transfer Methods 0.000 description 5
- 101150110971 CIN7 gene Proteins 0.000 description 4
- 101150110298 INV1 gene Proteins 0.000 description 4
- 101100397044 Xenopus laevis invs-a gene Proteins 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 238000005070 sampling Methods 0.000 description 4
- 101100206195 Arabidopsis thaliana TCP2 gene Proteins 0.000 description 3
- 102100036486 Cobalamin binding intrinsic factor Human genes 0.000 description 3
- 101100508840 Daucus carota INV3 gene Proteins 0.000 description 3
- 101000999325 Homo sapiens Cobalamin binding intrinsic factor Proteins 0.000 description 3
- 101000666730 Homo sapiens T-complex protein 1 subunit alpha Proteins 0.000 description 3
- 101000891367 Homo sapiens Transcobalamin-1 Proteins 0.000 description 3
- 101000891321 Homo sapiens Transcobalamin-2 Proteins 0.000 description 3
- 101100536570 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) CCT2 gene Proteins 0.000 description 3
- 102100038410 T-complex protein 1 subunit alpha Human genes 0.000 description 3
- 102100040396 Transcobalamin-1 Human genes 0.000 description 3
- 102100040423 Transcobalamin-2 Human genes 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 238000005401 electroluminescence Methods 0.000 description 3
- 238000004088 simulation Methods 0.000 description 3
- 230000006835 compression Effects 0.000 description 2
- 238000007906 compression Methods 0.000 description 2
- 230000006837 decompression Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 238000004513 sizing Methods 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 101150070189 CIN3 gene Proteins 0.000 description 1
- 101100286980 Daucus carota INV2 gene Proteins 0.000 description 1
- 102100040856 Dual specificity protein kinase CLK3 Human genes 0.000 description 1
- 101000749304 Homo sapiens Dual specificity protein kinase CLK3 Proteins 0.000 description 1
- 101100397045 Xenopus laevis invs-b gene Proteins 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 239000003086 colorant Substances 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 239000006185 dispersion Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000011664 signaling Effects 0.000 description 1
Images
Landscapes
- Logic Circuits (AREA)
- Amplifiers (AREA)
Abstract
Description
本発明は、差動増幅回路、高速シリアルインターフェース回路、集積回路装置及び電子機器等に関する。 The present invention relates to a differential amplifier circuit, a high-speed serial interface circuit, an integrated circuit device, an electronic device, and the like.
近年、EMIノイズの低減などを目的としたインターフェースとしてLVDS(Low Voltage Differential Signaling:小振幅差動信号伝送)などの高速シリアル転送が脚光を浴びている。この高速シリアル転送では、トランスミッタ回路がシリアル化されたデータを差動信号により送信し、レシーバ回路が差動信号を差動増幅することでデータ転送を実現している。 In recent years, high-speed serial transfer such as LVDS (Low Voltage Differential Signaling) has attracted attention as an interface for the purpose of reducing EMI noise. In this high-speed serial transfer, the transmitter circuit transmits serialized data as a differential signal, and the receiver circuit differentially amplifies the differential signal to realize data transfer.
さらに最近では、携帯電話機向けのLVDSの規格として、MVI(Mobile Video Interface)、MDDI(Mobile Display Digital Interface)等が立ち上げられており、従来はあまり求められていなかった低消費電力化の要求が強くなっている。 In recent years, MVI (Mobile Video Interface), MDDI (Mobile Display Digital Interface), and the like have been launched as LVDS standards for mobile phones, and there has been a demand for low power consumption, which has not been required so far. It is getting stronger.
LVDSに用いられるレシーバ回路に関する従来技術としては、例えば特許文献1に開示される技術がある。また、伝送系における反射やノイズによって小振幅の差動信号の振幅が揺らぐ場合に、レシーバ回路の出力信号のジッタを低減する従来技術としては、例えば特許文献2に開示される技術がある。
As a conventional technique related to a receiver circuit used for LVDS, there is a technique disclosed in
しかしながら、これらの従来技術では、低消費電力化によってレシーバ回路の出力信号のデューティ比のばらつきが増大してしまうという問題がある。
本発明に係る幾つかの態様によれば、出力信号のデューティ比のばらつきを低減できる差動増幅回路、高速シリアルインターフェース回路、集積回路装置及び電子機器等を提供できる。 According to some aspects of the present invention, it is possible to provide a differential amplifier circuit, a high-speed serial interface circuit, an integrated circuit device, an electronic device, and the like that can reduce variations in the duty ratio of an output signal.
本発明の一態様は、差動入力信号を差動増幅してシングルエンド出力信号を出力する差動増幅回路であって、前記差動入力信号を構成する第1の入力信号と第2の入力信号とが入力され、前記第1の入力信号に対応する第1の差動出力信号と、前記第2の入力信号に対応する第2の差動出力信号とを出力する差動増幅部と、前記第1の差動出力信号と前記第2の差動出力信号とに応じて、シングルエンドの出力信号を出力する出力部とを含み、前記出力部は、高電位側電源と出力ノードとの間に設けられた第1のトランスミッションゲートと、低電位側電源と前記出力ノードとの間に設けられた第2のトランスミッションゲートとを含み、前記第1の差動出力信号と前記第2の差動出力信号とに応じて、前記第1のトランスミッションゲート及び前記第2のトランスミッションゲートがオン・オフされることを特徴とする差動増幅回路に関係する。 One embodiment of the present invention is a differential amplifier circuit that differentially amplifies a differential input signal and outputs a single-ended output signal, and includes a first input signal and a second input that constitute the differential input signal And a differential amplifier that outputs a first differential output signal corresponding to the first input signal and a second differential output signal corresponding to the second input signal; An output unit that outputs a single-ended output signal in response to the first differential output signal and the second differential output signal, wherein the output unit includes a high-potential-side power supply and an output node. A first transmission gate provided therebetween, and a second transmission gate provided between a low-potential-side power supply and the output node, and the first differential output signal and the second difference The first transmission gate in response to a dynamic output signal Fine said second transmission gate is related to the differential amplifier circuit, characterized in that it is turned on and off.
本発明の一態様では、差動増幅部からの第1、第2の差動出力信号に応じてシングルエンド出力信号を出力する出力部に、第1、第2のトランスミッションゲートが設けられる。そして第1のトランスミッションゲートは、出力部の出力ノードと高電位側電源との間に設けられ、第2のトランスミッションゲートは、出力部の出力ノードと低電位側電源との間に設けられると共に、第1、第2の差動出力信号に応じてオン・オフされる。このような第1、第2のトランスミッションゲートを出力部に設けることで、出力部からのシングルエンド出力信号のデューティ比のばらつきの低減等が可能になる。 In one aspect of the present invention, the first and second transmission gates are provided in the output unit that outputs a single-ended output signal in accordance with the first and second differential output signals from the differential amplifier. The first transmission gate is provided between the output node of the output unit and the high potential power source, and the second transmission gate is provided between the output node of the output unit and the low potential power source, It is turned on / off according to the first and second differential output signals. By providing such first and second transmission gates in the output unit, it becomes possible to reduce variations in the duty ratio of the single-ended output signal from the output unit.
また本発明の一態様では、前記差動増幅部は、前記第1の入力信号及び前記第2の入力信号が入力される完全差動型の第1の増幅器と、前記第1の増幅器の第1の出力信号が第1の入力ノードに入力され、前記第1の増幅器の第2の出力信号が第2の入力ノードに入力され、前記第1の差動出力信号を出力する第2の増幅器と、前記第1の増幅器の第1の出力信号が第2の入力ノードに入力され、前記第1の増幅器の第2の出力信号が第1の入力ノードに入力され、前記第2の差動出力信号を出力する第3の増幅器とを含んでもよい。 In one embodiment of the present invention, the differential amplifier section includes a fully differential first amplifier to which the first input signal and the second input signal are input, and a first amplifier of the first amplifier. A first output signal is input to the first input node, a second output signal of the first amplifier is input to the second input node, and the second amplifier outputs the first differential output signal. A first output signal of the first amplifier is input to a second input node, a second output signal of the first amplifier is input to a first input node, and the second differential signal And a third amplifier that outputs an output signal.
このように完全差動型の増幅器を用いることにより、第1、第2の出力信号について各々の信号の対称性の確保等が可能になる。 By using a fully differential amplifier in this way, it is possible to ensure the symmetry of each signal for the first and second output signals.
また本発明の一態様では、前記第1の増幅器は、高電位側電源と第1の出力ノードとの間に設けられた第1のP型トランジスタと、前記第1の出力ノードと第1のノードとの間に設けられた第1のN型トランジスタと、高電位側電源と第2の出力ノードとの間に設けられた第2のP型トランジスタと、前記第2の出力ノードと前記第1のノードとの間に設けられた第2のN型トランジスタと、前記第1のノードと低電位側電源との間に設けられた第3のN型トランジスタと、前記第1のP型トランジスタのゲート電極と前記第1の出力ノードとの間に設けられた第1の抵抗と、前記第2のP型トランジスタのゲート電極と前記第2の出力ノードとの間に設けられた第2の抵抗とを含み、前記第1のP型トランジスタのゲート電極と前記第2のP型トランジスタのゲート電極とが接続され、前記第1のN型トランジスタのゲート電極に前記第1の入力信号が入力され、前記第2のN型トランジスタのゲート電極に前記第2の入力信号が入力され、前記第1の出力ノードから前記第2の出力信号が出力され、前記第2の出力ノードから前記第1の出力信号が出力され、前記第3のN型トランジスタのゲート電極にバイアス電圧が印加されてもよい。 In the aspect of the invention, the first amplifier includes a first P-type transistor provided between the high-potential-side power source and the first output node, the first output node, and the first output node. A first N-type transistor provided between the node, a second P-type transistor provided between the high-potential-side power supply and the second output node, the second output node, and the second A second N-type transistor provided between the first node, a third N-type transistor provided between the first node and the low-potential side power supply, and the first P-type transistor. A first resistor provided between the gate electrode of the second P-type transistor and the second output node, and a second resistor provided between the gate electrode of the second P-type transistor and the second output node. A gate electrode of the first P-type transistor and the second A gate electrode of the first N-type transistor, the first input signal is input to the gate electrode of the first N-type transistor, and the second input signal is input to the gate electrode of the second N-type transistor. The second output signal is output from the first output node, the first output signal is output from the second output node, and a bias voltage is applied to the gate electrode of the third N-type transistor. It may be applied.
このようにすれば、第1の出力信号と第2の出力信号について、各々の信号の対称性の確保等が可能になる。 In this way, it is possible to ensure the symmetry of each signal for the first output signal and the second output signal.
また本発明の一態様では、前記第1のトランスミッションゲートのP型トランジスタは、前記第1の差動出力信号の非反転信号によりオン・オフされ、前記第1のトランスミッションゲートのN型トランジスタは、前記第1の差動出力信号の反転信号によりオン・オフされ、前記第2のトランスミッションゲートのP型トランジスタは、前記第2の差動出力信号の非反転信号によりオン・オフされ、前記第2のトランスミッションゲートのN型トランジスタは、前記第2の差動出力信号の反転信号によりオン・オフされてもよい。 In one aspect of the present invention, the P-type transistor of the first transmission gate is turned on / off by a non-inverted signal of the first differential output signal, and the N-type transistor of the first transmission gate is The P-type transistor of the second transmission gate is turned on / off by a non-inverted signal of the second differential output signal, and is turned on / off by an inverted signal of the first differential output signal. The N-type transistor of the transmission gate may be turned on / off by an inverted signal of the second differential output signal.
このようにすれば、シングルエンド出力信号のデューティ比のばらつきの低減等が可能になる。 In this way, it is possible to reduce variations in the duty ratio of the single-ended output signal.
また本発明の一態様では、前記差動増幅部と前記出力部との間に設けられ、前記第1の差動出力信号及び前記第2の差動出力信号を受けて、出力信号のハイレベルが高電位側電源の電位に設定され、ロウレベルが低電位側電源の電位に設定される第1のレベルシフタ出力信号と第2のレベルシフタ出力信号とを出力するレベルシフタを含んでもよい。 In one embodiment of the present invention, the high-level output signal is provided between the differential amplification unit and the output unit and receives the first differential output signal and the second differential output signal. May include a level shifter that outputs a first level shifter output signal and a second level shifter output signal that are set to the potential of the high potential side power supply and the low level is set to the potential of the low potential side power supply.
このようにすれば、第1の差動出力信号及び第2の差動出力信号の振幅が小さい場合であっても、後続のインバータ等の論理回路を正常に駆動することなどが可能になる。 In this way, even if the amplitudes of the first differential output signal and the second differential output signal are small, it is possible to normally drive a logic circuit such as a subsequent inverter.
また本発明の一態様では、前記レベルシフタは、高電位側電源と第1のレベルシフタ出力ノードとの間に設けられた第1のP型トランジスタと、前記第1のレベルシフタ出力ノードと第1のノードとの間に設けられた第1のN型トランジスタと、高電位側電源と第2のレベルシフタ出力ノードとの間に設けられた第2のP型トランジスタと、前記第2のレベルシフタ出力ノードと第2のノードとの間に設けられた第2のN型トランジスタと、前記第1のノードと低電位側電源との間に設けられた第3のN型トランジスタと、前記第2のノードと低電位側電源との間に設けられた第4のN型トランジスタとを含み、前記第1のP型トランジスタのゲート電極及び前記第1のN型トランジスタのゲート電極に前記第1の差動出力信号が入力され、前記第2のP型トランジスタのゲート電極及び前記第2のN型トランジスタのゲート電極に前記第2の差動出力信号が入力され、前記第3のN型トランジスタのゲート電極が前記第2のレベルシフタ出力ノードに接続され、前記第4のN型トランジスタのゲート電極が前記第1のレベルシフタ出力ノードに接続され、前記第1のレベルシフタ出力ノードから前記第2のレベルシフタ出力信号を出力し、前記第2のレベルシフタ出力ノードから前記第1のレベルシフタ出力信号を出力してもよい。 In the aspect of the invention, the level shifter includes a first P-type transistor provided between a high-potential-side power supply and a first level shifter output node, the first level shifter output node, and the first node. A first N-type transistor provided between the second potential shifter, a second P-type transistor provided between the high-potential-side power supply and the second level shifter output node, and the second level shifter output node and the second level shifter output node. A second N-type transistor provided between the second node, a third N-type transistor provided between the first node and the low-potential side power source, and a second node A fourth N-type transistor provided between the first P-type transistor and the first N-type transistor. Is entered, The second differential output signal is input to the gate electrode of the second P-type transistor and the gate electrode of the second N-type transistor, and the gate electrode of the third N-type transistor is connected to the second level shifter. Connected to an output node, a gate electrode of the fourth N-type transistor is connected to the first level shifter output node, and outputs the second level shifter output signal from the first level shifter output node; The first level shifter output signal may be output from the level shifter output node.
また本発明の一態様では、前記第1のレベルシフタ出力信号がリセット端子に入力され、前記第2のレベルシフタ出力信号がセット端子に入力され、第1のラッチ出力ノードに第2のラッチ出力信号を出力し、第2のラッチ出力ノードに第1のラッチ出力信号を出力し、前記レベルシフタと前記出力部との間に設けられたRSラッチ回路を含み、前記第1のラッチ出力信号及び前記第2のラッチ出力信号によって、前記第1のトランスミッションゲート及び前記第2のトランスミッションゲートがオン・オフされてもよい。 In one embodiment of the present invention, the first level shifter output signal is input to a reset terminal, the second level shifter output signal is input to a set terminal, and a second latch output signal is input to a first latch output node. And outputs a first latch output signal to a second latch output node, and includes an RS latch circuit provided between the level shifter and the output unit, and includes the first latch output signal and the second latch output signal. The first transmission gate and the second transmission gate may be turned on / off by the latch output signal.
このようにすれば、第1、第2のレベルシフタ出力信号の信号波形のなまりを除去することなどが可能になる。 In this way, it becomes possible to eliminate the rounding of the signal waveforms of the first and second level shifter output signals.
また本発明の他の態様は、上記いずれかに記載の差動増幅回路と、それを含む集積回路装置及び電子機器に関係する。 Another aspect of the present invention relates to the differential amplifier circuit described above, an integrated circuit device including the differential amplifier circuit, and an electronic apparatus.
以下、本発明の好適な実施の形態について詳細に説明する。なお、以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。 Hereinafter, preferred embodiments of the present invention will be described in detail. The present embodiment described below does not unduly limit the contents of the present invention described in the claims, and all the configurations described in the present embodiment are indispensable as means for solving the present invention. Not always.
1.基本的な構成例
図1に本実施形態の基本的な構成例を示す。本構成例における差動増幅回路は差動増幅部10と出力部20を含む。差動増幅部10は、差動信号線(例えば差動データ信号線、差動クロック信号線等)を介して転送される差動入力信号(小振幅の差動信号)IA1とIA2を受けて、それらを必要な信号レベルまで増幅して、IA1に対応する差動出力信号QA1及びIA2に対応する差動出力信号QA2を出力する。出力部20は差動出力信号QA1及びQA2に応じて、シングルエンド(CMOSレベル)の出力信号SOUTを出力する。なお、本実施形態の差動増幅回路は図1の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
1. Basic Configuration Example FIG. 1 shows a basic configuration example of the present embodiment. The differential amplifier circuit in this configuration example includes a
具体的には、出力部20は、高電位側電源VDDと出力ノードNQとの間に設けられた第1のトランスミッションゲート(アナログスイッチ)21と、低電位側電源VSSと出力ノードNQとの間に設けられた第2のトランスミッションゲート(アナログスイッチ)22を含む。
Specifically, the
さらに具体的には、第1のトランスミッションゲート21はP型トランジスタTAP1とN型トランジスタTAN1とから構成され、第2のトランスミッションゲート22はP型トランジスタTAP2とN型トランジスタTAN2と、から構成される。
More specifically, the
差動増幅部10から供給された差動出力信号QA1は、インバータINV1によって反転信号QA1bとなり、P型トランジスタTAP1のゲート電極に供給される。また、さらにもう1つのインバータINV2によって非反転信号QA1aとなり、N型トランジスタTAN1のゲート電極に供給される。
The differential output signal QA1 supplied from the
一方、差動出力信号QA2はインバータINV3によって反転信号QA2bとなり、P型トランジスタTAP2のゲート電極に供給される。また、さらにもう1つのインバータINV4によって非反転信号QA2aとなり、N型トランジスタTAN2のゲート電極に供給される。 On the other hand, the differential output signal QA2 becomes an inverted signal QA2b by the inverter INV3 and is supplied to the gate electrode of the P-type transistor TAP2. Further, the non-inverted signal QA2a is supplied by another inverter INV4 and supplied to the gate electrode of the N-type transistor TAN2.
2つのトランスミッションゲート21及び22の出力ノードNQから出力された信号SQはインバータINV5及びINV6によってバッファリングされてシングルエンドの出力信号SOUTとして出力される。
The signal SQ output from the output node NQ of the two
2つのトランスミッションゲート21及び22の動作について、以下に説明する。差動出力信号QA1がハイレベル(Hレベル、高電位論理レベル)であり、かつ、差動出力信号QA2がロウレベル(Lレベル、低電位論理レベル)である時は、トランジスタTAP1とTAN1は共にオフ状態となるからトランスミッションゲート21はオフ状態(非導通状態)となる。逆に、トランジスタTAP2とTAN2は共にオン状態となるからトランスミッションゲート22はオン状態(導通状態)となる。したがって、この時は出力ノードNQの電位はロウレベルに設定され、シングルエンドの出力信号SOUTはロウレベルとなる。
The operation of the two
一方、QA1がロウレベルであり、かつ、QA2がハイレベルである時は、トランジスタTAP1とTAN1は共にオン状態となるからトランスミッションゲート21はオン状態(導通状態)となる。逆に、トランジスタTAP2とTAN2は共にオフ状態となるからトランスミッションゲート22はオフ状態(非導通状態)となる。したがって、この時は出力ノードNQの電位はハイレベルに設定され、シングルエンドの出力信号SOUTはハイレベルとなる。
On the other hand, when QA1 is at a low level and QA2 is at a high level, both the transistors TAP1 and TAN1 are turned on, so that the
このように、2つのトランスミッションゲート21及び22は、差動出力信号QA1及びQA2に応じて、排他的にオン・オフの動作を行う。
As described above, the two
以上の説明は、QA1及びQA2の信号レベルが確定している期間、すなわち、QA1がハイレベルに、QA2がロウレベルに確定している期間、あるいはその逆のレベルに確定している期間の動作を説明したものである。しかしながら、実際の回路の動作では、QA1及びQA2の信号レベルが確定していない期間(遷移期間)、すなわちQA1及びQA2の信号レベルがハイレベルでもなくロウレベルでもない期間が存在する。このような期間では、2つのトランスミッションゲート21及び22は、共に不完全なオン状態あるいは共に不完全なオフ状態にあるから、出力ノードNQの電位はハイレベルでもなく、ロウレベルでもない中間の電位に設定される。
In the above description, the operation during the period in which the signal levels of QA1 and QA2 are fixed, that is, the period in which QA1 is fixed at the high level and QA2 is fixed at the low level or the opposite level is performed. Explained. However, in actual circuit operation, there is a period in which the signal levels of QA1 and QA2 are not fixed (transition period), that is, a period in which the signal levels of QA1 and QA2 are neither high level nor low level. In such a period, since the two
以上の図1の構成例によれば、出力部に2つのトランスミッションゲート21、22が設けられる。そして差動出力信号QA1及びQA2に応じて、第1のトランスミッションゲート21は高電位側電源VDDと出力ノードNQの間でオン・オフし、一方、第2のトランスミッションゲート22は低電位側電源VSSと出力ノードNQとの間でオン・オフする。このオン・オフの動作は互いに排他的な動作である。従って、後述する図5と図6に示すように、シングルエンド出力信号のデューティ比のばらつきの増加の低減等が可能になる。
According to the configuration example of FIG. 1 described above, the two
2.第1の詳細な構成例
図2に本実施形態の第1の詳細な構成例を示す。本構成例における差動増幅回路は差動増幅部10と出力部20を含み、差動増幅部10は、完全差動型の第1の増幅器30と、カレントミラー型の第2、第3の増幅器40、50を含む。
2. First Detailed Configuration Example FIG. 2 shows a first detailed configuration example of the present embodiment. The differential amplifier circuit in this configuration example includes a
具体的には、第1の増幅器30は、高電位側電源VDDと第1の出力ノードN31との間に設けられたP型トランジスタTBP11と、第1の出力ノードN31とノードN33(第1のノード)との間に設けられたN型トランジスタTBN11を含む。また高電位側電源VDDと第2の出力ノードN32との間に設けられたP型トランジスタTBP12と、第2の出力ノードN32とノードN33(第1のノード)との間に設けられたN型トランジスタTBN12を含む。またノードN33(第1のノード)と低電位側電源VSSとの間に設けられた電流源用のN型トランジスタTBN13と、P型トランジスタTBP11のゲート電極と出力ノードN31との間に設けられた抵抗R1と、P型トランジスタTBP12のゲート電極と出力ノードN32との間に設けられた抵抗R2を含む。ここで、第1、第2の入力信号IA1とIA2は、各々N型トランジスタTBN11とTBN12のゲート電極に供給され、バイアス電圧VbiasはN型トランジスタTBN13のゲート電極に供給される。
Specifically, the
第2の増幅器40は、2つのP型トランジスタTBP21及びTBP22と、2つのN型トランジスタTBN21及びTBN22と、から構成される。
The
第3の増幅器50は、2つのP型トランジスタTBP31及びTBP32と、2つのN型トランジスタTBN31及びTBN32と、電流源として用いられるN型トランジスタTBN33と、から構成される。ここでTBN33は第2の増幅器40の電流源としても用いられる。
The
第1の増幅器30の第1の出力信号QB1は、第2の増幅器40の第1の入力ノードN41と第3の増幅器50の第2の入力ノードN52に供給され、第2の出力信号QB2は、第2の増幅器40の第2の入力ノードN42と第3の増幅器50の第1の入力ノードN51に供給される。また、バイアス電圧VbiasがN型トランジスタTBN33のゲート電極に供給される。
The first output signal QB1 of the
入力信号IA1及びIA2は、まず第1の増幅器30により増幅される。第1の増幅器30は完全差動型の差動増幅器であるから、差動入力信号が対称性を有する場合には、その対称性を損なうことなく増幅することができるという特徴がある。そのため、対称性を有する入力信号IA1及びIA2に対応して、出力信号QB1とQB2についても対称性が確保される。
The input signals IA1 and IA2 are first amplified by the
出力信号QB1及びQB2は、インバータ等のロジック回路(論理ゲート)を駆動するには信号振幅が不足しているので、第2及び第3の増幅器40,50によってさらに増幅される。第2及び第3の増幅器40,50は、通常のカレントミラー型差動増幅器であるから、それぞれ単独では出力信号の対称性を確保できないが、両者を組み合わせることによって、差動出力信号QA1及びQA2の対称性を確保することができる。
The output signals QB1 and QB2 are further amplified by the second and
出力部20の動作は先に説明した通りである。すなわち、2つのトランスミッションゲート21及び22は、差動出力信号QA1及びQA2の信号レベルが確定している期間では、排他的にオン・オフの動作を行うから、シングルエンドの出力信号SOUTはハイレベル又はロウレベルに設定される。一方、QA1及びQA2の信号レベルが確定していない期間では、SOUTはハイレベルでもなく、ロウレベルでもない中間の電位に設定される。
The operation of the
低消費電力化により各増幅回路の利得が小さくなると、出力信号の立ち上がり時間及び立ち下がり時間が大きくなる現象(信号波形のなまり)が現れる。この信号波形のなまりが大きくなると、トランジスタのしきい値電圧のばらつきによって、出力信号パルスのタイミングのばらつきも大きくなる。この理由を図4を用いて説明する。 When the gain of each amplifier circuit is reduced due to the reduction in power consumption, a phenomenon in which the rise time and fall time of the output signal increase (signal waveform rounding) appears. When the rounding of the signal waveform increases, the variation in the timing of the output signal pulse also increases due to the variation in the threshold voltage of the transistor. The reason for this will be described with reference to FIG.
図4において、信号波形SG1はなまりのない急峻な入力信号波形であり、信号波形SG2はなまりのある入力信号波形である。Vth1はN型トランジスタのしきい値電圧のばらつきの下限値を示し、Vth2はその上限値を示す。入力信号電圧をVin、しきい値電圧をVthとすると、Vin>Vthの時にN型トランジスタがオン状態となり、Vin<Vthの時にオフ状態となるから、N型トランジスタがスイッチングするタイミングは、波形SG1の場合ではt1の範囲でばらつくのに対して、波形SG2の場合ではより大きいt2の範囲でばらつくことになる。以上はN型トランジスタについての説明であるが、P型トランジスタについても同様のことが起こる。このようにして、低消費電力化により出力信号パルスのタイミングのばらつきが増大する。 In FIG. 4, a signal waveform SG1 is a sharp input signal waveform without a round, and a signal waveform SG2 is a round input signal waveform. Vth1 indicates a lower limit value of variation in threshold voltage of the N-type transistor, and Vth2 indicates an upper limit value thereof. When the input signal voltage is Vin and the threshold voltage is Vth, the N-type transistor is turned on when Vin> Vth and is turned off when Vin <Vth. In the case of (2), it varies in the range of t1, whereas in the case of the waveform SG2, it varies in the range of t2. The above is the description of the N-type transistor, but the same thing occurs for the P-type transistor. In this way, the variation in the timing of the output signal pulse increases due to the reduction in power consumption.
出力信号パルスのタイミングのばらつきが増大することによって、必然的に出力信号パルスのデューティ比(例えば、1周期期間に対するパルスのハイレベル期間又はロウレベル期間の比)のばらつきも増大する。差動入力信号IA1及びIA2は、デューティ比が50%であり、シングルエンドの出力信号SOUTもデューティ比が50%であることが望ましい。デューティ比のばらつきが増大すると、後続のシリアル/パラレル変換回路において誤動作の原因となるからである。 Increasing the variation in the timing of the output signal pulse inevitably increases the variation in the duty ratio of the output signal pulse (for example, the ratio of the high level period or low level period of the pulse to one period). It is desirable that the differential input signals IA1 and IA2 have a duty ratio of 50%, and the single-ended output signal SOUT also has a duty ratio of 50%. This is because when the variation in the duty ratio increases, a malfunction occurs in the subsequent serial / parallel conversion circuit.
以下、本構成例において、上記のデューティ比のばらつきがどのようにして低減されるのか、図5と図6を用いて説明する。図5、図6は回路シミュレーションによって得られた本構成例における各部の信号波形の一例を示したものである。上述した通り、第1の増幅器30は完全差動型の差動増幅器であるから、その出力信号QB1とQB2の対称性が確保されており、また、第2及び第3の増幅器40,50は、両者を組み合わせることによって、やはりその出力信号QA1及びQA2の対称性が確保されていることがわかる。
Hereinafter, how the duty ratio variation is reduced in this configuration example will be described with reference to FIGS. 5 and 6. FIG. 5 and 6 show examples of signal waveforms at various parts in this configuration example obtained by circuit simulation. As described above, since the
しきい値電圧のばらつきにより、図5のD1、D2に示すようにQA1とQA2のデューティ比は50%からずれているけれども、D3、D4、D5に示すように、QA1とQA2のクロスポイント(波形の交叉点)は、等しい時間間隔で現れていることがわかる。これはQA1とQA2の反転信号であるQA1bとQA2bについても同様である。このようにクロスポイントが等しい時間間隔で現れるのは、各信号の対称性が保たれているからである。 Although the duty ratios of QA1 and QA2 deviate from 50% as shown by D1 and D2 in FIG. 5 due to variations in threshold voltage, the crosspoints of QA1 and QA2 (shown by D3, D4, and D5) It can be seen that the intersection points of the waveforms appear at equal time intervals. The same applies to QA1b and QA2b which are inverted signals of QA1 and QA2. The reason why the cross points appear at equal time intervals is that the symmetry of each signal is maintained.
上述した通り、QA1及びQA2の信号レベルが確定していない期間(遷移期間)、すなわちQA1及びQA2の信号レベルがハイレベルでもなくロウレベルでもない期間では、2つのトランスミッションゲート21及び22は、共に不完全なオン状態あるいは共に不完全なオフ状態にある。このため、出力部20の出力ノードNQの電位はハイレベルでもなく、ロウレベルでもない中間の電位に設定される。したがって、QA1とQA2のクロスポイントでは、出力ノードNQの電位はハイレベルとロウレベルの中間の電位に設定されることになるが、上述したようにクロスポイントが等しい時間間隔で現れているために、NQから出力される信号SQ及びシングルエンドの出力信号SOUTのデューティ比は、図6のE1、E2、E3、E4に示すように所望の値である50%に補正される。
As described above, in the period in which the signal levels of QA1 and QA2 are not fixed (transition period), that is, the period in which the signal levels of QA1 and QA2 are neither high level nor low level, the two
より具体的には、図5、図6に示す各信号のデューティ比は以下の通りである。IA1及びIA2のデューティ比(ここではハイレベル期間のデューティ比)はt10H/(t10H+t10L)=50%、QB1及びQB2のデューティ比はt11H/(t11H+t11L)=49%、QA1及びQA2のデューティ比はt12H/(t12H+t12L)=48%、QA1b及びQA2bのデューティ比はt13H/(t13H+t13L)=47%、SQのデューティ比はt14H/(t14H+t14L)=50%、SOUTのデューティ比はt15H/(t15H+t15L)=50%である。このように、信号QB1、QB2、QA1、QA2ではデューティ比は50%にならないが、出力部20にトランスミッションゲート21、22を設けることで、信号SQ、SOUTではデューティ比を50%にすることができる。
More specifically, the duty ratio of each signal shown in FIGS. 5 and 6 is as follows. The duty ratio of IA1 and IA2 (here, the duty ratio of the high level period) is t10H / (t10H + t10L) = 50%, the duty ratio of QB1 and QB2 is t11H / (t11H + t11L) = 49%, and the duty ratio of QA1 and QA2 is t12H / (T12H + t12L) = 48%, the duty ratio of QA1b and QA2b is t13H / (t13H + t13L) = 47%, the duty ratio of SQ is t14H / (t14H + t14L) = 50%, and the duty ratio of SOUT is t15H / (t15H + t15L) = 50 %. As described above, the duty ratio does not become 50% in the signals QB1, QB2, QA1, and QA2, but by providing the
以上説明したように、図2の第1の詳細な構成例の差動増幅回路を用いることにより、出力信号のデューティ比のばらつきを低減することができる。またこの構成例では、完全差動型の増幅器を設けることによって信号の対称性が確保されている。そのため内部の信号のデューティ比が50%からずれた場合でも、各信号のクロスポイントは等しい時間間隔で現れるので、出力信号のデューティ比のばらつきを低減することができる。 As described above, by using the differential amplifier circuit of the first detailed configuration example of FIG. 2, it is possible to reduce the variation in the duty ratio of the output signal. In this configuration example, signal symmetry is ensured by providing a fully differential amplifier. For this reason, even when the duty ratio of the internal signal deviates from 50%, the cross points of each signal appear at equal time intervals, so that variation in the duty ratio of the output signal can be reduced.
3.第2の詳細な構成例
上述した第1の詳細な構成例では、差動増幅部10の利得を低下させることで、低消費電力化を実現できる。しかしながら、このように差動増幅部10の利得を低下させると、差動出力信号QA1とQA2の振幅が小さくなり、その結果、次段のインバータINV1とINV3が正常に動作しなくなるという問題が生じる。図7、図8はこのような状況を回路シミュレーションにより示したものである。即ち図7のF1、F2では、図5のD6、D7と比較すれば明らかなように、低消費電力化のために差動増幅部10の利得を低下させているため、差動出力信号QA1、QA2の振幅が減少している。そしてこのようにQA1、QA2の振幅が減少すると、図8のG1、G2に示すようにインバータINV1、INV3が正常に動作しなくなり、出力信号QA1b、QA2bがフルスイングの信号にならない。この結果、G3、G4に示すように、適正な信号SQ、SOUTを出力できないおそれがある。
3. Second Detailed Configuration Example In the first detailed configuration example described above, the power consumption can be reduced by reducing the gain of the
この問題を解決するために、図3の第2の詳細な構成例では、差動増幅部10と出力部20との間にレベルシフタ60とRSラッチ70を回路的(電気的)に設けている。図3は本構成例の回路を具体的に示したものであるが、レベルシフタ60やRSラッチ70の構成はこれに限定されるものではない。
In order to solve this problem, in the second detailed configuration example of FIG. 3, a
レベルシフタ60は、2つのP型トランジスタTCP1及びTCP2と、4つのN型トランジスタTCN1、TCN2、TCN3、及びTCN4と、から構成される。
The
具体的には、トランジスタTCP1は高電位側電源VDDと第1のレベルシフタ出力ノードN63の間に設けられる。TCN1は出力ノードN63と第1のノードN61の間に設けられる。TCN3は第1のノードN61と低電位側電源VSSの間に設けられる。また、TCP2は高電位側電源VDDと第2のレベルシフタ出力ノードN64の間に設けられる。TCN2は出力ノードN64と第2のノードN62の間に設けられる。TCN4は第2のノードN62と低電位側電源VSSの間に設けられる。 Specifically, the transistor TCP1 is provided between the high potential side power supply VDD and the first level shifter output node N63. TCN1 is provided between the output node N63 and the first node N61. TCN3 is provided between the first node N61 and the low potential side power source VSS. TCP2 is provided between the high-potential side power supply VDD and the second level shifter output node N64. TCN2 is provided between the output node N64 and the second node N62. TCN4 is provided between the second node N62 and the low potential power source VSS.
差動出力信号QA1はTCP1とTCN1のゲート電極に供給され、差動出力信号QA2はTCP2とTCN2のゲート電極に供給される。第1のレベルシフタ出力ノードN63はTCN4のゲート電極に接続され、第2のレベルシフタ出力ノードN64はTCN3のゲート電極に接続される。さらに、出力ノードN63からはレベルシフタ出力信号QC2が出力され、出力ノードN64からはレベルシフタ出力信号QC1が出力される。 The differential output signal QA1 is supplied to the gate electrodes of TCP1 and TCN1, and the differential output signal QA2 is supplied to the gate electrodes of TCP2 and TCN2. The first level shifter output node N63 is connected to the gate electrode of TCN4, and the second level shifter output node N64 is connected to the gate electrode of TCN3. Further, level shifter output signal QC2 is output from output node N63, and level shifter output signal QC1 is output from output node N64.
また、RSラッチ70は、2つのNAND(否定論理積)ゲートND1及びND2から構成され、リセット端子RにQC1が入力され、セット端子SにQC2が入力される。第1のラッチ出力ノードN71から第2のラッチ出力信号QR2が出力され、トランスミッションゲート21のN型トランジスタTAN1のゲート電極と、トランスミッションゲート22のP型トランジスタTAP2のゲート電極と、に供給される。また、第2のラッチ出力ノードN72から第1のラッチ出力信号QR1が出力され、トランスミッションゲート21のP型トランジスタTAP1のゲート電極と、トランスミッションゲート22のN型トランジスタTAN2のゲート電極と、に供給される。
The
レベルシフタ60は、インバータ等の論理回路を正常に動作させることができない程度に信号振幅が小さい信号であるQA1及びQA2を受けて、信号振幅をより大きくして、フルスイング信号(ハイレベルが高電位側電源の電位に設定され、ロウレベルが低電位側電源の電位に設定された信号)であるQC1及びQC2を出力する。
The
RSラッチ70は、信号波形になまりのある信号QC1及びQC2を受けて、なまりのない急峻な波形をもつラッチ出力信号QR1及びQR2を出力する。レベルシフタ60の出力信号は、レベルシフタという回路の性質上、その出力波形がなまることが避けられないが、RSラッチ70を用いることにより、なまりのない信号をトランスミッションゲート21及び22に供給することができる。
The
図9と図10は、本構成例における各部の信号波形の一例を、回路シミュレーションにより示したものである。図9のH1、H2に示すように、差動出力信号QA1とQA2の振幅は約0.6Vしかなく、この振幅ではインバータ等の論理回路を正常に駆動させることができない。しかし、レベルシフタ60を設けることによって、図10のH3、H4に示すようにレベルシフタ出力信号QC1及びQC2はフルスイング信号になる。さらに、RSラッチ70を設けることによって、H5、H6に示すQC1及びQC2の信号波形のなまりが除去され、H7、H8に示すようなラッチ出力信号QR1及びQR2が出力される。
FIG. 9 and FIG. 10 show an example of the signal waveform of each part in this configuration example by circuit simulation. As indicated by H1 and H2 in FIG. 9, the amplitudes of the differential output signals QA1 and QA2 are only about 0.6 V, and a logic circuit such as an inverter cannot be driven normally with this amplitude. However, by providing the
この場合に、H9、H10、H11に示すようにラッチ出力信号QR1及びQR2のクロスポイントが等しい時間間隔で現れているから、第1の詳細な構成例の場合と同様に、トランスミッションゲート21,22を設けることによって、H12、H13に示すように出力ノードNQから出力される信号SQ及びシングルエンドの出力信号SOUTのデューティ比は50%に補正される。
In this case, since the cross points of the latch output signals QR1 and QR2 appear at equal time intervals as indicated by H9, H10, and H11, the
より具体的には、図9、図10に示す各信号のデューティ比は以下の通りである。IA1及びIA2のデューティ比t20H/(t20H+t20L)=50%、QB1及びQB2のデューティ比t21H/(t21H+t21L)=52%、QA1及びQA2のデューティ比t22H/(t22H+t22L)=50.5%、QC1及びQC2のデューティ比t23H/(t23H+t23L)=49.5%、QR1及びQR2のデューティ比t24H/(t24H+t24L)=52%、SQのデューティ比t25H/(t25H+t25L)=50%、SOUTのデューティ比t26H/(t26H+t26L)=50%である。 More specifically, the duty ratio of each signal shown in FIGS. 9 and 10 is as follows. IA1 and IA2 duty ratio t20H / (t20H + t20L) = 50%, QB1 and QB2 duty ratio t21H / (t21H + t21L) = 52%, QA1 and QA2 duty ratio t22H / (t22H + t22L) = 50.5%, QC1 and QC2 Duty ratio t23H / (t23H + t23L) = 49.5%, duty ratio t24H / (t24H + t24L) = 52% for QR1 and QR2, duty ratio t25H / (t25H + t25L) = 50% for SQ, duty ratio t26H / (t26H + t26L for SOUT ) = 50%.
以上説明したように、図3の第2の詳細な構成例の差動増幅回路を用いることにより、さらに低消費電力化を実現しつつ、なおかつ、出力信号のデューティ比のばらつきを低減することができる。またこの構成例によれば、レベルシフタを設けることにより、差動増幅部の出力信号の振幅が減少した場合でも安定な動作が得られる。またこの構成例によれば、RSラッチを設けることにより、レベルシフタの出力信号の波形のなまりを除去することができるので、より安定な動作が得られる。 As described above, by using the differential amplifier circuit of the second detailed configuration example of FIG. 3, it is possible to further reduce the power consumption and reduce the variation in the duty ratio of the output signal. it can. Further, according to this configuration example, by providing the level shifter, a stable operation can be obtained even when the amplitude of the output signal of the differential amplifying unit is reduced. Further, according to this configuration example, by providing the RS latch, it is possible to eliminate the rounding of the waveform of the output signal of the level shifter, so that a more stable operation can be obtained.
4.高速シリアルインターフェース回路
図11に本実施形態の差動増幅回路を用いた高速シリアルインターフェース回路の一構成例を示す。図11では、送信側の高速シリアルインターフェース回路210と、受信側の高速シリアルインターフェース回路230が、高速シリアルバス220(差動信号線)を介してデータ転送を行っている。本実施形態の差動増幅回路は、受信側の高速シリアルインターフェース回路230に適用できる。
4). High-Speed Serial Interface Circuit FIG. 11 shows a configuration example of a high-speed serial interface circuit using the differential amplifier circuit of this embodiment. In FIG. 11, the high-speed
具体的には、送信側の高速シリアルインターフェース回路210は、パラレル/シリアル変換回路211と、PLL(Phase Locked Loop)回路212と、データ送信用トランスミッタ回路(送信回路)213a〜213cと、クロック送信用トランスミッタ回路213dと、を含む。受信側の高速シリアルインターフェース回路230は、本実施形態の差動増幅回路を含むデータ受信用レシーバ回路(受信回路)233a〜233cと、同じく本実施形態の差動増幅回路を含むクロック受信用レシーバ回路233dと、シリアル/パラレル変換回路231と、PLL(Phase Locked Loop)回路232と、を含む。
Specifically, the high-speed
送信側の高速シリアルインターフェース回路210は、R,G,Bの3色に対応する画像データTX_R、TX_G、TX_Bと、垂直同期信号TX_VSと、水平同期信号TX_HSと、データイネーブル信号TX_DEと、をシリアルデータに変換した後、トランスミッタ回路213a〜213cで3チャンネルの差動信号D0+/D0−、D1+/D1−、D2+/D2−、として出力する。また、クロック信号TX_PCLKは、トランスミッタ回路213dから差動信号CLK+/CLK−として出力される。
The high-speed
一方、受信側の高速シリアルインターフェース回路230では、高速シリアルバス220を介して送られてきた3チャンネルの差動信号D0+/D0−、D1+/D1−、D2+/D2−をレシーバ回路233a〜233cでシングルエンドの出力信号に変換し、さらにシリアル/パラレル変換回路231でパラレルデータに変換する。そして、送信側データに対応する画像データRX_R、RX_G、RX_Bと、垂直同期信号RX_VSと、水平同期信号RX_HSと、データイネーブル信号RX_DEと、を出力する。
On the other hand, in the high-speed
図12に、高速シリアルバス220を介して送られる差動信号の構成と、PLL回路232で生成される多相クロックの一例を示す。差動信号D0によって、クロック信号CLKの1周期の期間に、R7〜R0、VS、CPからなる10bitのデータが送られるが、これらのデータは、多相クロックCLK0〜CLK9(CLK3〜CLK8は図示していない)の立ち上がりエッジEG0〜EG9(EG3〜EG8は図示していない)に同期して、シリアル/パラレル変換回路231でパラレルデータに変換される。
FIG. 12 shows an example of the configuration of a differential signal sent via the high-speed
クロックの立ち上がりエッジに同期してデータを取り込む動作、すなわちデータサンプリングを確実に実行するためには、データ信号のハイレベル及びロウレベルの両方について、そのセットアップタイムとホールドタイムがともに必要な値以上でなければならない。データ信号のデューティ比が50%である場合には、セットアップタイムとホールドタイムは、ハイレベル及びロウレベルの両方について、取り得る最大の値となるから、最も安定したデータサンプリングが得られる。 In order to perform data sampling in sync with the rising edge of the clock, ie, data sampling, the setup time and hold time of both the high level and low level of the data signal must be greater than the required values. I must. When the duty ratio of the data signal is 50%, the setup time and the hold time are the maximum possible values for both the high level and the low level, so that the most stable data sampling can be obtained.
しかし、データ信号のデューティ比が50%より大きい又は小さい場合には、ロウレベルのセットアップタイムとホールドタイムが減少するか、又はハイレベルのセットアップタイムとホールドタイムが減少する。このような状況においては、クロック周波数が高くなればなるほど、データサンプリングエラー(データ取り込みの誤動作)が生じやすくなる。 However, when the duty ratio of the data signal is larger or smaller than 50%, the low level setup time and hold time are reduced, or the high level setup time and hold time are reduced. In such a situation, the higher the clock frequency, the easier it is to cause a data sampling error (data fetching malfunction).
上述したように、本実施形態の差動増幅回路を用いることにより、データ信号のデューティ比を50%に維持することができるから、安定な高速シリアルインターフェース回路を実現できる。 As described above, by using the differential amplifier circuit of this embodiment, the duty ratio of the data signal can be maintained at 50%, so that a stable high-speed serial interface circuit can be realized.
5.集積回路装置
図13に本実施形態の差動増幅回路を用いた高速シリアルインターフェース回路を含む集積回路装置の一構成例を示す。本構成例における集積回路装置(表示ドライバ)300は、高速シリアルインターフェース回路(受信側)230及びドライバ回路310を含む。ホストデバイス303は、例えばMPU、ベースバンドエンジンなどであって、集積回路装置(表示ドライバ)300の制御を行う。高速シリアルバスを介して送られた画像データは、高速シリアルインターフェース回路(受信側)230によりパラレルデータとしてドライバ回路310に供給される。ドライバ回路310は、供給されたパラレルデータに対応するデータ電圧(階調電圧)を電気光学パネル301のデータ線に供給することで、電気光学パネル301を駆動する。なお、電気光学パネル301は、TFTなどを用いたアクティブマトリクス方式のパネルであってもよいし、パッシブ方式のパネルであってもよい。また電気光学パネル301は、液晶パネルであってもよいし、例えば有機EL(Electro Luminescence)や無機ELなどの発光素子を用いたパネルであってもよい。
5). Integrated Circuit Device FIG. 13 shows a configuration example of an integrated circuit device including a high-speed serial interface circuit using the differential amplifier circuit of this embodiment. The integrated circuit device (display driver) 300 in this configuration example includes a high-speed serial interface circuit (reception side) 230 and a
6.電子機器
図14(A)、図14(B)に本実施形態の差動増幅回路を含む電子機器(電気光学装置)の構成例を示す。なお、電子機器は図14(A)、図14(B)に示されるもの以外の構成要素(例えばカメラ、操作部又は電源等)を含んでもよい。また本実施形態の電子機器は携帯電話機には限定されず、デジタルカメラ、PDA、電子手帳、電子辞書、プロジェクタ、リアプロジェクションテレビ、或いは携帯型情報端末などであってもよい。
6). Electronic Device FIGS. 14A and 14B show a configuration example of an electronic device (electro-optical device) including the differential amplifier circuit of this embodiment. Note that the electronic device may include components other than those illustrated in FIGS. 14A and 14B (for example, a camera, an operation unit, or a power supply). The electronic device according to the present embodiment is not limited to a mobile phone, and may be a digital camera, PDA, electronic notebook, electronic dictionary, projector, rear projection television, or portable information terminal.
図14(A)、図14(B)においてホストデバイス303は、例えばMPU、ベースバンドエンジンなどである。このホストデバイス303は、例えば表示ドライバである集積回路装置300の制御を行う。或いはアプリケーションエンジンやベースバンドエンジンとしての処理や、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行うこともできる。また図13(B)の画像処理コントローラ302は、ホストデバイス303に代行して、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行う。
14A and 14B, the
図14(A)の場合には、集積回路装置300としてメモリ内蔵のものを用いることができる。即ちこの場合には集積回路装置300は、ホストデバイス303からの画像データを一旦内蔵メモリに書き込み、書き込まれた画像データを内蔵メモリから読み出して、電気光学パネル301を駆動する。一方、図14(B)の場合には、集積回路装置300としてメモリ非内蔵のものを用いることができる。即ちこの場合には、ホストデバイス303からの画像データは、画像処理コントローラ302の内蔵メモリに書き込まれる。そして集積回路装置300は、画像処理コントローラ302の制御の下で、電気光学パネル301を駆動する。
In the case of FIG. 14A, an
図14(A)、図14(B)に示すように、本実施形態の差動増幅回路を用いた高速シリアルインターフェース回路(受信側)230は集積回路装置300に内蔵される。そして、ホストデバイス303や画像処理コントローラ302と集積回路装置300との間での、差動信号を用いた高速データ転送を実現する。
As shown in FIGS. 14A and 14B, the high-speed serial interface circuit (reception side) 230 using the differential amplifier circuit of this embodiment is built in the
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また高速シリアルインターフェース回路、電子機器の構成、動作も本実施形態で説明したものに限定されず、種々の変形実施が可能である。 Although the present embodiment has been described in detail as described above, it will be easily understood by those skilled in the art that many modifications can be made without departing from the novel matters and effects of the present invention. Accordingly, all such modifications are intended to be included in the scope of the present invention. For example, a term described together with a different term having a broader meaning or the same meaning at least once in the specification or the drawings can be replaced with the different term anywhere in the specification or the drawings. Further, the configuration and operation of the high-speed serial interface circuit and the electronic device are not limited to those described in this embodiment, and various modifications can be made.
TAP1、TAP2 P型トランジスタ、 TAN1、TAN2 N型トランジスタ、
INV1〜INV6 インバータ、 NQ 出力ノード、
10 差動増幅部、 20 出力部、 21、22 トランスミッションゲート、
30 第1の増幅器、 40 第2の増幅器、 50 第3の増幅器、
60 レベルシフタ、 70 RSラッチ、
210 高速シリアルインターフェース回路(送信側)、
211 パラレル/シリアル変換回路、 212、232 PLL回路、
213a〜213d トランスミッタ回路、
220 高速シリアルバス、 230 高速シリアルインターフェース回路(受信側)、
231 シリアル/パラレル変換回路、 233a〜233d レシーバ回路、
300 集積回路装置(表示ドライバ)、 301 電気光学パネル、
302 画像処理コントローラ、 303 ホストデバイス、 310 ドライバ回路
TAP1, TAP2 P-type transistor, TAN1, TAN2 N-type transistor,
INV1 to INV6 inverter, NQ output node,
10 differential amplifier, 20 output, 21, 22 transmission gate,
30 first amplifier, 40 second amplifier, 50 third amplifier,
60 level shifter, 70 RS latch,
210 High-speed serial interface circuit (transmission side),
211 Parallel / serial conversion circuit, 212, 232 PLL circuit,
213a to 213d transmitter circuit,
220 high-speed serial bus, 230 high-speed serial interface circuit (receiving side),
231 serial / parallel conversion circuit, 233a to 233d receiver circuit,
300 integrated circuit device (display driver), 301 electro-optic panel,
302 image processing controller, 303 host device, 310 driver circuit
Claims (10)
前記差動入力信号を構成する第1の入力信号と第2の入力信号とが入力され、前記第1の入力信号に対応する第1の差動出力信号と、前記第2の入力信号に対応する第2の差動出力信号とを出力する差動増幅部と、
前記第1の差動出力信号と前記第2の差動出力信号とに応じて、シングルエンドの出力信号を出力する出力部とを含み、
前記出力部は、
高電位側電源と出力ノードとの間に設けられた第1のトランスミッションゲートと、低電位側電源と前記出力ノードとの間に設けられた第2のトランスミッションゲートとを含み、
前記第1の差動出力信号と前記第2の差動出力信号とに応じて、前記第1のトランスミッションゲート及び前記第2のトランスミッションゲートがオン・オフされることを特徴とする差動増幅回路。 A differential amplifier that differentially amplifies a differential input signal and outputs a single-ended output signal,
A first input signal and a second input signal constituting the differential input signal are input, and a first differential output signal corresponding to the first input signal and a second input signal are supported. A differential amplifier that outputs a second differential output signal
An output unit that outputs a single-ended output signal according to the first differential output signal and the second differential output signal;
The output unit is
A first transmission gate provided between the high-potential-side power supply and the output node; and a second transmission gate provided between the low-potential-side power supply and the output node;
The differential amplifier circuit characterized in that the first transmission gate and the second transmission gate are turned on and off in accordance with the first differential output signal and the second differential output signal. .
前記差動増幅部は、
前記第1の入力信号及び前記第2の入力信号が入力される完全差動型の第1の増幅器と、
前記第1の増幅器の第1の出力信号が第1の入力ノードに入力され、前記第1の増幅器の第2の出力信号が第2の入力ノードに入力され、前記第1の差動出力信号を出力する第2の増幅器と、
前記第1の増幅器の第1の出力信号が第2の入力ノードに入力され、前記第1の増幅器の第2の出力信号が第1の入力ノードに入力され、前記第2の差動出力信号を出力する第3の増幅器とを含むことを特徴とする差動増幅回路。 In claim 1,
The differential amplifier section is
A fully differential first amplifier to which the first input signal and the second input signal are input;
A first output signal of the first amplifier is input to a first input node, a second output signal of the first amplifier is input to a second input node, and the first differential output signal A second amplifier that outputs
A first output signal of the first amplifier is input to a second input node, a second output signal of the first amplifier is input to a first input node, and the second differential output signal And a third amplifier that outputs a differential amplifier circuit.
前記第1の増幅器は、
高電位側電源と第1の出力ノードとの間に設けられた第1のP型トランジスタと、
前記第1の出力ノードと第1のノードとの間に設けられた第1のN型トランジスタと、
高電位側電源と第2の出力ノードとの間に設けられた第2のP型トランジスタと、
前記第2の出力ノードと前記第1のノードとの間に設けられた第2のN型トランジスタと、
前記第1のノードと低電位側電源との間に設けられた第3のN型トランジスタと、
前記第1のP型トランジスタのゲート電極と前記第1の出力ノードとの間に設けられた第1の抵抗と、
前記第2のP型トランジスタのゲート電極と前記第2の出力ノードとの間に設けられた第2の抵抗とを含み、
前記第1のP型トランジスタのゲート電極と前記第2のP型トランジスタのゲート電極とが接続され、
前記第1のN型トランジスタのゲート電極に前記第1の入力信号が入力され、
前記第2のN型トランジスタのゲート電極に前記第2の入力信号が入力され、
前記第1の出力ノードから前記第2の出力信号が出力され、
前記第2の出力ノードから前記第1の出力信号が出力され、
前記第3のN型トランジスタのゲート電極にバイアス電圧が印加されることを特徴とする差動増幅回路。 In claim 2,
The first amplifier comprises:
A first P-type transistor provided between the high-potential-side power supply and the first output node;
A first N-type transistor provided between the first output node and the first node;
A second P-type transistor provided between the high potential side power supply and the second output node;
A second N-type transistor provided between the second output node and the first node;
A third N-type transistor provided between the first node and the low-potential side power supply;
A first resistor provided between a gate electrode of the first P-type transistor and the first output node;
A second resistor provided between the gate electrode of the second P-type transistor and the second output node;
A gate electrode of the first P-type transistor and a gate electrode of the second P-type transistor are connected;
The first input signal is input to a gate electrode of the first N-type transistor;
The second input signal is input to the gate electrode of the second N-type transistor,
The second output signal is output from the first output node;
The first output signal is output from the second output node;
A differential amplifier circuit, wherein a bias voltage is applied to a gate electrode of the third N-type transistor.
前記第1のトランスミッションゲートのP型トランジスタは、前記第1の差動出力信号の非反転信号によりオン・オフされ、
前記第1のトランスミッションゲートのN型トランジスタは、前記第1の差動出力信号の反転信号によりオン・オフされ、
前記第2のトランスミッションゲートのP型トランジスタは、前記第2の差動出力信号の非反転信号によりオン・オフされ、
前記第2のトランスミッションゲートのN型トランジスタは、前記第2の差動出力信号の反転信号によりオン・オフされることを特徴とする差動増幅回路。 In any one of Claims 1 thru | or 3,
The P-type transistor of the first transmission gate is turned on / off by a non-inverted signal of the first differential output signal,
The N-type transistor of the first transmission gate is turned on / off by an inverted signal of the first differential output signal,
The P-type transistor of the second transmission gate is turned on / off by a non-inverted signal of the second differential output signal,
An N-type transistor of the second transmission gate is turned on / off by an inverted signal of the second differential output signal.
前記差動増幅部と前記出力部との間に設けられ、前記第1の差動出力信号及び前記第2の差動出力信号を受けて、出力信号のハイレベルが高電位側電源の電位に設定され、ロウレベルが低電位側電源の電位に設定される第1のレベルシフタ出力信号と第2のレベルシフタ出力信号とを出力するレベルシフタを含むことを特徴とする差動増幅回路。 In any one of Claims 1 thru | or 3,
Provided between the differential amplifying unit and the output unit and receiving the first differential output signal and the second differential output signal, the high level of the output signal becomes the potential of the high potential side power supply. A differential amplifier circuit comprising: a level shifter configured to output a first level shifter output signal and a second level shifter output signal which are set and whose low level is set to the potential of the low potential side power supply.
前記レベルシフタは、
高電位側電源と第1のレベルシフタ出力ノードとの間に設けられた第1のP型トランジスタと、
前記第1のレベルシフタ出力ノードと第1のノードとの間に設けられた第1のN型トランジスタと、
高電位側電源と第2のレベルシフタ出力ノードとの間に設けられた第2のP型トランジスタと、
前記第2のレベルシフタ出力ノードと第2のノードとの間に設けられた第2のN型トランジスタと、
前記第1のノードと低電位側電源との間に設けられた第3のN型トランジスタと、
前記第2のノードと低電位側電源との間に設けられた第4のN型トランジスタとを含み、
前記第1のP型トランジスタのゲート電極及び前記第1のN型トランジスタのゲート電極に前記第1の差動出力信号が入力され、
前記第2のP型トランジスタのゲート電極及び前記第2のN型トランジスタのゲート電極に前記第2の差動出力信号が入力され、
前記第3のN型トランジスタのゲート電極が前記第2のレベルシフタ出力ノードに接続され、
前記第4のN型トランジスタのゲート電極が前記第1のレベルシフタ出力ノードに接続され、
前記第1のレベルシフタ出力ノードから前記第2のレベルシフタ出力信号を出力し、前記第2のレベルシフタ出力ノードから前記第1のレベルシフタ出力信号を出力することを特徴とする差動増幅回路。 In claim 5,
The level shifter is
A first P-type transistor provided between the high-potential-side power source and the first level shifter output node;
A first N-type transistor provided between the first level shifter output node and the first node;
A second P-type transistor provided between the high-potential-side power supply and the second level shifter output node;
A second N-type transistor provided between the second level shifter output node and a second node;
A third N-type transistor provided between the first node and the low-potential side power supply;
A fourth N-type transistor provided between the second node and a low-potential side power supply,
The first differential output signal is input to the gate electrode of the first P-type transistor and the gate electrode of the first N-type transistor,
The second differential output signal is input to the gate electrode of the second P-type transistor and the gate electrode of the second N-type transistor,
A gate electrode of the third N-type transistor is connected to the second level shifter output node;
A gate electrode of the fourth N-type transistor is connected to the first level shifter output node;
A differential amplifier circuit that outputs the second level shifter output signal from the first level shifter output node and outputs the first level shifter output signal from the second level shifter output node.
前記レベルシフタと前記出力部との間に設けられ、前記第1のレベルシフタ出力信号がリセット端子に入力され、前記第2のレベルシフタ出力信号がセット端子に入力され、第1のラッチ出力ノードに第2のラッチ出力信号を出力し、第2のラッチ出力ノードに第1のラッチ出力信号を出力するRSラッチ回路を含み、
前記第1のラッチ出力信号及び前記第2のラッチ出力信号によって、前記第1のトランスミッションゲート及び前記第2のトランスミッションゲートがオン・オフされることを特徴とする差動増幅回路。 In claim 5 or 6,
Provided between the level shifter and the output unit, the first level shifter output signal is input to a reset terminal, the second level shifter output signal is input to a set terminal, and a second latch output node is connected to a second latch output node. Including an RS latch circuit that outputs a first latch output signal to a second latch output node.
The differential amplifier circuit, wherein the first transmission gate and the second transmission gate are turned on / off by the first latch output signal and the second latch output signal.
An electronic apparatus comprising the integrated circuit device according to claim 9.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008273006A JP5067343B2 (en) | 2008-10-23 | 2008-10-23 | Differential amplifier circuit, high-speed serial interface circuit, integrated circuit device, and electronic equipment |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008273006A JP5067343B2 (en) | 2008-10-23 | 2008-10-23 | Differential amplifier circuit, high-speed serial interface circuit, integrated circuit device, and electronic equipment |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010103739A true JP2010103739A (en) | 2010-05-06 |
JP5067343B2 JP5067343B2 (en) | 2012-11-07 |
Family
ID=42293971
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008273006A Expired - Fee Related JP5067343B2 (en) | 2008-10-23 | 2008-10-23 | Differential amplifier circuit, high-speed serial interface circuit, integrated circuit device, and electronic equipment |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5067343B2 (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014007654A (en) * | 2012-06-26 | 2014-01-16 | Fujitsu Ltd | Semiconductor integrated circuit, signal transmission circuit, signal transmission system and signal transmission method |
Citations (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03278744A (en) * | 1990-03-28 | 1991-12-10 | Nec Corp | Rs-232c line receiver ic |
JPH04317219A (en) * | 1991-04-17 | 1992-11-09 | Mitsubishi Electric Corp | Output circuit |
JPH06104936A (en) * | 1992-09-18 | 1994-04-15 | Hitachi Ltd | Method and circuit for signal transmission |
JPH06196945A (en) * | 1992-12-24 | 1994-07-15 | Toshiba Corp | Differential amplifier circuit |
JPH06224701A (en) * | 1993-01-25 | 1994-08-12 | Nec Corp | Schmitt trigger circuit |
JPH07192468A (en) * | 1993-11-17 | 1995-07-28 | Mitsubishi Electric Corp | Output circuit and semiconductor device |
WO1997032399A1 (en) * | 1996-02-29 | 1997-09-04 | Seiko Epson Corporation | Semiconductor integrated circuit device |
JP2003198265A (en) * | 2001-12-25 | 2003-07-11 | Seiko Epson Corp | Differential signal receiving circuit |
JP2005348427A (en) * | 2005-06-27 | 2005-12-15 | Renesas Technology Corp | Semiconductor integrated circuit device and level conversion circuit |
JP2008060882A (en) * | 2006-08-31 | 2008-03-13 | Renesas Technology Corp | Amplifier circuit |
-
2008
- 2008-10-23 JP JP2008273006A patent/JP5067343B2/en not_active Expired - Fee Related
Patent Citations (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03278744A (en) * | 1990-03-28 | 1991-12-10 | Nec Corp | Rs-232c line receiver ic |
JPH04317219A (en) * | 1991-04-17 | 1992-11-09 | Mitsubishi Electric Corp | Output circuit |
JPH06104936A (en) * | 1992-09-18 | 1994-04-15 | Hitachi Ltd | Method and circuit for signal transmission |
JPH06196945A (en) * | 1992-12-24 | 1994-07-15 | Toshiba Corp | Differential amplifier circuit |
JPH06224701A (en) * | 1993-01-25 | 1994-08-12 | Nec Corp | Schmitt trigger circuit |
JPH07192468A (en) * | 1993-11-17 | 1995-07-28 | Mitsubishi Electric Corp | Output circuit and semiconductor device |
WO1997032399A1 (en) * | 1996-02-29 | 1997-09-04 | Seiko Epson Corporation | Semiconductor integrated circuit device |
JP2003198265A (en) * | 2001-12-25 | 2003-07-11 | Seiko Epson Corp | Differential signal receiving circuit |
JP2005348427A (en) * | 2005-06-27 | 2005-12-15 | Renesas Technology Corp | Semiconductor integrated circuit device and level conversion circuit |
JP2008060882A (en) * | 2006-08-31 | 2008-03-13 | Renesas Technology Corp | Amplifier circuit |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014007654A (en) * | 2012-06-26 | 2014-01-16 | Fujitsu Ltd | Semiconductor integrated circuit, signal transmission circuit, signal transmission system and signal transmission method |
Also Published As
Publication number | Publication date |
---|---|
JP5067343B2 (en) | 2012-11-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
WO2018129932A1 (en) | Shift register unit circuit and drive method therefor, gate drive circuit, and display device | |
US9275595B2 (en) | Output buffer circuit and source driving circuit including the same | |
JP5616762B2 (en) | Output circuit, data driver, and display device | |
US8179984B2 (en) | Multifunctional transmitters | |
US7936363B2 (en) | Data receiver circuit, data driver, and display device | |
WO2017067432A1 (en) | Shift register unit and driving method thereof, shift register and display device | |
WO2016078304A1 (en) | Shift register unit and driving method therefor, shift register, and display device | |
TWI500265B (en) | Shift register | |
WO2020191511A1 (en) | Shift register unit, driving circuit, display apparatus, and driving method | |
US20080129348A1 (en) | High performance low power multiple-level-switching output drivers | |
KR102287759B1 (en) | Source Driver Including Output Buffer, Display Driving Circuit and Operating Method of Source Driver | |
WO2021057067A1 (en) | Scanning circuit, display panel and display device | |
CN107180617B (en) | Buffer circuit and source electrode driving circuit with same | |
US9252775B2 (en) | High-voltage level-shifter | |
JP5089528B2 (en) | Data capturing circuit, display panel driving circuit, and image display device | |
WO2016095382A1 (en) | Scanning drive circuit and display device | |
CN105788508B (en) | A kind of gate driving circuit and display panel | |
US20060186932A1 (en) | Analog buffers composed of thin film transistors | |
JP2005236931A (en) | Transmitter circuit, receiver circuit, interface circuit, and electronic apparatus | |
KR20130023488A (en) | Scan driver and organic light emitting display device using thereof | |
WO2018129928A1 (en) | Shift register circuit and drive method therefor, gate drive circuit, and display device | |
CN106782663B (en) | Shift register and grid drive circuit | |
CN207835431U (en) | Level translator and source electrode driver, gate drivers and display device including the level translator | |
US20110063270A1 (en) | Source driver of display device, and method of controlling the same | |
US10134338B2 (en) | Inverter, gate driving circuit and display apparatus |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20111006 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120709 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120717 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120730 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150824 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5067343 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |