JP2010103739A - Differential amplifier circuit, high-speed serial interface circuit, integrated circuit device and electronic apparatus - Google Patents

Abstract

<P>PROBLEM TO BE SOLVED: To provide a differential amplifier circuit for reducing a variation in a duty factor of an output signal, a high-speed serial interface circuit, an integrated circuit device and an electronic apparatus. <P>SOLUTION: The differential amplifier circuit includes: a differential amplifying part 10 for receiving first and second input signals constituting a differential input signal and outputting first and second differential output signals corresponding to the first and second input signals; and an outputting part 20 for outputting an output signal of a single end in accordance with the first and second differential output signals. The outputting part 20 includes a first transmission gate 21 provided between a high potential side power source and an output node, and a second transmission gate 22 provided between a low potential side power source and the output node. The first and second transmission gates 21 and 22 are turned on/off in accordance with the first and second differential output signals. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、差動増幅回路、高速シリアルインターフェース回路、集積回路装置及び電子機器等に関する。   The present invention relates to a differential amplifier circuit, a high-speed serial interface circuit, an integrated circuit device, an electronic device, and the like.

近年、ＥＭＩノイズの低減などを目的としたインターフェースとしてＬＶＤＳ（Low Voltage Differential Signaling：小振幅差動信号伝送）などの高速シリアル転送が脚光を浴びている。この高速シリアル転送では、トランスミッタ回路がシリアル化されたデータを差動信号により送信し、レシーバ回路が差動信号を差動増幅することでデータ転送を実現している。   In recent years, high-speed serial transfer such as LVDS (Low Voltage Differential Signaling) has attracted attention as an interface for the purpose of reducing EMI noise. In this high-speed serial transfer, the transmitter circuit transmits serialized data as a differential signal, and the receiver circuit differentially amplifies the differential signal to realize data transfer.

さらに最近では、携帯電話機向けのＬＶＤＳの規格として、ＭＶＩ（Mobile Video Interface）、ＭＤＤＩ（Mobile Display Digital Interface）等が立ち上げられており、従来はあまり求められていなかった低消費電力化の要求が強くなっている。   In recent years, MVI (Mobile Video Interface), MDDI (Mobile Display Digital Interface), and the like have been launched as LVDS standards for mobile phones, and there has been a demand for low power consumption, which has not been required so far. It is getting stronger.

ＬＶＤＳに用いられるレシーバ回路に関する従来技術としては、例えば特許文献１に開示される技術がある。また、伝送系における反射やノイズによって小振幅の差動信号の振幅が揺らぐ場合に、レシーバ回路の出力信号のジッタを低減する従来技術としては、例えば特許文献２に開示される技術がある。   As a conventional technique related to a receiver circuit used for LVDS, there is a technique disclosed in Patent Document 1, for example. As a conventional technique for reducing the jitter of the output signal of the receiver circuit when the amplitude of the differential signal having a small amplitude fluctuates due to reflection or noise in the transmission system, for example, there is a technique disclosed in Patent Document 2.

しかしながら、これらの従来技術では、低消費電力化によってレシーバ回路の出力信号のデューティ比のばらつきが増大してしまうという問題がある。
特開平６−１０４９３６ 特開２００３−１９８２６５ However, these conventional techniques have a problem that the variation in the duty ratio of the output signal of the receiver circuit increases due to the reduction in power consumption.
JP-A-6-104936 JP2003-198265

本発明に係る幾つかの態様によれば、出力信号のデューティ比のばらつきを低減できる差動増幅回路、高速シリアルインターフェース回路、集積回路装置及び電子機器等を提供できる。   According to some aspects of the present invention, it is possible to provide a differential amplifier circuit, a high-speed serial interface circuit, an integrated circuit device, an electronic device, and the like that can reduce variations in the duty ratio of an output signal.

本発明の一態様は、差動入力信号を差動増幅してシングルエンド出力信号を出力する差動増幅回路であって、前記差動入力信号を構成する第１の入力信号と第２の入力信号とが入力され、前記第１の入力信号に対応する第１の差動出力信号と、前記第２の入力信号に対応する第２の差動出力信号とを出力する差動増幅部と、前記第１の差動出力信号と前記第２の差動出力信号とに応じて、シングルエンドの出力信号を出力する出力部とを含み、前記出力部は、高電位側電源と出力ノードとの間に設けられた第１のトランスミッションゲートと、低電位側電源と前記出力ノードとの間に設けられた第２のトランスミッションゲートとを含み、前記第１の差動出力信号と前記第２の差動出力信号とに応じて、前記第１のトランスミッションゲート及び前記第２のトランスミッションゲートがオン・オフされることを特徴とする差動増幅回路に関係する。   One embodiment of the present invention is a differential amplifier circuit that differentially amplifies a differential input signal and outputs a single-ended output signal, and includes a first input signal and a second input that constitute the differential input signal And a differential amplifier that outputs a first differential output signal corresponding to the first input signal and a second differential output signal corresponding to the second input signal; An output unit that outputs a single-ended output signal in response to the first differential output signal and the second differential output signal, wherein the output unit includes a high-potential-side power supply and an output node. A first transmission gate provided therebetween, and a second transmission gate provided between a low-potential-side power supply and the output node, and the first differential output signal and the second difference The first transmission gate in response to a dynamic output signal Fine said second transmission gate is related to the differential amplifier circuit, characterized in that it is turned on and off.

本発明の一態様では、差動増幅部からの第１、第２の差動出力信号に応じてシングルエンド出力信号を出力する出力部に、第１、第２のトランスミッションゲートが設けられる。そして第１のトランスミッションゲートは、出力部の出力ノードと高電位側電源との間に設けられ、第２のトランスミッションゲートは、出力部の出力ノードと低電位側電源との間に設けられると共に、第１、第２の差動出力信号に応じてオン・オフされる。このような第１、第２のトランスミッションゲートを出力部に設けることで、出力部からのシングルエンド出力信号のデューティ比のばらつきの低減等が可能になる。   In one aspect of the present invention, the first and second transmission gates are provided in the output unit that outputs a single-ended output signal in accordance with the first and second differential output signals from the differential amplifier. The first transmission gate is provided between the output node of the output unit and the high potential power source, and the second transmission gate is provided between the output node of the output unit and the low potential power source, It is turned on / off according to the first and second differential output signals. By providing such first and second transmission gates in the output unit, it becomes possible to reduce variations in the duty ratio of the single-ended output signal from the output unit.

また本発明の一態様では、前記差動増幅部は、前記第１の入力信号及び前記第２の入力信号が入力される完全差動型の第１の増幅器と、前記第１の増幅器の第１の出力信号が第１の入力ノードに入力され、前記第１の増幅器の第２の出力信号が第２の入力ノードに入力され、前記第１の差動出力信号を出力する第２の増幅器と、前記第１の増幅器の第１の出力信号が第２の入力ノードに入力され、前記第１の増幅器の第２の出力信号が第１の入力ノードに入力され、前記第２の差動出力信号を出力する第３の増幅器とを含んでもよい。   In one embodiment of the present invention, the differential amplifier section includes a fully differential first amplifier to which the first input signal and the second input signal are input, and a first amplifier of the first amplifier. A first output signal is input to the first input node, a second output signal of the first amplifier is input to the second input node, and the second amplifier outputs the first differential output signal. A first output signal of the first amplifier is input to a second input node, a second output signal of the first amplifier is input to a first input node, and the second differential signal And a third amplifier that outputs an output signal.

このように完全差動型の増幅器を用いることにより、第１、第２の出力信号について各々の信号の対称性の確保等が可能になる。   By using a fully differential amplifier in this way, it is possible to ensure the symmetry of each signal for the first and second output signals.

また本発明の一態様では、前記第１の増幅器は、高電位側電源と第１の出力ノードとの間に設けられた第１のＰ型トランジスタと、前記第１の出力ノードと第１のノードとの間に設けられた第１のＮ型トランジスタと、高電位側電源と第２の出力ノードとの間に設けられた第２のＰ型トランジスタと、前記第２の出力ノードと前記第１のノードとの間に設けられた第２のＮ型トランジスタと、前記第１のノードと低電位側電源との間に設けられた第３のＮ型トランジスタと、前記第１のＰ型トランジスタのゲート電極と前記第１の出力ノードとの間に設けられた第１の抵抗と、前記第２のＰ型トランジスタのゲート電極と前記第２の出力ノードとの間に設けられた第２の抵抗とを含み、前記第１のＰ型トランジスタのゲート電極と前記第２のＰ型トランジスタのゲート電極とが接続され、前記第１のＮ型トランジスタのゲート電極に前記第１の入力信号が入力され、前記第２のＮ型トランジスタのゲート電極に前記第２の入力信号が入力され、前記第１の出力ノードから前記第２の出力信号が出力され、前記第２の出力ノードから前記第１の出力信号が出力され、前記第３のＮ型トランジスタのゲート電極にバイアス電圧が印加されてもよい。   In the aspect of the invention, the first amplifier includes a first P-type transistor provided between the high-potential-side power source and the first output node, the first output node, and the first output node. A first N-type transistor provided between the node, a second P-type transistor provided between the high-potential-side power supply and the second output node, the second output node, and the second A second N-type transistor provided between the first node, a third N-type transistor provided between the first node and the low-potential side power supply, and the first P-type transistor. A first resistor provided between the gate electrode of the second P-type transistor and the second output node, and a second resistor provided between the gate electrode of the second P-type transistor and the second output node. A gate electrode of the first P-type transistor and the second A gate electrode of the first N-type transistor, the first input signal is input to the gate electrode of the first N-type transistor, and the second input signal is input to the gate electrode of the second N-type transistor. The second output signal is output from the first output node, the first output signal is output from the second output node, and a bias voltage is applied to the gate electrode of the third N-type transistor. It may be applied.

このようにすれば、第１の出力信号と第２の出力信号について、各々の信号の対称性の確保等が可能になる。   In this way, it is possible to ensure the symmetry of each signal for the first output signal and the second output signal.

また本発明の一態様では、前記第１のトランスミッションゲートのＰ型トランジスタは、前記第１の差動出力信号の非反転信号によりオン・オフされ、前記第１のトランスミッションゲートのＮ型トランジスタは、前記第１の差動出力信号の反転信号によりオン・オフされ、前記第２のトランスミッションゲートのＰ型トランジスタは、前記第２の差動出力信号の非反転信号によりオン・オフされ、前記第２のトランスミッションゲートのＮ型トランジスタは、前記第２の差動出力信号の反転信号によりオン・オフされてもよい。   In one aspect of the present invention, the P-type transistor of the first transmission gate is turned on / off by a non-inverted signal of the first differential output signal, and the N-type transistor of the first transmission gate is The P-type transistor of the second transmission gate is turned on / off by a non-inverted signal of the second differential output signal, and is turned on / off by an inverted signal of the first differential output signal. The N-type transistor of the transmission gate may be turned on / off by an inverted signal of the second differential output signal.

このようにすれば、シングルエンド出力信号のデューティ比のばらつきの低減等が可能になる。   In this way, it is possible to reduce variations in the duty ratio of the single-ended output signal.

また本発明の一態様では、前記差動増幅部と前記出力部との間に設けられ、前記第１の差動出力信号及び前記第２の差動出力信号を受けて、出力信号のハイレベルが高電位側電源の電位に設定され、ロウレベルが低電位側電源の電位に設定される第１のレベルシフタ出力信号と第２のレベルシフタ出力信号とを出力するレベルシフタを含んでもよい。   In one embodiment of the present invention, the high-level output signal is provided between the differential amplification unit and the output unit and receives the first differential output signal and the second differential output signal. May include a level shifter that outputs a first level shifter output signal and a second level shifter output signal that are set to the potential of the high potential side power supply and the low level is set to the potential of the low potential side power supply.

このようにすれば、第１の差動出力信号及び第２の差動出力信号の振幅が小さい場合であっても、後続のインバータ等の論理回路を正常に駆動することなどが可能になる。   In this way, even if the amplitudes of the first differential output signal and the second differential output signal are small, it is possible to normally drive a logic circuit such as a subsequent inverter.

また本発明の一態様では、前記レベルシフタは、高電位側電源と第１のレベルシフタ出力ノードとの間に設けられた第１のＰ型トランジスタと、前記第１のレベルシフタ出力ノードと第１のノードとの間に設けられた第１のＮ型トランジスタと、高電位側電源と第２のレベルシフタ出力ノードとの間に設けられた第２のＰ型トランジスタと、前記第２のレベルシフタ出力ノードと第２のノードとの間に設けられた第２のＮ型トランジスタと、前記第１のノードと低電位側電源との間に設けられた第３のＮ型トランジスタと、前記第２のノードと低電位側電源との間に設けられた第４のＮ型トランジスタとを含み、前記第１のＰ型トランジスタのゲート電極及び前記第１のＮ型トランジスタのゲート電極に前記第１の差動出力信号が入力され、前記第２のＰ型トランジスタのゲート電極及び前記第２のＮ型トランジスタのゲート電極に前記第２の差動出力信号が入力され、前記第３のＮ型トランジスタのゲート電極が前記第２のレベルシフタ出力ノードに接続され、前記第４のＮ型トランジスタのゲート電極が前記第１のレベルシフタ出力ノードに接続され、前記第１のレベルシフタ出力ノードから前記第２のレベルシフタ出力信号を出力し、前記第２のレベルシフタ出力ノードから前記第１のレベルシフタ出力信号を出力してもよい。   In the aspect of the invention, the level shifter includes a first P-type transistor provided between a high-potential-side power supply and a first level shifter output node, the first level shifter output node, and the first node. A first N-type transistor provided between the second potential shifter, a second P-type transistor provided between the high-potential-side power supply and the second level shifter output node, and the second level shifter output node and the second level shifter output node. A second N-type transistor provided between the second node, a third N-type transistor provided between the first node and the low-potential side power source, and a second node A fourth N-type transistor provided between the first P-type transistor and the first N-type transistor. Is entered, The second differential output signal is input to the gate electrode of the second P-type transistor and the gate electrode of the second N-type transistor, and the gate electrode of the third N-type transistor is connected to the second level shifter. Connected to an output node, a gate electrode of the fourth N-type transistor is connected to the first level shifter output node, and outputs the second level shifter output signal from the first level shifter output node; The first level shifter output signal may be output from the level shifter output node.

また本発明の一態様では、前記第１のレベルシフタ出力信号がリセット端子に入力され、前記第２のレベルシフタ出力信号がセット端子に入力され、第１のラッチ出力ノードに第２のラッチ出力信号を出力し、第２のラッチ出力ノードに第１のラッチ出力信号を出力し、前記レベルシフタと前記出力部との間に設けられたＲＳラッチ回路を含み、前記第１のラッチ出力信号及び前記第２のラッチ出力信号によって、前記第１のトランスミッションゲート及び前記第２のトランスミッションゲートがオン・オフされてもよい。   In one embodiment of the present invention, the first level shifter output signal is input to a reset terminal, the second level shifter output signal is input to a set terminal, and a second latch output signal is input to a first latch output node. And outputs a first latch output signal to a second latch output node, and includes an RS latch circuit provided between the level shifter and the output unit, and includes the first latch output signal and the second latch output signal. The first transmission gate and the second transmission gate may be turned on / off by the latch output signal.

このようにすれば、第１、第２のレベルシフタ出力信号の信号波形のなまりを除去することなどが可能になる。   In this way, it becomes possible to eliminate the rounding of the signal waveforms of the first and second level shifter output signals.

また本発明の他の態様は、上記いずれかに記載の差動増幅回路と、それを含む集積回路装置及び電子機器に関係する。   Another aspect of the present invention relates to the differential amplifier circuit described above, an integrated circuit device including the differential amplifier circuit, and an electronic apparatus.

以下、本発明の好適な実施の形態について詳細に説明する。なお、以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。   Hereinafter, preferred embodiments of the present invention will be described in detail. The present embodiment described below does not unduly limit the contents of the present invention described in the claims, and all the configurations described in the present embodiment are indispensable as means for solving the present invention. Not always.

１．基本的な構成例
図１に本実施形態の基本的な構成例を示す。本構成例における差動増幅回路は差動増幅部１０と出力部２０を含む。差動増幅部１０は、差動信号線（例えば差動データ信号線、差動クロック信号線等）を介して転送される差動入力信号（小振幅の差動信号）ＩＡ１とＩＡ２を受けて、それらを必要な信号レベルまで増幅して、ＩＡ１に対応する差動出力信号ＱＡ１及びＩＡ２に対応する差動出力信号ＱＡ２を出力する。出力部２０は差動出力信号ＱＡ１及びＱＡ２に応じて、シングルエンド（ＣＭＯＳレベル）の出力信号ＳＯＵＴを出力する。なお、本実施形態の差動増幅回路は図１の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。 1. Basic Configuration Example FIG. 1 shows a basic configuration example of the present embodiment. The differential amplifier circuit in this configuration example includes a differential amplifier unit 10 and an output unit 20. The differential amplifier 10 receives differential input signals (small amplitude differential signals) IA1 and IA2 transferred via differential signal lines (for example, differential data signal lines, differential clock signal lines, etc.). Then, they are amplified to a required signal level, and differential output signals QA1 and QA2 corresponding to IA1 are output. The output unit 20 outputs a single-ended (CMOS level) output signal SOUT according to the differential output signals QA1 and QA2. The differential amplifier circuit of the present embodiment is not limited to the configuration shown in FIG. 1, and various modifications such as omitting some of the components or adding other components are possible.

具体的には、出力部２０は、高電位側電源ＶＤＤと出力ノードＮＱとの間に設けられた第１のトランスミッションゲート（アナログスイッチ）２１と、低電位側電源ＶＳＳと出力ノードＮＱとの間に設けられた第２のトランスミッションゲート（アナログスイッチ）２２を含む。   Specifically, the output unit 20 includes a first transmission gate (analog switch) 21 provided between the high potential side power supply VDD and the output node NQ, and a low potential side power supply VSS and the output node NQ. 2 includes a second transmission gate (analog switch) 22.

さらに具体的には、第１のトランスミッションゲート２１はＰ型トランジスタＴＡＰ１とＮ型トランジスタＴＡＮ１とから構成され、第２のトランスミッションゲート２２はＰ型トランジスタＴＡＰ２とＮ型トランジスタＴＡＮ２と、から構成される。   More specifically, the first transmission gate 21 is composed of a P-type transistor TAP1 and an N-type transistor TAN1, and the second transmission gate 22 is composed of a P-type transistor TAP2 and an N-type transistor TAN2.

差動増幅部１０から供給された差動出力信号ＱＡ１は、インバータＩＮＶ１によって反転信号ＱＡ１ｂとなり、Ｐ型トランジスタＴＡＰ１のゲート電極に供給される。また、さらにもう１つのインバータＩＮＶ２によって非反転信号ＱＡ１ａとなり、Ｎ型トランジスタＴＡＮ１のゲート電極に供給される。   The differential output signal QA1 supplied from the differential amplifier 10 becomes an inverted signal QA1b by the inverter INV1, and is supplied to the gate electrode of the P-type transistor TAP1. Further, the non-inverted signal QA1a is supplied by another inverter INV2 and supplied to the gate electrode of the N-type transistor TAN1.

一方、差動出力信号ＱＡ２はインバータＩＮＶ３によって反転信号ＱＡ２ｂとなり、Ｐ型トランジスタＴＡＰ２のゲート電極に供給される。また、さらにもう１つのインバータＩＮＶ４によって非反転信号ＱＡ２ａとなり、Ｎ型トランジスタＴＡＮ２のゲート電極に供給される。   On the other hand, the differential output signal QA2 becomes an inverted signal QA2b by the inverter INV3 and is supplied to the gate electrode of the P-type transistor TAP2. Further, the non-inverted signal QA2a is supplied by another inverter INV4 and supplied to the gate electrode of the N-type transistor TAN2.

２つのトランスミッションゲート２１及び２２の出力ノードＮＱから出力された信号ＳＱはインバータＩＮＶ５及びＩＮＶ６によってバッファリングされてシングルエンドの出力信号ＳＯＵＴとして出力される。   The signal SQ output from the output node NQ of the two transmission gates 21 and 22 is buffered by the inverters INV5 and INV6 and output as a single-ended output signal SOUT.

２つのトランスミッションゲート２１及び２２の動作について、以下に説明する。差動出力信号ＱＡ１がハイレベル（Ｈレベル、高電位論理レベル）であり、かつ、差動出力信号ＱＡ２がロウレベル（Ｌレベル、低電位論理レベル）である時は、トランジスタＴＡＰ１とＴＡＮ１は共にオフ状態となるからトランスミッションゲート２１はオフ状態（非導通状態）となる。逆に、トランジスタＴＡＰ２とＴＡＮ２は共にオン状態となるからトランスミッションゲート２２はオン状態（導通状態）となる。したがって、この時は出力ノードＮＱの電位はロウレベルに設定され、シングルエンドの出力信号ＳＯＵＴはロウレベルとなる。   The operation of the two transmission gates 21 and 22 will be described below. When the differential output signal QA1 is at a high level (H level, high potential logic level) and the differential output signal QA2 is at a low level (L level, low potential logic level), both the transistors TAP1 and TAN1 are off. Therefore, the transmission gate 21 is turned off (non-conductive state). On the contrary, since both the transistors TAP2 and TAN2 are turned on, the transmission gate 22 is turned on (conductive state). Accordingly, at this time, the potential of the output node NQ is set to the low level, and the single-ended output signal SOUT is set to the low level.

一方、ＱＡ１がロウレベルであり、かつ、ＱＡ２がハイレベルである時は、トランジスタＴＡＰ１とＴＡＮ１は共にオン状態となるからトランスミッションゲート２１はオン状態（導通状態）となる。逆に、トランジスタＴＡＰ２とＴＡＮ２は共にオフ状態となるからトランスミッションゲート２２はオフ状態（非導通状態）となる。したがって、この時は出力ノードＮＱの電位はハイレベルに設定され、シングルエンドの出力信号ＳＯＵＴはハイレベルとなる。   On the other hand, when QA1 is at a low level and QA2 is at a high level, both the transistors TAP1 and TAN1 are turned on, so that the transmission gate 21 is turned on (conductive state). On the contrary, since the transistors TAP2 and TAN2 are both turned off, the transmission gate 22 is turned off (non-conducting state). Accordingly, at this time, the potential of the output node NQ is set to the high level, and the single-ended output signal SOUT is set to the high level.

このように、２つのトランスミッションゲート２１及び２２は、差動出力信号ＱＡ１及びＱＡ２に応じて、排他的にオン・オフの動作を行う。   As described above, the two transmission gates 21 and 22 exclusively perform on / off operations in accordance with the differential output signals QA1 and QA2.

以上の説明は、ＱＡ１及びＱＡ２の信号レベルが確定している期間、すなわち、ＱＡ１がハイレベルに、ＱＡ２がロウレベルに確定している期間、あるいはその逆のレベルに確定している期間の動作を説明したものである。しかしながら、実際の回路の動作では、ＱＡ１及びＱＡ２の信号レベルが確定していない期間（遷移期間）、すなわちＱＡ１及びＱＡ２の信号レベルがハイレベルでもなくロウレベルでもない期間が存在する。このような期間では、２つのトランスミッションゲート２１及び２２は、共に不完全なオン状態あるいは共に不完全なオフ状態にあるから、出力ノードＮＱの電位はハイレベルでもなく、ロウレベルでもない中間の電位に設定される。   In the above description, the operation during the period in which the signal levels of QA1 and QA2 are fixed, that is, the period in which QA1 is fixed at the high level and QA2 is fixed at the low level or the opposite level is performed. Explained. However, in actual circuit operation, there is a period in which the signal levels of QA1 and QA2 are not fixed (transition period), that is, a period in which the signal levels of QA1 and QA2 are neither high level nor low level. In such a period, since the two transmission gates 21 and 22 are both incompletely on or incompletely off, the potential of the output node NQ is not at a high level but at an intermediate potential that is not at a low level. Is set.

以上の図１の構成例によれば、出力部に２つのトランスミッションゲート２１、２２が設けられる。そして差動出力信号ＱＡ１及びＱＡ２に応じて、第１のトランスミッションゲート２１は高電位側電源ＶＤＤと出力ノードＮＱの間でオン・オフし、一方、第２のトランスミッションゲート２２は低電位側電源ＶＳＳと出力ノードＮＱとの間でオン・オフする。このオン・オフの動作は互いに排他的な動作である。従って、後述する図５と図６に示すように、シングルエンド出力信号のデューティ比のばらつきの増加の低減等が可能になる。   According to the configuration example of FIG. 1 described above, the two transmission gates 21 and 22 are provided in the output unit. Then, according to the differential output signals QA1 and QA2, the first transmission gate 21 is turned on / off between the high potential side power supply VDD and the output node NQ, while the second transmission gate 22 is switched to the low potential side power supply VSS. And output node NQ. This on / off operation is mutually exclusive. Therefore, as shown in FIGS. 5 and 6 to be described later, it is possible to reduce an increase in the variation in duty ratio of the single-ended output signal.

２．第１の詳細な構成例
図２に本実施形態の第１の詳細な構成例を示す。本構成例における差動増幅回路は差動増幅部１０と出力部２０を含み、差動増幅部１０は、完全差動型の第１の増幅器３０と、カレントミラー型の第２、第３の増幅器４０、５０を含む。 2. First Detailed Configuration Example FIG. 2 shows a first detailed configuration example of the present embodiment. The differential amplifier circuit in this configuration example includes a differential amplifier unit 10 and an output unit 20. The differential amplifier unit 10 includes a fully differential first amplifier 30, current mirror type second and third amplifiers. Amplifiers 40 and 50 are included.

具体的には、第１の増幅器３０は、高電位側電源ＶＤＤと第１の出力ノードＮ３１との間に設けられたＰ型トランジスタＴＢＰ１１と、第１の出力ノードＮ３１とノードＮ３３（第１のノード）との間に設けられたＮ型トランジスタＴＢＮ１１を含む。また高電位側電源ＶＤＤと第２の出力ノードＮ３２との間に設けられたＰ型トランジスタＴＢＰ１２と、第２の出力ノードＮ３２とノードＮ３３（第１のノード）との間に設けられたＮ型トランジスタＴＢＮ１２を含む。またノードＮ３３（第１のノード）と低電位側電源ＶＳＳとの間に設けられた電流源用のＮ型トランジスタＴＢＮ１３と、Ｐ型トランジスタＴＢＰ１１のゲート電極と出力ノードＮ３１との間に設けられた抵抗Ｒ１と、Ｐ型トランジスタＴＢＰ１２のゲート電極と出力ノードＮ３２との間に設けられた抵抗Ｒ２を含む。ここで、第１、第２の入力信号ＩＡ１とＩＡ２は、各々Ｎ型トランジスタＴＢＮ１１とＴＢＮ１２のゲート電極に供給され、バイアス電圧ＶｂｉａｓはＮ型トランジスタＴＢＮ１３のゲート電極に供給される。   Specifically, the first amplifier 30 includes a P-type transistor TBP11 provided between the high potential side power supply VDD and the first output node N31, a first output node N31, and a node N33 (first N-type transistor TBN11 provided between the first and second nodes). Further, a P-type transistor TBP12 provided between the high-potential-side power supply VDD and the second output node N32, and an N-type provided between the second output node N32 and the node N33 (first node). Transistor TBN12 is included. Also, an N-type transistor TBN13 for current source provided between the node N33 (first node) and the low-potential-side power supply VSS, and provided between the gate electrode of the P-type transistor TBP11 and the output node N31. The resistor R1 and the resistor R2 provided between the gate electrode of the P-type transistor TBP12 and the output node N32 are included. Here, the first and second input signals IA1 and IA2 are supplied to the gate electrodes of the N-type transistors TBN11 and TBN12, respectively, and the bias voltage Vbias is supplied to the gate electrode of the N-type transistor TBN13.

第２の増幅器４０は、２つのＰ型トランジスタＴＢＰ２１及びＴＢＰ２２と、２つのＮ型トランジスタＴＢＮ２１及びＴＢＮ２２と、から構成される。   The second amplifier 40 includes two P-type transistors TBP21 and TBP22 and two N-type transistors TBN21 and TBN22.

第３の増幅器５０は、２つのＰ型トランジスタＴＢＰ３１及びＴＢＰ３２と、２つのＮ型トランジスタＴＢＮ３１及びＴＢＮ３２と、電流源として用いられるＮ型トランジスタＴＢＮ３３と、から構成される。ここでＴＢＮ３３は第２の増幅器４０の電流源としても用いられる。   The third amplifier 50 includes two P-type transistors TBP31 and TBP32, two N-type transistors TBN31 and TBN32, and an N-type transistor TBN33 used as a current source. Here, the TBN 33 is also used as a current source of the second amplifier 40.

第１の増幅器３０の第1の出力信号ＱＢ１は、第２の増幅器４０の第１の入力ノードＮ４１と第３の増幅器５０の第２の入力ノードＮ５２に供給され、第２の出力信号ＱＢ２は、第２の増幅器４０の第２の入力ノードＮ４２と第３の増幅器５０の第１の入力ノードＮ５１に供給される。また、バイアス電圧ＶｂｉａｓがＮ型トランジスタＴＢＮ３３のゲート電極に供給される。   The first output signal QB1 of the first amplifier 30 is supplied to the first input node N41 of the second amplifier 40 and the second input node N52 of the third amplifier 50, and the second output signal QB2 is , To the second input node N42 of the second amplifier 40 and the first input node N51 of the third amplifier 50. The bias voltage Vbias is supplied to the gate electrode of the N-type transistor TBN33.

入力信号ＩＡ１及びＩＡ２は、まず第１の増幅器３０により増幅される。第１の増幅器３０は完全差動型の差動増幅器であるから、差動入力信号が対称性を有する場合には、その対称性を損なうことなく増幅することができるという特徴がある。そのため、対称性を有する入力信号ＩＡ１及びＩＡ２に対応して、出力信号ＱＢ１とＱＢ２についても対称性が確保される。   The input signals IA1 and IA2 are first amplified by the first amplifier 30. Since the first amplifier 30 is a fully differential type differential amplifier, when the differential input signal has symmetry, the first amplifier 30 can be amplified without degrading the symmetry. Therefore, symmetry is ensured for the output signals QB1 and QB2 corresponding to the input signals IA1 and IA2 having symmetry.

出力信号ＱＢ１及びＱＢ２は、インバータ等のロジック回路（論理ゲート）を駆動するには信号振幅が不足しているので、第２及び第３の増幅器４０，５０によってさらに増幅される。第２及び第３の増幅器４０，５０は、通常のカレントミラー型差動増幅器であるから、それぞれ単独では出力信号の対称性を確保できないが、両者を組み合わせることによって、差動出力信号ＱＡ１及びＱＡ２の対称性を確保することができる。   The output signals QB1 and QB2 are further amplified by the second and third amplifiers 40 and 50 because the signal amplitude is insufficient to drive a logic circuit (logic gate) such as an inverter. Since each of the second and third amplifiers 40 and 50 is a normal current mirror type differential amplifier, the symmetry of the output signal cannot be ensured by itself, but by combining them, the differential output signals QA1 and QA2 are combined. The symmetry of can be ensured.

出力部２０の動作は先に説明した通りである。すなわち、２つのトランスミッションゲート２１及び２２は、差動出力信号ＱＡ１及びＱＡ２の信号レベルが確定している期間では、排他的にオン・オフの動作を行うから、シングルエンドの出力信号ＳＯＵＴはハイレベル又はロウレベルに設定される。一方、ＱＡ１及びＱＡ２の信号レベルが確定していない期間では、ＳＯＵＴはハイレベルでもなく、ロウレベルでもない中間の電位に設定される。   The operation of the output unit 20 is as described above. That is, since the two transmission gates 21 and 22 are exclusively turned on / off during the period when the signal levels of the differential output signals QA1 and QA2 are fixed, the single-ended output signal SOUT is at the high level. Alternatively, it is set to a low level. On the other hand, during a period when the signal levels of QA1 and QA2 are not fixed, SOUT is set to an intermediate potential that is neither high level nor low level.

低消費電力化により各増幅回路の利得が小さくなると、出力信号の立ち上がり時間及び立ち下がり時間が大きくなる現象（信号波形のなまり）が現れる。この信号波形のなまりが大きくなると、トランジスタのしきい値電圧のばらつきによって、出力信号パルスのタイミングのばらつきも大きくなる。この理由を図４を用いて説明する。   When the gain of each amplifier circuit is reduced due to the reduction in power consumption, a phenomenon in which the rise time and fall time of the output signal increase (signal waveform rounding) appears. When the rounding of the signal waveform increases, the variation in the timing of the output signal pulse also increases due to the variation in the threshold voltage of the transistor. The reason for this will be described with reference to FIG.

図４において、信号波形ＳＧ１はなまりのない急峻な入力信号波形であり、信号波形ＳＧ２はなまりのある入力信号波形である。Ｖｔｈ１はＮ型トランジスタのしきい値電圧のばらつきの下限値を示し、Ｖｔｈ２はその上限値を示す。入力信号電圧をＶｉｎ、しきい値電圧をＶｔｈとすると、Ｖｉｎ＞Ｖｔｈの時にＮ型トランジスタがオン状態となり、Ｖｉｎ＜Ｖｔｈの時にオフ状態となるから、Ｎ型トランジスタがスイッチングするタイミングは、波形ＳＧ１の場合ではｔ１の範囲でばらつくのに対して、波形ＳＧ２の場合ではより大きいｔ２の範囲でばらつくことになる。以上はＮ型トランジスタについての説明であるが、Ｐ型トランジスタについても同様のことが起こる。このようにして、低消費電力化により出力信号パルスのタイミングのばらつきが増大する。   In FIG. 4, a signal waveform SG1 is a sharp input signal waveform without a round, and a signal waveform SG2 is a round input signal waveform. Vth1 indicates a lower limit value of variation in threshold voltage of the N-type transistor, and Vth2 indicates an upper limit value thereof. When the input signal voltage is Vin and the threshold voltage is Vth, the N-type transistor is turned on when Vin> Vth and is turned off when Vin <Vth. In the case of (2), it varies in the range of t1, whereas in the case of the waveform SG2, it varies in the range of t2. The above is the description of the N-type transistor, but the same thing occurs for the P-type transistor. In this way, the variation in the timing of the output signal pulse increases due to the reduction in power consumption.

出力信号パルスのタイミングのばらつきが増大することによって、必然的に出力信号パルスのデューティ比（例えば、１周期期間に対するパルスのハイレベル期間又はロウレベル期間の比）のばらつきも増大する。差動入力信号ＩＡ１及びＩＡ２は、デューティ比が５０％であり、シングルエンドの出力信号ＳＯＵＴもデューティ比が５０％であることが望ましい。デューティ比のばらつきが増大すると、後続のシリアル／パラレル変換回路において誤動作の原因となるからである。   Increasing the variation in the timing of the output signal pulse inevitably increases the variation in the duty ratio of the output signal pulse (for example, the ratio of the high level period or low level period of the pulse to one period). It is desirable that the differential input signals IA1 and IA2 have a duty ratio of 50%, and the single-ended output signal SOUT also has a duty ratio of 50%. This is because when the variation in the duty ratio increases, a malfunction occurs in the subsequent serial / parallel conversion circuit.

以下、本構成例において、上記のデューティ比のばらつきがどのようにして低減されるのか、図５と図６を用いて説明する。図５、図６は回路シミュレーションによって得られた本構成例における各部の信号波形の一例を示したものである。上述した通り、第１の増幅器３０は完全差動型の差動増幅器であるから、その出力信号ＱＢ１とＱＢ２の対称性が確保されており、また、第２及び第３の増幅器４０，５０は、両者を組み合わせることによって、やはりその出力信号ＱＡ１及びＱＡ２の対称性が確保されていることがわかる。   Hereinafter, how the duty ratio variation is reduced in this configuration example will be described with reference to FIGS. 5 and 6. FIG. 5 and 6 show examples of signal waveforms at various parts in this configuration example obtained by circuit simulation. As described above, since the first amplifier 30 is a fully differential type differential amplifier, the symmetry of the output signals QB1 and QB2 is ensured, and the second and third amplifiers 40 and 50 are By combining the two, it can be seen that the symmetry of the output signals QA1 and QA2 is secured.

しきい値電圧のばらつきにより、図５のＤ１、Ｄ２に示すようにＱＡ１とＱＡ２のデューティ比は５０％からずれているけれども、Ｄ３、Ｄ４、Ｄ５に示すように、ＱＡ１とＱＡ２のクロスポイント（波形の交叉点）は、等しい時間間隔で現れていることがわかる。これはＱＡ１とＱＡ２の反転信号であるＱＡ１ｂとＱＡ２ｂについても同様である。このようにクロスポイントが等しい時間間隔で現れるのは、各信号の対称性が保たれているからである。   Although the duty ratios of QA1 and QA2 deviate from 50% as shown by D1 and D2 in FIG. 5 due to variations in threshold voltage, the crosspoints of QA1 and QA2 (shown by D3, D4, and D5) It can be seen that the intersection points of the waveforms appear at equal time intervals. The same applies to QA1b and QA2b which are inverted signals of QA1 and QA2. The reason why the cross points appear at equal time intervals is that the symmetry of each signal is maintained.

上述した通り、ＱＡ１及びＱＡ２の信号レベルが確定していない期間（遷移期間）、すなわちＱＡ１及びＱＡ２の信号レベルがハイレベルでもなくロウレベルでもない期間では、２つのトランスミッションゲート２１及び２２は、共に不完全なオン状態あるいは共に不完全なオフ状態にある。このため、出力部２０の出力ノードＮＱの電位はハイレベルでもなく、ロウレベルでもない中間の電位に設定される。したがって、ＱＡ１とＱＡ２のクロスポイントでは、出力ノードＮＱの電位はハイレベルとロウレベルの中間の電位に設定されることになるが、上述したようにクロスポイントが等しい時間間隔で現れているために、ＮＱから出力される信号ＳＱ及びシングルエンドの出力信号ＳＯＵＴのデューティ比は、図６のＥ１、Ｅ２、Ｅ３、Ｅ４に示すように所望の値である５０％に補正される。   As described above, in the period in which the signal levels of QA1 and QA2 are not fixed (transition period), that is, the period in which the signal levels of QA1 and QA2 are neither high level nor low level, the two transmission gates 21 and 22 are both inactive. Either completely on or both are incompletely off. Therefore, the potential of the output node NQ of the output unit 20 is set to an intermediate potential that is neither high level nor low level. Therefore, at the cross point between QA1 and QA2, the potential of the output node NQ is set to an intermediate potential between the high level and the low level, but the cross points appear at equal time intervals as described above. The duty ratio of the signal SQ output from the NQ and the single-ended output signal SOUT is corrected to a desired value of 50% as indicated by E1, E2, E3, and E4 in FIG.

より具体的には、図５、図６に示す各信号のデューティ比は以下の通りである。ＩＡ１及びＩＡ２のデューティ比（ここではハイレベル期間のデューティ比）はｔ１０Ｈ／（ｔ１０Ｈ＋ｔ１０Ｌ）＝５０％、ＱＢ１及びＱＢ２のデューティ比はｔ１１Ｈ／（ｔ１１Ｈ＋ｔ１１Ｌ）＝４９％、ＱＡ１及びＱＡ２のデューティ比はｔ１２Ｈ／（ｔ１２Ｈ＋ｔ１２Ｌ）＝４８％、ＱＡ１ｂ及びＱＡ２ｂのデューティ比はｔ１３Ｈ／（ｔ１３Ｈ＋ｔ１３Ｌ）＝４７％、ＳＱのデューティ比はｔ１４Ｈ／（ｔ１４Ｈ＋ｔ１４Ｌ）＝５０％、ＳＯＵＴのデューティ比はｔ１５Ｈ／（ｔ１５Ｈ＋ｔ１５Ｌ）＝５０％である。このように、信号ＱＢ１、ＱＢ２、ＱＡ１、ＱＡ２ではデューティ比は５０％にならないが、出力部２０にトランスミッションゲート２１、２２を設けることで、信号ＳＱ、ＳＯＵＴではデューティ比を５０％にすることができる。   More specifically, the duty ratio of each signal shown in FIGS. 5 and 6 is as follows. The duty ratio of IA1 and IA2 (here, the duty ratio of the high level period) is t10H / (t10H + t10L) = 50%, the duty ratio of QB1 and QB2 is t11H / (t11H + t11L) = 49%, and the duty ratio of QA1 and QA2 is t12H / (T12H + t12L) = 48%, the duty ratio of QA1b and QA2b is t13H / (t13H + t13L) = 47%, the duty ratio of SQ is t14H / (t14H + t14L) = 50%, and the duty ratio of SOUT is t15H / (t15H + t15L) = 50 %. As described above, the duty ratio does not become 50% in the signals QB1, QB2, QA1, and QA2, but by providing the transmission gates 21 and 22 in the output unit 20, the duty ratio can be set to 50% in the signals SQ and SOUT. it can.

以上説明したように、図２の第１の詳細な構成例の差動増幅回路を用いることにより、出力信号のデューティ比のばらつきを低減することができる。またこの構成例では、完全差動型の増幅器を設けることによって信号の対称性が確保されている。そのため内部の信号のデューティ比が５０％からずれた場合でも、各信号のクロスポイントは等しい時間間隔で現れるので、出力信号のデューティ比のばらつきを低減することができる。   As described above, by using the differential amplifier circuit of the first detailed configuration example of FIG. 2, it is possible to reduce the variation in the duty ratio of the output signal. In this configuration example, signal symmetry is ensured by providing a fully differential amplifier. For this reason, even when the duty ratio of the internal signal deviates from 50%, the cross points of each signal appear at equal time intervals, so that variation in the duty ratio of the output signal can be reduced.

３．第２の詳細な構成例
上述した第１の詳細な構成例では、差動増幅部１０の利得を低下させることで、低消費電力化を実現できる。しかしながら、このように差動増幅部１０の利得を低下させると、差動出力信号ＱＡ１とＱＡ２の振幅が小さくなり、その結果、次段のインバータＩＮＶ１とＩＮＶ３が正常に動作しなくなるという問題が生じる。図７、図８はこのような状況を回路シミュレーションにより示したものである。即ち図７のＦ１、Ｆ２では、図５のＤ６、Ｄ７と比較すれば明らかなように、低消費電力化のために差動増幅部１０の利得を低下させているため、差動出力信号ＱＡ１、ＱＡ２の振幅が減少している。そしてこのようにＱＡ１、ＱＡ２の振幅が減少すると、図８のＧ１、Ｇ２に示すようにインバータＩＮＶ１、ＩＮＶ３が正常に動作しなくなり、出力信号ＱＡ１ｂ、ＱＡ２ｂがフルスイングの信号にならない。この結果、Ｇ３、Ｇ４に示すように、適正な信号ＳＱ、ＳＯＵＴを出力できないおそれがある。 3. Second Detailed Configuration Example In the first detailed configuration example described above, the power consumption can be reduced by reducing the gain of the differential amplifying unit 10. However, when the gain of the differential amplifying unit 10 is reduced in this way, the amplitudes of the differential output signals QA1 and QA2 are reduced, resulting in a problem that the next-stage inverters INV1 and INV3 do not operate normally. . 7 and 8 show such a situation by circuit simulation. That is, in F1 and F2 in FIG. 7, the gain of the differential amplifying unit 10 is reduced to reduce power consumption, as is apparent from comparison with D6 and D7 in FIG. , QA2 amplitude has decreased. When the amplitudes of QA1 and QA2 are thus reduced, the inverters INV1 and INV3 do not operate normally as indicated by G1 and G2 in FIG. 8, and the output signals QA1b and QA2b do not become full swing signals. As a result, there is a possibility that proper signals SQ and SOUT cannot be output as indicated by G3 and G4.

この問題を解決するために、図３の第２の詳細な構成例では、差動増幅部１０と出力部２０との間にレベルシフタ６０とＲＳラッチ７０を回路的（電気的）に設けている。図３は本構成例の回路を具体的に示したものであるが、レベルシフタ６０やＲＳラッチ７０の構成はこれに限定されるものではない。   In order to solve this problem, in the second detailed configuration example of FIG. 3, a level shifter 60 and an RS latch 70 are provided in a circuit (electrical) manner between the differential amplifying unit 10 and the output unit 20. . FIG. 3 specifically shows the circuit of this configuration example, but the configuration of the level shifter 60 and the RS latch 70 is not limited to this.

レベルシフタ６０は、２つのＰ型トランジスタＴＣＰ１及びＴＣＰ２と、４つのＮ型トランジスタＴＣＮ１、ＴＣＮ２、ＴＣＮ３、及びＴＣＮ４と、から構成される。   The level shifter 60 includes two P-type transistors TCP1 and TCP2, and four N-type transistors TCN1, TCN2, TCN3, and TCN4.

具体的には、トランジスタＴＣＰ１は高電位側電源ＶＤＤと第１のレベルシフタ出力ノードＮ６３の間に設けられる。ＴＣＮ１は出力ノードＮ６３と第１のノードＮ６１の間に設けられる。ＴＣＮ３は第１のノードＮ６１と低電位側電源ＶＳＳの間に設けられる。また、ＴＣＰ２は高電位側電源ＶＤＤと第２のレベルシフタ出力ノードＮ６４の間に設けられる。ＴＣＮ２は出力ノードＮ６４と第２のノードＮ６２の間に設けられる。ＴＣＮ４は第２のノードＮ６２と低電位側電源ＶＳＳの間に設けられる。   Specifically, the transistor TCP1 is provided between the high potential side power supply VDD and the first level shifter output node N63. TCN1 is provided between the output node N63 and the first node N61. TCN3 is provided between the first node N61 and the low potential side power source VSS. TCP2 is provided between the high-potential side power supply VDD and the second level shifter output node N64. TCN2 is provided between the output node N64 and the second node N62. TCN4 is provided between the second node N62 and the low potential power source VSS.

差動出力信号ＱＡ１はＴＣＰ１とＴＣＮ１のゲート電極に供給され、差動出力信号ＱＡ２はＴＣＰ２とＴＣＮ２のゲート電極に供給される。第１のレベルシフタ出力ノードＮ６３はＴＣＮ４のゲート電極に接続され、第２のレベルシフタ出力ノードＮ６４はＴＣＮ３のゲート電極に接続される。さらに、出力ノードＮ６３からはレベルシフタ出力信号ＱＣ２が出力され、出力ノードＮ６４からはレベルシフタ出力信号ＱＣ１が出力される。   The differential output signal QA1 is supplied to the gate electrodes of TCP1 and TCN1, and the differential output signal QA2 is supplied to the gate electrodes of TCP2 and TCN2. The first level shifter output node N63 is connected to the gate electrode of TCN4, and the second level shifter output node N64 is connected to the gate electrode of TCN3. Further, level shifter output signal QC2 is output from output node N63, and level shifter output signal QC1 is output from output node N64.

また、ＲＳラッチ７０は、２つのＮＡＮＤ（否定論理積）ゲートＮＤ１及びＮＤ２から構成され、リセット端子ＲにＱＣ１が入力され、セット端子ＳにＱＣ２が入力される。第１のラッチ出力ノードＮ７１から第２のラッチ出力信号ＱＲ２が出力され、トランスミッションゲート２１のＮ型トランジスタＴＡＮ１のゲート電極と、トランスミッションゲート２２のＰ型トランジスタＴＡＰ２のゲート電極と、に供給される。また、第２のラッチ出力ノードＮ７２から第１のラッチ出力信号ＱＲ１が出力され、トランスミッションゲート２１のＰ型トランジスタＴＡＰ１のゲート電極と、トランスミッションゲート２２のＮ型トランジスタＴＡＮ２のゲート電極と、に供給される。   The RS latch 70 includes two NAND gates ND1 and ND2. QC1 is input to the reset terminal R and QC2 is input to the set terminal S. The second latch output signal QR2 is output from the first latch output node N71, and is supplied to the gate electrode of the N-type transistor TAN1 of the transmission gate 21 and the gate electrode of the P-type transistor TAP2 of the transmission gate 22. The first latch output signal QR1 is output from the second latch output node N72, and is supplied to the gate electrode of the P-type transistor TAP1 of the transmission gate 21 and the gate electrode of the N-type transistor TAN2 of the transmission gate 22. The

レベルシフタ６０は、インバータ等の論理回路を正常に動作させることができない程度に信号振幅が小さい信号であるＱＡ１及びＱＡ２を受けて、信号振幅をより大きくして、フルスイング信号（ハイレベルが高電位側電源の電位に設定され、ロウレベルが低電位側電源の電位に設定された信号）であるＱＣ１及びＱＣ２を出力する。   The level shifter 60 receives QA1 and QA2, which are signals whose signal amplitude is so small that a logic circuit such as an inverter cannot be operated normally, increases the signal amplitude, and generates a full swing signal (high level is a high potential). QC1 and QC2 which are set to the potential of the side power supply and the low level is set to the potential of the low potential side power supply).

ＲＳラッチ７０は、信号波形になまりのある信号ＱＣ１及びＱＣ２を受けて、なまりのない急峻な波形をもつラッチ出力信号ＱＲ１及びＱＲ２を出力する。レベルシフタ６０の出力信号は、レベルシフタという回路の性質上、その出力波形がなまることが避けられないが、ＲＳラッチ７０を用いることにより、なまりのない信号をトランスミッションゲート２１及び２２に供給することができる。   The RS latch 70 receives the signals QC1 and QC2 having a rounded signal waveform, and outputs the latch output signals QR1 and QR2 having a steep waveform without the rounded waveform. The output signal of the level shifter 60 is inevitably distorted due to the nature of the circuit called level shifter. However, by using the RS latch 70, a signal without a round can be supplied to the transmission gates 21 and 22. it can.

図９と図１０は、本構成例における各部の信号波形の一例を、回路シミュレーションにより示したものである。図９のＨ１、Ｈ２に示すように、差動出力信号ＱＡ１とＱＡ２の振幅は約０．６Ｖしかなく、この振幅ではインバータ等の論理回路を正常に駆動させることができない。しかし、レベルシフタ６０を設けることによって、図１０のＨ３、Ｈ４に示すようにレベルシフタ出力信号ＱＣ１及びＱＣ２はフルスイング信号になる。さらに、ＲＳラッチ７０を設けることによって、Ｈ５、Ｈ６に示すＱＣ１及びＱＣ２の信号波形のなまりが除去され、Ｈ７、Ｈ８に示すようなラッチ出力信号ＱＲ１及びＱＲ２が出力される。   FIG. 9 and FIG. 10 show an example of the signal waveform of each part in this configuration example by circuit simulation. As indicated by H1 and H2 in FIG. 9, the amplitudes of the differential output signals QA1 and QA2 are only about 0.6 V, and a logic circuit such as an inverter cannot be driven normally with this amplitude. However, by providing the level shifter 60, the level shifter output signals QC1 and QC2 become full swing signals as indicated by H3 and H4 in FIG. Further, by providing the RS latch 70, the rounded signal waveforms of QC1 and QC2 shown in H5 and H6 are removed, and latch output signals QR1 and QR2 as shown in H7 and H8 are output.

この場合に、Ｈ９、Ｈ１０、Ｈ１１に示すようにラッチ出力信号ＱＲ１及びＱＲ２のクロスポイントが等しい時間間隔で現れているから、第１の詳細な構成例の場合と同様に、トランスミッションゲート２１，２２を設けることによって、Ｈ１２、Ｈ１３に示すように出力ノードＮＱから出力される信号ＳＱ及びシングルエンドの出力信号ＳＯＵＴのデューティ比は５０％に補正される。   In this case, since the cross points of the latch output signals QR1 and QR2 appear at equal time intervals as indicated by H9, H10, and H11, the transmission gates 21 and 22 are the same as in the case of the first detailed configuration example. As shown in H12 and H13, the duty ratio of the signal SQ output from the output node NQ and the single-ended output signal SOUT is corrected to 50%.

より具体的には、図９、図１０に示す各信号のデューティ比は以下の通りである。ＩＡ１及びＩＡ２のデューティ比ｔ２０Ｈ／（ｔ２０Ｈ＋ｔ２０Ｌ）＝５０％、ＱＢ１及びＱＢ２のデューティ比ｔ２１Ｈ／（ｔ２１Ｈ＋ｔ２１Ｌ）＝５２％、ＱＡ１及びＱＡ２のデューティ比ｔ２２Ｈ／（ｔ２２Ｈ＋ｔ２２Ｌ）＝５０．５％、ＱＣ１及びＱＣ２のデューティ比ｔ２３Ｈ／（ｔ２３Ｈ＋ｔ２３Ｌ）＝４９．５％、ＱＲ１及びＱＲ２のデューティ比ｔ２４Ｈ／（ｔ２４Ｈ＋ｔ２４Ｌ）＝５２％、ＳＱのデューティ比ｔ２５Ｈ／（ｔ２５Ｈ＋ｔ２５Ｌ）＝５０％、ＳＯＵＴのデューティ比ｔ２６Ｈ／（ｔ２６Ｈ＋ｔ２６Ｌ）＝５０％である。   More specifically, the duty ratio of each signal shown in FIGS. 9 and 10 is as follows. IA1 and IA2 duty ratio t20H / (t20H + t20L) = 50%, QB1 and QB2 duty ratio t21H / (t21H + t21L) = 52%, QA1 and QA2 duty ratio t22H / (t22H + t22L) = 50.5%, QC1 and QC2 Duty ratio t23H / (t23H + t23L) = 49.5%, duty ratio t24H / (t24H + t24L) = 52% for QR1 and QR2, duty ratio t25H / (t25H + t25L) = 50% for SQ, duty ratio t26H / (t26H + t26L for SOUT ) = 50%.

以上説明したように、図３の第２の詳細な構成例の差動増幅回路を用いることにより、さらに低消費電力化を実現しつつ、なおかつ、出力信号のデューティ比のばらつきを低減することができる。またこの構成例によれば、レベルシフタを設けることにより、差動増幅部の出力信号の振幅が減少した場合でも安定な動作が得られる。またこの構成例によれば、ＲＳラッチを設けることにより、レベルシフタの出力信号の波形のなまりを除去することができるので、より安定な動作が得られる。   As described above, by using the differential amplifier circuit of the second detailed configuration example of FIG. 3, it is possible to further reduce the power consumption and reduce the variation in the duty ratio of the output signal. it can. Further, according to this configuration example, by providing the level shifter, a stable operation can be obtained even when the amplitude of the output signal of the differential amplifying unit is reduced. Further, according to this configuration example, by providing the RS latch, it is possible to eliminate the rounding of the waveform of the output signal of the level shifter, so that a more stable operation can be obtained.

４．高速シリアルインターフェース回路
図１１に本実施形態の差動増幅回路を用いた高速シリアルインターフェース回路の一構成例を示す。図１１では、送信側の高速シリアルインターフェース回路２１０と、受信側の高速シリアルインターフェース回路２３０が、高速シリアルバス２２０（差動信号線）を介してデータ転送を行っている。本実施形態の差動増幅回路は、受信側の高速シリアルインターフェース回路２３０に適用できる。 4). High-Speed Serial Interface Circuit FIG. 11 shows a configuration example of a high-speed serial interface circuit using the differential amplifier circuit of this embodiment. In FIG. 11, the high-speed serial interface circuit 210 on the transmission side and the high-speed serial interface circuit 230 on the reception side perform data transfer via the high-speed serial bus 220 (differential signal line). The differential amplifier circuit of this embodiment can be applied to the high-speed serial interface circuit 230 on the receiving side.

具体的には、送信側の高速シリアルインターフェース回路２１０は、パラレル／シリアル変換回路２１１と、ＰＬＬ（Phase Locked Loop）回路２１２と、データ送信用トランスミッタ回路（送信回路）２１３ａ〜２１３ｃと、クロック送信用トランスミッタ回路２１３ｄと、を含む。受信側の高速シリアルインターフェース回路２３０は、本実施形態の差動増幅回路を含むデータ受信用レシーバ回路（受信回路）２３３ａ〜２３３ｃと、同じく本実施形態の差動増幅回路を含むクロック受信用レシーバ回路２３３ｄと、シリアル／パラレル変換回路２３１と、ＰＬＬ（Phase Locked Loop）回路２３２と、を含む。   Specifically, the high-speed serial interface circuit 210 on the transmission side includes a parallel / serial conversion circuit 211, a PLL (Phase Locked Loop) circuit 212, data transmission transmitter circuits (transmission circuits) 213a to 213c, and a clock transmission circuit. A transmitter circuit 213d. The high-speed serial interface circuit 230 on the reception side includes data reception receiver circuits (reception circuits) 233a to 233c including the differential amplifier circuit of the present embodiment, and a clock reception receiver circuit similarly including the differential amplifier circuit of the present embodiment. 233d, a serial / parallel conversion circuit 231 and a PLL (Phase Locked Loop) circuit 232.

送信側の高速シリアルインターフェース回路２１０は、Ｒ，Ｇ，Ｂの３色に対応する画像データＴＸ＿Ｒ、ＴＸ＿Ｇ、ＴＸ＿Ｂと、垂直同期信号ＴＸ＿ＶＳと、水平同期信号ＴＸ＿ＨＳと、データイネーブル信号ＴＸ＿ＤＥと、をシリアルデータに変換した後、トランスミッタ回路２１３ａ〜２１３ｃで３チャンネルの差動信号Ｄ０＋／Ｄ０−、Ｄ１＋／Ｄ１−、Ｄ２＋／Ｄ２−、として出力する。また、クロック信号ＴＸ＿ＰＣＬＫは、トランスミッタ回路２１３ｄから差動信号ＣＬＫ＋／ＣＬＫ−として出力される。   The high-speed serial interface circuit 210 on the transmission side serializes image data TX_R, TX_G, TX_B, vertical synchronization signal TX_VS, horizontal synchronization signal TX_HS, and data enable signal TX_DE corresponding to the three colors R, G, and B. After conversion to data, the transmitter circuits 213a to 213c output the three-channel differential signals D0 + / D0−, D1 + / D1−, D2 + / D2−. The clock signal TX_PCLK is output as a differential signal CLK + / CLK− from the transmitter circuit 213d.

一方、受信側の高速シリアルインターフェース回路２３０では、高速シリアルバス２２０を介して送られてきた３チャンネルの差動信号Ｄ０＋／Ｄ０−、Ｄ１＋／Ｄ１−、Ｄ２＋／Ｄ２−をレシーバ回路２３３ａ〜２３３ｃでシングルエンドの出力信号に変換し、さらにシリアル／パラレル変換回路２３１でパラレルデータに変換する。そして、送信側データに対応する画像データＲＸ＿Ｒ、ＲＸ＿Ｇ、ＲＸ＿Ｂと、垂直同期信号ＲＸ＿ＶＳと、水平同期信号ＲＸ＿ＨＳと、データイネーブル信号ＲＸ＿ＤＥと、を出力する。   On the other hand, in the high-speed serial interface circuit 230 on the receiving side, the three-channel differential signals D0 + / D0−, D1 + / D1-, D2 + / D2 sent via the high-speed serial bus 220 are received by the receiver circuits 233a to 233c. The signal is converted into a single-ended output signal, and further converted into parallel data by the serial / parallel conversion circuit 231. Then, the image data RX_R, RX_G, RX_B corresponding to the transmission side data, the vertical synchronization signal RX_VS, the horizontal synchronization signal RX_HS, and the data enable signal RX_DE are output.

図１２に、高速シリアルバス２２０を介して送られる差動信号の構成と、ＰＬＬ回路２３２で生成される多相クロックの一例を示す。差動信号Ｄ０によって、クロック信号ＣＬＫの１周期の期間に、Ｒ７〜Ｒ０、ＶＳ、ＣＰからなる１０ｂｉｔのデータが送られるが、これらのデータは、多相クロックＣＬＫ０〜ＣＬＫ９（ＣＬＫ３〜ＣＬＫ８は図示していない）の立ち上がりエッジＥＧ０〜ＥＧ９（ＥＧ３〜ＥＧ８は図示していない）に同期して、シリアル／パラレル変換回路２３１でパラレルデータに変換される。   FIG. 12 shows an example of the configuration of a differential signal sent via the high-speed serial bus 220 and a multiphase clock generated by the PLL circuit 232. The 10-bit data composed of R7 to R0, VS, and CP is sent by the differential signal D0 during one cycle of the clock signal CLK. These data are represented by multiphase clocks CLK0 to CLK9 (CLK3 to CLK8 are shown in the figure). The serial / parallel conversion circuit 231 converts the data into parallel data in synchronization with rising edges EG0 to EG9 (not shown) (not shown).

クロックの立ち上がりエッジに同期してデータを取り込む動作、すなわちデータサンプリングを確実に実行するためには、データ信号のハイレベル及びロウレベルの両方について、そのセットアップタイムとホールドタイムがともに必要な値以上でなければならない。データ信号のデューティ比が５０％である場合には、セットアップタイムとホールドタイムは、ハイレベル及びロウレベルの両方について、取り得る最大の値となるから、最も安定したデータサンプリングが得られる。   In order to perform data sampling in sync with the rising edge of the clock, ie, data sampling, the setup time and hold time of both the high level and low level of the data signal must be greater than the required values. I must. When the duty ratio of the data signal is 50%, the setup time and the hold time are the maximum possible values for both the high level and the low level, so that the most stable data sampling can be obtained.

しかし、データ信号のデューティ比が５０％より大きい又は小さい場合には、ロウレベルのセットアップタイムとホールドタイムが減少するか、又はハイレベルのセットアップタイムとホールドタイムが減少する。このような状況においては、クロック周波数が高くなればなるほど、データサンプリングエラー（データ取り込みの誤動作）が生じやすくなる。   However, when the duty ratio of the data signal is larger or smaller than 50%, the low level setup time and hold time are reduced, or the high level setup time and hold time are reduced. In such a situation, the higher the clock frequency, the easier it is to cause a data sampling error (data fetching malfunction).

上述したように、本実施形態の差動増幅回路を用いることにより、データ信号のデューティ比を５０％に維持することができるから、安定な高速シリアルインターフェース回路を実現できる。   As described above, by using the differential amplifier circuit of this embodiment, the duty ratio of the data signal can be maintained at 50%, so that a stable high-speed serial interface circuit can be realized.

５．集積回路装置
図１３に本実施形態の差動増幅回路を用いた高速シリアルインターフェース回路を含む集積回路装置の一構成例を示す。本構成例における集積回路装置（表示ドライバ）３００は、高速シリアルインターフェース回路（受信側）２３０及びドライバ回路３１０を含む。ホストデバイス３０３は、例えばＭＰＵ、ベースバンドエンジンなどであって、集積回路装置（表示ドライバ）３００の制御を行う。高速シリアルバスを介して送られた画像データは、高速シリアルインターフェース回路（受信側）２３０によりパラレルデータとしてドライバ回路３１０に供給される。ドライバ回路３１０は、供給されたパラレルデータに対応するデータ電圧（階調電圧）を電気光学パネル３０１のデータ線に供給することで、電気光学パネル３０１を駆動する。なお、電気光学パネル３０１は、ＴＦＴなどを用いたアクティブマトリクス方式のパネルであってもよいし、パッシブ方式のパネルであってもよい。また電気光学パネル３０１は、液晶パネルであってもよいし、例えば有機ＥＬ（Electro Luminescence）や無機ＥＬなどの発光素子を用いたパネルであってもよい。 5). Integrated Circuit Device FIG. 13 shows a configuration example of an integrated circuit device including a high-speed serial interface circuit using the differential amplifier circuit of this embodiment. The integrated circuit device (display driver) 300 in this configuration example includes a high-speed serial interface circuit (reception side) 230 and a driver circuit 310. The host device 303 is, for example, an MPU or a baseband engine, and controls the integrated circuit device (display driver) 300. The image data sent through the high-speed serial bus is supplied to the driver circuit 310 as parallel data by the high-speed serial interface circuit (reception side) 230. The driver circuit 310 drives the electro-optical panel 301 by supplying a data voltage (gradation voltage) corresponding to the supplied parallel data to the data line of the electro-optical panel 301. Note that the electro-optical panel 301 may be an active matrix panel using TFTs or the like, or a passive panel. The electro-optical panel 301 may be a liquid crystal panel or a panel using a light emitting element such as an organic EL (Electro Luminescence) or an inorganic EL.

６．電子機器
図１４（Ａ）、図１４（Ｂ）に本実施形態の差動増幅回路を含む電子機器（電気光学装置）の構成例を示す。なお、電子機器は図１４（Ａ）、図１４（Ｂ）に示されるもの以外の構成要素（例えばカメラ、操作部又は電源等）を含んでもよい。また本実施形態の電子機器は携帯電話機には限定されず、デジタルカメラ、ＰＤＡ、電子手帳、電子辞書、プロジェクタ、リアプロジェクションテレビ、或いは携帯型情報端末などであってもよい。 6). Electronic Device FIGS. 14A and 14B show a configuration example of an electronic device (electro-optical device) including the differential amplifier circuit of this embodiment. Note that the electronic device may include components other than those illustrated in FIGS. 14A and 14B (for example, a camera, an operation unit, or a power supply). The electronic device according to the present embodiment is not limited to a mobile phone, and may be a digital camera, PDA, electronic notebook, electronic dictionary, projector, rear projection television, or portable information terminal.

図１４（Ａ）、図１４（Ｂ）においてホストデバイス３０３は、例えばＭＰＵ、ベースバンドエンジンなどである。このホストデバイス３０３は、例えば表示ドライバである集積回路装置３００の制御を行う。或いはアプリケーションエンジンやベースバンドエンジンとしての処理や、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行うこともできる。また図１３（Ｂ）の画像処理コントローラ３０２は、ホストデバイス３０３に代行して、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行う。   14A and 14B, the host device 303 is, for example, an MPU, a baseband engine, or the like. The host device 303 controls the integrated circuit device 300 that is a display driver, for example. Alternatively, processing as an application engine or baseband engine, or processing as a graphic engine such as compression, decompression, or sizing can be performed. The image processing controller 302 in FIG. 13B performs processing as a graphic engine such as compression, decompression, and sizing on behalf of the host device 303.

図１４（Ａ）の場合には、集積回路装置３００としてメモリ内蔵のものを用いることができる。即ちこの場合には集積回路装置３００は、ホストデバイス３０３からの画像データを一旦内蔵メモリに書き込み、書き込まれた画像データを内蔵メモリから読み出して、電気光学パネル３０１を駆動する。一方、図１４（Ｂ）の場合には、集積回路装置３００としてメモリ非内蔵のものを用いることができる。即ちこの場合には、ホストデバイス３０３からの画像データは、画像処理コントローラ３０２の内蔵メモリに書き込まれる。そして集積回路装置３００は、画像処理コントローラ３０２の制御の下で、電気光学パネル３０１を駆動する。   In the case of FIG. 14A, an integrated circuit device 300 having a built-in memory can be used. That is, in this case, the integrated circuit device 300 once writes the image data from the host device 303 to the built-in memory, reads the written image data from the built-in memory, and drives the electro-optical panel 301. On the other hand, in the case of FIG. 14B, an integrated circuit device 300 without a memory can be used. That is, in this case, the image data from the host device 303 is written in the built-in memory of the image processing controller 302. The integrated circuit device 300 drives the electro-optical panel 301 under the control of the image processing controller 302.

図１４（Ａ）、図１４（Ｂ）に示すように、本実施形態の差動増幅回路を用いた高速シリアルインターフェース回路（受信側）２３０は集積回路装置３００に内蔵される。そして、ホストデバイス３０３や画像処理コントローラ３０２と集積回路装置３００との間での、差動信号を用いた高速データ転送を実現する。   As shown in FIGS. 14A and 14B, the high-speed serial interface circuit (reception side) 230 using the differential amplifier circuit of this embodiment is built in the integrated circuit device 300. Then, high-speed data transfer using a differential signal is realized between the host device 303 or the image processing controller 302 and the integrated circuit device 300.

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また高速シリアルインターフェース回路、電子機器の構成、動作も本実施形態で説明したものに限定されず、種々の変形実施が可能である。   Although the present embodiment has been described in detail as described above, it will be easily understood by those skilled in the art that many modifications can be made without departing from the novel matters and effects of the present invention. Accordingly, all such modifications are intended to be included in the scope of the present invention. For example, a term described together with a different term having a broader meaning or the same meaning at least once in the specification or the drawings can be replaced with the different term anywhere in the specification or the drawings. Further, the configuration and operation of the high-speed serial interface circuit and the electronic device are not limited to those described in this embodiment, and various modifications can be made.

本実施形態の差動増幅回路の基本的な構成例。2 is a basic configuration example of a differential amplifier circuit of the present embodiment. 本実施形態の差動増幅回路の第１の詳細な構成例。1 is a first detailed configuration example of a differential amplifier circuit according to an embodiment; 本実施形態の差動増幅回路の第２の詳細な構成例。2 is a second detailed configuration example of a differential amplifier circuit according to the present embodiment; 出力信号パルスのタイミングのばらつきを説明するための信号波形例。The signal waveform example for demonstrating the dispersion | variation in the timing of an output signal pulse. 第１の詳細な構成例における信号波形例。The signal waveform example in the 1st detailed structural example. 第１の詳細な構成例における信号波形例。The signal waveform example in the 1st detailed structural example. 第１の詳細な構成例における誤動作する場合の信号波形例。The signal waveform example in the case of malfunctioning in the 1st detailed structural example. 第１の詳細な構成例における誤動作する場合の信号波形例。The signal waveform example in the case of malfunctioning in the 1st detailed structural example. 第２の詳細な構成例における信号波形例。The signal waveform example in the 2nd detailed structural example. 第２の詳細な構成例における信号波形例。The signal waveform example in the 2nd detailed structural example. 高速シリアルインターフェース回路の構成例。Configuration example of a high-speed serial interface circuit. 差動信号と多相クロックの構成例。Configuration example of differential signal and multi-phase clock. 集積回路装置の構成例。2 shows a configuration example of an integrated circuit device. 図１４（Ａ）、図１４（Ｂ）は電子機器の構成例。14A and 14B illustrate configuration examples of electronic devices.

符号の説明Explanation of symbols

ＴＡＰ１、ＴＡＰ２ Ｐ型トランジスタ、 ＴＡＮ１、ＴＡＮ２ Ｎ型トランジスタ、
ＩＮＶ１〜ＩＮＶ６ インバータ、 ＮＱ 出力ノード、
１０ 差動増幅部、 ２０ 出力部、 ２１、２２ トランスミッションゲート、
３０ 第１の増幅器、 ４０ 第２の増幅器、 ５０ 第３の増幅器、
６０ レベルシフタ、 ７０ ＲＳラッチ、
２１０ 高速シリアルインターフェース回路（送信側）、
２１１ パラレル／シリアル変換回路、 ２１２、２３２ ＰＬＬ回路、
２１３ａ〜２１３ｄ トランスミッタ回路、
２２０ 高速シリアルバス、 ２３０ 高速シリアルインターフェース回路（受信側）、
２３１ シリアル／パラレル変換回路、 ２３３ａ〜２３３ｄ レシーバ回路、
３００ 集積回路装置（表示ドライバ）、 ３０１ 電気光学パネル、
３０２ 画像処理コントローラ、 ３０３ ホストデバイス、 ３１０ ドライバ回路 TAP1, TAP2 P-type transistor, TAN1, TAN2 N-type transistor,
INV1 to INV6 inverter, NQ output node,
10 differential amplifier, 20 output, 21, 22 transmission gate,
30 first amplifier, 40 second amplifier, 50 third amplifier,
60 level shifter, 70 RS latch,
210 High-speed serial interface circuit (transmission side),
211 Parallel / serial conversion circuit, 212, 232 PLL circuit,
213a to 213d transmitter circuit,
220 high-speed serial bus, 230 high-speed serial interface circuit (receiving side),
231 serial / parallel conversion circuit, 233a to 233d receiver circuit,
300 integrated circuit device (display driver), 301 electro-optic panel,
302 image processing controller, 303 host device, 310 driver circuit

Claims (10)

差動入力信号を差動増幅してシングルエンド出力信号を出力する差動増幅回路であって、
前記差動入力信号を構成する第１の入力信号と第２の入力信号とが入力され、前記第１の入力信号に対応する第１の差動出力信号と、前記第２の入力信号に対応する第２の差動出力信号とを出力する差動増幅部と、
前記第１の差動出力信号と前記第２の差動出力信号とに応じて、シングルエンドの出力信号を出力する出力部とを含み、
前記出力部は、
高電位側電源と出力ノードとの間に設けられた第１のトランスミッションゲートと、低電位側電源と前記出力ノードとの間に設けられた第２のトランスミッションゲートとを含み、
前記第１の差動出力信号と前記第２の差動出力信号とに応じて、前記第１のトランスミッションゲート及び前記第２のトランスミッションゲートがオン・オフされることを特徴とする差動増幅回路。 A differential amplifier that differentially amplifies a differential input signal and outputs a single-ended output signal,
A first input signal and a second input signal constituting the differential input signal are input, and a first differential output signal corresponding to the first input signal and a second input signal are supported. A differential amplifier that outputs a second differential output signal
An output unit that outputs a single-ended output signal according to the first differential output signal and the second differential output signal;
The output unit is
A first transmission gate provided between the high-potential-side power supply and the output node; and a second transmission gate provided between the low-potential-side power supply and the output node;
The differential amplifier circuit characterized in that the first transmission gate and the second transmission gate are turned on and off in accordance with the first differential output signal and the second differential output signal. . 請求項１において、
前記差動増幅部は、
前記第１の入力信号及び前記第２の入力信号が入力される完全差動型の第１の増幅器と、
前記第１の増幅器の第１の出力信号が第１の入力ノードに入力され、前記第１の増幅器の第２の出力信号が第２の入力ノードに入力され、前記第１の差動出力信号を出力する第２の増幅器と、
前記第１の増幅器の第１の出力信号が第２の入力ノードに入力され、前記第１の増幅器の第２の出力信号が第１の入力ノードに入力され、前記第２の差動出力信号を出力する第３の増幅器とを含むことを特徴とする差動増幅回路。 In claim 1,
The differential amplifier section is
A fully differential first amplifier to which the first input signal and the second input signal are input;
A first output signal of the first amplifier is input to a first input node, a second output signal of the first amplifier is input to a second input node, and the first differential output signal A second amplifier that outputs
A first output signal of the first amplifier is input to a second input node, a second output signal of the first amplifier is input to a first input node, and the second differential output signal And a third amplifier that outputs a differential amplifier circuit. 請求項２において、
前記第１の増幅器は、
高電位側電源と第１の出力ノードとの間に設けられた第１のＰ型トランジスタと、
前記第１の出力ノードと第１のノードとの間に設けられた第１のＮ型トランジスタと、
高電位側電源と第２の出力ノードとの間に設けられた第２のＰ型トランジスタと、
前記第２の出力ノードと前記第１のノードとの間に設けられた第２のＮ型トランジスタと、
前記第１のノードと低電位側電源との間に設けられた第３のＮ型トランジスタと、
前記第１のＰ型トランジスタのゲート電極と前記第１の出力ノードとの間に設けられた第１の抵抗と、
前記第２のＰ型トランジスタのゲート電極と前記第２の出力ノードとの間に設けられた第２の抵抗とを含み、
前記第１のＰ型トランジスタのゲート電極と前記第２のＰ型トランジスタのゲート電極とが接続され、
前記第１のＮ型トランジスタのゲート電極に前記第１の入力信号が入力され、
前記第２のＮ型トランジスタのゲート電極に前記第２の入力信号が入力され、
前記第１の出力ノードから前記第２の出力信号が出力され、
前記第２の出力ノードから前記第１の出力信号が出力され、
前記第３のＮ型トランジスタのゲート電極にバイアス電圧が印加されることを特徴とする差動増幅回路。 In claim 2,
The first amplifier comprises:
A first P-type transistor provided between the high-potential-side power supply and the first output node;
A first N-type transistor provided between the first output node and the first node;
A second P-type transistor provided between the high potential side power supply and the second output node;
A second N-type transistor provided between the second output node and the first node;
A third N-type transistor provided between the first node and the low-potential side power supply;
A first resistor provided between a gate electrode of the first P-type transistor and the first output node;
A second resistor provided between the gate electrode of the second P-type transistor and the second output node;
A gate electrode of the first P-type transistor and a gate electrode of the second P-type transistor are connected;
The first input signal is input to a gate electrode of the first N-type transistor;
The second input signal is input to the gate electrode of the second N-type transistor,
The second output signal is output from the first output node;
The first output signal is output from the second output node;
A differential amplifier circuit, wherein a bias voltage is applied to a gate electrode of the third N-type transistor. 請求項１乃至３のいずれかにおいて、
前記第１のトランスミッションゲートのＰ型トランジスタは、前記第１の差動出力信号の非反転信号によりオン・オフされ、
前記第１のトランスミッションゲートのＮ型トランジスタは、前記第１の差動出力信号の反転信号によりオン・オフされ、
前記第２のトランスミッションゲートのＰ型トランジスタは、前記第２の差動出力信号の非反転信号によりオン・オフされ、
前記第２のトランスミッションゲートのＮ型トランジスタは、前記第２の差動出力信号の反転信号によりオン・オフされることを特徴とする差動増幅回路。 In any one of Claims 1 thru | or 3,
The P-type transistor of the first transmission gate is turned on / off by a non-inverted signal of the first differential output signal,
The N-type transistor of the first transmission gate is turned on / off by an inverted signal of the first differential output signal,
The P-type transistor of the second transmission gate is turned on / off by a non-inverted signal of the second differential output signal,
An N-type transistor of the second transmission gate is turned on / off by an inverted signal of the second differential output signal. 請求項１乃至３のいずれかにおいて、
前記差動増幅部と前記出力部との間に設けられ、前記第１の差動出力信号及び前記第２の差動出力信号を受けて、出力信号のハイレベルが高電位側電源の電位に設定され、ロウレベルが低電位側電源の電位に設定される第１のレベルシフタ出力信号と第２のレベルシフタ出力信号とを出力するレベルシフタを含むことを特徴とする差動増幅回路。 In any one of Claims 1 thru | or 3,
Provided between the differential amplifying unit and the output unit and receiving the first differential output signal and the second differential output signal, the high level of the output signal becomes the potential of the high potential side power supply. A differential amplifier circuit comprising: a level shifter configured to output a first level shifter output signal and a second level shifter output signal which are set and whose low level is set to the potential of the low potential side power supply. 請求項５において、
前記レベルシフタは、
高電位側電源と第１のレベルシフタ出力ノードとの間に設けられた第１のＰ型トランジスタと、
前記第１のレベルシフタ出力ノードと第１のノードとの間に設けられた第１のＮ型トランジスタと、
高電位側電源と第２のレベルシフタ出力ノードとの間に設けられた第２のＰ型トランジスタと、
前記第２のレベルシフタ出力ノードと第２のノードとの間に設けられた第２のＮ型トランジスタと、
前記第１のノードと低電位側電源との間に設けられた第３のＮ型トランジスタと、
前記第２のノードと低電位側電源との間に設けられた第４のＮ型トランジスタとを含み、
前記第１のＰ型トランジスタのゲート電極及び前記第１のＮ型トランジスタのゲート電極に前記第１の差動出力信号が入力され、
前記第２のＰ型トランジスタのゲート電極及び前記第２のＮ型トランジスタのゲート電極に前記第２の差動出力信号が入力され、
前記第３のＮ型トランジスタのゲート電極が前記第２のレベルシフタ出力ノードに接続され、
前記第４のＮ型トランジスタのゲート電極が前記第１のレベルシフタ出力ノードに接続され、
前記第１のレベルシフタ出力ノードから前記第２のレベルシフタ出力信号を出力し、前記第２のレベルシフタ出力ノードから前記第１のレベルシフタ出力信号を出力することを特徴とする差動増幅回路。 In claim 5,
The level shifter is
A first P-type transistor provided between the high-potential-side power source and the first level shifter output node;
A first N-type transistor provided between the first level shifter output node and the first node;
A second P-type transistor provided between the high-potential-side power supply and the second level shifter output node;
A second N-type transistor provided between the second level shifter output node and a second node;
A third N-type transistor provided between the first node and the low-potential side power supply;
A fourth N-type transistor provided between the second node and a low-potential side power supply,
The first differential output signal is input to the gate electrode of the first P-type transistor and the gate electrode of the first N-type transistor,
The second differential output signal is input to the gate electrode of the second P-type transistor and the gate electrode of the second N-type transistor,
A gate electrode of the third N-type transistor is connected to the second level shifter output node;
A gate electrode of the fourth N-type transistor is connected to the first level shifter output node;
A differential amplifier circuit that outputs the second level shifter output signal from the first level shifter output node and outputs the first level shifter output signal from the second level shifter output node. 請求項５又は６において、
前記レベルシフタと前記出力部との間に設けられ、前記第１のレベルシフタ出力信号がリセット端子に入力され、前記第２のレベルシフタ出力信号がセット端子に入力され、第１のラッチ出力ノードに第２のラッチ出力信号を出力し、第２のラッチ出力ノードに第１のラッチ出力信号を出力するＲＳラッチ回路を含み、
前記第１のラッチ出力信号及び前記第２のラッチ出力信号によって、前記第１のトランスミッションゲート及び前記第２のトランスミッションゲートがオン・オフされることを特徴とする差動増幅回路。 In claim 5 or 6,
Provided between the level shifter and the output unit, the first level shifter output signal is input to a reset terminal, the second level shifter output signal is input to a set terminal, and a second latch output node is connected to a second latch output node. Including an RS latch circuit that outputs a first latch output signal to a second latch output node.
The differential amplifier circuit, wherein the first transmission gate and the second transmission gate are turned on / off by the first latch output signal and the second latch output signal. 請求項１乃至７のいずれかに記載された差動増幅回路を含むことを特徴とする高速シリアルインターフェース回路。   A high-speed serial interface circuit comprising the differential amplifier circuit according to claim 1. 請求項８に記載された高速シリアルインターフェース回路を含むことを特徴とする集積回路装置。   An integrated circuit device comprising the high-speed serial interface circuit according to claim 8. 請求項９に記載された集積回路装置を含むことを特徴とする電子機器。
An electronic apparatus comprising the integrated circuit device according to claim 9.

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