JP2005348427A - Semiconductor integrated circuit device and level conversion circuit - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a level conversion circuit wherein noise is hardly generated and a through-current hardly flows between a high voltage power source and a ground power source, in a level conversion circuit which is packaged in an integrated circuit device using a plurality of high-voltage and low-voltage power sources. <P>SOLUTION: The semiconductor integrated circuit device comprises: a first circuit block that is operated by a first power supply voltage; a second circuit block that is operated by a second power supply voltage higher than the first power supply voltage; and a level conversion circuit which transmits an output of the first circuit block to an input of the second circuit block after converting its level. In such a case, the level conversion circuit comprises: a first means which cuts off a path of a through-current flowing to the level conversion circuit if the supply of the first power supply voltage to the first circuit block is stopped; and a second means which controls the output of the level conversion circuit to a predetermined potential. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、半導体集積回路装置およびレベル変換回路に関するものであり、特に、ひとつの半導体基板上に複数種類の電源によって駆動される複数の回路部を有する場合に適用して好適な半導体装置およびその半導体装置に用いられるレベル変換回路に関するものである。   The present invention relates to a semiconductor integrated circuit device and a level conversion circuit, and particularly to a semiconductor device suitable for application to a case where a plurality of circuit units driven by a plurality of types of power supplies are provided on one semiconductor substrate. The present invention relates to a level conversion circuit used in a semiconductor device.

大規模ＬＳＩ等の半導体集積回路装置では、特にＣＭＯＳによる集積回路を中心に、低消費電力化のための電源電圧の低電圧化が進んでいる。かかる半導体集積回路装置は、例えば1.2ボルトのような低い電圧の電源で駆動されるが、外部の3.3ボルト電源で駆動される回路とのインターフェース部となるI/O部は3.3ボルト電源で駆動される回路を有することになる。   In a semiconductor integrated circuit device such as a large-scale LSI, the power supply voltage for lowering power consumption is being lowered particularly in an integrated circuit using CMOS. Such a semiconductor integrated circuit device is driven by a power supply having a low voltage such as 1.2 volts, for example, but the I / O part that is an interface part with a circuit driven by an external 3.3 volt power supply is driven by a 3.3 volt power supply. Circuit.

また、I/O部に限らず、一つの半導体チップ内で異なる電圧の電源で駆動される複数の回路部を有する場合もある。   In addition to the I / O unit, there may be a plurality of circuit units driven by power supplies having different voltages in one semiconductor chip.

この様な半導体集積回路装置においては、レベルダウンやレベルアップのレベル変換回路が必要になるが、ここで、図2(a)に、従来使用されているレベルダウン回路(大振幅信号を小振幅信号に変換する回路)の回路図およびその動作波形図を示す。以下、VDDQは3.3V、VDDは1.2V、VSSは接地電位、大きな振幅の信号をVDDQ電位の振幅、小さな振幅の信号をVDD電位の振幅とする。   In such a semiconductor integrated circuit device, a level conversion circuit for level down or level up is required. Here, FIG. 2 (a) shows a conventional level down circuit (a large amplitude signal is converted into a small amplitude signal). FIG. 2 shows a circuit diagram of a circuit for converting into a signal) and an operation waveform diagram thereof. Hereinafter, VDDQ is 3.3V, VDD is 1.2V, VSS is ground potential, a signal with a large amplitude is an amplitude of VDDQ potential, and a signal with a small amplitude is an amplitude of VDD potential.

200はP型MOSトランジスタ(以下、PMOSと記す)、201はN型MOSトランジスタ(以下、NMOSと記す)である。IN0は波形図に示すように3.3V振幅の入力信号で、1.2V振幅のout0を出力として得ている。   Reference numeral 200 denotes a P-type MOS transistor (hereinafter referred to as PMOS), and 201 denotes an N-type MOS transistor (hereinafter referred to as NMOS). As shown in the waveform diagram, IN0 is an input signal with 3.3V amplitude, and out0 with 1.2V amplitude is obtained as an output.

200および、201はゲート・ソース間に最大3.3Vの電位が印加させる可能性があるため、酸化膜厚の厚いMOSトランジスタで構成する。   Since there is a possibility that a potential of 3.3 V at the maximum is applied between the gate and the source, the transistors 200 and 201 are composed of thick MOS transistors.

図2(ｂ)に従来使用されているレベルアップ回路(小振幅信号を大振幅信号に変換する回路)の回路図およびその動作波形図を示す。202，203はPMOS、204、205はNMOSである。   FIG. 2B shows a circuit diagram and an operation waveform diagram of a level-up circuit (a circuit for converting a small amplitude signal into a large amplitude signal) conventionally used. 202 and 203 are PMOS, and 204 and 205 are NMOS.

in0およびin0bが1.2Vの小振幅入力信号で、in0とin0bとは相補な関係にあるデュアルレール信号である。OUT0は3.3Vの大振幅出力信号である。202から205までのMOSトランジスタは図2(a)の200や201と同様の厚酸化膜で構成されたMOSトランジスタである。   in0 and in0b are 1.2V small amplitude input signals, and in0 and in0b are dual rail signals in a complementary relationship. OUT0 is a 3.3V large amplitude output signal. The MOS transistors 202 to 205 are MOS transistors formed of a thick oxide film similar to 200 and 201 in FIG.

特開平０６−２０９２５６号公報Japanese Patent Laid-Open No. 06-209256

図2(a)のような従来構成のレベルダウン回路では、論理しきい値は約VDD/2、すなわち、0.6V付近となる。一般に大振幅信号はその振幅が大きいことからグランドレベルが揺らぐタイプのノイズが発生しやすい。大振幅信号のグランドレベルが0.6V以上揺らぐと図2の回路では'H'レベルと判断されてしまい、out0には'L'レベルが出力されてしまう。   In the conventional level-down circuit as shown in FIG. 2 (a), the logic threshold is about VDD / 2, that is, around 0.6V. In general, a large amplitude signal has a large amplitude, so that the type of noise in which the ground level fluctuates easily occurs. If the ground level of the large amplitude signal fluctuates by 0.6 V or more, the circuit of FIG. 2 is judged to be “H” level, and “L” level is output to out0.

従って、従来のレベルダウン回路では、VDDが低電圧化されるに従い、上記論理しきい値は低くなり、少しのノイズによって誤った論理値がout0に出力されるという欠点があった。   Therefore, the conventional level-down circuit has a drawback that the logical threshold value is lowered as VDD is lowered, and an erroneous logical value is output to out0 due to a little noise.

また，図2(ｂ)のような構成のレベルアップ回路では、VDDQ電源が投入されてVDD電源が投入されない電源投入時にin0およびin0bが不定値となり、VDDQとVSS間に貫通電流が流れるという問題がある。これにより、VDD電源をVDDQ電源からDC-DCコンバータで作っているシステムの場合、VDDQ電源に大きな負荷が加わってVDD電源が投入できないという現象が発生する。VDD電源が投入されないと先のin0およびin0bは不定値のままで、永遠にこのシステムは正常起動されないことになる。   In addition, in the level-up circuit having the configuration as shown in FIG. 2B, in0 and in0b become indefinite values when the VDDQ power is turned on and the VDD power is not turned on, and a through current flows between VDDQ and VSS. There is. As a result, in a system in which the VDD power supply is made from the VDDQ power supply by a DC-DC converter, a phenomenon occurs in which a large load is applied to the VDDQ power supply and the VDD power supply cannot be turned on. If VDD power is not turned on, the previous in0 and in0b remain indefinite, and this system will not start normally forever.

また、電源投入時のみならず、VDDQ電源を投入したままでVDD電源を遮断することもできない。なぜなら、VDD電源の遮断によりin0およびin0bの値が不定値となるからである。これによりVDDQに貫通電流が流れシステムの消費電力が著しく増加してしまう。   Further, not only when the power is turned on, but also when the VDDQ power is turned on, the VDD power cannot be shut off. This is because the values of in0 and in0b become indefinite values by shutting off the VDD power supply. This causes a through current to flow through VDDQ, which significantly increases the power consumption of the system.

また、レベル変換回路部だけでなく、出力バッファ回路部を含む入出力回路部においても、従来の入出力回路においては、VDDQ電源が投入されてVDD電源が投入されない電源投入時に、出力バッファの入力信号値が不定値となり、出力バッファ回路のVDDQとVSS間に貫通電流が流れるという問題があった。   Also, in the input / output circuit section including the output buffer circuit section as well as the level conversion circuit section, in the conventional input / output circuit, when the VDDQ power supply is turned on and the VDD power supply is not turned on, the input of the output buffer There was a problem that the signal value became indefinite and a through current flowed between VDDQ and VSS of the output buffer circuit.

本発明の目的は、大振幅信号のグランドレベルが揺らいでもノイズが発生しにくいレベルダウン回路およびこのレベルダウン回路を用いた半導体集積回路装置を提供することである。   An object of the present invention is to provide a level-down circuit that hardly generates noise even when the ground level of a large amplitude signal fluctuates, and a semiconductor integrated circuit device using the level-down circuit.

また、本発明の他の目的は、高電圧と低電圧の複数の電源を用いた集積回路装置において、高電圧電源が投入されて低電圧電源が投入されていない間においても、高電圧電源と接地電源間に貫通電流が流れることのないレベル変換回路および半導体集積回路装置を提供することである。   Another object of the present invention is to provide an integrated circuit device using a plurality of high voltage and low voltage power supplies even when the high voltage power supply is turned on and the low voltage power supply is not turned on. It is an object to provide a level conversion circuit and a semiconductor integrated circuit device in which no through current flows between ground power supplies.

上記の目的を達成するために、本発明においては、以下の手段を採用した。
(1)レベルダウン回路の入力を差動入力にした。
(2)レベルダウン回路中でゲート・ドレイン間およびゲート・ソース間に3.3V電位が加わらないMOSトランジスタについては、薄酸化膜MOSトランジスタを用いた。
(3)レベルアップ回路に論理演算機能を設けた。
(4)出力バッファのどちらか一方のＭＯＳのみをＯＮすることで出力バッファに貫通電流が流れるのを防止するための素子を出力バッファ回路の入力側に設けた。 In order to achieve the above object, the following means are adopted in the present invention.
(1) The input of the level down circuit is a differential input.
(2) A thin oxide film MOS transistor was used for a MOS transistor in which a 3.3 V potential was not applied between the gate and drain and between the gate and source in the level down circuit.
(3) A logic operation function is provided in the level-up circuit.
(4) An element for preventing a through current from flowing through the output buffer by turning on only one of the MOSs of the output buffer is provided on the input side of the output buffer circuit.

本発明によれば、大振幅信号のグランドレベルが揺らいでもノイズが発生しにくいレベルダウン回路を実現できる。   According to the present invention, it is possible to realize a level down circuit that hardly generates noise even when the ground level of a large amplitude signal fluctuates.

また、本発明によれば、高電圧と低電圧の複数の電源を用いた集積回路装置において、高電圧電源が投入されて低電圧電源が投入されていない間においても、高電圧電源と接地電源間に貫通電流が流れにくい。   Further, according to the present invention, in an integrated circuit device using a plurality of high voltage and low voltage power supplies, the high voltage power supply and the ground power supply can be used even when the high voltage power supply is turned on and the low voltage power supply is not turned on. It is difficult for through current to flow between them.

本発明、本発明の更に他の目的及び特徴は図面を参照した以下の説明から明らかとなるであろう。   The present invention and other objects and features of the present invention will become apparent from the following description with reference to the drawings.

以下説明する実施例で、論理“１”は論理信号の２値のうちの「正」側を指し、論理“０”は「負」側を指すものとする（いわゆる正論理体系で説明する）。   In the embodiment described below, the logic “1” indicates the “positive” side of the two values of the logic signal, and the logic “0” indicates the “negative” side (described in a so-called positive logic system). .

ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ−Ｔｒａｎｓｉｓｔｏｒ）で代表される絶縁ゲート型電界効果トランジスタ（Ｉｎｓｕｌａｔｅｄ−Ｇａｔｅ ＦＥＴ又はＭｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＦＥＴ）は以下の説明ではＭＯＳと称す。また、多数キャリアが電子であるＮチャンネルＭＯＳはＮＭＯＳと、多数キャリアが正孔であるＰチャンネルＭＯＳはＰＭＯＳと称す。   An insulated gate field effect transistor (Insulated-Gate FET or Metal-Insulator-Semiconductor FET) typified by a MOSFET (Metal-Oxide-Semiconductor Field-Effect-Transistor) is referred to as a MOS in the following description. An N channel MOS in which majority carriers are electrons is referred to as NMOS, and a P channel MOS in which majority carriers are holes is referred to as PMOS.

しきい値電圧（Ｖｔｈ）は、定性的にはドレイン電流が流れはじめるときのゲートとソース間の電位差を指すが、定量的にはドレイン電流がゲート・ソース間電圧としきい値電圧の差の二乗曲線であらわされる、いわゆるＭＯＳの飽和領域を何点かプロットすれば、実測値が導かれる。しきい値は反転チャンネルが誘起される半導体基板表面の濃度やゲート絶縁膜の厚さなどいくつかのパラメータに依存する。以下の実施例ではしきい値の大小の比較がなされるが、ＰＭＯＳ及びＮＭＯＳともエンハンスメント・モードで動作し絶対値で比較していると理解されたい。また、チャンネルコンダクタンスβを決めるプロセスパラメータが同じ場合は、チャンネル幅Ｗとチャンネル長Ｌのデバイス設計パラメータを同じと仮定した場合に同じゲート・ソース間電圧でドレイン電流が多く流れるほうがしきい値Ｖｔｈが低いと考えてもよい。   The threshold voltage (Vth) qualitatively indicates the potential difference between the gate and the source when the drain current begins to flow, but quantitatively the drain current is the square of the difference between the gate-source voltage and the threshold voltage. Plotting some so-called MOS saturation regions represented by curves yields measured values. The threshold depends on several parameters such as the concentration of the surface of the semiconductor substrate where the inversion channel is induced and the thickness of the gate insulating film. In the following embodiments, the threshold values are compared, but it should be understood that both PMOS and NMOS operate in the enhancement mode and are compared in absolute value. When the process parameters for determining the channel conductance β are the same, the threshold Vth is higher when the drain current flows more at the same gate-source voltage, assuming that the device design parameters of the channel width W and the channel length L are the same. You may think that it is low.

ＭＯＳのソース、ドレインは本来回路のバイアスによって決まるものであるが、本出願の図面ではソースとなるほうに矢印を付し、ＰＭＯＳは内向きに、ＮＭＯＳは外向きに表示する。また、トランスミッションゲートのように動作中にバイアス方向が変わるものは双方に矢印を付してある。また、ソースとドレインを区別せずに総称するときはソース・ドレインと表現する。   Although the source and drain of the MOS are originally determined by the bias of the circuit, an arrow is attached to the source in the drawing of this application, and the PMOS is indicated inward and the NMOS is indicated outward. In addition, arrows that change the bias direction during operation, such as transmission gates, are marked with arrows. Further, when the source and drain are collectively referred to without being distinguished, they are expressed as source / drain.

大きなコンダクタンスが必要とされるＭＯＳは、実際の集積回路では複数のＭＯＳのゲート、ソース・ドレインを共通に接続したり（ソース・ドレイン間の電流通路が並列に接続される）、或いは等価的にそのように分布しているケースが多いが、断りの無い限り本出願では１個のＭＯＳとして説明する。また、同様に複数のＭＯＳのソース・ドレイン間の電流通路が直列に接続され、ゲートに事実上同じ信号が印加される場合も断りの無い限り本出願では１個のＭＯＳとして説明する。   In an actual integrated circuit, a MOS that requires a large conductance is connected to a plurality of MOS gates, sources and drains in common (current paths between the sources and drains are connected in parallel) or equivalently. There are many cases in which such distribution is made, but unless otherwise noted, the present application will be described as one MOS. Similarly, even when the current paths between the source and drain of a plurality of MOSs are connected in series and substantially the same signal is applied to the gates, the present application will be described as one MOS unless otherwise noted.

図1に本発明のレベルダウン回路の回路図およびその動作波形図を示す。IN0およびIN0Bが3.3Vの大振幅入力信号で，IN0とIN0Bとは相補な関係にあるデュアルレール信号である。out0は1.2Vの小振幅出力信号である。   FIG. 1 shows a circuit diagram of the level down circuit of the present invention and an operation waveform diagram thereof. IN0 and IN0B are 3.3V large-amplitude input signals, and IN0 and IN0B are dual rail signals in a complementary relationship. out0 is a small amplitude output signal of 1.2V.

以下，図１から図１３までの説明中では、大文字の信号名(IN,OUT)で示した信号は3.3V振幅の信号を、小文字の信号名(in,out)で示した信号は1.2V振幅の信号を示すこととする。   Hereinafter, in the description from FIG. 1 to FIG. 13, the signal indicated by the capital letter signal name (IN, OUT) is a signal of 3.3 V amplitude, and the signal indicated by the lower case signal name (in, out) is 1.2 V. An amplitude signal is indicated.

102，103は図2の201と同様の厚酸化膜NMOSである。100，101はPMOSである。100および101のゲート・ドレイン間およびゲート・ソース間に加わる電位差は高々VDD(1.2V)であるため、102や103ほど酸化膜厚耐圧が必要しない。このため、100，101は102および103と比較して酸化膜厚が薄い薄酸化膜PMOSで、特に限定しないが102および103よりも低しきい値なMOSトランジスタで構成する。   Reference numerals 102 and 103 denote thick oxide NMOSs similar to 201 in FIG. 100 and 101 are PMOS. Since the potential difference applied between the gate and drain of 100 and 101 and between the gate and source is at most VDD (1.2 V), the oxide film thickness withstand voltage is not as high as 102 and 103. For this reason, 100 and 101 are thin oxide film PMOSs having a smaller oxide film thickness than 102 and 103, and although not particularly limited, they are constituted by MOS transistors having threshold values lower than those of 102 and 103.

上記実施例によれば、入力がIN0とIN0Bの差動入力となっているため，グランドレベルが揺らぐタイプのノイズが発生しても，誤った論理レベルをout0に出力することがない。また、VDD電圧が低電圧化してもノイズの影響を受け難いという特徴をもつ。   According to the above embodiment, since the input is a differential input of IN0 and IN0B, an erroneous logic level is not output to out0 even if noise of a type whose ground level fluctuates occurs. In addition, even if the VDD voltage is lowered, it is less susceptible to noise.

また、上記実施例によれば、100，101を薄酸化膜MOSトランジスタで構成しているため、高速動作が可能である。   Further, according to the above embodiment, since 100 and 101 are constituted by thin oxide film MOS transistors, high speed operation is possible.

100および101を、出力out0が接続される回路を構成するMOSトランジスタと同様の酸化膜厚およびしきい値電圧に設定し、102および103を、入力IN0，IN0Bを出力している回路のMOSトランジスタと同様の酸化膜厚およびしきい値電圧に設定すれば、プロセスの工数が削減できる。例えば102，103はI/O回路の出力段MOSトランジスタあるいは保護回路に使用するMOSトランジスタと同じものにすればよい。   100 and 101 are set to the same oxide film thickness and threshold voltage as the MOS transistors constituting the circuit to which the output out0 is connected, and 102 and 103 are the MOS transistors of the circuit that outputs the inputs IN0 and IN0B. If the same oxide film thickness and threshold voltage are set, the man-hours for the process can be reduced. For example, 102 and 103 may be the same as the output stage MOS transistor of the I / O circuit or the MOS transistor used in the protection circuit.

図3は、レベルアップ回路の回路図およびその動作波形図である。in0およびin0bがVDD(1.2V)の小振幅入力信号で。in0とin0bとは相補な関係にあるデュアルレール信号である。OUT0は3.3Vの大振幅出力信号である。300，301，302，303は図2(a)の200と同様の厚酸化膜PMOSである。304，305は図2(a)の201と同様の厚酸化膜NMOSである。図中の波形図のように、in0の論理レベルを振幅を大きくしてOUT0に出力する。入力が差動になっているため、ノイズに対して強いという特徴をもつ。   FIG. 3 is a circuit diagram of the level-up circuit and its operation waveform diagram. In0 and in0b are small amplitude input signals with VDD (1.2V). in0 and in0b are dual rail signals in a complementary relationship. OUT0 is a 3.3V large amplitude output signal. Reference numerals 300, 301, 302, and 303 denote thick oxide film PMOSs similar to 200 in FIG. Reference numerals 304 and 305 denote thick oxide NMOSs similar to 201 in FIG. As shown in the waveform diagram in the figure, the logic level of in0 is increased in amplitude and output to OUT0. Since the input is differential, it has the feature of being strong against noise.

図4は、図３と同様、レベルアップ回路の回路図と動作波形図である。   FIG. 4 is a circuit diagram and an operation waveform diagram of the level-up circuit as in FIG.

図3の回路は、1.2V(VDD)〜0V(VSS)の1.2V振幅の信号を、3.3V(VDDQ0〜0V(VSS)の3.3V振幅の信号に変換する回路であるが、図4は1.2V(VDD)〜0V(VSS)の1.2V振幅の信号を、1.2V(VDD)〜-2.1V(VSSQ)の3.3V振幅の信号に変換する回路である。VSSQは-2.1Vの負電源である。in0およびin0bがVDD(1.2V)の小振幅入力信号で、in0とin0bとは相補な関係にあるデュアルレール信号である．OUT0は1.2V〜-2.1Vまでの3.3Vの大振幅出力信号である。400，401，402，403は図2(a)の200と同様の厚酸化膜PMOSである。404，405は図2(a)の201と同様の厚酸化膜NMOSである。
図中の波形図のように、in0の論理レベルを振幅を大きくしてOUT0に出力する。
図3の回路と同様に入力が差動になっているため、ノイズに対して強いという特徴をもつ。 The circuit in FIG. 3 is a circuit that converts a 1.2 V amplitude signal from 1.2 V (VDD) to 0 V (VSS) into a 3.3 V amplitude signal from 3.3 V (VDDQ 0 to 0 V (VSS). This circuit converts a 1.2V amplitude signal from 1.2V (VDD) to 0V (VSS) into a 3.3V amplitude signal from 1.2V (VDD) to -2.1V (VSSQ). In0 and in0b are low amplitude input signals with VDD (1.2V) and in0 and in0b are complementary rail signals.OUT0 is a large 3.3V from 1.2V to -2.1V 2, 400, 401, 402, and 403 are thick oxide film PMOSs similar to 200 in FIG. 2A, and 404 and 405 are thick oxide film NMOSs similar to 201 in FIG. is there.
As shown in the waveform diagram in the figure, the logic level of in0 is increased in amplitude and output to OUT0.
Similar to the circuit of FIG. 3, since the input is differential, it has a feature of being resistant to noise.

図3と図4は、相補な関係にあるため、以下、図3の回路をもとに本発明のレベル変換回路を示すこととする。以下の発明においても、図4のように負電圧方向にも拡張できることは明かである。   Since FIG. 3 and FIG. 4 are in a complementary relationship, the level conversion circuit of the present invention will be shown below based on the circuit of FIG. It is obvious that the following invention can also be extended in the negative voltage direction as shown in FIG.

図5は、図3の回路をさらに低VDD電圧でも使用できるようにしたものである。   FIG. 5 shows the circuit of FIG. 3 that can be used even at a low VDD voltage.

図3と比較すると、電流源として使用しているPMOS 306が付加されている。VDDQの電位が固定されていて、VDDの電位が小さくなると、NMOS 304，305のオン電流(ソース・ゲート電位差がVDDの時の電流)がPMOS 302，303のオフ電流(ソース・ゲート電位差がVDDの時の電流)より小さくなってしまう。すると、PMOS 300，301からなるクロスカップルPMOSが反転しなくなる。これを防ぐには、PMOS 300, 301, 302, 303のゲート幅を小さくし、NMOS 304，405のゲート幅を大きくする必要がある。しかし，これは面積増加につながり、かつ、in0やin0bの入力容量を大きくすることになる。図5では、PMOS 306 を電源 VDDQに接続している。このようにすることで、PMOS 300, 301, 302, 303のゲート幅を小さくし、NMOS 304，405のゲート幅を大きくする必要がなくなる。面積増加はPMOS 306 分だけとなり、in0やin0bの入力容量も大きくならない。   Compared with FIG. 3, a PMOS 306 used as a current source is added. When the VDDQ potential is fixed and the VDD potential decreases, the NMOS 304, 305 on-current (current when the source-gate potential difference is VDD) is the PMOS 302, 303 off-current (source-gate potential difference is VDD Current). Then, the cross-coupled PMOS composed of the PMOSs 300 and 301 does not reverse. In order to prevent this, it is necessary to reduce the gate width of the PMOS 300, 301, 302, 303 and increase the gate width of the NMOS 304, 405. However, this leads to an increase in area and increases the input capacitance of in0 and in0b. In FIG. 5, the PMOS 306 is connected to the power supply VDDQ. By doing so, it is not necessary to reduce the gate width of the PMOS 300, 301, 302, 303 and increase the gate width of the NMOS 304, 405. The area increase is only 306 minutes for PMOS, and the input capacitance of in0 and in0b does not increase.

PMOS 306は電流を制限できるものであれば何でもよい。NMOSでもよい。また、挿入場所についても、PMOS 300と302の間と、PMOS 301と303の間に挿入してもよい。特に挿入場所は限定しないが、要は300から305までのゲート幅を調整するだけではなく、電流制限素子を回路中に挿入すればよい。   The PMOS 306 may be anything that can limit the current. NMOS may be used. Also, the insertion location may be inserted between the PMOS 300 and 302 and between the PMOS 301 and 303. Although the insertion position is not particularly limited, in short, not only the gate width from 300 to 305 is adjusted, but a current limiting element may be inserted in the circuit.

図6(a)は、図3の回路でさらに出力段にインバータ回路331を接続したものである。図3の出力OUT0はレベル変換回路の内部ノードにも成っているため、OUT0に接続される回路によってレベル変換回路の内部ノード電位の振る舞いが変わってしまう。これはレベル変換セルの遅延時間に影響をあたえ、ひいては誤動作の原因となる。図6(a)のように出力段にインバータを入れることで、OUT0に接続される回路がレベル変換セル内のノードに悪影響を与えることがなくなる。また、図3と比較するとOUT0の出力インピーダンスが小さくできるため、OUT0に多くの回路を接続した場合にトータルの遅延時間を削減できる。   FIG. 6A is a circuit in which an inverter circuit 331 is further connected to the output stage in the circuit of FIG. Since the output OUT0 in FIG. 3 is also an internal node of the level conversion circuit, the behavior of the internal node potential of the level conversion circuit changes depending on the circuit connected to OUT0. This affects the delay time of the level conversion cell, which in turn causes a malfunction. By inserting an inverter in the output stage as shown in FIG. 6 (a), the circuit connected to OUT0 does not adversely affect the node in the level conversion cell. In addition, since the output impedance of OUT0 can be reduced compared with FIG. 3, the total delay time can be reduced when many circuits are connected to OUT0.

レベル変換セルを自動配置配線ツールで使用するセルとして登録する場合、図6(a)の構成にすることで、耐ノイズ性にすぐれた高速レベル変換セルを構成することができる。また、出力の負荷に対する遅延依存性がCMOSインバータと同じになるため、タイミング解析にCMOSのそれをそのまま適用することができる。   When registering a level conversion cell as a cell to be used by the automatic placement and routing tool, a high-speed level conversion cell having excellent noise resistance can be configured with the configuration shown in FIG. 6 (a). In addition, since the delay dependency on the output load is the same as that of the CMOS inverter, it can be applied to the timing analysis as it is.

図6(b)は図6(a)の波形図である．インバータ331の挿入により、内部ノード333のスルーレートが遅いのに対し出力OUT0のスルーレートは速くなっている。   Fig. 6 (b) is the waveform diagram of Fig. 6 (a). By inserting the inverter 331, the slew rate of the internal node 333 is slow, whereas the slew rate of the output OUT0 is fast.

図1の回路にも出力にインバータ回路を付加することで同様の効果を得ることができる。以下、レベル変換回路には図6(A)のインバータは付加しないが、付加することができることは明かである。   The same effect can be obtained by adding an inverter circuit to the output of the circuit of FIG. Hereinafter, although the inverter of FIG. 6 (A) is not added to the level conversion circuit, it is obvious that it can be added.

図7は、図3のレベルアップ回路に論理演算機能を付加したものである。in0およびin1が1.2V振幅の小振幅入力信号で、in0bおよびin1bはその相補信号である。OUT0は3.3V振幅の大振幅出力信号である。図3と比較すると、302および304から成るインバータと、303および305から成るインバータを、それぞれ502，504，506，508から成るNORと、03，505，507，509から成るNANDに置き換えている。このような構成にすることで，OUT0 = in0 or in1の論理演算が可能となる。   FIG. 7 is obtained by adding a logic operation function to the level-up circuit of FIG. in0 and in1 are small amplitude input signals having an amplitude of 1.2 V, and in0b and in1b are complementary signals thereof. OUT0 is a large amplitude output signal with 3.3V amplitude. Compared with FIG. 3, the inverter composed of 302 and 304 and the inverter composed of 303 and 305 are replaced with NOR composed of 502, 504, 506 and 508 and NAND composed of 03, 505, 507 and 509, respectively. With this configuration, logical operation of OUT0 = in0 or in1 becomes possible.

またさらに、502，504，506，508から成るNORをLOG1の演算を行う論理回路に置き換え、そのLOG1の回路に相補な回路を503，505，507，509から成るNANDと置き換えれば、OUT0 = ~LOG1 (~ はインバートを意味する)の論理演算機能を持つレベルアップ回路が構成できる。なお、図7では2入力(相補な信号を含むと4入力)信号であるが、それ以上の多入力な回路構成にすることも可能である。   Furthermore, if the NOR consisting of 502, 504, 506, 508 is replaced with a logic circuit that performs LOG1 operation, and the circuit complementary to that LOG1 circuit is replaced with NAND consisting of 503, 505, 507, 509, OUT0 = ~ A level-up circuit with a logical operation function of LOG1 (~ means invert) can be configured. Although FIG. 7 shows a 2-input (4 inputs including complementary signals) signal, a circuit configuration with more inputs than that can be used.

図8は、図7のレベルアップ回路を出力固定機能付きレベルアップ回路に応用したものである。513が出力固定機能付きレベルアップ回路である。図7と比較すると、インバータ512が付加され、in1bを3.3Vの大振幅信号IN1に変更し、in1をインバータ512でIN1から作っている。   FIG. 8 is an application of the level-up circuit of FIG. 7 to a level-up circuit with an output fixing function. Reference numeral 513 denotes a level-up circuit with an output fixing function. Compared with FIG. 7, an inverter 512 is added, in1b is changed to a large amplitude signal IN1 of 3.3V, and in1 is made from IN1 by the inverter 512.

510は電源電圧1.2Vで動作する回路ブロックで、511は電源電圧3.3Vで動作する回路ブロックである。IN1=0Vにすることによって、in0およびin0bの電位がいかなる電位であってもOUT0=3.3Vが出力される。この状態では出力固定機能付きレベルアップ回路513の電源間VDDQからVSSに流れる貫通電流もない。   510 is a circuit block that operates at a power supply voltage of 1.2V, and 511 is a circuit block that operates at a power supply voltage of 3.3V. By setting IN1 = 0V, OUT0 = 3.3V is output regardless of the potentials of in0 and in0b. In this state, there is no through current flowing from VDDQ to VSS in the level-up circuit 513 with the output fixing function between the power supplies.

IN1=0Vにすることによって、回路ブロック510の電源をオフできる。in0およびin0bの電位が不定になるが、513に貫通電流は流れないし、その出力OUT0も確定するので回路ブロック511が誤作動することはない。   By setting IN1 = 0V, the power supply of the circuit block 510 can be turned off. Although the potentials of in0 and in0b become indefinite, no through current flows through 513 and its output OUT0 is also determined, so that the circuit block 511 does not malfunction.

回路ブロック510を低しきい値MOSトランジスタで構成した場合、回路ブロックを動作させないスタンバイ時にもサブスレッショルドリーク電流が流れ、電力を消費する。図8の構成にすることで、スタンバイ時に回路ブロック510の電源をオフにすることができ、上記サブスレッショルドリーク電流による電力消費を抑えることができる。   When the circuit block 510 is composed of low threshold MOS transistors, a subthreshold leakage current flows even during standby when the circuit block is not operated, and power is consumed. With the configuration of FIG. 8, the power supply of the circuit block 510 can be turned off during standby, and power consumption due to the subthreshold leakage current can be suppressed.

また、図8ではMOSトランジスタのゲート幅等の回路定数については記述していないが、IN1に大振幅の信号が入力されるため、MOS 503，509，504，508のゲート長を、MOS 505，507，502，506のゲート長よりも小さくすればよい。以下のレベル変換の図でも同様に回路定数は記述しないが、一般に大振幅が入力されるMOSトランジスタと小振幅が入力されるMOSトランジスタによってCMOS回路が構成されている場合、大振幅が入力されるMOSトランジスタのゲート長を、小振幅が入力されるMOSトランジスタのゲート長よりも小さくすれば、対称性を保つことができる。   Further, although circuit constants such as the gate width of the MOS transistor are not described in FIG. 8, since a large amplitude signal is input to IN1, the gate length of the MOS 503, 509, 504, 508 is set to the MOS 505, What is necessary is just to make it smaller than the gate length of 507,502,506. Although the circuit constants are not described in the following level conversion diagrams as well, generally, when a CMOS circuit is composed of a MOS transistor to which a large amplitude is input and a MOS transistor to which a small amplitude is input, a large amplitude is input. Symmetry can be maintained by making the gate length of the MOS transistor smaller than the gate length of the MOS transistor to which a small amplitude is input.

図9の出力固定機能付きレベルアップ回路514は、IN1=3.3Vの時にOUT0=0Vに固定する出力固定機能付きレベルアップ回路である。OUT0=3.3Vで固定したい場合は図8の513を、OUT0=0Vで固定したい場合は図9の514を使用すればよい。   A level-up circuit 514 with an output fixing function in FIG. 9 is a level-up circuit with an output fixing function that fixes OUT0 = 0V when IN1 = 3.3V. To fix at OUT0 = 3.3V, use 513 in FIG. 8, and to fix at OUT0 = 0V, use 514 in FIG.

図10および図11はそれぞれ図8および図9の機能を別の方法で実現したものであり、図10の515および図11の516は出力固定機能付きレベルアップ回路である。回路ブロック510の電源をオフしても、IN1を適切な値に設定することで515ないし516の電源間に流れる貫通電流を防ぐことができ、出力OUT0を安定させることができる。   FIGS. 10 and 11 respectively implement the functions of FIGS. 8 and 9 by different methods, and 515 in FIG. 10 and 516 in FIG. 11 are level-up circuits with an output fixing function. Even if the power supply of the circuit block 510 is turned off, by setting IN1 to an appropriate value, a through current flowing between the power supplies 515 to 516 can be prevented, and the output OUT0 can be stabilized.

図8から図11はあるレベルに出力OUT0を固定する出力固定機能付きレベルアップ回路を示したが、これらの回路とラッチ回路を用いるとIN1がある値になったときのOUT0のレベルを保持する回路を構成せきる。図12がその一例である。513は図8の出力固定機能付きレベルアップ回路で、522はラッチ回路である。IN1が3.3Vから0Vに変化すると、そのときの521の信号レベルをOUT0にラッチする。上記のように、IN1が0Vの状態では、回路ブロック510の電源をオフできる。in0およびin0bの電位が不定になるが、513に貫通電流は流れないし、その出力OUT0も確定するので回路ブロック511が誤作動することはない。   8 to 11 show a level-up circuit with an output fixing function that fixes the output OUT0 to a certain level. If these circuits and a latch circuit are used, the level of OUT0 is maintained when IN1 becomes a certain value. Complete the circuit. An example is shown in FIG. Reference numeral 513 denotes a level-up circuit with an output fixing function shown in FIG. 8, and reference numeral 522 denotes a latch circuit. When IN1 changes from 3.3V to 0V, the signal level of 521 at that time is latched to OUT0. As described above, when IN1 is 0V, the power supply of the circuit block 510 can be turned off. Although the potentials of in0 and in0b become indefinite, no through current flows through 513 and its output OUT0 is also determined, so that the circuit block 511 does not malfunction.

また、この実施例は、513に限らず、図9から図11までの出力固定機能付きレベルアップ回路を用いて同様のことができることは言うまでもない。   This embodiment is not limited to 513, and it goes without saying that the same can be achieved by using the level-up circuit with an output fixing function shown in FIGS.

図13に以上で示した出力固定機能付きレベルアップ回路とレベルダウン回路を用いた回路システム600の実施例を示す。   FIG. 13 shows an embodiment of the circuit system 600 using the level-up circuit with the output fixing function and the level-down circuit described above.

601はVDD=1.2Vが供給された低電圧回路ブロックで、低しきい値MOSトランジスタで構成されている。一方、602はVDDQ=3.3が供給された高電圧回路ブロックで、601を構成するMOSトランジスタよりも高いしきい値のMOSトランジスタで構成されている。したがって、回路ブロック602の電源間に流れるサブスレッショルドリーク電流は回路ブロック601のそれに比較して無視できる量である。6031から603nは図8から図13で示した出力固定機能付きレベルアップ回路である。6041から604nはレベルダウン回路でたとえば図1に示すものである。   Reference numeral 601 denotes a low voltage circuit block supplied with VDD = 1.2 V, which is composed of a low threshold MOS transistor. On the other hand, 602 is a high voltage circuit block to which VDDQ = 3.3 is supplied, and is constituted by a MOS transistor having a threshold higher than that of the MOS transistor constituting 601. Therefore, the subthreshold leakage current flowing between the power supplies of the circuit block 602 is negligible compared to that of the circuit block 601. Reference numerals 6031 to 603n denote level-up circuits with an output fixing function shown in FIGS. Reference numerals 6041 to 604n denote level down circuits as shown in FIG.

回路ブロック601を低しきい値MOSトランジスタで構成しているため、回路ブロック601を動作させないスタンバイ時にもサブスレッショルドリーク電流が流れ、電力を消費する。スタンバイ時にレベルアップ回路群603のIN1にそれぞれ適切な値を入力することで、回路ブロック601の電源をオフにすることができ、上記サブスレッショルドリーク電流による電力消費を抑えることができる。レベルアップ回路群603の出力OUT0も固定されるため回路ブロック602が誤作動することもない。   Since the circuit block 601 is composed of low threshold MOS transistors, a subthreshold leakage current flows even during standby when the circuit block 601 is not operated, and power is consumed. By inputting appropriate values to IN1 of the level-up circuit group 603 during standby, the circuit block 601 can be powered off, and power consumption due to the subthreshold leakage current can be suppressed. Since the output OUT0 of the level-up circuit group 603 is also fixed, the circuit block 602 does not malfunction.

回路ブロック602に搭載する回路機能等は限定しないが、時計機能やメモリ等の電源をオフにできない回路群を納めることにより、回路ブロック601の電源を頻繁にオフすることができる。   Although the circuit function and the like mounted on the circuit block 602 are not limited, the power supply of the circuit block 601 can be frequently turned off by storing a circuit group in which the power supply such as a clock function and a memory cannot be turned off.

回路ブロック601の電源をオフにする手段は特に限定しないが、回路ブロック601と電源VDDとの間にPMOSを挿入してもよい。それらの回路システム600を1チップ上に集積すれば、チップ外部に回路ブロック601の電源をオフするスイッチを装備する必要がない。   A means for turning off the power supply of the circuit block 601 is not particularly limited, but a PMOS may be inserted between the circuit block 601 and the power supply VDD. If these circuit systems 600 are integrated on one chip, there is no need to provide a switch for turning off the power of the circuit block 601 outside the chip.

図14は、さらに、回路ブロック601を2系統の回路ブロック601Aおよび601Bに分離したものである。   In FIG. 14, the circuit block 601 is further separated into two systems of circuit blocks 601A and 601B.

図13の回路ブロック601は電源がオフすると回路ブロック601内のノードの電位は不定となり、回路ブロック601内にSRAMやDRAM等のメモリ回路があった場合にその情報が保持できないという欠点がある。   The circuit block 601 in FIG. 13 has a drawback that when the power is turned off, the potential of the node in the circuit block 601 becomes indefinite, and if the circuit block 601 has a memory circuit such as SRAM or DRAM, the information cannot be held.

図14ではメモリ等の電源がオフできない回路を回路ブロック601aに、オフしてもよい回路を回路ブロック601bに搭載する。PSCは電源スイッチ制御回路で、PSCからの信号701aおよび701bで電源スイッチPMOS702a，702bをオン・オフする。603a，603b出力固定機能付きレベルアップ回路群である。604aと604bはレベルダウン回路群である。601aと601bの間にも、回路ブロック601bの電源をオフした時、回路ブロック601aが誤作動しないように固定回路が必要であるが、NANDやNORといったCMOS回路を使用すれば簡単に実現できるのでここでは省略している。   In FIG. 14, a circuit such as a memory that cannot be turned off is mounted on the circuit block 601a, and a circuit that may be turned off is mounted on the circuit block 601b. PSC is a power switch control circuit that turns on / off the power switches PMOS 702a and 702b by signals 701a and 701b from the PSC. 603a, 603b is a level-up circuit group with an output fixing function. 604a and 604b are level down circuit groups. A fixed circuit is also required between 601a and 601b to prevent the circuit block 601a from malfunctioning when the power to the circuit block 601b is turned off, but it can be easily realized by using a CMOS circuit such as NAND or NOR. It is omitted here.

図14の構成のシステムでは、スタンバイに2状態が設けられる。一つは電源スイッチPMOS 702bをオフして、回路ブロック601bの電源をオフにする状態(以下、スタンバイ1と記す)である。もう一つはスタンバイ1の状態に加えて、電源スイッチPMOS 702aをオフにして回路ブロック601aの電源をオフにする状態(以下、スタンバイ2と記す)である。スタンバイ1では回路ブロック601bのサブスレッショルドリーク電流を削減できる。回路ブロック601bは電源がオフからオンに遷移してもメモリ等の回路が搭載されていないので誤作動しない。したがって、スタンバイ1からの復帰は高速にできる。それに対して、回路ブロック601aの電源をオフにするスタンバイ2に遷移すると、回路ブロック601a内のメモリ等の内容が消去されるため、スタンバイ2からの復帰に時間がかかる。しかし、スタンバイ2ではスタンバイ1の状態に加えてさらに回路ブロック601aのサブスレッショルドリーク電流も削減でき、より低電力になる。比較的短い時間だけ回路ブロック601aおよび601bの動作を止めるのであればスタンバイ1の状態に、長い時間止めるのであれば，スタンバイ2の状態にすればよい。   In the system configured as shown in FIG. 14, two states are provided for standby. One is a state in which the power supply of the circuit block 601b is turned off by turning off the power switch PMOS 702b (hereinafter referred to as standby 1). The other is a state of turning off the power of the circuit block 601a by turning off the power switch PMOS 702a (hereinafter referred to as standby 2) in addition to the state of standby 1. In standby 1, the subthreshold leakage current of the circuit block 601b can be reduced. The circuit block 601b does not malfunction even when the power is switched from off to on because no circuit such as a memory is mounted. Therefore, recovery from standby 1 can be performed at high speed. On the other hand, when transition is made to standby 2 in which the power of the circuit block 601a is turned off, the contents of the memory and the like in the circuit block 601a are erased, and it takes time to recover from standby 2. However, in standby 2, in addition to the state of standby 1, the subthreshold leakage current of the circuit block 601a can be further reduced, resulting in lower power. If the operation of the circuit blocks 601a and 601b is stopped for a relatively short time, it is in the standby 1 state, and if it is stopped for a long time, it is in the standby 2 state.

図15はさらに図14に基板バイアス制御回路VBCaおよびVBCbを付加したものである。上記説明のようにスタンバイ1の状態では回路ブロック601aにはサブスレッショルドリーク電流が流れる。図14の発明ではスタンバイ1状態の時に、基板バイアス制御回路VBCaにより回路ブロック601a中のMOSトランジスタの基板電位を以下のように制御する。
(1) PMOSについては、電源電位よりも高い電位にする。
(2) NMOSについては、電源電位よりも低い電位にする。
これにより、回路ブロック601a中のMOSトランジスタのしきい値電圧が上がり、サブスレッショルドリーク電流が低減できる。電源はオンのままであるため、回路ブロック601a中のメモリ等の内容は保持されたままになる。 FIG. 15 is obtained by adding substrate bias control circuits VBCa and VBCb to FIG. As described above, a subthreshold leakage current flows in the circuit block 601a in the standby 1 state. In the invention of FIG. 14, in the standby 1 state, the substrate potential of the MOS transistor in the circuit block 601a is controlled by the substrate bias control circuit VBCa as follows.
(1) The PMOS is set to a potential higher than the power supply potential.
(2) For NMOS, use a potential lower than the power supply potential.
As a result, the threshold voltage of the MOS transistor in the circuit block 601a increases, and the subthreshold leakage current can be reduced. Since the power remains on, the contents of the memory and the like in the circuit block 601a are held.

回路ブロック601bに接続されている基板バイアス制御回路VBCbはIDDQテスト時に使用することができる。IDDQテスト時には被測定回路を電源ラインから遮断することになるため、電源スイッチPMOS 702aおよび702bがオフできない。基板バイアス制御回路VBCaおよびVBCbを用いて回路ブロック601aおよび601bを構成するMOSトランジスタのしきい値電圧を上げ、サブスレッショルドリーク電流を小さくすることでIDDQテストが実行できる。   The substrate bias control circuit VBCb connected to the circuit block 601b can be used during the IDDQ test. Since the circuit under test is cut off from the power supply line during the IDDQ test, the power switches PMOS 702a and 702b cannot be turned off. The IDDQ test can be executed by raising the threshold voltage of the MOS transistors constituting the circuit blocks 601a and 601b using the substrate bias control circuits VBCa and VBCb and reducing the subthreshold leakage current.

本発明は、構成は特に図15のものに限定する必要はなく、高しきい値MOSトランジスタで構成され、高電圧が印加された回路ブロック1と、低しきい値MOSトランジスタで構成され、低電圧が印加された回路ブロック2からなるシステムにおいて、回路ブロック1と回路ブロック2間は出力固定機能付きレベルアップ回路群とレベルダウン回路群でインターフェースする。回路ブロック1には高速動作が要求されるものを搭載し、回路ブロック2には低速でもよく、あまり電力を消費しないRTC等の回路を搭載する。さらに、回路ブロック1をメモリ等の電源をオフすれば復帰に時間がかかる回路を含む回路ブロック1Aと、それ以外の回路ブロック1Bに分け、それぞれの回路ブロック1の電源を制御する。さらにそれぞれの回路ブロック1に基板バイアス制御回路を付加すればよい。   The configuration of the present invention is not particularly limited to that shown in FIG. 15. The configuration is composed of a high threshold MOS transistor, which is composed of a circuit block 1 to which a high voltage is applied and a low threshold MOS transistor, and has a low In a system comprising a circuit block 2 to which a voltage is applied, the circuit block 1 and the circuit block 2 are interfaced by a level-up circuit group with an output fixing function and a level-down circuit group. The circuit block 1 is equipped with a device that requires high-speed operation, and the circuit block 2 may be equipped with a circuit such as an RTC that does not consume much power. Further, the circuit block 1 is divided into a circuit block 1A including a circuit that takes time to recover when the power of the memory or the like is turned off, and the other circuit block 1B, and the power of each circuit block 1 is controlled. Further, a substrate bias control circuit may be added to each circuit block 1.

図16(a)は図14および図15で用いた電源スイッチPMOS 702aの制御方法の実施例である。図16(a)では電源スイッチに高しきい値のPMOSを使用している。アクティブ時には電源スイッチPMOS 702a のゲート酸化膜耐圧が許す限りなるべく負電位にゲート端子の電位701aを制御している。これにより多くの電流をPMOSに流すことができる。印加する負電位は例えば基板バイアス制御の際に使用する負電圧が使用できる。一方、スタンバイ時にはゲート電位701aをVDD電位の1.2Vに制御している。上記のように電源スイッチPMOS 702aは高しきい値MOSトランジスタであるため、この電位で十分に電源スイッチPMOS 702aをオフできる。   FIG. 16 (a) shows an embodiment of a method for controlling the power switch PMOS 702a used in FIG. 14 and FIG. In FIG. 16 (a), a high threshold PMOS is used for the power switch. When active, the gate terminal potential 701a is controlled as negative as possible as long as the gate oxide breakdown voltage of the power switch PMOS 702a permits. This allows a large amount of current to flow through the PMOS. As the negative potential to be applied, for example, a negative voltage used for substrate bias control can be used. On the other hand, during standby, the gate potential 701a is controlled to the VDD potential of 1.2V. Since the power switch PMOS 702a is a high threshold MOS transistor as described above, the power switch PMOS 702a can be sufficiently turned off at this potential.

図16(b)は図16(a)の電源スイッチPMOS 702aを低しきい値PMOSで構成した場合の電源スイッチPMOS 702aの制御方法の実施例である。アクティブ時には電源スイッチPMOS 702a のゲート電圧702aは0Vに制御している。電源スイッチPMOS 702aは低しきい値なMOSトランジスタで構成されているため、多くの電流を流すことが可能である。一方、スタンバイ時にはゲート電位701aをゲート酸化膜耐圧が許す限りなるべく正電位に制御している。ここでは3.3Vに制御している。このように制御することで電源スイッチPMOS 702aは低しきい値MOSトランジスタであるが十分なオンオフ特性が得られる。   FIG. 16B shows an embodiment of a method for controlling the power switch PMOS 702a when the power switch PMOS 702a of FIG. 16A is configured with a low threshold PMOS. When active, the gate voltage 702a of the power switch PMOS 702a is controlled to 0V. Since the power switch PMOS 702a is composed of a low-threshold MOS transistor, a large amount of current can flow. On the other hand, during standby, the gate potential 701a is controlled to be as positive as possible as long as the gate oxide breakdown voltage allows. Here, it is controlled to 3.3V. By controlling in this way, the power switch PMOS 702a is a low threshold MOS transistor, but sufficient on / off characteristics can be obtained.

図16(a)および図16(b)の制御方法は特にPMOSに限らない。NMOSの電源スイッチを用いた場合にも極性が異なるだけで、まったく同様なことができることは明かである。   The control method in FIGS. 16 (a) and 16 (b) is not limited to the PMOS. Obviously, when using an NMOS power switch, the same thing can be done with only different polarities.

図17は図16(A)で示したゲート電圧701aの生成方法の実施例を示したものである。710は負電圧発生回路で、3.3Vから-2.1Vを生成して、712に出力している。711はゲート電圧701aを制御する電源スイッチ制御回路で、VDD(1.2V)と、さきほどの712(-2.1V)が電源として供給されている。712は基板バイアスで、601aを構成するMOSトランジスタの基板電位がこの電圧で制御される。   FIG. 17 shows an embodiment of a method for generating the gate voltage 701a shown in FIG. 710 is a negative voltage generation circuit that generates -2.1V from 3.3V and outputs it to 712. Reference numeral 711 denotes a power switch control circuit for controlling the gate voltage 701a, and VDD (1.2 V) and 712 (−2.1 V) are supplied as power. Reference numeral 712 denotes a substrate bias, and the substrate potential of the MOS transistor constituting 601a is controlled by this voltage.

このように、基板バイアス制御に用いる負電源電圧712と、電源スイッチ702aを制御するのに必要な負電源電圧を共通化することで、図16(a)の制御を実現するのに必要な回路の規模を大幅に削減できる。   Thus, by sharing the negative power supply voltage 712 used for substrate bias control and the negative power supply voltage necessary for controlling the power switch 702a, a circuit necessary for realizing the control of FIG. 16 (a). Can be greatly reduced.

次に、これまで述べてきたレベル変換回路を用いてＩＣ（半導体集積回路）の外部端子（ピン）に接続される入出力回路を構成した例について説明する。   Next, an example in which an input / output circuit connected to an external terminal (pin) of an IC (semiconductor integrated circuit) using the level conversion circuit described so far will be described.

図１８は本発明によるＩＣ（半導体集積回路）の外部端子（ピン）に接続される入出力回路の例を示す。   FIG. 18 shows an example of an input / output circuit connected to an external terminal (pin) of an IC (semiconductor integrated circuit) according to the present invention.

ＰＢ１とＮＢ１はそれぞれ外部端子Ｉ／Ｏに接続されるべき外部回路の負荷を駆動するに十分高いコンダクタンスを有するＰＭＯＳとＮＭＯＳであり、両者は出力バッファー回路を構成する。図の左端にあるインバータＩＮＶ７、ＮＡＮＤゲートＮＡＮＤ１及びＮＯＲゲートＮＯＲ１は、出力制御信号／ＯＥが“０”のときに出力信号Ｏｕｔの情報が出力バッファーを通じて外部端子Ｉ／Ｏに導かれるようにし（出力バッファーはどちらか一方のＭＯＳが導通し、低出力インピーダンスになる）、／ＯＥが“１”のときに出力信号Ｏｕｔの状態に関らず出力バッファーの両ＭＯＳを共に非導通にして、出力バッファーを高出力インピーダンスにするトライステート論理演算を行う回路である。   PB1 and NB1 are PMOS and NMOS having conductances high enough to drive the load of the external circuit to be connected to the external terminal I / O, respectively, and both constitute an output buffer circuit. The inverter INV7, NAND gate NAND1 and NOR gate NOR1 at the left end of the figure are configured such that when the output control signal / OE is “0”, the information of the output signal Out is guided to the external terminal I / O through the output buffer (output). Either one of the MOS transistors becomes conductive and the output impedance is low). When / OE is “1”, both MOSs of the output buffer are made non-conductive regardless of the state of the output signal Out. Is a circuit that performs a tri-state logic operation to make the output impedance high.

外部端子Ｉ／ＯはＮＯＲゲートＮＯＲ２にの入力側にも接続され入出力共用端子とされている。ＮＯＲゲートＮＯＲ２は入力制御信号／ＩＥが論理“０”のときは外部端子Ｉ／ＯにＩＣの外部から供給される情報を図の左端にある端子／ＩＮに伝達し（／Ｉｎ端子は外部端子Ｉ／Ｏに供給される信号の反転レベルとなる）、入力制御信号／ＩＥが論理“１”のときにその伝達をブロックする（／Ｉｎ端子は強制的に論理“０”にされる）。   The external terminal I / O is also connected to the input side to the NOR gate NOR2 and is used as an input / output shared terminal. When the input control signal / IE is logic “0”, the NOR gate NOR2 transmits information supplied from the outside of the IC to the external terminal I / O to the terminal / IN at the left end of the figure (the / In terminal is an external terminal) When the input control signal / IE is logic “1”, the transmission is blocked (the / In terminal is forcibly set to logic “0”).

Ｐ３はプルアップ用のＰＭＯＳであり、論理“０”と開放（ｏｐｅｎ、高インピーダンス）の２状態のうちの一つで外部入力がＩ／Ｏ端子に供給される場合に使用される。Ｐ３はプルアップ制御信号／ＰＵが論理“０”のとき導通し、外部入力が論理“０”のときは論理“０”を、外部入力が開放のときは論理“１”となる信号をＮＯＲゲートＮＯＲ２に伝達する。Ｐ３の導通時のインピーダンスは外部入力の論理“０”のときのインピーダンスよりも十分大きくなるよう、Ｐ３のチャンネル長はそのチャンネル幅Ｗよりも大きくされる。   P3 is a PMOS for pull-up, and is used when an external input is supplied to the I / O terminal in one of two states of logic “0” and open (high impedance). P3 conducts when the pull-up control signal / PU is logic "0", and outputs a signal that becomes logic "0" when the external input is logic "0" and logic "1" when the external input is open. It is transmitted to the gate NOR2. The channel length of P3 is made larger than the channel width W so that the impedance when P3 is conductive becomes sufficiently larger than the impedance of the external input logic “0”.

図の左側点線枠で囲まれたブロックは低電圧電源の回路であり、図示された範囲内においては、全てのＰＭＯＳのＮ型基板（Ｎ型ウェル）Ｎ−ＳＵＢはＰＭＯＳ用ウェル電源Ｖｂｐに接続され、全てのＮＭＯＳのＰ型基板（ Ｐ型ウェル）Ｐ−ＳＵＢはＮＭＯＳ用ウェル電源Ｖｂｎに接続される。電源は０ＶのＶｓｓと１．２ＶのＶｄｄが使われる。また、殆どのＭＯＳは後述する高電圧電源の回路よりも低しきい値電圧とされ、ゲート絶縁膜も薄く形成される。最小チャンネル長は一例として０．２μｍと高電圧電源の回路の最小チャンネル長０．３２μｍよりも短くされる。   The block surrounded by the dotted line on the left side of the figure is a circuit of a low voltage power supply. Within the range shown, all PMOS N-type substrates (N-type wells) N-SUB are connected to the PMOS well power supply Vbp. All NMOS P-type substrates (P-type wells) P-SUB are connected to the NMOS well power supply Vbn. The power supply uses Vss of 0V and Vdd of 1.2V. Most MOSs have a lower threshold voltage than a high-voltage power supply circuit described later, and the gate insulating film is also formed thin. As an example, the minimum channel length is 0.2 μm, which is shorter than the minimum channel length of 0.32 μm of the high voltage power supply circuit.

インバータ回路ＩＮＶ４〜ＩＮＶ９としては図２１の（ｃ）が、ＮＡＮＤ回路ＮＡＮＤ１とＮＯＲ回路ＮＯＲ１はそれぞれ（ｂ）及び（ａ）が使用される。   21 (c) is used as the inverter circuits INV4 to INV9, and (b) and (a) are used as the NAND circuit NAND1 and the NOR circuit NOR1, respectively.

図の右側点線枠で囲まれたブロックは高電圧電源の回路であり、電源は０ＶのＶｓｓｑと３．３ＶのＶｄｄｑが使われる。図示された範囲内においては、全てのＰＭＯＳのＮ型基板（Ｎ型ウェル）Ｎ−ＳＵＢは電源Ｖｄｄｑに、全てのＮＭＯＳのＰ型基板（ Ｐ型ウェル）Ｐ−ＳＵＢは電源Ｖｓｓｑに接続され、また全てのＭＯＳは高しきい値電圧とされ、ゲート絶縁膜も厚く形成される。電源ＶｓｓとＶｓｓｑは、ＩＣの外部で、例えばＩＣを実装したプリント配線基板で接続されるが、外部端子（ピン）、ボンディングパッド、ＩＣ内配線は別に分けられる。このように、ＩＣ内で電源ＶｓｓとＶｓｓｑを分けるのは、負荷電流の変動が電源配線にのって動作上のノイズになるのを防ぐためである。   The block surrounded by the dotted line on the right side of the figure is a high voltage power supply circuit, and Vssq of 0V and Vddq of 3.3V are used for the power supply. Within the range shown, all PMOS N-type substrates (N-type wells) N-SUB are connected to the power supply Vddq, and all NMOS P-type substrates (P-type wells) P-SUB are connected to the power supply Vssq. All the MOSs are set to a high threshold voltage, and the gate insulating film is also formed thick. The power sources Vss and Vssq are connected to the outside of the IC, for example, by a printed wiring board on which the IC is mounted, but the external terminals (pins), bonding pads, and IC internal wiring are separated. As described above, the power sources Vss and Vssq are separated in the IC in order to prevent fluctuations in the load current from becoming operational noise on the power source wiring.

低電源電圧の回路ブロックにあるＬＳＤは、高電源電圧回路を経て供給される３．３Ｖの高振幅信号を、低電源電圧の回路で処理できるよう１．２Ｖの低振幅信号にレベル変換するためのレベルシフト（レベルダウン）回路であり、図１に示した回路が使用される。ＭＯＳ１０２と１０３は高電源電圧回路で使用されるＭＯＳと同じゲート酸化膜形成プロセスでゲート絶縁膜が厚く形成される。ＭＯＳ１０２と１０３のチャンネル長は低電源電圧の回路の最小チャンネル長の０．２μｍではなく、高電圧電源の回路の最小チャンネル長０．３２μｍが適用される。   The LSD in the low power supply voltage circuit block converts the level of the 3.3V high amplitude signal supplied via the high power supply voltage circuit into a 1.2V low amplitude signal so that it can be processed by the low power supply voltage circuit. 1 is used, and the circuit shown in FIG. 1 is used. In the MOSs 102 and 103, the gate insulating film is formed thick by the same gate oxide film forming process as that of the MOS used in the high power supply voltage circuit. The channel lengths of the MOSs 102 and 103 are not the minimum channel length of 0.2 μm of the low power supply voltage circuit, but the minimum channel length of 0.32 μm of the high voltage power supply circuit.

図１８の左側低電圧ブロックは図示した範囲では上述のレベルダウン回路ＬＳＤを除きゲート絶縁膜は薄く形成され、チャンネル長は低電源電圧の回路の最小チャンネル長の０．２μｍが適用される。   In the low voltage block on the left side of FIG. 18, the gate insulating film is formed thin except for the above-described level down circuit LSD, and the channel length is 0.2 μm which is the minimum channel length of the low power supply voltage circuit.

高電源電圧回路にあるＬＳＵ１〜ＬＳＵ４は低電源電圧の回路から供給される１．２Ｖの低振幅信号を３．３Ｖの高振幅信号にレベルアップするためのレベルシフト回路であり、図３に示す回路が使用される。   LSU1 to LSU4 in the high power supply voltage circuit are level shift circuits for leveling up the 1.2V low amplitude signal supplied from the low power supply voltage circuit to the 3.3V high amplitude signal, as shown in FIG. A circuit is used.

ＩＮＶ１とＩＮＶ２は出力バッファーＰＢ１・ＮＢ１を駆動するためのプリ・バッファー回路であり、図２１（Ｃ）の反転回路が使用される。出力バッファーＰＢ１・ＮＢ１は低出力インピーダンスとなるよう大きな面積で作られるためその入力容量（ゲート）は大きくなる。このプリ・バッファーは下記の役割・構成とされる。   INV1 and INV2 are pre-buffer circuits for driving the output buffers PB1 and NB1, and the inversion circuit shown in FIG. 21C is used. Since the output buffers PB1 and NB1 are formed with a large area so as to have a low output impedance, the input capacitance (gate) becomes large. This pre-buffer has the following roles and configurations.

（１）レベルシフト回路ＬＳＵ１、ＬＳＵ２の負荷容量を小さくでき、レベルシフト回路の設計パラメータの設定が出力バッファーの大きな入力容量で制約を受けない。   (1) The load capacity of the level shift circuits LSU1 and LSU2 can be reduced, and the setting of the design parameters of the level shift circuit is not restricted by the large input capacity of the output buffer.

（２）レベルシフト回路ＬＳＵ１、ＬＳＵ２は入力信号Ｉと／Ｉで前の出力状態を反転させることができるように、入力側ＮＭＯＳ３０４と３０５よりもクロスカップル側のＰＭＯＳ３００〜３０３の導通時インピーダンスを大きくする。クロスカップル側のインピーダンスを小さくして出力バッファーを直接駆動しようとすると、入力ＭＯＳのインピーダンスを一層小さくしなければならず、占有面積や消費電力の面でそれは得策ではない。従って、レベル変換機能はレベルシフト回路で、出力バッファーの駆動はプリバッファーと役割分担させる。図３のように入力側がＮＭＯＳの場合、論理“１”を出力するときの各回路の出力インピーダンスは小さい方から出力バッファー、プリバッファー、レベルシフト回路の順序とされる。論理“０”を出力するときの各回路の出力インピーダンスは殆どの場合上述と同じ順に設定されるが、後述する出力バッファーのスイッチング特性を考慮して、小さい方から出力バッファー、レベルシフト回路、プリバッファーの順序とされることもある。同様に、図４のように入力側がＰＭＯＳの場合、論理“０”を出力するときの各回路の出力インピーダンスは小さい方から出力バッファー、プリバッファー、レベルシフト回路の順序とされる。論理“１”を出力するときの各回路の出力インピーダンスは殆どの場合上述と同じ順に設定されるが、後述する出力バッファーのスイッチング特性を考慮して、小さい方から出力バッファー、レベルシフト回路、プリバッファーの順序とされることもある。   (2) The level shift circuits LSU1 and LSU2 have a larger impedance at the time of conduction of the PMOS 300 to 303 on the cross couple side than the input side NMOSs 304 and 305 so that the previous output state can be inverted by the input signals I and / I. To do. If the output buffer is directly driven by reducing the impedance on the cross-couple side, the impedance of the input MOS must be further reduced, which is not a good measure in terms of occupied area and power consumption. Therefore, the level conversion function is a level shift circuit, and the drive of the output buffer is shared with the pre-buffer. When the input side is NMOS as shown in FIG. 3, the output impedance of each circuit when outputting logic “1” is the order of the output buffer, pre-buffer, and level shift circuit from the smallest. The output impedance of each circuit when outputting logic “0” is almost always set in the same order as described above, but considering the switching characteristics of the output buffer described later, the output buffer, level shift circuit, pre- Sometimes in buffer order. Similarly, when the input side is a PMOS as shown in FIG. 4, the output impedance of each circuit when outputting logic “0” is the order of the output buffer, pre-buffer, and level shift circuit in ascending order. In most cases, the output impedance of each circuit when outputting a logic “1” is set in the same order as described above, but considering the switching characteristics of the output buffer described later, the output buffer, level shift circuit, pre- Sometimes in buffer order.

（３）出力バッファーが前の出力状態から反転状態に移り変わるとき両方のＭＯＳが同時に導通することは避けたいものであり、せめて同時に導通する期間は短くしたいものである。つまり、双方のＭＯＳはターンオフは早目、ターンオンは遅目にしたいということになる。また、出力端子Ｉ／Ｏに出力する信号の波形は立ち下がりや立ち上がりが急峻すぎると微分ノイズが周りの外部ピンやプリント基板の周辺の配線にのり易くなるのである程度なまらせるのが良い。プリバッファーは以上の点を考慮して出力インピーダンスが設定される。   (3) When the output buffer changes from the previous output state to the inverted state, it is desirable to avoid both MOSs from conducting at the same time, and at least to reduce the period during which they are conducted at the same time. In other words, both MOSs want to turn off early and turn on late. Also, if the waveform of the signal output to the output terminal I / O is too steep or rising, the differential noise can easily be applied to the surrounding external pins or the wiring around the printed circuit board, so that it should be smoothed to some extent. The output impedance of the pre-buffer is set in consideration of the above points.

プリバッファの入力側にドレインが接続されたＮ１とＰ１のＭＯＳは、応用システムの電源投入時等に、電源Ｖｄｄｑは立ち上がっているが、電源Ｖｄｄが未だ立ち上がっていないときに（電源投入シーケンスはＶｄｄｑがＶｄｄよりも早く立ち上がるように設定される）、低電源電圧の回路からの信号が不定であるためにＰＢ１とＮＢ１のバッファーＭＯＳの両方が同時に導通し大きな貫通電流が流れてしまうことを、防ぐために設けられたものである。Ｐ１はＰＢ１のゲート電位がロウレベル“Ｌ”のときに、Ｎ１はＮＢ１のゲート電位がハイレベル“Ｈ”のときに導通する。通常動作時を考えると、ＰＢ１とＮＢ１が共にオフの高出力インピーダンスモードでは、Ｎ１とＰ１も共にオフであり通常動作に影響を与えない。ＰＢ１とＮＢ１のいずれか一方のみがオンする低出力インピーダンスモードではＮ１とＰ１のオンした方のＭＯＳはＰＢ１とＮＢ１のオフした他方をオフにするよう働くので通常動作に事実上影響を与えない。通常動作ではＰＢ１とＮＢ１の両方をオンにすることは禁止され、そのような入力電位（異常状態：ＰＢ１のゲート電位が“Ｌ”でＮＢ１のゲート電位が“Ｈ”）は供給されない。上述の低電源電圧の回路からの信号が不定の場合、このような異常状態になる可能性があるが、異常状態に近づくとＮ１とＰ１が導通し始めＰＢ１とＮＢ１のゲート電位を同じ方向に動かそうとするので、最終的にはＰＢ１とＮＢ１のいずれか一方のみがオンするよう働くことになる。   The N1 and P1 MOS transistors whose drains are connected to the input side of the pre-buffer have the power supply Vddq raised when the application system is turned on, but the power supply Vdd is not yet turned on (the power-on sequence is Vddq). Therefore, it is possible to prevent both PB1 and NB1 buffer MOSs from conducting simultaneously and causing a large through current to flow because the signal from the low power supply voltage circuit is indefinite. It is provided for the purpose. P1 conducts when the gate potential of PB1 is low level “L”, and N1 conducts when the gate potential of NB1 is high level “H”. Considering the normal operation time, in the high output impedance mode in which both PB1 and NB1 are OFF, both N1 and P1 are OFF and do not affect the normal operation. In the low output impedance mode in which only one of PB1 and NB1 is turned on, the MOS with N1 and P1 turned on functions to turn off the other of PB1 and NB1 turned off, so that the normal operation is not substantially affected. In normal operation, it is prohibited to turn on both PB1 and NB1, and such an input potential (abnormal state: the gate potential of PB1 is “L” and the gate potential of NB1 is “H”) is not supplied. If the signal from the low power supply voltage circuit described above is indefinite, such an abnormal state may occur. However, when the abnormal state approaches, N1 and P1 begin to conduct, and the gate potentials of PB1 and NB1 are set in the same direction. Since it is going to move, only one of PB1 and NB1 will eventually be turned on.

Ｎ２〜Ｎ５のＭＯＳは上記電源投入時の貫通電流対策を更に確実にするための回路である。電源投入時、レベルシフト回路ＬＳＵ１の出力Ｑと／Ｑが上昇し始めると、Ｎ３が導通し始め入力／Ｉは“Ｌ”レベル側に引き込まれ、出力Ｑは“Ｈ”レベル側に引き込まれる。同様に、Ｎ２も導通し始め出力／Ｑが“Ｌ“レベル側に引き込まれ、出力Ｑは“Ｈ”レベル側に引き込まれる。つまり、Ｎ２及びＮ３は電源投入時共にレベルシフト回路ＬＳＵ１の出力Ｑを“Ｈ”レベルに引き込むように作用する。なお、通常動作時は、入力Ｉが“Ｈ”レベルのときは出力Ｑは“Ｈ”レベルになるが、そのときＮ２とＮ３は出力Ｑを“Ｈ”レベルに、つまり同じ方向に動かせるので、また、入力Ｉが“Ｌ”レベルのときはＮ２とＮ３は非導通となり、Ｎ２とＮ３は入力Ｉと／Ｉに基づく出力Ｑと／Ｑの論理動作に悪影響を与えない。   The N2 to N5 MOS circuits are circuits for further ensuring the countermeasure against through current when the power is turned on. When the power is turned on, when the outputs Q and / Q of the level shift circuit LSU1 start to rise, N3 starts to conduct and the input / I is drawn to the “L” level side, and the output Q is drawn to the “H” level side. Similarly, N2 starts to conduct and the output / Q is pulled to the “L” level side, and the output Q is pulled to the “H” level side. That is, N2 and N3 act so as to pull the output Q of the level shift circuit LSU1 to "H" level when the power is turned on. During normal operation, when the input I is at the “H” level, the output Q is at the “H” level. At that time, the N2 and N3 can move the output Q to the “H” level, that is, in the same direction. When the input I is at the “L” level, N2 and N3 are non-conductive, and N2 and N3 do not adversely affect the logic operation of the outputs Q and / Q based on the inputs I and / I.

Ｎ４とＮ５は同様な動作をするので説明を省略するが、レベルシフト回路ＬＳＵの入出力端子への接続が、レベルシフト回路ＬＳＵ１の場合と逆になっているため、電源投入時出力Ｑは“Ｌ”側に引き込まれるようになる点が相違する。   Since N4 and N5 operate in the same manner, the description thereof is omitted. However, since the connection to the input / output terminals of the level shift circuit LSU is opposite to that in the level shift circuit LSU1, the output Q at power-on is “ The difference is that it is drawn to the L ″ side.

このように、Ｎ２〜Ｎ５は電源投入時ＬＳＵ２の出力Ｑを“Ｌ”、ＬＳＵ１の出力Ｑを“Ｈ”側に引き込むため、出力バッファーＰＢ１とＮＢ１を共に非導通にするよう作用する。したがって、電源投入時Ｎ１とＰ１の方が早く動作すれば出力バッファーＰＢ１とＮＢ１はいずれか一方のみが導通し、Ｎ２〜Ｎ５の方が早く動作すれば出力バッファーＰＢ１とＮＢ１が共に非導通となるので、いずれの場合でも出力バッファーＰＢ１とＮＢ１が共に導通してしまうことを防ぐことができる。   In this way, N2-N5 pulls the output Q of LSU2 to "L" and the output Q of LSU1 to "H" when power is turned on, so that both output buffers PB1 and NB1 are made non-conductive. Therefore, if N1 and P1 operate earlier when the power is turned on, only one of the output buffers PB1 and NB1 becomes conductive. If N2 to N5 operate earlier, both the output buffers PB1 and NB1 become nonconductive. Therefore, in either case, it is possible to prevent the output buffers PB1 and NB1 from becoming conductive.

Ｎ６は同様に電源投入時レベルシフト回路ＬＳＵ３の出力Ｑを“Ｈ”レベルに引き込み、入出力端子Ｉ／Ｏの状態が内部回路／Ｉｎに伝達されないようにしている。   Similarly, N6 pulls the output Q of the level shift circuit LSU3 at power-on to "H" level so that the state of the input / output terminal I / O is not transmitted to the internal circuit / In.

Ｎ７も同様に電源投入時レベルシフト回路ＬＳＵ４の出力Ｑを“Ｈ”レベルに引き込み、プルアップ用のＰ３が非導通になるようにしている。   Similarly, N7 pulls the output Q of the level shift circuit LSU4 at power-on to "H" level so that the pull-up P3 becomes non-conductive.

なお、ＬＳＵ２に接続されたＮ４とＮ５の一方、ＬＳＵ１に接続されたＮ２とＮ３の一方はＬＳＵ３、４と同様に省略しても良い。   Note that one of N4 and N5 connected to LSU2 and one of N2 and N3 connected to LSU1 may be omitted in the same manner as LSU3 and 4.

ＥＳＤ１とＥＳＤ２は図２１の（ｄ）に示される静電破壊保護回路であり、入出力端子Ｉ／Ｏにサージ電圧飛び込んだときに出力バッファーＰＢ１，ＮＢ１のゲート絶縁膜が破壊することを防ぐための回路である。   ESD1 and ESD2 are electrostatic breakdown protection circuits shown in FIG. 21 (d), and prevent the gate insulating films of the output buffers PB1 and NB1 from being destroyed when a surge voltage jumps into the input / output terminal I / O. Circuit.

図１８に戻るが、抵抗Ｒ１とＰ２とＮ８のＭＯＳは入出力端子Ｉ／Ｏにサージ電圧飛び込んだときにＮＯＲゲートＮＯＲ２のＭＯＳのゲート絶縁膜が破壊することを防ぐための回路である。抵抗Ｒ１とＮ９のＭＯＳは入出力端子Ｉ／Ｏにサージ電圧飛び込んだときにＰ３のプルアップ用ＭＯＳのゲート絶縁膜が破壊することを防ぐための回路である。   Returning to FIG. 18, the resistors R1, P2, and N8 MOS are circuits for preventing the gate insulating film of the MOS of the NOR gate NOR2 from being destroyed when the surge voltage jumps into the input / output terminal I / O. The resistors R1 and N9 are circuits for preventing the gate insulating film of the pull-up MOS of P3 from being destroyed when a surge voltage jumps into the input / output terminal I / O.

ＥＳＤ３〜ＥＳＤ１０は図２１の（ｅ）に示される静電破壊保護回路であり、異種電源ＶｄｄとＶｄｄｑ間、ＶｄｄとＶｓｓｑ間、ＶｓｓとＶｄｄｑ間又はＶｓｓとＶｓｓｑ間（ＶｓｓとＶｓｓｑは実装状態ではプリント基板上で接続されるが、サージ対策が特に必要とされるＩＣ単体の取り扱い状態では開放されている）にサージ電圧が飛び込んだときに、図１８の左側の低電圧電源負荷回路と右側の高電圧電源負荷回路を通じて、レベルシフト回路ＬＳＵ１〜ＬＳＵ４のＭＯＳのゲート絶縁膜が破壊することを防ぐための回路である。抵抗Ｒ３は、奇生容量と共にサージ電圧Ｉの波形をなまらしたり、保護素子Ｎ１６又はＰ１６によるバイパス電流が流れたときに電圧降下を発生し、レベルシフト回路ＬＳＵ１〜ＬＳＵ４のＭＯＳのゲートにつながる出力端子Ｏへサージ電圧が加わることを抑制する働きがある。Ｐ１６は、サージによりノードＩが電源Ｖｄｄｑよりも正になった場合、Ｐ１６のノードＩ側に接続されたソース接合（ＰＮ junction）が順方向にバイアスされ、その接合と電源Ｖｄｄｑに接続されたＮ基板（Ｎウェル）を通じて、サージのバイパス路をノードＩと電源Ｖｄｄｑとの間に形成する。サージによりノードＩが電源Ｖｄｄｑよりも負になった場合、Ｐ１６のノードＩ側に接続されたドレイン接合（ＰＮ junction）が逆方向で降伏（breakdown）し、その接合と電源Ｖｄｄｑに接続されたＮ基板（Ｎウェル）を通じて（又は、更には反対側のソース接合をも通じて）、サージのバイパス路をノードＩと電源Ｖｄｄｑとの間に形成する。Ｐ１６のゲートは電源Ｖｄｄｑに接続されているため、ドレイン接合の電界集中が大きく、降伏電圧は低くなっている（絶対値で）。   ESD3 to ESD10 are electrostatic breakdown protection circuits shown in FIG. 21 (e), and are between different power sources Vdd and Vddq, between Vdd and Vssq, between Vss and Vddq, or between Vss and Vssq (Vss and Vssq are in the mounted state). 18 when the surge voltage jumps into the IC itself, which is connected on the printed circuit board, but is open in the handling state of the IC alone that requires countermeasures against surges, and the low voltage power load circuit on the left side of FIG. This is a circuit for preventing the MOS gate insulating films of the level shift circuits LSU1 to LSU4 from being destroyed through the high voltage power supply load circuit. The resistor R3 smooths the waveform of the surge voltage I together with the strange capacitance, or generates a voltage drop when a bypass current flows through the protective element N16 or P16, and the output connected to the MOS gates of the level shift circuits LSU1 to LSU4 It has a function of suppressing the application of a surge voltage to the terminal O. In P16, when node I becomes more positive than the power supply Vddq due to a surge, the source junction (PN junction) connected to the node I side of P16 is forward-biased, and N connected to the junction and the power supply Vddq A surge bypass path is formed between the node I and the power supply Vddq through the substrate (N well). When node I becomes more negative than power supply Vddq due to surge, the drain junction (PN junction) connected to node I side of P16 breaks down in the reverse direction, and N connected to the junction and power supply Vddq A surge bypass is formed between node I and power supply Vddq through the substrate (N-well) (or even through the opposite source junction). Since the gate of P16 is connected to the power supply Vddq, the electric field concentration at the drain junction is large and the breakdown voltage is low (in absolute value).

ノードＩと電源Ｖｓｓｑとの間にサージ電圧が加わった場合は、前記と逆の正負関係でＮ１６がノードIと電源Ｖｓｓｑ間にバイパス路を形成する。   When a surge voltage is applied between the node I and the power supply Vssq, N16 forms a bypass path between the node I and the power supply Vssq in the opposite positive / negative relationship.

なお、通常の動作では、前述したノードＩ側のＰ１６とＮ１６のドレイン接合は順方向にバイアスされることもないし、降伏電圧を超える逆バイアス電圧も加わらず、またＰ１６とＮ１６は共にゲートとソースが短絡されているので非導通であり、保護回路は通常の論理動作に影響を与えない。   In normal operation, the drain junction of P16 and N16 on the node I side described above is not forward-biased and no reverse bias voltage exceeding the breakdown voltage is applied, and both P16 and N16 are gate and source. Are short-circuited because they are shorted, and the protection circuit does not affect normal logic operation.

以上説明した静電破壊保護素子は図１８の右側点線枠で囲まれた高電圧電源の回路ブロック内に形成されており、ゲート絶縁膜は厚く形成され保護素子そのものが破壊されないようにしている。   The electrostatic breakdown protection element described above is formed in the circuit block of the high voltage power supply surrounded by the right dotted line frame in FIG. 18, and the gate insulating film is formed thick so that the protection element itself is not destroyed.

図１８に示す入出力回路は多数組みチップのボンディングパッド周辺に配列され、回路としては標準装備される。各用途、各品種に応じて、入出力端子Ｉ／Ｏは入力専用端子であったり、出力専用端子であったり、入出力兼用端子であったりする。各入出力回路で不要な回路は図１９に示す方法で事実上動作しないようにできる。Ｃ１〜Ｃ１０は低電圧電源の回路と高電圧電源の回路間の配線を施さないことにより、高電圧電源の特定の回路を動作させないようにするための「断線」個所を示す。Ｓ１〜Ｓ１０は入力経路がそのような形で遮断されている場合、入力を特定の論理に低いインピーダンスで固定することを示すもので、Ｉｃの内部配線でＶｓｓｑ又はＶｄｄｑに接続される。例えば、端子Ｉ／Ｏを入力専用とする場合、Ｃ７〜Ｃ１０の個所で配線が断たれ（配線パターンを設けない）、レベルシフト回路ＬＳＵ１、２の入力Ｉと／Ｉは図示したように電源に接続することにより、出力バッファーＰＢ１とＮＢ１は共に非導通とされる。レベルシフト回路の入力を特定の論理レベルに固定すれば、ノイズによりスイッチング動作することもなく、誤動作や電力の無駄を防止できる。また、できるだけ前段の回路の入力を固定することにより、後続の回路での細工も不要とすることができる。   The input / output circuit shown in FIG. 18 is arranged around the bonding pads of a large number of chips and is provided as a standard circuit. Depending on each application and each product type, the input / output terminal I / O may be an input-only terminal, an output-only terminal, or an input / output terminal. Circuits that are unnecessary in each input / output circuit can be practically disabled by the method shown in FIG. C1 to C10 indicate “disconnections” for preventing a specific circuit of the high voltage power supply from operating by not providing wiring between the circuit of the low voltage power supply and the circuit of the high voltage power supply. S1 to S10 indicate that when the input path is blocked in such a manner, the input is fixed to a specific logic with a low impedance, and is connected to Vssq or Vddq by an internal wiring of Ic. For example, when the terminal I / O is dedicated to input, the wiring is cut off at C7 to C10 (no wiring pattern is provided), and the inputs I and / I of the level shift circuits LSU1 and 2 are connected to the power supply as shown in the figure. By connecting, the output buffers PB1 and NB1 are both turned off. If the input of the level shift circuit is fixed at a specific logic level, a switching operation is not caused by noise, and malfunction and waste of power can be prevented. Further, by fixing the input of the preceding circuit as much as possible, it is possible to eliminate the need for work in the subsequent circuit.

図２０は出力バッファーＰＢ１とＮＢ１の電源投入時の貫通電流防止回路を示す他の実施例である。同図で、図１８と同じ部分は同符号を付してある。ＯＧは電源Ｖｄｄｑ投入後に特定の期間パルスＯＳＰを発生するワン・ショット・パルス発生回路である。電源投入後、このパルスＯＳＰによりＮ１とＰ１のＭＯＳが導通し，インバーターＩＮＶ１と２の出力はそれぞれ“Ｌ”、“Ｈ”となり、後続の出力バッファーＰＢ１とＮＢ１は共に非導通となる。このワン・ショット・パルス発生回路ＯＧは他の入出力回路の同様な部分へ共通に（バッファーを介して）接続すれば入出力回路をコンパクトに集積化でき、また、レベルシフト回路ＬＳＵ１〜４の電源投入時の初期状態設定にも使用することができる。   FIG. 20 shows another embodiment of the through current prevention circuit when the output buffers PB1 and NB1 are turned on. In the figure, the same parts as those in FIG. OG is a one-shot pulse generation circuit that generates a pulse OSP for a specific period after the power source Vddq is turned on. After power-on, the MOS of N1 and P1 is turned on by this pulse OSP, the outputs of the inverters INV1 and 2 are “L” and “H”, respectively, and the subsequent output buffers PB1 and NB1 are both turned off. This one-shot pulse generation circuit OG can be integrated in a compact manner if it is connected in common (through a buffer) to similar parts of other input / output circuits, and the level shift circuits LSU1-4 It can also be used to set the initial state when the power is turned on.

図２２は、図１８に示した入出力回路のレイアウトの一実施例を示した図である。   FIG. 22 is a diagram showing an embodiment of the layout of the input / output circuit shown in FIG.

図２２に示すように、チップ端部２２０１に沿って、チップ端部辺に平行な方向に複数のI/Oパッド２２０２が配列されている。そして、チップ端部辺に垂直な方向に、図１８中で説明した回路が配列されている。NMOSバッファ２２０３およびPMOSバッファ２２０４は、図１８の出力バッファのMOSトランジスタＮＢ１およびＰＢ１であり、図のようにI/Oパッドのそばに配置される。さらに、チップの内部に向かって、図１８で説明した静電破壊保護回路ＥＳＤ１およびＥＳＤ２（２２０５）、プルアップ回路（２２０６）、プリバッファ（２２０７）、レベルシフト回路（２２０８）、トライステート論理演算回路（２２０９）が順次配置されている。   As shown in FIG. 22, a plurality of I / O pads 2202 are arranged along the chip end portion 2201 in a direction parallel to the chip end portion side. Then, the circuits described in FIG. 18 are arranged in a direction perpendicular to the chip end side. The NMOS buffer 2203 and the PMOS buffer 2204 are the MOS transistors NB1 and PB1 of the output buffer of FIG. 18, and are arranged near the I / O pad as shown in the figure. Further, toward the inside of the chip, the electrostatic breakdown protection circuits ESD1 and ESD2 (2205), the pull-up circuit (2206), the prebuffer (2207), the level shift circuit (2208), and the tristate logic operation described in FIG. Circuits (2209) are sequentially arranged.

これらの各回路上には、隣接する回路ブロック間にまたがってチップ端部辺と平行な方向に、金属配線層第３層目および第４層目配線を用いて、電源配線が布線されている。２２０３上にはＶｓｓｑおよびＶｄｄｑが、２２０４上にもＶｓｓｑおよびＶｄｄｑが、２２０５上にはＶｓｓｑが、２２０６上にはＶｄｄｑが、２２０７上にはＶｓｓｑが、２２０８上にはＶｄｄｑが、２２０９上にはＶｓｓおよびＶｄｄがそれぞれ配線されている。   On each of these circuits, the power supply wiring is laid out in the direction parallel to the chip end side across the adjacent circuit blocks using the third and fourth metal wiring layers. Yes. Vssq and Vddq on 2203, Vssq and Vddq on 2204, Vssq on 2205, Vddq on 2206, Vssq on 2207, Vddq on 2208, Vddq on 2209 Vss and Vdd are respectively wired.

次に、本発明の半導体集積回路装置のように、複数の電源電圧を使用するチップに適用して好適な電源間保護素子の構成について説明する。本実施例の半導体集積回路装置は、特に３重ウエル構造を採用しているものであり、以下に３重ウエル構造のチップにおける、最も効率的な電源間保護素子の構成について説明する。   Next, a configuration of a protection element between power supplies that is suitable for a chip that uses a plurality of power supply voltages like the semiconductor integrated circuit device of the present invention will be described. The semiconductor integrated circuit device according to the present embodiment employs a triple well structure, and the configuration of the most efficient inter-power supply protection element in the triple well structure chip will be described below.

複数の電源電圧を使用するチップ、又は、同じ電源電圧でもその電源ノイズの大小に対応して電源を分離しているチップでは、電源ピンの種類が複数ある。このようなチップでは、静電気を逃がしやすくして静電耐圧を向上させるために、電源-GND間や異なる種類の電源間にMOSやダイオード等の素子を入れることが有効である。この場合、当然のことではあるが、通常使用状態のバイアス状態では順方向に電流が流れないように接続しておき、数百〜数千ボルトの静電気が入ってきたときだけ逆方向の電流を流して電荷を逃がす。   A chip that uses a plurality of power supply voltages, or a chip that separates the power supplies corresponding to the magnitude of the power supply noise even with the same power supply voltage, has a plurality of types of power supply pins. In such a chip, it is effective to insert an element such as a MOS or a diode between the power source and the GND or between different types of power sources in order to easily release static electricity and improve the electrostatic withstand voltage. In this case, as a matter of course, the connection is made so that current does not flow in the forward direction in the bias state in the normal use state, and the reverse current is applied only when several hundred to several thousand volts of static electricity enters. Flow away the charge.

ここで、３重ウエル構造のチップの場合、例えばダイオードを作る場合、P型基板とN型素子領域の間、N型素子領域とP型ウエルの間、P型ウエルとN型拡散層の間、N型ウエルとP型拡散層の間、と４通りの方法がある。この中で、最も面積が小さく寄生素子効果の少ないダイオードの構成方法は、それに接続する電源の種類によって異なる。   Here, in the case of a chip with a triple well structure, for example, when making a diode, between a P-type substrate and an N-type element region, between an N-type element region and a P-type well, and between a P-type well and an N-type diffusion layer. There are four methods between the N-type well and the P-type diffusion layer. Among these, the method of constructing the diode having the smallest area and the least parasitic element effect differs depending on the type of power supply connected thereto.

本発明の実施例においては、以下に、このような保護素子の最も効率的な構成を示す。   In the embodiments of the present invention, the most efficient configuration of such a protection element is shown below.

図２３(a)は、Si基板がP型で、そこにVSSを給電する場合のチップにおいて、図２３(b)のようなダイオード接続をする際に、最も効率的なダイオードの構成方法を示した例である。   FIG. 23 (a) shows the most efficient diode configuration method when a diode is connected as shown in FIG. 23 (b) in a chip in which the Si substrate is P-type and VSS is supplied thereto. This is an example.

図２３(a)中、２３０１はSi基板(P型)、２３０２は素子領域(N型)、２３０３はN型ウエル、２３０４はP型ウエル、２３０５はN型拡散層、２３０６はP型拡散層、２３０７はP基板上に形成したP型ウエルとN型拡散層の間のダイオード、２３０８はN型素子領域(VDDQでバイアス)上に形成したN型ウエルとP型拡散層の間のダイオード、２３０８a はN型素子領域(VDDでバイアス)上に形成したN型ウエルとP型拡散層の間のダイオード、２３０９はN型素子領域上に形成したP型ウエルとN型拡散層の間のダイオード、２３１０はP基板上に形成したN型ウエルとP型拡散層の間のダイオードである。   In FIG. 23A, 2301 is a Si substrate (P type), 2302 is an element region (N type), 2303 is an N type well, 2304 is a P type well, 2305 is an N type diffusion layer, and 2306 is a P type diffusion layer. 2307 is a diode between the P-type well and the N-type diffusion layer formed on the P substrate, 2308 is a diode between the N-type well and the P-type diffusion layer formed on the N-type element region (biased by VDDQ), Reference numeral 2308a denotes a diode between the N-type well and the P-type diffusion layer formed on the N-type element region (biased by VDD), and reference numeral 2309 denotes a diode between the P-type well and the N-type diffusion layer formed on the N-type element region. Reference numeral 2310 denotes a diode between the N-type well and the P-type diffusion layer formed on the P substrate.

Si基板がP型で、そこにVSSを給電するチップの場合、第一に、VSSに接続するダイオードは、基板と同じP型のウエルを用いて、N型素子領域無しで、直接P型基板上に形成するのが望ましい。これにより、このダイオードは最小の面積となり、寄生素子動作もなく、P型基板へのVSS給電も兼用することが出来る。   If the Si substrate is a P-type chip that feeds VSS, first, the diode connected to the VSS uses the same P-type well as the substrate, and directly without the N-type element region, the P-type substrate It is desirable to form on top. As a result, the diode has a minimum area, no parasitic element operation, and VSS power supply to the P-type substrate can also be used.

第二に、VDDQに接続するダイオードは、N型ウエルを用いて、N型素子領域上に形成するのが望ましい。これにより、このダイオードは最小の面積となり、寄生素子動作もなく、N型素子領域へのVDDQ給電も兼用することが出来る。   Second, the diode connected to VDDQ is preferably formed on the N-type element region using an N-type well. As a result, this diode has a minimum area, does not operate as a parasitic element, and can also be used for VDDQ feeding to the N-type element region.

第三に、上記２種類以外のダイオードは、N型ウエルを用いて、N型素子領域無しで、直接P型基板上に形成するのが望ましい。これにより、このダイオードは最小の面積となり、寄生素子動作もなくすことが出来る。   Third, it is desirable to form the diodes other than the above two types directly on the P-type substrate using the N-type well and without the N-type element region. As a result, the diode has a minimum area, and the parasitic element operation can be eliminated.

図２４に本発明における電源間保護素子の別の例を示す。   FIG. 24 shows another example of the protection element between power sources in the present invention.

図２４(a)は、Si基板がP型で、そこにVSSを給電する場合のチップにおいて、図２４(b)のようなMOS接続をする際に、最も効率的なMOSの構成方法を示した例である。   FIG. 24 (a) shows the most efficient MOS configuration method when MOS connection is made as shown in FIG. 24 (b) in a chip in which the Si substrate is P-type and VSS is supplied thereto. This is an example.

図２４(a)中、２４０１はSi基板(P型)、２４０２は素子分離領域(N型)、２４０３はN型ウエル、２４０４はP型ウエル、２４０５はN型拡散層、２４０６はP型拡散層、２４１１はゲート、２４０７はP基板上に形成したP型ウエル上のNチャネル型MOS、２４０８はN型素子領域(VDDQでバイアス)上に形成したN型ウエル上のPチャネル型MOS、２４０９はN型素子領域(VDDQでバイアス)上に形成したP型ウエル上のNチャネル型MOS、２４１０はP基板上に形成したN型ウエル上のPチャネル型MOSである。   In FIG. 24A, 2401 is a Si substrate (P type), 2402 is an element isolation region (N type), 2403 is an N type well, 2404 is a P type well, 2405 is an N type diffusion layer, and 2406 is a P type diffusion. 2411 is a gate, 2407 is an N channel type MOS on a P type well formed on a P substrate, 2408 is a P channel type MOS on an N type well formed on an N type element region (biased by VDDQ), 2409 Is an N channel type MOS on a P type well formed on an N type element region (biased by VDDQ), and 2410 is a P channel type MOS on an N type well formed on a P substrate.

Si基板がP型で、そこにVSSを給電するチップの場合、第一に、VSSに接続するNチャネル型MOSは、基板と同じP型のウエルであるから、N型素子領域無しで、直接P型基板上に形成するのが望ましい。これにより、このNチャネル型MOSは最小の面積となり、寄生素子動作もなく、P型基板へのVSS給電も兼用することが出来る。   If the Si substrate is a P-type chip that feeds VSS, first, the N-channel MOS connected to the VSS is the same P-type well as the substrate, so there is no N-type element region and It is desirable to form on a P-type substrate. As a result, the N-channel MOS has a minimum area, no parasitic element operation, and can also be used for VSS power supply to the P-type substrate.

第二に、VSSQに接続するNチャネル型MOSは、P型のウエルであるが、VDDQでバイアスされたN型素子領域上に形成するのが望ましい。これにより、このNチャネル型MOSのP型ウエルにVSSQを給電でき、VSSが給電されているP型基板と電気的に分離され、寄生素子動作もなくすことが出来る。   Second, the N-channel MOS connected to VSSQ is a P-type well, but is preferably formed on an N-type element region biased by VDDQ. As a result, VSSQ can be supplied to the P-type well of the N-channel MOS, and it can be electrically separated from the P-type substrate to which VSS is supplied, thereby eliminating the parasitic element operation.

第三に、上記２種類以外のNチャネル型MOSは、P型のウエルであるが、VDD又はVDDQでバイアスされたN型素子領域上に形成する。これにより、このNチャネル型MOSのP型ウエルにVSSQを給電でき、VSSが給電されているP型基板と電気的に分離され、寄生素子動作もなくすことが出来る。   Third, the N-channel MOS other than the above two types is a P-type well, but is formed on an N-type element region biased by VDD or VDDQ. As a result, VSSQ can be supplied to the P-type well of the N-channel MOS, and it can be electrically separated from the P-type substrate to which VSS is supplied, thereby eliminating the parasitic element operation.

本発明の一実施例であるレベルダウン回路の回路図および動作波形図である。1 is a circuit diagram and an operation waveform diagram of a level-down circuit according to an embodiment of the present invention. 図２(a)は、レベルダウン回路の従来例を示す回路図および動作図、図２(b)はレベルアップ回路の従来例を示す回路図および動作図である。FIG. 2A is a circuit diagram and an operation diagram showing a conventional example of a level-down circuit, and FIG. 2B is a circuit diagram and an operation diagram showing a conventional example of a level-up circuit. 本発明の一実施例であるレベルアップ回路の回路図および動作波形図である。1 is a circuit diagram and an operation waveform diagram of a level-up circuit according to an embodiment of the present invention. 本発明の他の実施例であるレベルアップ回路の回路図および動作波形図である。It is the circuit diagram and operation | movement waveform diagram of the level-up circuit which are the other Examples of this invention. 本発明の他の実施例であるレベルアップ回路の回路図である。It is a circuit diagram of the level-up circuit which is the other Example of this invention. 図６(a)は本発明の他の実施例であるレベルアップ回路の回路図、図６(b)はその動作波形図である。FIG. 6A is a circuit diagram of a level-up circuit according to another embodiment of the present invention, and FIG. 6B is an operation waveform diagram thereof. 図３のレベルアップ回路に論理演算機能を付加した回路の回路図である。FIG. 4 is a circuit diagram of a circuit obtained by adding a logic operation function to the level-up circuit of FIG. 3. 図７の論理演算機能付きレベル変換回路を出力固定機能付きレベルアップ回路に応用した例を示す図である。It is a figure which shows the example which applied the level conversion circuit with a logic operation function of FIG. 7 to the level-up circuit with an output fixing function. 図７の論理演算機能付きレベル変換回路を出力固定機能付きレベルアップ回路に応用した例を示す図である。It is a figure which shows the example which applied the level conversion circuit with a logic operation function of FIG. 7 to the level-up circuit with an output fixing function. 出力固定機能付きレベルアップ回路の他の実現例を示す図である。It is a figure which shows the other implementation example of the level-up circuit with an output fixing function. 出力固定機能付きレベルアップ回路の他の実現例を示す図である。It is a figure which shows the other implementation example of the level-up circuit with an output fixing function. レベル変換後の出力を保持するタイプの出力固定機能付きレベルアップ回路の例を示す図である。It is a figure which shows the example of the level-up circuit with an output fixing function of the type holding the output after level conversion. 本発明のレベル変換回路を用いたシステムを示す図である。It is a figure which shows the system using the level conversion circuit of this invention. 図１３の低しきい値MOSトランジスタで構成された回路ブロックを二つに分割した場合の、本発明のレベル変換回路を用いたシステムを示す図である。It is a figure which shows the system using the level conversion circuit of this invention when the circuit block comprised by the low threshold value MOS transistor of FIG. 13 is divided | segmented into two. 図１４にさらに基板バイアス制御を付加した、本発明のレベル変換回路を用いたシステムを示す図である。It is a figure which shows the system using the level conversion circuit of this invention which added substrate bias control to FIG. 図１６(a)は図１４および図１５の電源スイッチ702aの制御方法の例を示す図、図１６(b)は、電源スイッチ702aに低しきい値MOSを用いた場合の図１４および図１５の電源スイッチ702aの制御方法の例を示す図であるである。16A is a diagram showing an example of a control method of the power switch 702a of FIGS. 14 and 15, and FIG. 16B is a diagram of FIG. 14 and FIG. 15 when a low threshold MOS is used for the power switch 702a. It is a figure which shows the example of the control method of the power switch 702a. 図１７は図１６(a)で示したゲート電圧701aの生成方法の例を示した図である。FIG. 17 is a diagram showing an example of a method for generating the gate voltage 701a shown in FIG. 本発明によるＩＣ（半導体集積回路）の外部端子（ピン）に接続される入出力回路の例を示す図である。It is a figure which shows the example of the input-output circuit connected to the external terminal (pin) of IC (semiconductor integrated circuit) by this invention. 図１８の入出力回路で不要な回路部を事実上動作しないようにした例を示す図である。FIG. 19 is a diagram illustrating an example in which an unnecessary circuit unit is not practically operated in the input / output circuit of FIG. 18. 出力バッファーＰＢ１とＮＢ１の電源投入時の貫通電流防止回路を示す他の実施例である。It is another Example which shows the through current prevention circuit at the time of power activation of the output buffers PB1 and NB1. 図２１(a)は図１８中のＮＯＲの具体的回路の例を示す図、図２１(b)は図１８中のＮＡＮＤの具体的回路の例を示す図、図２１(c)は図１８中のＩＮＶの具体的回路の例を示す図、図２１(d)は図１８中のＥＳＤ１及びＥＳＤ２の具体的回路の例を示す図、図２１(e)は図１８中のＥＳＤ３〜ＥＳＤ１０の具体的回路の例を示す図である。FIG. 21A is a diagram showing an example of a specific circuit of NOR in FIG. 18, FIG. 21B is a diagram showing an example of a specific circuit of NAND in FIG. 18, and FIG. FIG. 21 (d) is a diagram illustrating an example of a specific circuit of ESD1 and ESD2 in FIG. 18, and FIG. 21 (e) is a diagram of ESD3 to ESD10 in FIG. It is a figure which shows the example of a specific circuit. 図１８の入出力回路のレイアウトの例を示す図である。It is a figure which shows the example of the layout of the input-output circuit of FIG. 電源間保護素子の構成例を示す図である。It is a figure which shows the structural example of the protection element between power supplies. 電源間保護素子の他の構成例を示す図である。It is a figure which shows the other structural example of the protection element between power supplies.

符号の説明Explanation of symbols

100，101 薄酸化膜低しきい値PMOS
102，103 厚酸化膜高しきい値NMOS
200，300，301，302，303，400，401，402，403，306，500，501，502，503，504，505，312，314 厚酸化膜高しきい値PMOS
201，304，305，402，403，404，405，506，507，508，509，311 厚酸化膜高しきい値NMOS
331，512，313 インバータ回路
510，511，601，602 回路ブロック
522 ラッチ
603 レベルアップ回路群
604 レベルダウン回路群
PSC 電源スイッチ制御回路
VBCa，VBCb 基板バイアス制御回路
702a，702b 電源スイッチPMOS 100, 101 Thin oxide low threshold PMOS
102, 103 Thick oxide high threshold NMOS
200,300,301,302,303,400,401,402,403,306,500,501,502,503,504,505,312,314 Thick oxide high threshold PMOS
201, 304, 305, 402, 403, 404, 405, 506, 507, 508, 509, 311 Thick oxide high threshold NMOS
331, 512, 313 Inverter circuit
510, 511, 601, 602 circuit block
522 Latch
603 Level-up circuit group
604 Level down circuit group
PSC power switch control circuit
VBCa, VBCb Substrate bias control circuit
702a, 702b Power switch PMOS

Claims (6)

第１電源電圧で動作する第１回路ブロックと、
上記第１電源電圧よりも高い第２電源電圧で動作する第２回路ブロックと、
上記第１回路ブロックの出力をレベル変換して上記第２回路ブロックの入力に伝達するレベル変換回路とを有し、
上記レベル変換回路は、上記第１回路ブロックに上記第１電源電圧の供給が停止された場合に、上記レベル変換回路に流れる貫通電流経路を遮断する第１の手段と、上記レベル変換回路の出力を所定の電位に制御する第２の手段とを含む半導体集積回路装置。 A first circuit block operating at a first power supply voltage;
A second circuit block operating at a second power supply voltage higher than the first power supply voltage;
A level conversion circuit for level-converting the output of the first circuit block and transmitting it to the input of the second circuit block;
The level conversion circuit includes a first means for cutting off a through current path flowing through the level conversion circuit when the supply of the first power supply voltage to the first circuit block is stopped, and an output of the level conversion circuit And a second means for controlling the voltage to a predetermined potential. 請求項１において、
上記第１回路ブロックに上記第１電源電圧が供給されている場合、上記第１回路ブロックを動作させないときにもサブスレッショルドリーク電流が流れることにより電力を消費する半導体集積回路装置。 In claim 1,
When the first power supply voltage is supplied to the first circuit block, a semiconductor integrated circuit device consumes power by flowing a subthreshold leakage current even when the first circuit block is not operated. 請求項１において、
上記第１回路ブロックへの上記第１電源電圧の供給を停止させるスイッチを１チップ上に集積した半導体集積回路装置。 In claim 1,
A semiconductor integrated circuit device in which a switch for stopping the supply of the first power supply voltage to the first circuit block is integrated on one chip. 請求項１において、
上記レベル変換回路は論理演算機能を有する半導体集積回路装置。 In claim 1,
The level conversion circuit is a semiconductor integrated circuit device having a logical operation function. 第１電源電圧で動作する第１回路ブロックと、
上記第１電源電圧よりも高い第２電源電圧で動作する第２回路ブロックと、
上記第１回路ブロックの出力をレベル変換して上記第２回路ブロックの入力に伝達するレベル変換回路とを有し、
上記レベル変換回路は論理演算機能を有し、上記第１回路ブロックに上記第１電源電圧の供給が停止された場合に、上記レベル変換回路に流れる貫通電流経路を遮断する半導体集積回路装置。 A first circuit block operating at a first power supply voltage;
A second circuit block operating at a second power supply voltage higher than the first power supply voltage;
A level conversion circuit for level-converting the output of the first circuit block and transmitting it to the input of the second circuit block;
A semiconductor integrated circuit device, wherein the level conversion circuit has a logical operation function, and interrupts a through current path flowing through the level conversion circuit when the supply of the first power supply voltage to the first circuit block is stopped. 第１の論理演算を行う第１回路部分と上記第１の論理演算と相補な演算である第２の論理演算を行う第２回路部分とを有するレベル変換回路。   A level conversion circuit comprising: a first circuit portion that performs a first logical operation; and a second circuit portion that performs a second logical operation that is a complementary operation to the first logical operation.
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