JP2010101681A - 半導体試験装置 - Google Patents

Abstract

【課題】制御装置の処理効率を高め、更には制御の同期精度を高めることで、全体の試験効率を向上させることができる半導体試験装置を提供する。
【解決手段】半導体試験装置１は、半導体デバイスに対する電源電圧の印加又は電源電流の供給を行う電源ユニット１３等の各種ユニットと、これら各種ユニットの制御を行うＣＰＵ１０とを備える。ＣＰＵ１０は、各種ユニット（例えば、電源ユニット１３）に対して行うべき一連の制御に係る複数の制御命令であるコマンドを一括して出力する。電源ユニット１３は、ＣＰＵ１０から一括して出力されるコマンドを記憶するコマンドバッファ２２と、コマンドバッファ２２に記憶されたコマンドを順次読み出し、読み出したコマンドに応じた制御を順次行う制御部（コマンドバッファ制御部２３、コマンド制御部２４、及び制御実行部２５）を備える。
【選択図】図１

Description

本発明は、半導体デバイスの試験を行う半導体試験装置に関する。

半導体試験装置は、一般的に、パターン発生ユニット、結果判定ユニット、電源ユニット、その他の各種ユニットと、これら各種ユニットを統括して制御する制御装置（具体的には、プログラム制御により動作するＣＰＵ（中央処理装置））とを備えている。かかる構成の半導体試験装置では、制御装置がユーザによって作成された試験プログラムに基づいて各種ユニットの各々を制御することで、被試験対象たる半導体デバイス（以下、ＤＵＴ（Device Under Test）という）の試験が行われる。

ここで、上記のパターン発生ユニットはＤＵＴに印加する試験信号を生成するために用いられる試験パターンや期待値を生成するために用いられる期待値パターンを生成するユニットであり、上記の結果判定ユニットはＤＵＴから得られる信号と上記の期待値とを比較してパス／フェイルを判定するユニットであり、上記の電源ユニットはＤＵＴに対して電源電圧の印加又は電源電流の供給を行うユニットである。これらのユニットは、何れも電子式のリレーや機械式のリレーからなるリレースイッチやＤＡＣ（Digital to Analog Converter：ディジタル／アナログ変換回路）等のアナログ部品で構成されるアナログ回路を備えており、ＤＵＴに対する試験開始前又は試験中に、制御装置によってリレースイッチの制御やＤＡＣに対する設定等が行われる。

例えば、上記の電源ユニットでは、制御装置の制御の下で、複数設けられたリレースイッチの全てがオフ状態にならないように、各リレースイッチのオン／オフ状態が試験プログラムで規定される順で切り替えられてＤＵＴに印加すべき電源電圧のレンジ設定の切り替えが順次行われる。尚、リレースイッチの全てがオフ状態にならないように制御するのは、全てがオフ状態にあるリレースイッチの何れか１つをオン状態にする場合等に生ずる電流の急激な変化を避けることでアナログ回路を保護するためである。また、上記の電源ユニットでは、リレースイッチのオン／オフ制御以外にも、ＤＡＣに対する設定値を変えることによりＤＵＴに印加すべき電源電圧を変化させる制御が行われる。

尚、従来の半導体試験装置における電源ユニットの制御の詳細については、例えば以下の特許文献１を参照されたい。
特開２０００−３３８１９５号公報

ところで、上述した通り、従来の半導体試験装置では、制御装置がプログラム制御により半導体試験装置に設けられた各種ユニットを一括して制御しているため、以下の（１）〜（４）に示す問題があった。

（１）制御装置が各ユニットに対する制御の全てを順に行う必要があるため、複数のユニットに対する一連の制御が完了するまでに時間を要する。
（２）一般的に、各ユニットに設けられたアナログ回路の応答時間（アナログ回路に制御信号が入力されてからその制御信号に応じた制御が完了して回路が安定するまでの時間）が制御装置の処理時間（制御装置が一つの処理を行うのに必要な時間）に比べて長いため、各ユニットに対する制御において制御装置の余分な待ち時間が多く効率が悪い。

（３）上記の待ち時間を利用して他の処理を行うことで制御装置の処理効率を向上させようとした場合に、その他の処理が終了するまで各ユニットに対する制御を再開することができないため、却って複数のユニットに対する一連の制御が完了するまでの時間が長引いてしまう。
（４）電源ユニット内に設けられた複数チャネルのアナログ回路を同期させようとした場合、或いは上記の各種ユニットを複数同期させて動作させようとした場合には、制御装置がプログラム制御を行っているため、その同期精度が制御装置の処理能力に依存してしまい、同期精度を高めるためには限界がある。

本発明は上記事情に鑑みてなされたものであり、制御装置の処理効率を高め、更には制御の同期精度を高めることで、全体の試験効率を向上させることができる半導体試験装置を提供することを目的とする。

上記課題を解決するために、本発明の半導体試験装置は、半導体デバイスの試験を行う上で必要な所定の処理を行うユニット（１１〜１４）と、当該ユニットをプログラム制御により制御する制御装置（１０）とを備える半導体試験装置（１、２）において、前記制御装置は、前記ユニットに対して行うべき一連の制御に係る複数の制御命令を一括して前記ユニットに出力するものであり、前記ユニットは、前記制御装置から一括して出力される前記複数の制御命令を記憶する記憶部（２２）と、当該記憶部に記憶された制御命令を順次読み出し、読み出した制御命令に応じた制御を順次行う制御部（２３〜２５）とを備えることを特徴としている。
この発明によると、制御装置がユニットの制御を行う場合には、まず制御装置から制御すべきユニットに対して制御命令が一括して出力されてそのユニットが備える記憶部に記憶され、次いでそのユニットにおいて記憶部に記憶された制御命令が順次読み出されて、読み出された制御命令に応じた制御が順次行われる。
また、本発明の半導体試験装置は、前記制御部が、前記記憶部に対する前記制御命令の書き込み及び読み出しを制御する第１制御部（２３）と、前記第１制御部の制御によって読み出された前記制御命令を解析し、当該解析の結果に応じた実行制御を行う第２制御部（２４）と、前記第２制御部の制御の下で、リレースイッチ（３１ａ〜３１ｅ）の制御、ディジタル／アナログ変換回路（３３）の制御、及びタイマ（２６ｂ）の制御のうちの何れか１つの制御を実行する第３制御部（２５）とを備えることを特徴としている。
また、本発明の半導体試験装置は、前記制御装置から出力される制御命令が、前記ユニットに対して行うべき制御の種類を示す第１情報と、当該第１情報で示される制御を前記制御装置からの指示を待って実行するのか否かを示す第２情報と、前記第１情報で示される制御を行う上で必要な制御値を示す第３情報とを含むことを特徴としている。
また、本発明の半導体試験装置は、前記ユニットが、複数の前記記憶部及び前記制御部と、前記制御装置からの指示に基づいて、前記制御命令に応じた制御の開始を前記複数の制御部の各々に対して通知する通知部（４２）とを備えることを特徴としている。
或いは、本発明の半導体試験装置は、前記ユニットは、複数設けられており、前記制御装置からの指示に基づいて、前記制御命令に応じた制御の開始を前記複数のユニットの各々に設けられた前記制御部に対してそれぞれ通知する通知部とを備えることを特徴としている。
また、本発明の半導体試験装置は、前記ユニットが、前記半導体デバイスに印加する試験信号を生成するために用いられる試験パターン及び期待値を生成するために用いられる期待値パターンを生成するパターン発生ユニット（１１）、前記半導体デバイスから得られる信号と前記期待値とを比較してパス／フェイルを判定する結果判定ユニット（１２）、及び前記半導体デバイスに対して電源電圧の印加又は電源電流の供給を行う電源ユニット（１３、１４）の少なくとも１つであることを特徴としている。

本発明によれば、制御装置が制御すべきユニットに対して制御命令を一括して出力してそのユニットが備える記憶部に記憶させ、そのユニットにおいて記憶部に記憶された制御命令を順次読み出して、読み出した制御命令に応じた制御を順次行っており、制御装置が制御命令を出力してしまえば他の処理を行うことができるため、従来よりも処理装置の処理効率を高めることができ、この結果として半導体試験装置全体の試験効率を向上させることができるという効果がある。
更に、本発明によれば、ユニット内に設けられた複数の制御部の各々に対して、又は複数のユニットの各々に設けられた制御部の各々に対して制御の開始を通知する通知部を設けているため、ユニット内における制御の同期精度又はユニット間における制御の同期精度を高めることができ、この結果として半導体試験装置全体の試験効率を向上させることができるという効果がある。

以下、図面を参照して本発明の実施形態による半導体試験装置について詳細に説明する。

〔第１実施形態〕
図１は、本発明の第１実施形態による半導体試験装置の要部構成を示すブロック図である。図１に示す通り、本実施形態の半導体試験装置１は、バスＢを介して相互に接続されたＣＰＵ１０（制御装置）、パターン発生ユニット１１、結果判定ユニット１２、及び電源ユニット１３を備えており、ＣＰＵ１０が各ユニットを制御して半導体デバイス（図示省略）の試験を行う。

ＣＰＵ１０は、上記のパターン発生ユニット１１、結果判定ユニット１２、及び電源ユニット１３の制御を、ユーザによって作成された試験プログラムに基づいて行う。ここで、ＣＰＵ１０は、上記の各ユニットの制御を行う場合には、制御すべきユニットに対して制御信号を逐一出力しながら行う訳ではなく、制御すべきユニットに対して行うべき一連の制御に係る制御命令（コマンド）を制御開始前に一括して出力することにより行う。尚、以下の説明では、説明を簡略化するために、ＣＰＵ１０から電源ユニット１３にコマンドが一括出力されて、電源ユニット１３の制御が行われる場合を例に挙げて詳細に説明する。

図２は、ＣＰＵ１０から出力されるコマンドのフォーマットを示す図である。図２に示す通り、ＣＰＵ１０から出力されるコマンドは３つのフィールドＦ１〜Ｆ３からなる。フィールドＦ１は、各ユニットに対して行うべき制御の種類を示す情報（コード：第１情報）が格納されるフィールドである。フィールドＦ２は、フィールドＦ１に格納されたコードで示される制御を、ＣＰＵ１０からの指示を待って実行するのか否かを示す情報（ロードフラグ：第２情報）が格納されるフィールドである。フィールドＦ３は、フィールドＦ１に格納されたコードで示される制御を行う上で必要な制御値（パラメータ：第３情報）が格納されるフィールドである。

具体的には、図２に示す通り、コマンドのフィールドＦ１には、各ユニットに設けられたリレースイッチの制御を示すコードとして値「０ｘ０１」が格納され、各ユニットに設けられたＤＡＣの制御を示すコードとして値「０ｘ０２」が格納され、或いは各ユニットに設けられたウェイトタイマの制御を示すコードとして値「０ｘ０３」が格納される。また、コマンドのフィールドＦ２には、フィールドＦ１に格納されたコードで示される制御の実行にＣＰＵ１０からのロード信号が不要である場合にはロードフラグとして値「０ｘ００」が格納され、同制御の実行にＣＰＵ１０からのロード信号が必要である場合にはロードフラグとして値「０ｘ０１」が格納される。

また、コマンドのフィールドＦ３には、フィールドＦ１に格納されたコードが「０ｘ０１」である場合には制御すべきリレースイッチの設定データが格納され、コードが「０ｘ０２」である場合にはＤＡＣに設定すべきデータが格納され、コードが「０ｘ０３」である場合にはウェイトタイマに設定すべきウェイト時間を示すデータが格納される。尚、上記のリレースイッチの設定データは、例えば、図２に示す通り、複数のリレースイッチＳＷ１〜ＳＷ５（これらは、例えば図１中のリレースイッチ３１ａ〜３１ｅである）のオン状態又はオフ状態を示す情報がビット毎に設定されるデータである。

パターン発生ユニット１１は、ＣＰＵ１０の制御の下で、半導体デバイスに印加する試験信号を生成するために用いられる試験パターン、及び半導体デバイスのパス／フェイルを判定する期待値を生成するために用いられる期待値パターンを生成する。結果判定ユニット１２は、ＣＰＵ１０の制御の下で、半導体デバイスから得られる信号と上記の期待値とを比較してパス／フェイルを判定する。

電源ユニット１３は、アナログ回路制御部２０とアナログ回路３０とを備えており、半導体デバイスに対して電源電圧の印加又は電源電流の供給を行う。アナログ回路制御部２０は、ＣＰＵインターフェイス（ＣＰＵ ＩＦ）２１、コマンドバッファ２２（記憶部）、コマンドバッファ制御部２３（制御部、第１制御部）、コマンド制御部２４（制御部、第２制御部）、制御実行部２５（制御部、第３制御部）、及びアナログ回路制御インターフェイス２６を備えており、ＣＰＵ１０から出力されるコマンドに基づいてアナログ回路３０の制御を行う。

ＣＰＵインターフェイス２１は、バスＢに接続されており、ＣＰＵ１０から出力されるコマンドやロード信号等の各種信号を受信するとともに、アナログ回路制御部２０で行われた各種制御の結果等をＣＰＵ１０に対して送信する。コマンドバッファ２２は、ＣＰＵ１０から出力されてＣＰＵインターフェイス２１で受信されるコマンドＣ１を一時的に記憶する。このコマンドバッファ２２は、アナログ回路制御部２０で行われる一連の制御に必要なコマンドＣ１を記憶することができる十分な容量を有する。

コマンドバッファ制御部２３は、コマンドバッファ２２を監視しており、コマンドバッファ２２に対するコマンドＣ１の書き込み、及びコマンドバッファ２２からのコマンドＣ２の読み出しを制御する。具体的には、ＣＰＵインターフェイス２１からコマンドＣ１を受信した旨を示すコマンド通知信号Ｊ１が出力された場合には、コマンドバッファ２２に対して、ＣＰＵインターフェイス２１で受信されたコマンドＣ１の書き込みを指示する書込命令信号Ｊ１１を出力するとともに、コマンド制御部２４に対してコマンドバッファ２２にコマンドＣ１が記憶された旨を示す通知信号Ｊ１３を出力する。また、コマンドバッファ２２に記憶されたコマンドＣ２の読み出し要求を示すコマンド要求信号Ｊ２０がコマンド制御部２４から出力された場合には、コマンドバッファ２２に対して、コマンドＣ２の読み出しを要求する読出要求信号Ｊ１２を出力する。

コマンド制御部２４は、コマンドバッファ２２から読み出されたコマンドＣ２を解析し、この解析結果に応じて制御実行部２５の実行制御を行う。具体的には、コマンド制御部２４は、コマンドバッファ制御部２３に対してコマンド要求信号Ｊ２０を出力して得られたコマンドＣ２を解析し、その解析結果に応じて制御信号Ｊ２１〜Ｊ２３の何れかを出力する。ここで、上記の制御信号Ｊ２１〜Ｊ２３は、リレースイッチ３１ａ〜３１ｅ、ＤＡＣ３３、又はウェイトタイマ２６ｂに対する設定命令及び各種データ（リレー設定データ、ＤＡＣ設定データ、ウェイト設定時間データ）を含む信号、又はリレースイッチ３１ａ〜３１ｅ、ＤＡＣ３３、又はウェイトタイマ２６ｂに対するロード命令を含む信号である。また、コマンド制御部２４は、リレーコマンド制御部２５ａ、ウェイトコマンド制御部２５ｂ、又はＤＡＣコマンド制御部２５ｃからコマンドの実行が終了した旨を示すコマンド実行終了通知信号Ｊ３１〜Ｊ３３が出力された場合には、これを受け取る処理を行う。

制御実行部２５は、コマンド制御部２４からの制御信号Ｊ２１〜Ｊ２３に応じて、アナログ回路３０に設けられたリレースイッチ３１ａ〜３１ｅの制御、ウェイトタイマ２６ｂの制御、又はアナログ回路３０に設けられたＤＡＣ３３の制御を実行する。具体的には、制御実行部２５は、上記の制御の各々を実行するリレーコマンド制御部２５ａ、ウェイトコマンド制御部２５ｂ、及びＤＡＣコマンド制御部２５ｃを備える。

リレーコマンド制御部２５ａは、リレースイッチ３１ａ〜３１ｅに対する設定命令及びリレー設定データを含む制御信号Ｊ２１がコマンド制御部２４から出力された場合には、これらを含む信号Ｊ３４をアナログ回路制御インターフェイス２６のリレー制御インターフェイス２６ａに出力する。また、ロード命令を含む制御信号Ｊ２１がコマンド制御部２４から出力された場合には、ロード命令を含む信号Ｊ３４をリレー制御インターフェイス２６ａに出力する。リレーコマンド制御部２５ａは、これら信号Ｊ３４を出力することにより、リレースイッチ３１ａ〜３１ｅの制御を実行する。更に、リレーコマンド制御部２５ａは、上記の信号Ｊ３４に含まれる命令に基づいた処理の実行が終了すると、コマンド制御部２４に対してコマンド実行終了通知信号Ｊ３１を出力する。

ウェイトコマンド制御部２５ｂは、ウェイトタイマ２６ｂに対する設定命令及びウェイト設定時間データを含む制御信号Ｊ２２がコマンド制御部２４から出力された場合には、これらを含む信号Ｊ３５をアナログ回路制御インターフェイス２６のウェイトタイマ２６ｂに出力する。また、ロード命令を含む制御信号Ｊ２２がコマンド制御部２４から出力された場合には、ロード命令を含む信号Ｊ３５をウェイトタイマ２６ｂに出力してウェイトタイマ２６ｂからの終了通知信号Ｊ４２を待つ。ウェイトコマンド制御部２５ｂは、これら信号Ｊ３５を出力することにより、ウェイトタイマ２６ｂの制御を実行する。更に、ウェイトコマンド制御部２５ｂは、上記の信号Ｊ３５に含まれる命令に基づいた処理の実行が終了すると、コマンド制御部２４に対してコマンド実行終了通知信号Ｊ３２を出力する。

ＤＡＣコマンド制御部２５ｃは、ＤＡＣ３３に対する設定命令及びＤＡＣ設定データを含む制御信号Ｊ２３がコマンド制御部２４から出力された場合には、これらを含む信号Ｊ３６をアナログ回路制御インターフェイス２６のＤＡＣ制御インターフェイス２６ｃに出力する。また、ロード命令を含む制御信号Ｊ２３がコマンド制御部２４から出力された場合には、ロード命令を含む信号Ｊ３６をＤＡＣ制御インターフェイス２６ｃに出力し、ＤＡＣ制御インターフェイス２６ｃからの終了通知信号Ｊ４３を待つ。ＤＡＣコマンド制御部２５ｃは、これら信号Ｊ３６を出力することにより、ＤＡＣ３３の制御を実行する。更に、ＤＡＣコマンド制御部２５ｃは、上記の信号Ｓ３６に含まれる命令に基づいた処理の実行が終了すると、コマンド制御部２４に対してコマンド実行終了通知信号Ｊ３３を出力する。

アナログ回路制御インターフェイス２６は、アナログ回路制御部２０のアナログ回路３０に対するインターフェイスである。具体的には、アナログ回路制御インターフェイス２６は、アナログ回路３０に設けられた電圧・電流レンジ設定回路３１に対するインターフェイスであるリレー制御インターフェイス（リレー制御ＩＦ）２６ａと、ウェイトタイマ２６ｂ（タイマ）と、アナログ回路３０に設けられた電圧・電流設定回路３２に対するインターフェイスであるＤＡＣ制御インターフェイス（ＤＡＣ制御ＩＦ）２６ｃとを備える。

リレー制御インターフェイス２６ａは、リレー設定データ及び設定命令を含む信号Ｊ３４がリレーコマンド制御部２５ａから出力された場合には、リレー設定データをラッチする。また、ロード命令を含む信号Ｊ３４がリレーコマンド制御部２５ａから出力された場合には、リレー設定データに応じたリレー制御信号Ｓ１を電圧・電流レンジ設定回路３１に出力する。更に、リレー制御インターフェイス２６ａは、リレー制御信号Ｓ１の出力を終えると、リレーコマンド制御部２５ａに対して終了通知信号Ｊ４１を出力する。

ウェイトタイマ２６ｂは、ウェイト設定時間データ及び設定命令を含む信号Ｊ３５がウェイトコマンド制御部２５ｂから出力された場合には、ウェイト設定時間データに基づいて計時すべき時間の初期設定処理を行う。また、ロード命令を含む信号Ｊ３５がウェイトコマンド制御部２５ｂから出力された場合には、計時処理（カウントアップ処理）を開始する。更に、ウェイトタイマ２６ｂは、上記の初期設定処理又は計時処理が終了すると、ウェイトコマンド制御部２５ｂに対して終了通知信号Ｊ４２を出力する。

ＤＡＣ制御インターフェイス２６ｃは、ＤＡＣ設定データと設定命令とを含む信号Ｊ３６がＤＡＣコマンド制御部２５ｃから出力された場合には、ＤＡＣ設定データＤ１を電圧・電流設定回路３２に設けられたＤＡＣ３３に転送する。また、ロード命令を含む信号Ｊ３６がＤＡＣコマンド制御部２５ｃから出力された場合には、ＤＡＣ３３に対してロード信号Ｓ２を出力する。更に、ＤＡＣ制御インターフェイス２６ｃは、ＤＡＣ３３に対するロード信号Ｓ２の出力を終えると、ＤＡＣコマンド制御部２５ｃに対して終了通知信号Ｊ４３を出力する。

アナログ回路３０は、電圧・電流レンジ設定回路３１と電圧・電流設定回路３２とを備えており、アナログ回路制御部２０の制御の下で、半導体デバイスに対する電源電圧の印加又は電源電流の供給を行う。電圧・電流レンジ設定回路３１は、リレー制御インターフェイス２６ａから出力されるリレー制御信号Ｓ１に応じてオン状態・オフ状態が制御される複数のリレースイッチ３１ａ〜３１ｅを備えており、半導体デバイスに印加すべき電源電圧又は半導体デバイスに供給すべき電源電流のレンジ設定を行う。

リレースイッチ３１ａ〜３１ｅがオン状態になると、これらに対応するリレー（図示省略）もそれぞれオン状態になり、逆にリレースイッチ３１ａ〜３１ｅがオフ状態になると、これらに対応するリレーもそれぞれオフ状態になる。尚、リレースイッチ３１ａ〜３１ｅがオン状態になってから対応するリレーがオン状態になるまでには、各リレーの特性に応じた遅延時間がある。これらリレースイッチ３１ａ〜３１ｅに対応するリレーのオン状態及びオフ状態が切り替えられることにより、半導体デバイスに印加すべき電源電圧のレンジの切り替えが行われる。

電圧・電流設定回路３２は、ＤＡＣ制御インターフェイス２６ｃから出力されるＤＡＣ設定データＤ１及びロード信号Ｓ２に応じて出力電圧又は出力電流の設定が行われるＤＡＣ３３を備えており、半導体デバイスに印加すべき電源電圧又は半導体デバイスに供給すべき電源電流の設定を行う。このＤＡＣ３３の設定を変えることにより、半導体デバイスに印加される電源電圧又は半導体デバイスに供給される電源電流が変化する。

次に、以上説明した構成における半導体試験装置１の動作について説明する。尚、前述した通り、ここでは、ＣＰＵ１０が電源ユニット１３を制御する場合の動作について詳細に説明する。ＣＰＵ１０が電源ユニット１３を制御する場合には、電源ユニット１３に対して行うべき一連の制御に係る複数のコマンドが、ＣＰＵ１０からバスＢを介して電源ユニット１３に一括して出力される。

図３は、ＣＰＵ１０から電源ユニット１３に一括して出力されるコマンドの一例を示す図である。図３に示す例では、第１番目から第１８番目までの１８個のコマンドが含まれる。図３に示す例では、第１番目及び第１８番目のコマンドのフィールドＦ１には電源ユニット１３に設けられたＤＡＣ３３の制御を示すコード「０ｘ０２」が格納されている。また、第２番目から第１７番目における偶数番目（第２，４，６，…番目）のコマンドのフィールドＦ１にはリレースイッチ３１ａ〜３１ｅの制御を示すコード「０ｘ０１」が格納されており、奇数番目（第３，５，７，…番目）のコマンドのフィールドＦ１にはウェイトタイマ２６ｂの制御を示すコード「０ｘ０３」が格納されている。

つまり、図３に示すコマンドは、電源ユニット１３において、最初にＤＡＣ３３の制御を行わせ、次にリレースイッチ３１ａ〜３１ｅの全てがオフ状態にならないように各リレースイッチ３１ａ〜３１ｅのオン／オフ状態を順次切り替える制御を行わせ、最後にＤＡＣ３３の制御を行わせるコマンドである。図４は、図３に示すコマンドに基づいて電源ユニット１３で行われる動作を示すタイミングチャートである。以下、図４を参照しつつ半導体試験装置１の動作を説明する。尚、初期状態においては、図４に示す通り、リレースイッチ３１ｅのみがオン状態にあり、他のリレースイッチ３１ａ〜３１ｅはオフ状態にあるとする。また、ＤＡＣ３３の出力電圧は「Ｖ１」に設定されているとする。

ＣＰＵ１０からのコマンドが入力されると、ＣＰＵインターフェイス２１からコマンドバッファ制御部２３に対しコマンド通知信号Ｊ１が出力される。すると、コマンドバッファ制御部２３からコマンドバッファ２２に対して書込命令信号Ｊ１１が出力されてコマンドバッファ２２に対するコマンドＣ１の書き込みが行われ、書き込みが終了するとコマンドバッファ制御部２３からコマンド制御部２４に対して通知信号Ｊ１３が出力される。

コマンドバッファ制御部２３からの通知信号Ｊ１３が入力されると、コマンド制御部２４はコマンドバッファ制御部２３に対してコマンド要求信号Ｊ２０を出力する。すると、コマンドバッファ制御部２３からコマンドバッファ２２に対して読出要求信号Ｊ１２が出力され、コマンドバッファ２２からコマンド制御部２４にコマンドＣ２が読み出される。具体的には、図３に示す第１番目のコマンド（電源ユニット１３に設けられたＤＡＣ３３の制御を示すコード「０ｘ０２」がフィールドＦ１に格納されているコマンド）が読み出される。

コマンドＣ２が読み出されると、コマンド制御部２４においてコマンドＣ２のフィールドＦ１に格納されたコードの解析が行われる。ここでは、フィールドＦ２に格納されているコードは「０ｘ０２」であるため、コマンド制御部２４からＤＡＣコマンド制御部２５ｃに対してＤＡＣ設定データ（図３に示す例では「Ｄ３」）と設定命令とを含む制御信号Ｊ２３が出力される。この制御信号Ｊ２３がＤＡＣコマンド制御部２５ｃに入力されると、ＤＡＣ制御インターフェイス２６ｃに対して上記のＤＡＣ設定データと設定命令とを含む信号Ｊ３６が出力される。

すると、ＤＡＣ制御インターフェイス２６ｃにおいて、信号Ｊ３６に含まれるＤＡＣ設定データがＤＡＣ３３の固有のフォーマットに変換されてＤＡＣ設定データＤ１として電圧・電流設定回路３２のＤＡＣ３３に出力される。この処理が終了すると、ＤＡＣ制御インターフェイス２６ｃからＤＡＣコマンド制御部２５ｃに対して終了通知信号Ｊ４３が出力され、ＤＡＣコマンド制御部２５ｃからコマンド制御部２４に対してコマンド実行終了通知信号Ｊ３３が出力される。

次に、コマンド制御部２４において、既に読み出されているコマンドＣ２（図３に示す第１番目のコマンド）のフィールドＦ２に格納されているロードフラグが確認される。図３に示す例では、値「０ｘ００」が格納されているため、ＣＰＵ１０からのロード信号の有無に拘わらず、コマンド制御部２４からＤＡＣコマンド制御部２５ｃに対してロード命令を含む制御信号Ｊ２３が出力される。この制御信号Ｊ２３がＤＡＣコマンド制御部２５ｃに入力されると、ＤＡＣ制御インターフェイス２６ｃに対してロード命令を含む信号Ｊ３６が出力される。

すると、ＤＡＣ制御インターフェイス２６ｃにおいて、信号Ｊ３６に含まれるロード命令がＤＡＣ３３の固有のフォーマットに変換されてロード信号Ｓ２として電圧・電流設定回路３２のＤＡＣ３３に出力される（図４中の時刻ｔ１）。これにより、ＤＡＣ３３に入力されているＤＡＣ設定データＤ１（図３に示すパラメータ「Ｄ３」が変換されたデータ）がＤＡＣ３３にロードされ、ＤＡＣ３３の出力電圧が図４に示す通り「Ｖ３」になる。以上の処理が終了すると、ＤＡＣ制御インターフェイス２６ｃからＤＡＣコマンド制御部２５ｃに対して終了通知信号Ｊ４３が出力され、ＤＡＣコマンド制御部２５ｃからコマンド制御部２４に対してコマンド実行終了通知信号Ｊ３３が出力される。

ＤＡＣコマンド制御部２５ｃからのコマンド実行終了通知信号Ｊ３３が入力されると、コマンド制御部２４からコマンドバッファ制御部２３に対してコマンド要求信号Ｊ２０が出力され、コマンドバッファ制御部２３の制御の下でコマンドバッファ２２から次のコマンドＣ２の読み出しが行われる。具体的には、図３に示す第２番目のコマンド（電源ユニット１３に設けられたリレー３１ａ〜３１ｅの制御を示すコード「０ｘ０１」がフィールドＦ１に格納されているコマンド）が読み出される。

コマンドＣ２が読み出されると、コマンド制御部２４においてコマンドＣ２のフィールドＦ１に格納されたコードの解析が行われる。ここでは、フィールドＦ２に格納されているコードは「０ｘ０１」であるため、コマンド制御部２４からリレーコマンド制御部２５ａに対してリレー設定データ（図３に示す例では「０ｘ１８」）と設定命令とを含む制御信号Ｊ２１が出力される。この制御信号Ｊ２１がリレーコマンド制御部２５ａに入力されると、リレー制御インターフェイス２６ａに対して上記のリレー設定データと設定命令とを含む信号Ｊ３４が出力される。

すると、リレー制御インターフェイス２６ａにおいて、信号Ｊ３４に含まれるリレー設定データがラッチされる。この処理が終了すると、リレー制御インターフェイス２６ａからリレーコマンド制御部２５ａに対して終了通知信号Ｊ４１が出力され、リレーコマンド制御部２５ａからコマンド制御部２４に対してコマンド実行終了通知信号Ｊ３１が出力される。

次に、コマンド制御部２４において、既に読み出されているコマンドＣ２（図３に示す第２番目のコマンド）のフィールドＦ２に格納されているロードフラグが確認される。図３に示す例では、値「０ｘ００」が格納されているため、ＣＰＵ１０からのロード信号の有無に拘わらず、コマンド制御部２４からリレーコマンド制御部２５ａに対してロード命令を含む制御信号Ｊ２１が出力される。この制御信号Ｊ２１がリレーコマンド制御部２５ａに入力されると、リレー制御インターフェイス２６ａに対してロード命令を含む信号Ｊ３４が出力される。

すると、リレー制御インターフェイス２６ａでラッチされているリレー設定データに応じたリレー制御信号Ｓ１が電圧・電流レンジ設定回路３１に出力され、リレースイッチ３１ａ〜３１ｅのオン／オフ状態が切り替えられる（図４中の時刻ｔ２）。図３に示す例ではリレー設定データが「０ｘ１８」であるため、図４に示す通り、時刻ｔ２の直後においては、リレースイッチ３１ａ〜３１ｃがオフ状態に設定され、リレースイッチ３１ｄ，３１ｅがオン状態に設定される。

ここで、時刻ｔ２において、状態が初期状態から変化したリレースイッチはリレースイッチ３１ｄのみである。このため、図４に示す通り、リレースイッチ３１ｄの状態がオフ状態からオン状態に変化した時刻ｔ２から僅かに遅れて、リレースイッチ３１ｄに対応するリレーＲ４のみがオフ状態からオン状態に変化しているのが分かる。尚、時刻ｔ２からリレーＲ４の状態が変化するまでに要する時間は、リレーＲ４の特性に応じた時間である。以上の処理が終了すると、リレー制御インターフェイス２６ａからリレーコマンド制御部２５ａに対して終了通知信号Ｊ４１が出力され、リレーコマンド制御部２５ａからコマンド制御部２４に対してコマンド実行終了通知信号Ｊ３１が出力される。

リレーコマンド制御部２５ａからのコマンド実行終了通知信号Ｊ３１が入力されると、コマンド制御部２４からコマンドバッファ制御部２３に対してコマンド要求信号Ｊ２０が出力され、コマンドバッファ制御部２３の制御の下でコマンドバッファ２２から次のコマンドＣ２の読み出しが行われる。具体的には、図３に示す第３番目のコマンド（ウェイトタイマ２６ｂの制御を示すコード「０ｘ０３」がフィールドＦ１に格納されているコマンド）が読み出される。

コマンドＣ２が読み出されると、コマンド制御部２４においてコマンドＣ２のフィールドＦ１に格納されたコードの解析が行われる。ここでは、フィールドＦ２に格納されているコードは「０ｘ０３」であるため、コマンド制御部２４からウェイトコマンド制御部２５ｂに対してウェイト設定時間データ（図３に示す例では「Ｔ４」）と設定命令とを含む制御信号Ｊ２２が出力される。この制御信号Ｊ２２がウェイトコマンド制御部２５ｂに入力されると、ウェイトタイマ２６ｂに対して上記のウェイト設定時間データと設定命令とを含む信号Ｊ３５が出力される。

すると、ウェイトタイマ２６ｂにおいて、信号Ｊ３５に含まれるウェイト設定時間データがラッチされる。これにより、ウェイト設定時間データに基づいて計時すべき時間の初期設定処理が行われる。この処理が終了すると、ウェイトタイマ２６ｂからウェイトコマンド制御部２５ｂに対して終了通知信号Ｊ４２が出力され、ウェイトコマンド制御部２５ｂからコマンド制御部２４に対してコマンド実行終了通知信号Ｊ３２が出力される。

次に、コマンド制御部２４において、既に読み出されているコマンドＣ２（図３に示す第３番目のコマンド）のフィールドＦ２に格納されているロードフラグが確認される。図３に示す例では、値「０ｘ００」が格納されているため、ＣＰＵ１０からのロード信号の有無に拘わらず、コマンド制御部２４からウェイトコマンド制御部２５ｂに対してロード命令を含む制御信号Ｊ２２が出力される。この制御信号Ｊ２２がウェイトコマンド制御部２５ｂに入力されると、ウェイトタイマ２６ｂに対してロード命令を含む信号Ｊ３５が出力される。

すると、ウェイトタイマ２６ｂにおいて、計時処理（カウントアップ処理）が開始される。ウェイトタイマ２６ｂにおける計時が継続されて、上記の初期設定処理によって設定された計時すべき時間（図４に示す時刻ｔ２から時刻ｔ３までの「Ｔ４」）の計時が終了すると、ウェイトタイマ２６ｂからウェイトコマンド制御部２５ｂに対して終了通知信号Ｊ４２が出力され、ウェイトコマンド制御部２５ｂからコマンド制御部２４に対してコマンド実行終了通知信号Ｊ３２が出力される。

以下同様に、図３に示すコマンドに基づいた制御が終了する度にコマンドバッファ２２からコマンドが順次読み出されて、リレースイッチ３１ａ〜３１ｅに対する制御、ウェイトタイマ２６ｂの制御、又はＤＡＣ３３の制御が順次行われる。図３に示す第４番目以降のコマンドで行われる制御を具体的に説明すると以下の通りである。

つまり、第４番目のコマンドでリレースイッチ３１ｅをオン状態からオフ状態に切り替える制御が行われ（時刻ｔ３）、第５番目のコマンドで時間「Ｔ５」を計時する制御が行われ、第６番目のコマンドでリレースイッチ３１ｃをオフ状態からオン状態に切り替える制御が行われ（時刻ｔ４）、第７番目のコマンドで時間「Ｔ３」を計時する制御が行われる。次いで、第８番目のコマンドでリレースイッチ３１ｄをオン状態からオフ状態に切り替える制御が行われ（時刻ｔ５）、第９番目のコマンドで時間「Ｔ４」を計時する制御が行われ、第１０番目のコマンドでリレースイッチ３１ｂをオフ状態からオン状態に切り替える制御が行われ（時刻ｔ６）、第１１番目のコマンドで時間「Ｔ２」を計時する制御が行われる。

次に、第１２番目のコマンドでリレースイッチ３１ｃをオン状態からオフ状態に切り替える制御が行われ（時刻ｔ７）、第１３番目のコマンドで時間「Ｔ３」を計時する制御が行われ、第１４番目のコマンドでリレースイッチ３１ａをオフ状態からオン状態に切り替える制御が行われ（時刻ｔ８）、第１５番目のコマンドで時間「Ｔ１」を計時する制御が行われる。次いで、第１６番目のコマンドでリレースイッチ３１ｂをオン状態からオフ状態に切り替える制御が行われ（時刻ｔ９）、第１７番目のコマンドで時間「Ｔ２」を計時する制御が行われる。

尚、図４を参照すると、以上の制御によってリレースイッチ３１ａ〜３１ｅの状態の切り替えが行われると、状態の切り替えが行われた時点から僅かに遅れて、これらに対応するリレーＲ１〜Ｒ５の状態が切り替わっていることが分かる。そして最後に、第１８番目のコマンドでフィールドＦ３に格納されたパラメータ「Ｄ２」により、ＤＡＣ３３の出力電圧を「Ｖ２」に設定する制御が行われる（時刻ｔ１０）。

以上説明した通り、本実施形態の半導体試験装置では、電源ユニット１３に対して行うべき一連の制御に係るコマンドを制御開始前に一括してＣＰＵ１０から電源ユニット１３に出力してコマンドバッファ２２に記憶させ、電源ユニット１３内においてコマンドバッファ２２に記憶されたコマンドを順次読み出してハードウェア制御によりリレースイッチ３１ａ〜３１ｅの制御、ウェイトタイマ２６ｂの制御、及びＤＡＣ３３の制御を行っている。これにより、ＣＰＵ１０は制御すべき電源ユニット１３に対して一括してコマンドを出力してしまえば他の処理を行うことができるため、従来よりもＣＰＵ１０の処理効率を高めることができ、半導体試験装置全体の試験効率を向上させることができる。

また、本実施形態の半導体試験装置では、リレースイッチ３１ａ〜３１ｅの切り替えを行う場合のように、ある制御と他の制御との時間間隔をコマンドによって設定することができる。このため、例えばリレーＲ１〜Ｒ５の切り替え時に生ずる遅延時間を考慮しつつ、電源ユニット１３内において生ずる処理の待ち時間が最短となるように上記の時間間隔を最適化することができ、これによっても半導体試験装置全体の試験効率を向上させることができる。

〔第２実施形態〕
図５は、本発明の第２実施形態による半導体試験装置の要部構成を示すブロック図である。図５に示す通り、本実施形態の半導体試験装置２は、図１に示す半導体試験装置１が備える電源ユニット１３に代えて電源ユニット１４を備える。尚、図５においては、図示を簡略化するために、図１中のパターン発生ユニット１１及び結果判定ユニット１２の図示は省略している。

電源ユニット１４は、複数チャネル（２チャネル）分のアナログ回路３０ａ，３０ｂ及びこれらをそれぞれ制御するアナログ回路制御部２０ａ，２０ｂとロード信号生成部４２（通知部）とを備えており、半導体デバイスに対して複数種類の電源電圧の印加又は複数種類の電源電流の供給が可能である。第１チャネルに係るアナログ回路制御部２０ａ及び第２チャネルに係るアナログ回路制御部２０ｂは、図１に示すアナログ回路制御部２０が備えるコマンドバッファ２２〜アナログ回路制御インターフェイス２６を備える。

尚、図５においては、図示を簡略化するために、制御実行部２５のリレーコマンド制御部２５ａ及びアナログ回路制御インターフェイス２６のリレー制御インターフェイス２６ａの図示は省略している。また、アナログ回路制御部２０ａ，２０ｂは、図１に示すＣＰＵインターフェイス２１に代えて、アナログ回路制御部２０ａ，２０ｂに共通するＣＰＵインターフェイス４１を備える。このＣＰＵインターフェイス４１は、図１に示すＣＰＵインターフェイス２１の機能に加えて、ＣＰＵ１０からのロード信号を受信した場合には、ロード信号生成部４２に対してロード信号Ｊ２を出力する機能を有する。

第１チャネルに係るアナログ回路３０ａ及び第２チャネルに係るアナログ回路３０ｂは、図１に示すアナログ回路３０と同様に、電圧・電流レンジ設定回路３１と電圧・電流設定回路３２とを備える。尚、図５においては、図示を簡略化するために、アナログ回路３０ａ，３０ｂに設けられた電圧・電流レンジ設定回路３１の図示は省略している。

ロード信号生成部４２は、ＣＰＵインターフェイス４１からロード信号Ｊ２が出力された場合には、ロード信号Ｊ５１，Ｊ５２を生成してアナログ回路制御部２０ａ，２０ｂに設けられたコマンド制御部２４に対してそれぞれ出力する。このロード信号生成部４２は、アナログ回路制御部２０ａ，２０ｂの動作を同期させるために設けられる。

次に、以上説明した構成における半導体試験装置２の動作について説明する。尚、本実施形態においても不図示のパターン発生ユニット１１及び結果判定ユニット１２の制御は可能であるが、以下ではＣＰＵ１０が電源ユニット１４を制御する場合の動作について詳細に説明する。ＣＰＵ１０が電源ユニット１４を制御する場合には、電源ユニット１４に対して行うべき一連の制御に係る複数のコマンドが、ＣＰＵ１０からバスＢを介して電源ユニット１４に一括して出力される。

図６は、ＣＰＵ１０から電源ユニット１４に一括して出力されるコマンドの一例を示す図であって、（ａ）は電源ユニット１４の第１チャネルに係るアナログ回路制御部２０ａに出力されるコマンドを示す図であり、（ｂ）は電源ユニット１４の第２チャネルに係るアナログ回路制御部２０ｂに出力されるコマンドを示す図である。図６（ａ），図６（ｂ）に示す例では、何れも第１番目から第３番目までの３個のコマンドが含まれる。

図６（ａ），図６（ｂ）に示す第１番目及び第３番目のコマンドのフィールドＦ１には電源ユニット１４のアナログ回路３０ａ，３０ｂに設けられたＤＡＣ３３の制御を示すコード「０ｘ０２」が格納されている。また、第２番目のコマンドのフィールドＦ１にはアナログ回路制御部２０ａ，２０ｂに設けられたウェイトタイマ２６ｂの制御を示すコード「０ｘ０３」が格納されている。つまり、図６（ａ），図６（ｂ）に示すコマンドは、電源ユニット１４における第１，第２チャネルの各々について、最初にＤＡＣ３３の制御を行わせ、次にウェイトタイマ２６ｂの制御を行わせ、最後に再びＤＡＣ３３の制御を行わせるコマンドである。

図７は、図６に示すコマンドに基づいて電源ユニット１４で行われる動作を示すタイミングチャートである。以下、図７を参照しつつ半導体試験装置２の動作を説明する。尚、初期状態においては、図７に示す通り、第１チャネルに係るアナログ回路３０ａに設けられたＤＡＣ３３の出力電圧は「Ｖ１」に設定されており、第２チャネルに係るアナログ回路３０ｂに設けられたＤＡＣ３３の出力電圧は「Ｖ４」に設定されているとする。

まず、図６（ａ）に示すＣＰＵ１０からのコマンドが電源ユニット１４に入力されると、第１チャネルに係るアナログ回路制御部２０ａにおいてコマンドバッファ２２に対するコマンドの書き込みが開始され（図７中の時刻ｔ１１）、図７中の「第１チャネルのコマンド書き込みタイミング」に示すタイミングでコマンドバッファ２２に対する書き込みが順次行われる。尚、図６（ａ）に示す例では３個のコマンドが含まれているため、図７においてはこれら３個のコマンドがコマンドバッファ２２に書き込まれるタイミングを３つの上向きの矢印で表している。

時刻ｔ１１でアナログ回路制御部２０ａのコマンドバッファ２２に書き込まれたコマンドは、コマンド制御部２４に読み出されてフィールドＦ１に格納されたコードの解析が行われる。この解析の結果、コマンド制御部２４からＤＡＣコマンド制御部２５ｃに対して制御信号が出力される。そして、ＤＡＣコマンド制御部２５ｃの制御の下で、アナログ回路３０ａのＤＡＣ３３に対してＤＡＣ設定データ（図６（ａ）に示す例では「Ｄ２」）が出力され、次いで図７中の「第１チャネルのＤＡＣへのロード信号」に示すタイミングでロード信号の出力が行われる（時刻ｔ１２）。これにより、第１チャネルに係るアナログ回路３０ａに設けられたＤＡＣ３３の出力電圧は「Ｖ２」に設定される（図７中の「第１チャネルのＤＡＣ出力電圧」参照）。

続いて、コマンドバッファ２２に対して２番目に書き込まれたコマンド（ウェイトタイマ２６ｂの制御を行わせるためのコマンド）がコマンド制御部２４に読み出されてフィールドＦ１に格納されたコードの解析が行われる。この解析の結果、コマンド制御部２４からウェイトコマンド制御部２５ｂに対して制御信号が出力される。そして、ウェイトコマンド制御部２５ｂの制御の下で、計時すべき時間（図６（ａ）に示す例では「Ｔ１」）の初期設定処理が行われる。

ここで、図６（ａ）に示す通り、第２番目のコマンドのフィールドＦ２にはロードフラグとして値「０ｘ０１」が格納されている。このため、ＣＰＵ１０からのロード信号に基づいてロード信号生成部４２で生成されるロード信号Ｊ５１がアナログ回路制御部２０ａのコマンド制御部２４に入力されるまでは、コマンド制御部２４からウェイトコマンド制御部２５ｂに対してロード命令を含む制御信号が出力されない。従って、ロード信号Ｊ５１がコマンド制御部２４に入力されるまではウェイトタイマ２６ｂにおける計時処理（カウントアップ処理）も開始されない。

一方、図６（ａ）に示すコマンドの出力が終了すると、ＣＰＵ１０から電源ユニット１４に対して図６（ｂ）に示すコマンドが出力される。このコマンドが電源ユニット１４に入力されると、コマンドバッファ２２に対するコマンドの書き込みが開始され（図７に示す時刻ｔ１３）、図７中の「第２チャネルのコマンド書き込みタイミング」に示すタイミングでコマンドバッファ２２に対する書き込みが順次行われる。尚、図６（ｂ）に示す例においても３個のコマンドが含まれているため、図７においてはこれら３個のコマンドがコマンドバッファ２２に書き込まれるタイミングを３つの上向きの矢印で表している。

時刻ｔ１３でアナログ回路制御部２０ｂのコマンドバッファ２２に書き込まれたコマンドは、コマンド制御部２４に読み出されてフィールドＦ１に格納されたコードの解析が行われる。この解析の結果、コマンド制御部２４からＤＡＣコマンド制御部２５ｃに対して制御信号が出力される。そして、ＤＡＣコマンド制御部２５ｃの制御の下で、アナログ回路３０ｂのＤＡＣ３３に対してＤＡＣ設定データ（図６（ｂ）に示す例では「Ｄ５」）が出力され、次いで図７中の「第２チャネルのＤＡＣへのロード信号」に示すタイミングでロード信号の出力が行われる（時刻ｔ１４）。これにより、第２チャネルに係るアナログ回路３０ｂに設けられたＤＡＣ３３の出力電圧は「Ｖ５」に設定される（図７中の「第２チャネルのＤＡＣ出力電圧」参照）。

続いて、コマンドバッファ２２に対して２番目に書き込まれたコマンド（ウェイトタイマ２６ｂの制御を行わせるためのコマンド）がコマンド制御部２４に読み出され、フィールドＦ１に格納されたコードの解析が行われて、コマンド制御部２４からウェイトコマンド制御部２５ｂに対して制御信号が出力される。そして、ウェイトコマンド制御部２５ｂの制御の下で、計時すべき時間（図６（ｂ）に示す例では「Ｔ１」）の初期設定処理が行われる。

ここで、図６（ｂ）に示す通り、第２番目のコマンドのフィールドＦ２にはロードフラグとして値「０ｘ０１」が格納されている。このため、ＣＰＵ１０からのロード信号に基づいてロード信号生成部４２で生成されるロード信号Ｊ５２がアナログ回路制御部２０ｂのコマンド制御部２４に入力されるまでは、コマンド制御部２４からウェイトコマンド制御部２５ｂに対してロード命令を含む制御信号が出力されない。従って、ロード信号Ｊ５２がコマンド制御部２４に入力されるまではウェイトタイマ２６ｂにおける計時処理（カウントアップ処理）も開始されない。

次に、図７に示す通り、時刻ｔ１５においてＣＰＵ１０からのロード信号が電源ユニット１４に入力されたとすと、ＣＰＵインターフェイス４１からロード信号生成部４２に対してロード信号Ｊ２が出力される。すると、ロード信号生成部４２においてロード信号Ｊ５１，Ｊ５２が生成され、アナログ回路制御部２０ａ，２０ｂのコマンド制御部２４にそれぞれ出力される。これにより、アナログ回路制御部２０ａ，２０ｂの各々において、コマンド制御部２４からウェイトコマンド制御部２５ｂに対してロード命令を含む制御信号が出力され、アナログ回路制御部２０ａ，２０ｂの各々に設けられたウェイトタイマ２６ｂの計時処理が同時に開始される。

計時処理が開始されてから初期設定処理によって設定された計時すべき時間（図６（ａ），図６（ｂ）に示す例では「Ｔ１」）の計時が終了すると、アナログ回路制御部２０ａ，２０ｂの各々において、ウェイトコマンド制御部２５ｂからコマンド制御部２４に対してコマンド実行終了通知信号が出力される。尚、本実施形態では、アナログ回路制御部２０ａ，２０ｂの各々において、ウェイトタイマ２６ｂの計時処理が同時に開始され、しかも計時すべき時間が「Ｔ１」で同一であることから、コマンド制御部２４に対するコマンド実行終了通知信号も同時に出力される。

このコマンド実行終了通知信号を受けると、アナログ回路制御部２０ａ，２０ｂの各々において、コマンドバッファ２２に対して３番目に書き込まれたコマンド（ＤＡＣ３３の制御を行わせるためのコマンド）がコマンド制御部２４に読み出され、フィールドＦ１に格納されたコードの解析が行われる。この解析の結果、アナログ回路制御部２０ａ，２０ｂの各々において、コマンド制御部２４からＤＡＣコマンド制御部２５ｃに対して制御信号が出力される。そして、アナログ回路制御部２０ａでは、ＤＡＣコマンド制御部２５ｃの制御の下で、アナログ回路３０ａのＤＡＣ３３に対してＤＡＣ設定データ（図６（ａ）に示す例では「Ｄ３」）が出力され、アナログ回路制御部２０ｂでは、ＤＡＣコマンド制御部２５ｃの制御の下で、アナログ回路３０ｂのＤＡＣ３３に対してＤＡＣ設定データ（図６（ａ）に示す例では「Ｄ６」）が出力される。

次いで、図７中の「第１チャネルのＤＡＣへのロード信号」及び「第２チャネルのＤＡＣへのロード信号」に示す通り、アナログ回路制御部２０ａ，２０ｂの各々において、ＤＡＣコマンド制御部２５ｃの制御の下で、アナログ回路３０ｂのＤＡＣ３３に対するロード信号の出力が同時に行われる（時刻ｔ１６）。これにより、第１チャネルに係るアナログ回路３０ａに設けられたＤＡＣ３３の出力電圧は「Ｖ３」に設定され（図７中の「第１チャネルのＤＡＣ出力電圧」参照）、第２チャネルに係るアナログ回路３０ｂに設けられたＤＡＣ３３の出力電圧は「Ｖ６」に設定される（図７中の「第２チャネルのＤＡＣ出力電圧」参照）。

以上説明した通り、本実施形態の半導体試験装置では、複数のチャネル分のアナログ回路制御部２０ａ，２０ｂ及びアナログ回路３０ａ，３０ｂと、ＣＰＵ１０からのロード信号に基づいてアナログ回路制御部２０ａ，２０ｂの各々に対するロード信号Ｊ５１，Ｊ５２生成するロード信号生成部４２とを備えており、ＣＰＵ１０からのロード信号に基づいてアナログ回路制御部２０ａ，２０ｂにおける制御を同時に開始させている。このため、複数チャネルの制御を高い同期精度をもって行うことができ、プログラム制御を行っている従来の半導体試験装置よりも試験効率を向上させることができる。

以上、本発明の実施形態による半導体試験装置について説明したが、本発明は上述した実施形態に制限されることなく、本発明の範囲内で自由に変更が可能である。例えば、上記実施形態では、電源ユニット１３が第１，第２チャネル分のアナログ回路制御部２０ａ，２０ｂ及びアナログ回路３０ａ，３０ｂを備えており、これら第１，第２チャネルを同期して制御する例について説明したが、本発明は電源ユニットに３チャネル以上のアナログ回路制御部及びアナログ回路が設けられている場合にも適用が可能である。また、上記実施形態では、第１，第２チャネルを同じタイミングで制御する例について説明したが、第１，第２チャネルに係るウェイトタイマ２６ｂの設定値を変えるだけで、動作タイミングを任意にずらすことができる。

また、上記実施形態では、電源ユニット１４内において、第１チャネルに係るアナログ回路制御部２０ａとアナログ回路制御部２０ｂとを同期させる例について説明したが、各ユニットにおける制御を同期させることも可能である。例えば、図１に示すパターン発生ユニット１１の制御と判定結果ユニット１２の制御とを同期させ、パターン発生ユニット１１の制御と電源ユニット１３の制御とを同期させ、或いは、パターン発生ユニット１１の制御、結果判定ユニット１２の制御、及び電源ユニット１３の制御を同期させることができる。これらユニットのユニットを同期させる場合には、図５に示すロード信号生成部４２と同様のもの（通知部）を、同期させる複数のユニットに対して設ければよい。

尚、本発明は、半導体メモリを試験するメモリテスタ、半導体論理回路を試験するロジックテスタ、ＬＣＤ（Liquid Crystal Display：液晶表示ディスプレイ）の駆動ドライバを試験するドライバテスタ等の各種の半導体試験装置に適用することも可能である。

本発明の第１実施形態による半導体試験装置の要部構成を示すブロック図である。 ＣＰＵ１０から出力されるコマンドのフォーマットを示す図である。 ＣＰＵ１０から電源ユニット１３に一括して出力されるコマンドの一例を示す図である。 図３に示すコマンドに基づいて電源ユニット１３で行われる動作を示すタイミングチャートである。 本発明の第２実施形態による半導体試験装置の要部構成を示すブロック図である。 ＣＰＵ１０から電源ユニット１４に一括して出力されるコマンドの一例を示す図である。 図６に示すコマンドに基づいて電源ユニット１４で行われる動作を示すタイミングチャートである。

符号の説明

１，２ 半導体試験装置
１０ ＣＰＵ
１１ パターン発生ユニット
１２ 結果判定ユニット
１３，１４ 電源ユニット
２２ コマンドバッファ
２３ コマンドバッファ制御部
２４ コマンド制御部
２５ 制御実行部
２５ａ リレーコマンド制御部
２５ｂ ウェイトコマンド制御部
２５ｃ ＤＡＣコマンド制御部
２６ｂ ウェイトタイマ
３１ａ〜３１ｅ リレースイッチ
３３ ＤＡＣ
４２ ロード信号生成部

Claims (6)

1. 半導体デバイスの試験を行う上で必要な所定の処理を行うユニットと、当該ユニットをプログラム制御により制御する制御装置とを備える半導体試験装置において、
   前記制御装置は、前記ユニットに対して行うべき一連の制御に係る複数の制御命令を一括して前記ユニットに出力するものであり、
   前記ユニットは、前記制御装置から一括して出力される前記複数の制御命令を記憶する記憶部と、当該記憶部に記憶された制御命令を順次読み出し、読み出した制御命令に応じた制御を順次行う制御部とを備える
   ことを特徴とする半導体試験装置。
2. 前記制御部は、前記記憶部に対する前記制御命令の書き込み及び読み出しを制御する第１制御部と、
   前記第１制御部の制御によって読み出された前記制御命令を解析し、当該解析の結果に応じた実行制御を行う第２制御部と、
   前記第２制御部の制御の下で、リレースイッチの制御、ディジタル／アナログ変換回路の制御、及びタイマの制御のうちの何れか１つの制御を実行する第３制御部と
   を備えることを特徴とする請求項１記載の半導体試験装置。
3. 前記制御装置から出力される制御命令は、前記ユニットに対して行うべき制御の種類を示す第１情報と、当該第１情報で示される制御を前記制御装置からの指示を待って実行するのか否かを示す第２情報と、前記第１情報で示される制御を行う上で必要な制御値を示す第３情報とを含むことを特徴とする請求項１又は請求項２記載の半導体試験装置。
4. 前記ユニットは、複数の前記記憶部及び前記制御部と、
   前記制御装置からの指示に基づいて、前記制御命令に応じた制御の開始を前記複数の制御部の各々に対して通知する通知部と
   を備えることを特徴とする請求項１から請求項３の何れか一項に記載の半導体試験装置。
5. 前記ユニットは、複数設けられており、
   前記制御装置からの指示に基づいて、前記制御命令に応じた制御の開始を前記複数のユニットの各々に設けられた前記制御部に対してそれぞれ通知する通知部と
   を備えることを特徴とする請求項１から請求項３の何れか一項に記載の半導体試験装置。
6. 前記ユニットは、前記半導体デバイスに印加する試験信号を生成するために用いられる試験パターン及び期待値を生成するために用いられる期待値パターンを生成するパターン発生ユニット、前記半導体デバイスから得られる信号と前記期待値とを比較してパス／フェイルを判定する結果判定ユニット、及び前記半導体デバイスに対して電源電圧の印加又は電源電流の供給を行う電源ユニットの少なくとも１つであることを特徴とする請求項１から請求項５の何れか一項に記載の半導体試験装置。

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