JP2017037687A - 半導体装置、テスタ装置及びテスタシステム - Google Patents
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Abstract
【解決手段】半導体装置を観測期間において動作を行ったときの内部電圧を検出して波形観測を行うテストモードの制御回路を備える半導体装置であって、観測期間において内部電圧を基準電圧と比較して比較結果信号を出力し、当該比較を基準電圧を変化させて行って観測期間の内部電圧の電圧波形の比較結果信号をテスタ装置に出力する比較手段を備える。制御回路は、比較結果信号をそのままテスタ装置に出力する。もしくは、比較結果信号を、半導体装置の内部クロック又はテスタ装置のクロックに基づく時間間隔でサンプリングして二値データに変換するサンプリング回路と、変換された二値データを遅延時間だけ一時的に記憶して出力する出力ラッチとを備える。
【選択図】図1
Description
上記観測期間において上記内部電圧を所定の基準電圧と比較して比較結果信号を出力し、当該比較を上記基準電圧を変化させて行って上記観測期間の内部電圧の電圧波形の比較結果信号をテスタ装置に出力する比較手段を備えることを特徴とする。
上記変換された二値データを所定の遅延時間だけ一時的に記憶して出力する出力ラッチとを備えることを特徴とする。
(A)上記サンプリング回路の時間間隔に対応する時間分解能と、
(B)上記出力ラッチに一時記憶する上記サンプリングされた二値データの数に対応するクロック数とを設定することを特徴とする。
上記変換された二値データを所定の遅延時間だけ一時的に記憶して出力する出力ラッチとをさらに備えることを特徴とする。
上記制御回路は、入力される選択コマンドに基づいて、上記複数の内部電圧のうちの1つの内部電圧を選択して上記比較手段に出力することを特徴とする。
上記出力される比較結果信号又は二値データを受信して内部電圧の観測電圧波形として表示する表示手段を備えることを特徴とする。
(2)P8:チップがレディ状態(R)であるか、ビジー状態(/B)であるかを示すステータス信号R/B;
(3)P9:チップをイネーブル状態にするためのチップイネーブル信号/CE;
(4)P10:コマンドラッチをイネーブルするためのコマンドラッチイネーブル信号CLE;
(5)P11:アドレスラッチをイネーブルするためのアドレスラッチイネーブル信号ALE;
(6)P12:チップに対してデータを書き込むためのライトイネーブル信号/WE;及び
(7)P13:チップからデータを読み出すためリードイネーブル信号/RE。
なお、信号名の前にある「/」はローイネーブル信号を示す。
(2)レジスタR2:抵抗分圧回路34の分圧比(例えば、1/2、1/4、1/8など)を選択する抵抗分圧回路34用コマンドを一時的に記憶するレジスタである。
(3)レジスタR3:コンパレータ36からの比較結果信号Scompの二値データを一時的に記憶するレジスタである。
(4)レジスタR4:内部クロック同期モード、テスタクロック同期モード又はブレークモードなどのテストモード(各テストモードについては詳細後述)をセットするコマンドを一時的に記憶するレジスタである。
(5)レジスタR5:時間分解能(例えば、10ns、50ns、100ns、200ns、300nsなど)及び出力ラッチ記憶クロック数(入出力コントローラ22内の出力ラッチ22Lにおけるラッチビット数に対応するクロック数であって、例えば、0(スルーモード)、1、8、16、32など)を一時的に記憶するレジスタである。
(6)レジスタR6:内部電圧、時間分解能又は出力ラッチ記憶クロック数を変更するコマンドを一時的に記憶するレジスタである。
図3は図1のテスタシステムのスルーモードテスト処理を示すフローチャートである。
図4は図1のテスタシステムの内部クロック同期モードテスト処理を示すフローチャートである。
(2)出力ラッチ22Lのパラメータ(出力ラッチ22Lに一時記憶するサンプリングされた二値データの数に対応するクロック数):コンパレータ36からの比較結果信号Scompの二値データをN個(出力ラッチ記憶クロック数N=0(スルーモード),1,8,16,…)だけラッチして、N個になったら例えばユーザパッドP0から出力する。この出力データをテスタ装置1で捕捉するために、同期信号として、ステータス信号R/Bをトグルさせる。なお、ステータス信号R/Bでなく、例えばユーザパッドP7(IO[7])でもよいが、出力ラッチ記憶クロック数に関連してユーザパッドP0〜P7は比較結果信号Scompの出力用に使用したいので、ステータス信号R/Bが最も適切である。
図5は図1のテスタシステムのテスタクロック同期モードテスト処理を示すフローチャートである。
図6は図1のテスタシステムのブレークモードテスト処理を示すフローチャートである。
図8は本発明の変形例に係るテスタ装置1AとNAND型フラッシュメモリ2Aを含むテスタシステムの構成例を示すブロック図である。図8のテスタシステムは、図1のテスタシステムに比較して以下の点が異なる。
(1)テスタ装置1に代えて、電圧発生回路46を有しないテスタ装置1Aを備える。
(2)フラッシュメモリ2に代えて、テストモード回路5Aを有するフラッシュメモリ2Aを備える。ここで、テストモード回路5Aはテストモードロジック回路38からの制御信号に基づいて所定の比較用基準電圧Vrefを発生する電圧発生回路39を備える。すなわち、変形例では、電圧発生回路39を半導体チップ内部に設けたことを特徴としているが、DC電圧として使用されるのでトリミングにより正確な電圧を供給できるので、充分正確な波形を観測できる。
2,2A…NAND型フラッシュメモリ、
3…BIST回路、
5,5A…テストモード回路、
10…NAND型フラッシュメモリブロック、
10R…データレジスタ、
11…NAND型フラッシュメモリアレイ、
12…ページバッファ、
13…Xデコーダ、
14…Yデコーダ、
20…動作コントローラ、
21…制御信号ロジック回路、
22…入出力コントローラ、
22L…出力ラッチ、
23…コマンドレジスタ、
24…アドレスレジスタ、
25…入出力データレジスタ、
30…基準電圧発生器、
31−1〜31−N…ポンプ回路、
32−1〜32−N…内部電圧発生器、
32…高電圧及び中間電圧発生回路、
33…マルチプレクサ、
34…抵抗分圧回路、
35…判断回路を含むトリミングコントローラ、
36…コンパレータ、
37…テストレジスタ回路、
37S…サンプリング回路、
38…テストモードロジック回路、
39…電圧発生回路、
40…CPU、
41…ワークメモリ、
42…入力部、
43…表示部、
44…インターフェース部、
45…ハードディスクドライブ(HDD)、
46…電圧発生回路、
47…測定データメモリ、
101…テスタ装置、
102…NAND型フラッシュメモリ、
MP…マルチパッド、
P0〜P13…ユーザパッド、
R1〜R6…テストレジスタ、
ステップSW…スイッチ、
TP…テストパッド。
Claims (18)
- 半導体装置を所定の観測期間において所定の動作を行ったときの内部電圧を検出して波形観測を行うテストモードの制御回路を備える半導体装置であって、
上記観測期間において上記内部電圧を所定の基準電圧と比較して比較結果信号を出力し、当該比較を上記基準電圧を変化させて行って上記観測期間の内部電圧の電圧波形の比較結果信号をテスタ装置に出力する比較手段を備えることを特徴とする半導体装置。 - 上記制御回路は、上記比較結果信号をそのまま上記テスタ装置に出力することを特徴とする請求項1記載の半導体装置。
- 上記比較結果信号を、上記半導体装置の内部クロックに基づく所定の時間間隔でサンプリングして二値データに変換するサンプリング回路と、
上記変換された二値データを所定の遅延時間だけ一時的に記憶して出力する出力ラッチとを備えることを特徴とする請求項1記載の半導体装置。 - 上記制御回路は、入力されるパラメータデータに従って、
(A)上記サンプリング回路の時間間隔に対応する時間分解能と、
(B)上記出力ラッチに一時記憶する上記サンプリングされた二値データの数に対応するクロック数とを設定することを特徴とする請求項3記載の半導体装置。 - 上記制御回路は、上記テスタ装置に対するトリガ信号に同期して上記変換された二値データを出力することを特徴とする請求項3又は4記載の半導体装置。
- 上記トリガ信号は、上記半導体装置のステータス信号R/Bであることを特徴とする請求項5記載の半導体装置。
- 上記制御回路は、上記テスタ装置から入力されるブレーク点のデータに基づいて、上記比較手段の比較を一時的に停止させた後、開始することを特徴とする請求項3〜6のうちのいずれか1つに記載の半導体装置。
- 上記比較結果信号を、上記テスタ装置のクロックに基づく所定の時間間隔でサンプリングして二値データに変換するサンプリング回路と、
上記変換された二値データを所定の遅延時間だけ一時的に記憶して出力する出力ラッチとをさらに備えることを特徴とする請求項1記載の半導体装置。 - 上記テスタ装置のクロックは、リードイネーブル信号/RE又は出力イネーブル信号/OEとして上記半導体装置に入力されることを特徴とする請求項8記載の半導体装置。
- 上記半導体装置は複数の内部電圧を有し、
上記制御回路は、入力される選択コマンドに基づいて、上記複数の内部電圧のうちの1つの内部電圧を選択して上記比較手段に出力することを特徴とする請求項1〜9のうちのいずれか1つに記載の半導体装置。 - 上記内部電圧を出力する回路と上記比較手段との間に挿入され、上記内部電圧を所定の分圧比で抵抗分圧して出力する抵抗分圧回路をさらに備えることを特徴とする請求項1〜10のうちのいずれか1つに記載の半導体装置。
- 上記比較手段は、上記内部電圧をトリミングする比較手段と兼用されることを特徴とする請求項1〜11のうちのいずれか1つに記載の半導体装置。
- 上記基準電圧は上記テスタ装置から上記半導体装置に入力されることを特徴とする請求項1〜12のうちのいずれか1つに記載の半導体装置。
- 上記制御回路の制御のもとで、上記基準電圧を発生する電圧発生回路をさらに備えることを特徴とする請求項1〜12のうちのいずれか1つに記載の半導体装置。
- 上記半導体装置は不揮発性半導体記憶装置であることを特徴とする請求項1〜14のうちのいずれか1つに記載の半導体装置。
- 請求項1〜15のうちのいずれか1つに記載の半導体装置のためのテスタ装置であって、
上記出力される比較結果信号又は二値データを受信して内部電圧の観測電圧波形として表示する表示手段を備えることを特徴とするテスタ装置。 - 上記受信した比較結果信号のデータ又は二値データを記憶する記憶手段をさらに備えることを特徴とする請求項16記載のテスタ装置。
- 請求項1〜15のうちのいずれか1つに記載の半導体装置と、
請求項16又は17記載のテスタ装置とを備えることを特徴とするテスタシステム。
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