JP4191185B2 - 半導体集積回路 - Google Patents

Description

本発明は、回路動作の自己検査（セルフテスト）を行うための検査回路を内蔵した半導体集積回路に関するものである。

一般に、クロック信号に同期して入力データを処理する半導体集積回路では、内部のフリップフロップ回路などの記憶素子が入力データを取り込む前後の期間において、入力データをハイレベル又はローレベルに保持する必要がある。この期間に入力データが変化すると、記憶素子に取り込まれたデータが不定状態になり、正常な回路動作を実行できなくなる。
取り込み前に入力データを確定しなくてはならない時間はセットアップ時間、取り込み後に入力データを保持しなくてはならない時間はホールド時間と呼ばれている。

図１２は、ＬＳＩのセットアップ時間とホールド時間を検査するための検査装置の一例を示す図である。
被検査ＬＳＩ３には、ＬＳＩテスタ１からタイミング調整回路２を介して検査用のデータＤＡＴとクロック信号ＣＬＫが供給される。タイミング調整回路２は、ＬＳＩテスタ１から供給される制御信号ＣＮＴに応じて、データＤＡＴとクロック信号ＣＬＫの位相関係を微調整する。ＬＳＩテスタ１と被検査ＬＳＩ３との間の信号経路において生じる遅延が測定の誤差とならないように、タイミング調整回路２は半導体集積回路３の直近に配置される。
ＬＳＩテスタ１は、データＤＡＴとクロック信号ＣＬＫの位相関係を微調整しながら被検査回路ＬＳＩ３の応答を調べることにより、被検査回路ＬＳＩ３のセットアップ時間とホールド時間が所定の仕様を満たしているか判定する。

一方、半導体集積回路の動作速度は年々高速化しており、例えばＬＶＤＳ（low voltage differential signaling）と称される高速な差動伝送方式ではクロック信号とデータ信号のスキューを数百ｐｓｅｃ程度に抑えることが要求されている。

ＬＶＤＳのように高速な信号のＡＣ試験を行う場合、信号のタイミングを例えば１００ｐｓｅｃ以下の高い分解能で調整する必要がある。しかしながら、現在の高速なＬＳＩテスタによっても、そのように高い分解能の試験精度を保証するのは非常に困難である。仮に実現しても、測定系の影響を受け易くなるため、製造ライン等において安定な検査を行うのは困難である。また、高速なテスタは一般に高価であるため、製造コストを上昇させる大きな要因になる。

そこで、ＬＳＩテスタなどの外部装置によって行われていた検査を、半導体集積回路の内部の専用回路によって実施するＢＩＳＴ（built-in self test）と称される手法が一般的になってきている（例えば特許文献１を参照）。半導体集積回路の内部であれば信号遅延の影響を受け難くなるため、高速な信号を外部装置より精度良く処理することができる。
特開２００２−６００３号公報

しかしながら、ＬＶＤＳのように信号が高速化すると、半導体集積回路の内部であっても製造条件のばらつきや種々の要因で個体ごとに遅延特性がばらつき易くなる。そのため、セットアップ時間やホールド時間を検査する場合には、検査対象となる入力信号のタイミングを広い範囲に渡って調整できることが望ましい。また、半導体集積回路に内蔵する検査用の回路は本来の動作に寄与しない無駄な回路であるため、できるだけ簡易な構成であることが望ましい。

本発明はかかる事情に鑑みてなされたものであり、その目的は、複数の入力信号のタイミング関係に係わる回路動作を自己検査することが可能であるとともに、その検査対象となる入力信号同士のタイミングを簡易な構成で広範囲に調整できる半導体集積回路を提供することにある。

本発明の第１の観点の半導体集積回路は、クロック信号に同期してデータ信号をそれぞれ入力する複数の入力系統と、第１の入力信号と少なくとも１つの第２の入力信号とのタイミング関係に応じた１の入力系統の回路動作を自己検査する検査回路とを具備した半導体集積回路であって、上記検査回路は、入力クロック信号に同期した第１の検査信号及び第２の検査信号を出力する検査信号出力回路と、上記第１の検査信号を第１の検査クロック信号に同期して保持する第１のフリップフロップ回路と、上記第２の検査信号を第２の検査クロック信号に同期して保持する第２のフリップフロップ回路と、上記自己検査を行う場合、上記第１のフリップフロップ回路に保持される検査信号を上記第１の入力信号として１の入力系統に入力するとともに、上記第２のフリップフロップ回路に保持される検査信号を上記第２の入力信号として上記１の入力系統に入力する検査信号入力回路と、第１の制御信号に応じて上記第１の検査クロック信号と上記入力クロック信号とのタイミング関係を制御するとともに、第２の制御信号に応じて上記第２の検査クロック信号と上記入力クロック信号とのタイミング関係を制御するタイミング制御回路とを有する。
この半導体集積回路において、上記自己検査を行なう場合に、上記入力クロック信号が他の１の入力系統から上記検査回路に供給される。

好ましくは、上記検査回路を複数有しており、１の検査回路により１の入力系統の上記自己検査を行う場合、他の１の入力系統に供給される入力信号若しくはこれに同期する信号が、当該１の検査回路に上記入力クロック信号として供給される。
また好ましくは、上記複数の入力系統がそれぞれ上記検査回路に対応する位相同期ループ回路を有しており、各位相同期ループ回路は、対応する入力系統に供給されるクロック信号に同期した第１のクロック信号、並びに、当該第１のクロック信号の周波数を逓倍した第２のクロック信号を発生し、１の検査回路より１の入力系統の上記自己検査を行う場合、当該１の検査回路に含まれる検査信号出力回路は、他の１の入力系統の位相同期ループ回路において発生する第１のクロック信号に同期した上記第１の検査信号及び上記第２の検査信号を出力し、当該１の検査回路に含まれるタイミング制御回路は、上記他の１の入力系統の位相同期ループ回路において発生する第２のクロック信号を上記第１の制御信号に応じて遅延させ上記第１の検査クロック信号として出力するとともに、当該第２のクロック信号を上記第２の制御信号に応じて遅延させ上記第２の検査クロック信号として出力する。

好ましくは、上記タイミング制御回路は、上記第２のクロック信号に対してそれぞれ所定の位相差を有する複数の遅延信号を出力する遅延同期ループ回路と、上記複数の遅延信号から上記第１の制御信号に応じて選択した１の遅延信号を上記第１の検査クロック信号として出力する第１の選択回路と、上記複数の遅延信号から上記第２の制御信号に応じて選択した１の遅延信号を上記第２の検査クロック信号として出力する第２の選択回路と、を含む。

また好ましくは、上記検査回路は、制御信号に応じて上記入力クロック信号の周波数を制御する周波数制御回路を更に有する。

好ましくは、上記検査回路が、上記検査信号入力回路によって上記第１の入力信号及び上記第２の入力信号として入力される検査信号に応じた上記入力系統の出力信号に基づいて、上記入力系統の動作が正常か否かを判定する判定回路を更に有する。

本発明の第２の観点に係る半導体集積回路は、第１のクロック信号に応じて第１のデータ信号を入力して出力する第１の記憶回路と、第２のクロック信号に応じて第２のデータ信号を入力して出力する第２の記憶回路と、上記第２のクロック信号に応じて第１及び第２の試験信号を生成する第１の試験信号生成回路と、上記第２のクロック信号に応じて第１及び第２のタイミング信号を生成する第１のタイミング信号生成回路と、上記第１のタイミング信号に応答して上記第１の試験信号を入力して第１の試験データ信号として出力する第３の記憶回路と、上記第２のタイミング信号に応答して上記第２の試験信号を入力して第１の試験クロック信号として出力する第４の記憶回路と、上記第１のクロック信号に応じて第３及び第４の試験信号を生成する第２の試験信号生成回路と、上記第１のクロック信号に応じて第３及び第４のタイミング信号を生成する第２のタイミング信号生成回路と、上記第３のタイミング信号に応答して上記第３の試験信号を入力して第２の試験データ信号として出力する第５の記憶回路と、上記第４のタイミング信号に応答して上記第４の試験信号を入力して第２の試験クロック信号として出力する第６の記憶回路と、上記第１の試験データ信号を上記第１の記憶回路に供給するための第１の試験信号入力回路と、上記第１の試験クロック信号を上記第１の記憶回路に供給するための第２の試験信号入力回路と、上記第２の試験データ信号を上記第２の記憶回路に供給するための第３の試験信号入力回路と、上記第２の試験クロック信号を上記第２の記憶回路に供給するための第４の試験信号入力回路とを有し、上記第２のクロック信号に基づいて上記第１の記憶回路の試験が実行され、上記第１のクロック信号に基づいて上記第２の記憶回路の試験が実行される。

上記第２の観点に係る半導体集積回路は、第１の外部データ信号を入力して上記第１のデータ信号として出力する第１の入力回路と、第１の外部クロック信号を入力する第２の入力回路と、上記第２の入力回路に電気的に接続され、上記第１の外部クロック信号と同じ周波数の第３のクロック信号と当該第３のクロック信号よりも高い周波数の上記第１のクロック信号とを出力する第１のＰＬＬ回路と、第２の外部データ信号を入力して上記第２のデータ信号として出力する第３の入力回路と、第２の外部クロック信号を入力する第４の入力回路と、上記第４の入力回路に電気的に接続され、上記第２の外部クロック信号と同じ周波数の第４のクロック信号と当該第４のクロック信号よりも高い周波数の上記第２のクロック信号とを出力する第２のＰＬＬ回路とを更に有してよい。この場合、上記第２の試験信号が上記第４のクロック信号であり、上記第４の試験信号が上記第３のクロック信号であってよい。

上記第１の試験信号生成回路は試験データを生成するための第１のパターン発生回路を有してよく、上記第２の試験信号生成回路は試験データを生成するための第２のパターン発生回路を有してよい。

上記第１及び第２のタイミング信号の位相は互いに異なっていてよい。また、上記第３及び第４のタイミング信号の位相が互いに異なっていてよい。

本発明によれば、複数の入力信号のタイミング関係に係わる回路動作を自己検査することが可能であるとともに、その検査対象となる入力信号同士のタイミングを簡易な構成で広範囲に調整できる。

図１は、本発明の実施形態に係る半導体集積回路の構成の一例を示す図である。
図１に示す半導体集積回路は、差動レシーバ回路３０１，３０２，３１１，３１２と、位相同期ループ回路（phase locked loop circuit：以降、ＰＬＬ回路と呼ぶ）３０３，３１３と、フリップフロップ回路３０４，３１４と、シリアル／パラレル変換回路３０５，３１５と、デジタル回路３００と、検査回路１００，２００とを有する。
検査回路１００は、検査信号出力回路１０１と、フリップフロップ回路１０４，１０５と、検査信号入力回路１０６と、タイミング制御回路１０９と、判定回路１１０とを含む。
検査回路２００は、検査信号出力回路２０１と、フリップフロップ回路２０４，２０５と、検査信号入力回路２０６と、タイミング制御回路２０９と、判定回路２１０とを含む。

検査回路１００，２００は、それぞれ本発明の検査回路の一実施形態である。
検査信号出力回路１０１，２０１は、それぞれ本発明の検査信号出力回路の一実施形態である。
フリップフロップ回路１０５，２０５は、それぞれ本発明の第１のフリップフロップ回路の一実施形態である。
フリップフロップ回路１０４，２０４は、それぞれ本発明の第２のフリップフロップ回路の一実施形態である。
検査信号入力回路１０６，２０６は、それぞれ本発明の検査信号入力回路の一実施形態である。
タイミング制御回路１０９，２０９は、それぞれ本発明のタイミング制御回路の一実施形態である。
ＰＬＬ回路３０３，３１３は、それぞれ本発明のＰＬＬ回路の一実施形態である。
判定回路１１０，２１０は、それぞれ本発明の判定回路の一実施形態である。

差動レシーバ回路３０１は、差動信号として伝送されるデータ信号ＤＡ＿ＩＮを受信し、単一レベルのデータ信号ＤＡに変換する。
差動レシーバ回路３０２は、差動信号として伝送されるクロック信号ＣＫＡ＿ＩＮを受信し、単一レベルのクロック信号ＣＫＡに変換する。
差動レシーバ回路３１１は、差動信号として伝送されるデータ信号ＤＢ＿ＩＮを受信し、単一レベルのデータ信号ＤＢに変換する。
差動レシーバ回路３１２は、差動信号として伝送されるクロック信号ＣＫＢ＿ＩＮを受信して増幅し、単一レベルのクロック信号ＣＫＢに変換する。
差動レシーバ回路３０１，３０２，３１１，３１２は、例えばＬＶＤＳ方式によって高速伝送される低振幅の差動信号を受信し、単一レベルの信号に変換する。

ＰＬＬ回路３０３は、差動レシーバ回路３０２から出力されるクロック信号ＣＫＡに同期したクロック信号ＣＫＡ１及びＣＫＡ７を出力する。ＰＬＬ回路３０３は、クロック信号ＣＫＡ７をクロック信号ＣＫＡ１の７倍の周波数に逓倍する。
ＰＬＬ回路３１３は、差動レシーバ回路３１２から出力されるクロック信号ＣＫＢに同期したクロック信号ＣＫＢ１及びＣＫＢ７を出力する。ＰＬＬ回路３１３は、クロック信号ＣＫＢ７をクロック信号ＣＫＢ１の７倍の周波数に逓倍する。

図２は、ＰＬＬ回路３０３，３１３の構成の一例を示す図である。
図２に示すＰＬＬ回路３０３，３１３は、位相比較回路４０１と、チャージポンプ回路４０２と、フィルタ回路４０３と、電圧制御発振回路４０４と、分周回路４０５とを有する。
なお、図２においては、ＰＬＬ回路３０３の入出力信号を表す符号の横にＰＬＬ回路３１３の入出力信号を表す符号を括弧書きで付加している。

位相比較回路４０１は、クロック信号ＣＫＡ（ＣＫＢ）と分周回路４０５において分周された信号とを入力し、２つの入力信号の位相を比較する。
チャージポンプ回路４０２は、位相比較回路４０１の比較結果に応じて、２つの入力信号の位相差を減少させる負帰還制御が働くように、不図示のキャパシタを充電若しくは放電する。
フィルタ回路４０３は、例えばローパスフィルタ回路であり、負帰還ループの伝達特性を調節する。チャージポンプ回路４０２のキャパシタに発生する電圧の低域成分を電圧制御型発振回路４０４に供給する。
電圧制御型発振回路４０４は、フィルタ回路４０３から供給される電圧に応じた周波数で発振する。
分周回路４０５は、電圧制御型発振回路４０４の発振信号を７分の１に分周して位相比較回路４０１に帰還する。分周回路４０５の入力信号はクロック信号ＣＫＡ７（ＣＫＢ７）、出力信号はクロック信号ＣＫＡ１（ＣＫＢ１）となる。

図２に示すＰＬＬ回路３０３（３１３）によれば、分周回路４０５の出力信号であるクロック信号ＣＫＡ１（ＣＫＢ１）の位相がクロック信号ＣＫＡ（ＣＫＢ）の位相と一致するように負帰還制御が働く。そのため、クロック信号ＣＫＡ１（ＣＫＢ１）はクロック信号ＣＫＡ（ＣＫＢ）に同期した信号となり、両者の周波数はほぼ同じになる。またクロック信号ＣＫＡ７（ＣＫＢ７）は、クロック信号ＣＫＡ１（ＣＫＢ１）に対して７倍の周波数を持つ信号となる。
以上が、図２の説明である。

図１に戻る。
フリップフロップ回路３０４は、差動レシーバ３０１から出力されるデータ信号ＤＡをクロック信号ＣＫＡ７に同期して保持し、後段のシリアル／パラレル変換回路３０５に出力する。
シリアル／パラレル変換回路３０５は、フリップフロップ回路３０４に保持される１ビットのデータを、クロック信号ＣＫＡ１に同期した７ビットのデータに変換する。

フリップフロップ回路３１４は、差動レシーバ３１１から出力されるデータ信号ＤＢをクロック信号ＣＫＢ７に同期して保持し、後段のシリアル／パラレル変換回路３１５に出力する。
シリアル／パラレル変換回路３１５は、フリップフロップ回路３1４に保持される１ビットのデータを、クロック信号ＣＫＢ１に同期した７ビットのデータに変換する。

デジタル回路３００は、シリアル／パラレル変換回路３０５及び３１５から入力される各７ビットのデータに所定の処理を実行する。本実施形態においてデジタル回路３００の機能は特に限定されない。

検査回路１００は、クロック信号ＣＫＡ＿ＩＮとデータ信号ＤＡ＿ＩＮとのタイミング関係に応じた回路動作の自己検査を行う。すなわち、クロック信号ＣＫＡ＿ＩＮ及びデータ信号ＤＡ＿ＩＮの後述するスキューマージンＴｒｓｋｍが所定の仕様を満たしているかを検査する。
検査回路２００は、クロック信号ＣＫＢ＿ＩＮとデータ信号ＤＢ＿ＩＮとのタイミング関係に応じた回路動作の自己検査を行う。すなわち、クロック信号ＣＫＢ＿ＩＮ及びデータ信号ＤＢ＿ＩＮの後述するスキューマージンＴｒｓｋｍが所定の仕様を満たしているかを検査する。

ここで、クロック信号ＣＫＡ＿ＩＮ及びデータ信号ＤＡ＿ＩＮのタイミング関係とスキューマージンＴｒｓｋｍについて、図３及び図４を参照して説明する。

図３は、クロック信号ＣＫＡ＿ＩＮとデータ信号ＤＡ＿ＩＮとのタイミング関係の一例を示す図である。
クロック信号ＣＫＡ＿ＩＮ（図３（Ａ））の周期Ｔｃは、データ信号ＤＡ＿ＩＮ（図３（Ｃ））の１データ期間の７倍に設定されている。このクロック信号ＣＫＡ＿ＩＮの周波数をＰＬＬ回路３０３によって７倍に逓倍することにより、データ信号ＤＡ＿ＩＮを取り込むためのクロック信号ＣＫＡ７（図３（Ｂ））が作り出される。

図４は、スキューマージンＴｒｓｋｍを説明するための図である。
クロック信号ＣＫＡ７に同期してデータ信号ＤＡ＿ＩＮを取り込むタイミングは、データ信号ＤＡ＿ＩＮの１データ期間の中心点が最も理想的である。なぜなら、この中心点は前後のデータ変化点に対して時間的に最も離れており、信号レベルが最大値若しくは最小値で安定しているからである。スキューマージンＴｒｓｋｍは、この理想的なデータ取り込みタイミングに対する時間的なずれの許容範囲を表している。

図４（Ａ）は、クロック信号ＣＫＡ７（図４（Ｆ））に対してデータ信号ＤＡ＿ＩＮが最も理想的なタイミング関係にある場合を示す。フリップフロップ回路３０４はクロック信号ＣＫＡ７の立ち上がりに同期してデータ信号ＤＡを保持するため、クロック信号ＣＫＡ７の立ち上がりとデータ信号ＤＡ１データ期間の中心とが一致する図４（Ａ）の場合において理想的なタイミング関係が得られる。

図４（Ｂ），（Ｃ）は、図４（Ａ）のタイミングに対してデータ信号ＤＡ＿ＩＮが遅延する場合を示す。この遅延がスキューマージンＴｒｓｋｍより小さい場合（図４（Ｂ））、データ信号ＤＡはフリップフロップ回路３０４において正常に保持される。これに対し、データ信号ＤＡ＿ＩＮの遅延がスキューマージンＴｒｓｋｍを超えると（図４（Ｃ））、フリップフロップ回路３０４は動作が不安定になり、データ信号ＤＡを安定に保持できなくなる。

図４（Ｄ），（Ｅ）は、図４（Ａ）のタイミングに対してクロック信号ＣＫＡ７が遅延する場合を示す。この遅延がスキューマージンＴｒｓｋｍより小さい場合（図４（Ｄ））、データ信号ＤＡはフリップフロップ回路３０４において正常に保持される。クロック信号ＣＡＫ７の遅延がスキューマージンＴｒｓｋｍを超えると（図４（Ｅ））、フリップフロップ回路３０４は動作が不安定になり、データ信号ＤＡを安定に保持できなくなる。

以上が、クロック信号ＣＫＡ＿ＩＮ及びデータ信号ＤＡ＿ＩＮのタイミング関係とスキューマージンＴｒｓｋｍについての説明である。クロック信号ＣＫＢ＿ＩＮ及びデータ信号ＤＢ＿ＩＮのタイミング関係とスキューマージンＴｒｓｋｍについても上述と同様である。

次に、検査回路１００の各構成要素について説明する。

検査信号出力回路１０１は、ＰＬＬ回路３１３が発生するクロック信号ＣＫＢ１，ＣＫＢ７に同期した検査パターン信号ＰＡＴ＿Ａ（第２の検査信号）及びクロック信号ＣＫＢ１（第１の検査信号）を出力する。

なお図１の例において、検査信号出力回路１０１はクロック信号ＣＫＢ１に対して何も信号処理を行っていないが、本実施形態において検査信号出力回路１０１が出力する第１の検査信号及び第２の検査信号はクロック信号ＣＫＢ１，ＣＫＢ７に同期する信号であり、その一例としてクロック信号ＣＫＢ７に同期するクロック信号ＣＫＢ１と同じであってもよい。そのため、ここではクロック信号ＣＫＢ１を検査信号出力回路１０１より出力される第１の検査信号として説明している。

検査信号出力回路１０１は、図１の例において、パターン発生器１０２とパラレル／シリアル変換回路１０３を含んでいる。
パターン発生器１０２は、データ信号ＤＡ＿ＩＮを模擬するための検査パターン信号を発生する。パターン発生器１０２は、クロック信号ＣＫＢ１に同期して順次に７ビットの検査パターン信号を発生する。
パラレル／シリアル変換回路１０３は、パターン発生器１０２が発生する７ビットの検査パターン信号を、クロック信号ＣＫＢ７に同期した１ビットの検査パターン信号ＰＡＴ＿Ａに変換する。

フリップフロップ回路１０５は、検査信号出力回路１０１から出力されるクロック信号ＣＫＢ１（第１の検査信号）を、タイミング制御回路１０９から出力される検査クロック信号Ａ１に同期して保持する。

フリップフロップ回路１０４は、検査信号出力回路１０１から出力される検査パターン信号ＰＡＴ＿Ａ（第２の検査信号）を、タイミング制御回路１０９から出力される検査クロック信号Ａ２に同期して保持する。

検査信号入力回路１０６は、データ信号ＤＡ＿ＩＮ及びクロック信号ＣＫＡ＿ＩＮのスキューマージンＴｒｓｋｍの検査を行う場合、フリップフロップ回路１０５に保持される検査信号ＴＣＫＡを差動信号に変換し、クロック信号ＣＫＡ＿ＩＮの代わりに差動レシーバ回路３０２へ入力する。また、フリップフロップ回路１０４に保持される検査信号ＴＤＡを差動信号に変換し、データ信号ＤＡ＿ＩＮの代わりに差動レシーバ回路３０１へ入力する。

検査信号入力回路１０６は、図１の例において、差動トランスミッタ回路１０７及び１０８を有する。
差動トランスミッタ回路１０７は、フリップフロップ回路１０５に保持される信号をＬＶＤＳ方式等の差動信号に変換して、差動レシーバ回路３０２に入力する。
差動トランスミッタ回路１０８は、フリップフロップ回路１０４に保持される信号をＬＶＤＳ方式等の差動信号に変換して、差動レシーバ回路３０１に入力する。
なお、差動トランスミッタ回路１０７，１０８は、自己検査を行わない通常動作時において、出力を高インピーダンス状態に設定してもよい。

タイミング制御回路１０９は、図示しない制御回路からの制御信号に応じて、クロック信号ＣＫＢ７と検査クロック信号Ａ１とのタイミング関係、並びに、クロック信号ＣＫＢ７と検査クロック信号Ａ２とのタイミング関係を独立に制御する。
ここでは一例として、検査クロック信号Ａ１及び検査クロック信号Ａ２とクロック信号ＣＫＢ７とが同一の周波数を有するものとする。この場合タイミング制御回路１０９は、例えば次の図５に示すような遅延同期ループ回路を用いて、クロック信号ＣＫＢ７と検査クロック信号Ａ１との位相差、並びに、クロック信号ＣＫＢ７と検査クロック信号Ａ２との位相差をそれぞれ制御することが可能である。

図５は、タイミング制御回路１０９の構成の一例を示す図である。
図５に示すタイミング制御回路１０９は、遅延ループ回路（delay-locked loop circuit：以降、ＤＬＬ回路と呼ぶ）５００と、選択回路５０５，５０６と、デコード回路５０７，５０８とを有する。またＤＬＬ回路は、位相比較回路５０１と、チャージポンプ回路５０２と、フィルタ回路５０３と、縦続接続された遅延素子Ｄ１〜Ｄ１０を含む遅延回路５０４とを有する。
なお、図５においては、タイミング制御回路１０９の入出力信号を表す符号の横に、後述するタイミング制御回路２０９の入出力信号を表す符号を括弧書きで付加している。

位相比較回路５０１は、遅延回路５０４の遅延素子Ｄ１０から出力される遅延信号ＴＰ１０とクロック信号ＣＫＢ７とを入力し、２つの入力信号の位相を比較する。
チャージポンプ回路５０２は、位相比較回路５０１の比較結果に応じて、２つの入力信号の位相差を減少させる負帰還制御が働くように、不図示のキャパシタを充電若しくは放電する。
フィルタ回路５０３は、例えばローパスフィルタ回路であり、負帰還ループの伝達特性を調節する。チャージポンプ回路５０２のキャパシタに発生する電圧の低域成分を遅延回路５０４に供給する。
遅延回路５０４は、入力されるクロック信号ＣＫＢ７にフィルタ回路４０３からの電圧に応じた遅延を与えて出力する。クロック信号ＣＫＢ７は、縦続接続された遅延素子Ｄ１〜Ｄ１０の初段（遅延素子Ｄ１）から"Ｄ１，Ｄ２，Ｄ３，…，Ｄ１０"の順番で各遅延素子を伝播する。遅延素子Ｄ１〜Ｄ１０はそれぞれ遅延信号ＴＰ１〜ＴＰ１０を出力する。

ＤＬＬ回路５００によれば、クロック信号ＣＫＢ７の位相が遅延信号ＴＰ１０の位相と一致するように負帰還制御が働くため、遅延信号ＴＰ１０はクロック信号ＣＫＢ７に対してその約１周期分の遅延を有する。また、遅延素子Ｄ１〜Ｄ１０が互いに同等の遅延特性を有するものとすると、各遅延素子ではクロック信号ＣＫＢ７の約１０分の１周期ずつの遅延が発生する。クロック信号ＣＫＢ７に対する各遅延信号の遅延は"ＴＰ１，ＴＰ２，…，ＴＰ１０"の順番で大きくなる。

デコード回路５０８は、不図示の制御回路から供給される４ビットの制御信号ＣＮＴ＿ＣＫをデコードし、そのデコード結果を選択回路５０６に供給する。
選択回路５０６は、デコード回路５０８においてデコードされた制御信号に応じて、ＤＬＬ回路５００が発生する１０の遅延信号ＴＰ１〜ＴＰ１０から１つの遅延信号を選択し、これを検査クロック信号Ａ１として出力する。

デコード回路５０７は、不図示の制御回路から供給される４ビットの制御信号ＣＮＴ＿ＤＴをデコードし、そのデコード結果を選択回路５０５に供給する。
選択回路５０５は、デコード回路５０７においてデコードされた制御信号に応じて、ＤＬＬ回路５００が発生する１０の遅延信号ＴＰ１〜ＴＰ１０から１つの遅延信号を選択し、これを検査クロック信号Ａ２として出力する。

図５に示すタイミング制御回路１０９によれば、クロック信号ＣＫＢ７と検査クロック信号Ａ１との位相差を制御信号ＣＮＴ＿ＣＫに応じて１０分の１周期の分解能で調整可能である。また、クロック信号ＣＫＢ７と検査クロック信号Ａ２との位相差も制御信号ＣＮＴ＿ＤＴに応じて１０分の１周期の分解能で調整可能である。

判定回路１１０は、クロック信号ＣＫＡ＿ＩＮ及びデータ信号ＤＡ＿ＩＮのタイミング関係に応じた回路動作の自己検査を行うとき、シリアル／パラレル変換回路３０５を介してフリップフロップ回路３０４の出力信号を入力する。そして、入力した信号とパターン発生器１０２で発生した検査パターン信号ＰＡＴ＿Ａとを照合し、その照合結果から、フリップフロップ回路３０４に正しいデータが保持されているか判定する。
例えば判定回路１１０は、検査信号ＴＣＫＡ及びＴＤＡが所定のスキューを持つように両者のタイミング関係が制御されているとき、この検査信号ＴＣＫＡ，ＴＤＡに応じたデータがフリップフロップ回路３０４において正しく保持されるか判定する。

次に、検査回路２００の各構成要素について説明する。

検査回路２００の検査信号出力回路２０１、フリップフロップ回路２０４，２０５、検査信号入力回路２０６、タイミング制御回路２０９、判定回路２１０は、それぞれ、検査回路１００の検査信号出力回路１０１、フリップフロップ回路１０４，１０５、検査信号入力回路１０６、タイミング制御回路１０９、判定回路１１０と対応しており、同等な機能を有している。

検査回路２００と検査回路１００との主な違いは、検査対象となる入力系統が異なる点にある。すなわち、検査回路１００は、クロック信号ＣＫＡ＿ＩＮ及びデータ信号ＤＡ＿ＩＮが入力される差動レシーバ３０１，３０２側の入力系統（以下、Ａ系統と呼ぶ）のスキューマージンＴｒｓｋｍを検査するのに対し、検査回路２００は、クロック信号ＣＫＢ＿ＩＮ及びデータ信号ＤＢ＿ＩＮが入力される差動レシーバ３１１，３１２側の入力系統（以下、Ｂ系統と呼ぶ）のスキューマージンＴｒｓｋｍを検査する。

また、検査回路１００の検査信号出力回路１０１及びタイミング制御回路１０９は、Ｂ系統のＰＬＬ回路３１３において発生するクロック信号（ＣＫＢ１，ＣＫＢ７）を入力するのに対し、検査回路２００の検査信号出力回路２０１及びタイミング制御回路２０９は、Ａ系統のＰＬＬ回路３０３において発生するクロック信号（ＣＫＡ１，ＣＫＡ７）を入力する。
すなわち、一方の入力系統の検査を行う場合、他方の入力系統をクロック信号の入力に利用する。

検査信号出力回路２０１は、ＰＬＬ回路３０３が発生するクロック信号ＣＫＡ１，ＣＫＡ７に同期したクロック信号ＣＫＡ１（第１の検査信号）及び検査パターン信号ＰＡＴ＿Ｂ（第２の検査信号）を出力する。

検査信号出力回路２０１は、図１の例において、パターン発生器２０２とパラレル／シリアル変換回路２０３を含んでいる。
パターン発生器２０２は、データ信号ＤＢ＿ＩＮを模擬するための７ビットの検査パターン信号をクロック信号ＣＫＡ１に同期して順次に発生する。
パラレル／シリアル変換回路２０３は、パターン発生器２０２が発生する７ビットの検査パターン信号を、クロック信号ＣＫＡ７に同期した１ビットの検査パターン信号ＰＡＴ＿Ｂに変換する。

フリップフロップ回路２０５は、検査信号出力回路２０１から出力されるクロック信号ＣＫＡ１（第１の検査信号）を、タイミング制御回路２０９から出力される検査クロック信号Ｂ１に同期して保持する。

フリップフロップ回路２０４は、検査信号出力回路２０１から出力される検査パターン信号ＰＡＴ＿Ｂ（第２の検査信号）を、タイミング制御回路２０９から出力される検査クロック信号Ｂ２に同期して保持する。

検査信号入力回路２０６は、データ信号ＤＢ＿ＩＮ及びクロック信号ＣＫＢ＿ＩＮのスキューマージンＴｒｓｋｍの検査を行う場合、フリップフロップ回路２０５に保持される検査信号ＴＣＫＢを差動信号に変換し、クロック信号ＣＫＢ＿ＩＮの代わりに差動レシーバ回路３１２へ入力する。また、フリップフロップ回路２０４に保持される検査信号ＴＤＢを差動信号に変換し、データ信号ＤＢ＿ＩＮの代わりに差動レシーバ回路３１１へ入力する。

検査信号入力回路２０６は、図１の例において、差動トランスミッタ回路２０７及び２０８を有する。差動トランスミッタ回路２０７は、フリップフロップ回路２０５に保持される信号をＬＶＤＳ方式等の差動信号に変換して、差動レシーバ回路３１２に入力する。差動トランスミッタ回路２０８は、フリップフロップ回路２０４に保持される信号をＬＶＤＳ方式等の差動信号に変換して、差動レシーバ回路３１１に入力する。
なお、差動トランスミッタ回路２０７，２０８は、自己検査を行わない通常動作時において、出力を高インピーダンス状態に設定する。

タイミング制御回路２０９は、図示しない制御回路からの制御信号に応じて、クロック信号ＣＫＡ７と検査クロック信号Ｂ１とのタイミング関係、並びに、クロック信号ＣＫＡ７と検査クロック信号Ｂ２とのタイミング関係を独立に制御する。タイミング制御回路２０９は、例えば図５と同様な構成を有する。

判定回路２１０は、クロック信号ＣＫＢ＿ＩＮ及びデータ信号ＤＢ＿ＩＮのタイミング関係に応じた回路動作の自己検査を行うとき、シリアル／パラレル変換回路３１５を介してフリップフロップ回路３１４の出力信号を入力する。そして、入力した信号とパターン発生器２０２で発生した検査パターン信号ＰＡＴ＿Ｂとを照合し、その照合結果から、フリップフロップ回路３１４に正しいデータが保持されているか判定する。

次に、上述した構成を有する本実施形態に係る半導体集積回路においてスキューマージンＴｒｓｋｍの検査を行う場合の動作について、図６〜図８を参照して説明する。

図６は、Ａ系統のスキューマージンＴｒｓｋｍの検査を行う場合における各部の信号のタイミング関係を示す図である。
Ａ系統の検査を行う場合、Ｂ系統の差動レシーバ回路３１２に検査用のクロック信号ＣＫＢ＿ＩＮが入力され、これによりＰＬＬ回路３１３においてクロック信号ＣＫＢ１，ＣＫＢ７が発生する（図６（Ａ），（Ｇ））。
クロック信号ＣＫＢ７が発生すると、これに基づいてタイミング制御回路１０９から検査クロック信号Ａ１，Ａ２が発生する（図６（Ｃ），（Ｄ））。
クロック信号ＣＫＢ１，ＣＫＢ７が発生すると、これに同期した検査パターン信号ＰＡＴ＿Ａが検査信号出力回路１０１から出力される（図６（Ｂ））。
検査パターン信号ＰＡＴ＿Ａは、フリップフロップ回路１０４において検査クロック信号Ａ２に同期して保持される（図６（Ｄ））。またクロック信号ＣＫＢ１は、フリップフロップ回路１０５において検査クロック信号Ａ１に同期して保持される（図６（Ｃ））。

検査クロック信号Ａ１とＡ２の立ち上がりエッジに時間差Ｔｄが生じると、これに応じて、検査信号ＴＣＫＡの立ち上がりエッジと検査信号ＴＤＡのデータ変化点との間に時間差が生じる。また、差動レシーバ回路３０１，３０２に入力される検査用の差動信号にも同様な時間差が生じる。
この時間差をタイミング制御回路１０９によって調整することにより、図４（Ａ）に示す理想的タイミングからのズレ（スキュー）を任意に設定することができる。したがって、設定したスキューにおいてフリップフロップ回路３０４が正しくデータを保持するかどうかを判定部１１０が判定することにより、Ａ系統の入力回路が所定のスキューマージンＴｒｓｋｍを有しているかどうかを判定することができる。
以上はＡ系統における検査の説明であるが、Ｂ系統においても上記と同様にスキューマージンＴｒｓｋｍの判定が可能である。

ところで、検査回路１００，２００において検査されるスキューマージンＴｒｓｋｍは、主としてフリップフロップ回路３０４，３１４のセットアップ時間とホールド時間に関連する特性を表しているが、検査回路に設けられているフリップフロップ回路（１０４，１０５，２０４，２０５）も同様な特性を持つ。すなわち、データが変化している期間において信号の保持を行うと、誤った値を保持したり動作が不安定になる可能がある。したがって、タイミング制御回路１０９，２０９では、フリップフロップ回路（１０４，１０５，２０４，２０５）の入力信号が変化する期間を避けるように検査クロック信号（Ａ１，Ａ２，Ｂ１，Ｂ２）の立ち上がりエッジを設定する必要がある。

図７は、検査回路内のフリップフロップ回路が信号保持動作を禁止された期間において信号の保持を行った場合の一例を示す図である。
図７（Ａ）のクロック信号ＣＫＢ１において斜線で示す部分は、フリップフロップ回路１０５による信号保持動作が禁止される期間を示す。また、図７（Ｂ）の検査パターン信号ＰＡＴ＿Ａにおいて斜線で示す部分は、フリップフロップ回路１０４による信号の保持動作が禁止されている期間を示す。
図７（Ｃ）に示すように、この斜線の期間において検査クロック信号Ａ１（図７（Ｃ））に立ち上がりエッジが生じているため、クロック信号ＣＫＢ１をフリップフロップ回路１０５に保持する動作が実行されている。これにより、フリップフロップ回路１０５に保持される検査信号ＴＣＫＡ（図７（Ｅ））は、図の斜線で示すように不定状態となる。

一方、本実施形態に係る半導体記憶装置では、上記のようにフリップフロップ回路の信号保持動作を禁止される期間が存在しても、２つの検査クロック信号（Ａ１及びＡ２、Ｂ１及びＢ２）の位相をクロック信号（ＣＫＢ７、ＣＫＡ７）に対してそれぞれ独立に制御することによって、検査信号のスキューを広範囲に調整することが可能である。

図８は、Ａ系統の入力回路の検査において、フリップフロップ回路１０４，１０５の信号保持動作が禁止された期間を避けつつ、検査信号ＴＣＡＫ及びＴＤＡのスキューを１周期に渡り調整する例を示す。
図８（Ａ）はクロック信号ＣＫＢ１、図８（Ｂ）は検査パターン信号ＰＡＴ＿Ａを示す。また、図８（Ｃ）〜（Ｋ）は、検査クロック信号Ａ１としてそれぞれ遅延信号ＴＰ１〜Ｔ９を選択した場合の検査信号ＴＣＫを示す。図８（Ｌ）〜（Ｔ）は、検査クロック信号Ａ２として遅延信号ＴＰ１〜ＴＰ９を選択した場合の検査信号ＴＤＡを示す。

図８の例では、３つの遅延信号（ＴＰ９，ＴＰ１０，ＴＰ１）の立ち上がりエッジと信号保持動作の禁止期間が重なっているため、タイミング制御回路１０９ではこれらの信号を検査クロック信号Ａ１やＡ２として出力することができない。

もし検査クロック信号Ａ１が遅延信号ＴＰ２に固定されていると、検査クロック信号Ａ２を遅延信号ＴＰ２〜ＴＰ８の範囲で変化させても、両者の立ち上がりエッジの時間差Ｔｄは最大"（１周期）×６／１０"までであり、１周期に渡って時間差Ｔｄを調整することができない。
これに対し、検査クロック信号Ａ１及びＡ２の両方を調整可能とすると、図８に示すように遅延信号Ｔ２〜Ｔ８の選択を適切に行えば、１周期に渡って時間差Ｔｄを調整することが可能になる。
例えば一方の検査クロック信号を遅延信号ＴＰ２とし、他方の検査クロック信号を遅延信号ＴＰ２〜ＴＰ８の範囲で選択すれば、時間差Ｔｄをゼロから"（１周期）×６／１０"までの範囲で調整することができる。また、一方の検査クロック信号を遅延信号ＴＰ５とし、他方の検査クロック信号を遅延信号ＴＰ２〜ＴＰ５の範囲で選択すれば、時間差Ｔｄを"（１周期）×７／１０"ゼロから１周期までの範囲で調整することができる。

以上説明したように、本実施形態に係る半導体集積回路によれば、クロック信号ＣＫＢ７に同期したクロック信号ＣＫＢ１（ＣＫＡ１）及び検査パターン信号ＰＡＴ＿Ａ（ＰＡＴ＿Ｂ）が検査信号出力回路１０１（２０１）から出力される。クロック信号ＣＫＢ１（ＣＫＡ１）は、検査クロック信号Ａ１（Ｂ１）に同期してフリップフロップ回路１０５（２０５）に保持され、検査パターン信号ＰＡＴ＿Ａ（ＰＡＴ＿Ｂ）は、検査クロック信号Ａ２（Ｂ２）に同期してフリップフロップ回路１０４（２０４）に保持される。そして、クロック信号ＣＫＡ＿ＩＮ（ＣＫＢ＿ＩＮ）とデータ信号ＤＡ＿ＩＮ（ＤＢ＿ＩＮ）とのタイミング関係に応じた回路動作の自己検査を行う場合、フリップフロップ回路１０５（２０５）に保持される検査信号ＴＣＫＡ（ＴＣＫＢ）がクロック信号ＣＫＡ＿ＩＮ（ＣＫＢ＿ＩＮ）の代わりに差動レシーバ回路３０２（３１２）に入力され、フリップフロップ回路１０４（２０４）に保持される検査信号ＴＤＡ（ＴＤＢ）がクロック信号ＤＡ＿ＩＮ（ＤＢ＿ＩＮ）の代わりに差動レシーバ回路３０１（３１１）に入力される。また、このとき、タイミング制御回路１０９（２０９）では、クロック信号ＣＫＢ７（ＣＫＡ７）と検査タイミング信号Ａ１（Ｂ１）とのタイミング関係、並びに、クロック信号ＣＫＢ７（ＣＫＡ７）と検査タイミング信号Ａ２（Ｂ２）とのタイミング関係が各々独立に制御される。
このように、複数の入力信号のタイミング関係に係わる自己検査を半導体集積回路の内部に設けた回路で行うことにより、外部装置から信号ピンを経由して検査を行う場合に比べて信号経路が短くなり、遅延が小さくなるため、簡易な回路構成で精度の高い検査を行うことができる。高速な信号を処理する半導体集積回路の回路素子は、その動作速度を達成できる十分な性能を有しているため、例えば簡易な構成の遅延同期ループ回路を用いて非常に微小な位相差を精度良く作り出すことが可能である。

また、高速な信号の検査を半導体集積回路の内部で行うことにより、測定系の影響を受け難くなり、検査精度を高めることができる。特に、高速なＬＳＩテスタによる微妙な検査や高周波の信号を扱う検査用のボードなど、大量の製品を扱う製造ライン等において不安定要因になり易い要素をなくすことができるため、検査の安定性を格段に向上することができる。

更に、半導体集積回路の内部で検査パターン信号の生成や判定処理を行うことにより、外部のＬＳＩテスタを用いる場合に比べてテスト時間を短縮することができる。

しかも、高速な信号の生成と検査結果の判定を半導体集積回路の内部の回路で行うことにより、外部に高速なＬＳＩテスタを設けなくて良くなるため、検査設備を簡易化し、製造コストを低減することができる。

また、本実施形態に係る半導体集積回路によれば、クロック信号ＣＫＢ７（ＣＫＡ７）と検査タイミング信号Ａ１（Ｂ１）とのタイミング関係、並びに、クロック信号ＣＫＢ７（ＣＫＡ７）と検査タイミング信号Ａ２（Ｂ２）とのタイミング関係を各々独立に制御できるため、一方を固定する場合に比べて、検査信号ＴＣＫＡ（ＴＣＫＢ）と検査信号ＴＤＡ（ＴＤＢ）とのタイミング関係をより広範囲に調節することができる。
特に高速な信号を処理する場合、フリップフロップ３０４（３１４）のセットアップ／ホールド特性や、差動レシーバ３０１，３０２（３１１，３１１）の遅延など、種々の回路特性の変動やばらつきが検査に影響を与え易くなるため、本実施形態のように調整範囲を広くすることによって、高速な信号でも確実に検査を行うことができる。

加えて、本実施形態に係る半導体集積回路によれば、複数系統の入力回路の検査を行う複数の検査回路を有しており、この複数系統の１つについて検査を行う場合に、検査しない他の系統の入力回路を利用して検査用のクロック信号を入力するため、検査用に特別な入力ピンを設ける場合に比べて、ピン数の削減とパッケージサイズの小型化を図ることができる。

次に、本実施形態の他の構成例について図９を参照して説明する。

上述の実施形態では、タイミング制御回路１０９（２０９）において複数の遅延信号から１つの遅延信号を選択することにより検査信号ＴＣＫＡ（ＴＣＫＢ）と検査信号ＴＤＡ（ＴＤＢ）とのタイミング関係を制御している。この場合、選択できる遅延信号の数が少ないと最適な検査ポイントに調節できない可能性がある。
そこで、例えば図９に示すように、検査信号出力回路１０１及びタイミング制御回路１０９に供給するクロック信号をＰＬＬ回路などの周波数制御が可能な回路によって調整しても良い。

図９に示す半導体集積回路は、図１に示す半導体集積回路と同様な構成を有するとともに、ＰＬＬ回路１１１及び２１１を有する。ＰＬＬ回路１１１は検査回路１００に含まれ、ＰＬＬ回路２１１は検査回路２００に含まれる。

ＰＬＬ回路１１１は、差動レシーバ回路３１２から出力されるクロック信号ＣＫＢに基づいて、これに同期したクロック信号ＣＦＢ１及びＣＦＢ７を出力する。ＰＬＬ回路１１１は、クロック信号ＣＦＢ１の周波数を制御信号に応じて調整するとともに、クロック信号ＣＦＢ７の周波数をクロック信号ＣＦＢ１の周波数の７倍に設定する。
検査信号出力回路１０１及びタイミング制御回路１０９は、ＰＬＬ回路３１３が発生するクロック信号ＣＫＢ１，ＣＫＢ７の代わりに、このＰＬＬ回路１１１が発生するクロック信号ＣＦＢ１，ＣＦＢ７を入力する。

ＰＬＬ回路２１１は、差動レシーバ回路３０２から出力されるクロック信号ＣＫＡに基づいて、これに同期したクロック信号ＣＦＡ１及びＣＦＡ７を出力する。ＰＬＬ回路２１１は、クロック信号ＣＦＡ１の周波数を制御信号に応じて調整するとともに、クロック信号ＣＦＡ７の周波数をクロック信号ＣＦＡ１の周波数の７倍に設定する。
検査信号出力回路２０１及びタイミング制御回路２０９は、ＰＬＬ回路３０３が発生するクロック信号ＣＫＡ１，ＣＫＡ７の代わりに、このＰＬＬ回路２１１が発生するクロック信号ＣＦＢ１，ＣＦＢ７を入力する。

図１０は、ＰＬＬ回路１１１，２１１の構成の一例を示す図である。
図１０に示すＰＬＬ回路１１１，２１１は、位相比較回路６０１と、チャージポンプ回路６０２と、フィルタ回路６０３と、電圧制御発振回路６０４と、プログラマブル分周回路６０５、分周回路６０６とを有する。
なお、図１０においては、ＰＬＬ回路１１１の入出力信号を表す符号の横にＰＬＬ回路２１１の入出力信号を表す符号を括弧書きで付加している。

位相比較回路６０１、チャージポンプ回路６０２、フィルタ回路６０３、電圧制御発振回路６０４は、それぞれ、図２における位相比較回路４０１、チャージポンプ回路４０２、フィルタ回路４０３、電圧制御発振回路４０４と同様の機能を有しており、同様に動作する。
ただし、位相比較回路６０１は、クロック信号ＣＫＢ（ＣＫＡ）とプログラマブル分周回路６０５において分周された信号とを入力し、２つの入力信号の位相を比較する。

プログラマブル分周回路６０５は、制御信号ＣＮＴ＿Ｆに応じて全体の分周比を設定し、電圧制御発振回路６０４から出力される発振信号をこの分周比により分周して位相比較回路６０１に帰還する。

分周回路６０６は、電圧制御発振回路６０４から出力される発振信号を７分の１に分周する。分周回路６０６の入力信号はクロック信号ＣＦＢ７（ＣＦＡ７）、出力信号はクロック信号ＣＦＢ１（ＣＦＡ１）となる。

図１０に示すＰＬＬ回路１１１（２１１）によれば、プログラマブル分周回路６０５の出力信号がクロック信号ＣＫＢ（ＣＫＡ）の位相と一致するように負帰還制御が働くため、分周回路６０６に入力されるクロック信号ＣＦＢ７（ＣＦＡ７）の周波数は、プログラマブル分周回路６０５に設定された分周比とクロック信号ＣＫＢ（ＣＫＡ）の周波数との積に概ね等しくなる。また、クロック信号ＣＦＢ１（ＣＦＡ１）の周波数は、クロック信号ＣＦＢ７（ＣＦＡ７）の周波数の７分の１になる。
したがって、プログラマブル分周回路６０５の分周比を制御信号ＣＮＴ＿Ｆに応じて制御することにより、クロック信号ＣＦＢ７（ＣＦＡ７）及びクロック信号ＣＦＢ１（ＣＦＡ１）の周波数を制御することができるとともに、両者の周波数比を７対１に固定することができる。

図１１は、クロック信号ＣＦＢ７の周波数を変化させることにより、検査のしきい値を適切に設定できる例を説明するための図である。
図１１（Ａ）は、クロック信号ＣＦＢ７（図１１（Ｆ））を周波数ｆｍに設定した場合における最適なタイミングの検査信号ＴＤＡを示す。この最適なタイミングからのズレは、タイミング制御回路１０９から検査クロック信号Ａ２として出力する遅延信号をＴＡＰ１，…，ＴＡＰ１０より選択することで段階的に調整される。図１１（Ｂ），（Ｃ），（Ｄ）は、それぞれ、遅延信号ＴＡＰｎ，ＴＡＰｎ＋１，ＴＡＰｎ＋２を検査クロック信号Ａ２として選択した場合の検査信号ＴＤＡを示す。ただし、ｎは１から８までの整数を示す。

スキューマージンＴｒｓｋｍには、例えば図１１に示すように、仕様上で規定される値と実測定によって把握される平均的な実力値とが存在する。検査対象の半導体集積回路が、仕様において規定されたスキューマージンＴｒｓｋｍを持っているかどうか検査する場合は、スキューマージンＴｒｓｋｍの仕様上の値と実力値との間に検査信号ＴＤＡのスキューを設定し、この状態で回路が正常に動作するかどうかを判定回路１１０により判定する。正常に動作しなければスキューマージンＴｒｓｋｍの仕様値を満たしていないと判定する。

ところが図１１の例においてクロック信号ＣＦＢ７が周波数ｆｍの場合、スキューマージンＴｒｓｋｍの仕様上の値と実力値との間に検査信号ＴＤＡのスキューを設定しようとすると、検査信号ＴＤＡのスキューがスキューマージンＴｒｓｋｍの仕様値と非常に近くなってしまう（図１１（Ｄ））。図１１では、設定可能な検査信号ＴＤＡのスキューとスキューマージンＴｒｓｋｍの実力値との時間差をＴａで表し、この設定可能なスキューとスキューマージンＴｒｓｋｍの仕様値との時間差をＴｂで表している。理想的にはＴｂ＝Ｔａであるところを、図１１（Ｄ）ではＴｂ＜Ｔａとなっている。この場合、仕様値の性能を僅かに満たしている品質の低い半導体集積回路が検査をパスしてしまう。

このような場合、ＰＬＬ回路１１１のクロック信号ＣＦＢ７の周波数をｆｎからｆｓへ低くした状態で検査を行うことにより、図１１（Ｊ）に示すように、時間差ＴｂとＴａがほぼ等しくなるようにすることができる。
このように、検査信号ＴＤＡのスキューを適切な値に設定した状態で半導体集積回路の検査を行えば、歩留りと故障率とのトレードオフを適切に均衡させて、生産性を高めることができる。

以上、本発明の幾つかの実施形態について説明したが、本発明は上記の形態のみに限定されるものではなく、種々のバリエーションを含んでいる。

上述の実施形態では１つのクロック信号と１つのデータ信号とのタイミング関係に応じた回路動作を検査する例を挙げているが、本発明はこれに限定されない。１つのクロック信号に同期して複数のデータ信号を入力する回路にも本発明は適用可能である。

また、検査回路の数は上記の例のように２つに限定されるものではなく、例えば複数系統の入力回路が半導体集積回路に設けられている場合には、その各系統に１つずつ検査回路を設けても良い。

図９の例では周波数制御回路としてのＰＬＬ回路１１１及び２１１を半導体集積回路の内部に形成する例を挙げているが、この回路を検査装置側に設けても良い。すなわち、図１に示す半導体集積回路を検査する場合、半導体集積回路に検査用に入力するクロック信号の周波数を、そのクロック信号の発生源の検査装置において制御しても良い。

本発明の実施形態に係る半導体集積回路の構成の一例を示す図である。 ＰＬＬ回路の構成の一例を示す図である。 クロック信号とデータ信号とのタイミング関係の一例を示す図である。 スキューマージンを説明するための図である。 タイミング制御回路の構成の一例を示す図である。 スキューマージンの検査を行う場合における各部の信号のタイミング関係を示す図である。 検査回路内のフリップフロップ回路が信号保持動作を禁止された期間において信号の保持を行った場合の一例を示す図である。 フリップフロップ回路の信号保持動作が禁止された期間を避けつつ、入力信号の代わりに入力される２つの検査信号のスキューを１周期間に渡って調整する例を示す図である。 本実施形態に係る半導体集積回路の他の構成例を示す図である。 周波数制御回路としてのＰＬＬ回路の構成例を示す図である。 クロック信号の周波数を変化させることにより、検査のしきい値を適切に設定できる例を説明するための図である。 ＬＳＩのセットアップ時間とホールド時間を検査するための検査装置の一例を示す図である。

符号の説明

３０１，３０２，３１１，３１２…差動レシーバ回路、１１１，２１１，３０３，３１３…ＰＬＬ回路、１０３，２０３，３０５，３１５…シリアル／パラレル変換回路、３００…デジタル回路、１００，２００…検査回路、１０１，２０１…検査信号出力回路、１０４，１０５，２０４，２０５…フリップフロップ回路、１０４，１０５，２０４，２０５…フリップフロップ、１０６，２０６…検査信号入力回路、１０９，２０９…タイミング制御回路、１１０，２１０…判定回路、５００…遅延ループ回路、５０５，５０６…選択回路、５０７，５０８…デコード回路

Claims (10)

1. クロック信号に同期してデータ信号をそれぞれ入力する複数の入力系統と、第１の入力信号と少なくとも１つの第２の入力信号とのタイミング関係に応じた１の入力系統の回路動作を自己検査する検査回路とを具備した半導体集積回路であって、
   上記検査回路は、
   入力クロック信号に同期した第１の検査信号及び第２の検査信号を出力する検査信号出力回路と、
   上記第１の検査信号を第１の検査クロック信号に同期して保持する第１のフリップフロップ回路と、
   上記第２の検査信号を第２の検査クロック信号に同期して保持する第２のフリップフロップ回路と、
   上記自己検査を行う場合、上記第１のフリップフロップ回路に保持される検査信号を上記第１の入力信号として１の入力系統に入力するとともに、上記第２のフリップフロップ回路に保持される検査信号を上記第２の入力信号として上記１の入力系統に入力する検査信号入力回路と、
   第１の制御信号に応じて上記第１の検査クロック信号と上記入力クロック信号とのタイミング関係を制御するとともに、第２の制御信号に応じて上記第２の検査クロック信号と上記入力クロック信号とのタイミング関係を制御するタイミング制御回路と、
   を有し、
   上記自己検査を行なう場合に、上記入力クロック信号が他の１の入力系統から上記検査回路に供給される、
   半導体集積回路。
2. 上記検査回路を複数有しており、
   １の検査回路により１の入力系統の上記自己検査を行う場合、他の１の入力系統に供給される入力信号若しくはこれに同期する信号が、当該１の検査回路に上記入力クロック信号として供給される、
   請求項１に記載の半導体集積回路。
3. 上記複数の入力系統がそれぞれ上記検査回路に対応する位相同期ループ回路を有しており、
   各位相同期ループ回路は、対応する入力系統に供給されるクロック信号に同期した第１のクロック信号、並びに、当該第１のクロック信号の周波数を逓倍した第２のクロック信号を発生し、
   １の検査回路より１の入力系統の上記自己検査を行う場合、
   当該１の検査回路に含まれる検査信号出力回路は、他の１の入力系統の位相同期ループ回路において発生する第１のクロック信号に同期した上記第１の検査信号及び上記第２の検査信号を出力し、
   当該１の検査回路に含まれるタイミング制御回路は、上記他の１の入力系統の位相同期ループ回路において発生する第２のクロック信号を上記第１の制御信号に応じて遅延させ上記第１の検査クロック信号として出力するとともに、当該第２のクロック信号を上記第２の制御信号に応じて遅延させ上記第２の検査クロック信号として出力する、
   請求項２に記載の半導体集積回路。
4. 上記タイミング制御回路は、
   上記第２のクロック信号に対してそれぞれ所定の位相差を有する複数の遅延信号を出力する遅延同期ループ回路と、
   上記複数の遅延信号から上記第１の制御信号に応じて選択した１の遅延信号を上記第１の検査クロック信号として出力する第１の選択回路と、
   上記複数の遅延信号から上記第２の制御信号に応じて選択した１の遅延信号を上記第２の検査クロック信号として出力する第２の選択回路と、
   を含む、
   請求項３に記載の半導体集積回路。
5. 上記検査回路は、制御信号に応じて上記入力クロック信号の周波数を制御する周波数制御回路を更に有する、
   請求項１、２、３又は４の何れか一に記載の半導体集積回路。
6. 上記検査回路が、上記検査信号入力回路によって上記第１の入力信号及び上記第２の入力信号として入力される検査信号に応じた上記入力系統の出力信号に基づいて、上記入力系統の動作が正常か否かを判定する判定回路を更に有する、
   請求項１、２、３、４又は５の何れか一に記載の半導体集積回路。
7. 第１のクロック信号に応じて第１のデータ信号を入力して出力する第１の記憶回路と、 第２のクロック信号に応じて第２のデータ信号を入力して出力する第２の記憶回路と、 上記第２のクロック信号に応じて第１及び第２の試験信号を生成する第１の試験信号生成回路と、
   上記第２のクロック信号に応じて第１及び第２のタイミング信号を生成する第１のタイミング信号生成回路と、
   上記第１のタイミング信号に応答して上記第１の試験信号を入力して第１の試験データ信号として出力する第３の記憶回路と、
   上記第２のタイミング信号に応答して上記第２の試験信号を入力して第１の試験クロック信号として出力する第４の記憶回路と、
   上記第１のクロック信号に応じて第３及び第４の試験信号を生成する第２の試験信号生成回路と、
   上記第１のクロック信号に応じて第３及び第４のタイミング信号を生成する第２のタイミング信号生成回路と、
   上記第３のタイミング信号に応答して上記第３の試験信号を入力して第２の試験データ信号として出力する第５の記憶回路と、
   上記第４のタイミング信号に応答して上記第４の試験信号を入力して第２の試験クロック信号として出力する第６の記憶回路と、
   上記第１の試験データ信号を上記第１の記憶回路に供給するための第１の試験信号入力回路と、
   上記第１の試験クロック信号を上記第１の記憶回路に供給するための第２の試験信号入力回路と、
   上記第２の試験データ信号を上記第２の記憶回路に供給するための第３の試験信号入力回路と、
   上記第２の試験クロック信号を上記第２の記憶回路に供給するための第４の試験信号入力回路と
   を有し、
   上記第２のクロック信号に基づいて上記第１の記憶回路の試験が実行され、上記第１のクロック信号に基づいて上記第２の記憶回路の試験が実行される、
   半導体集積回路。
8. 第１の外部データ信号を入力して上記第１のデータ信号として出力する第１の入力回路と、
   第１の外部クロック信号を入力する第２の入力回路と、
   上記第２の入力回路に電気的に接続され、上記第１の外部クロック信号と同じ周波数の第３のクロック信号と当該第３のクロック信号よりも高い周波数の上記第１のクロック信号とを出力する第１のＰＬＬ回路と、
   第２の外部データ信号を入力して上記第２のデータ信号として出力する第３の入力回路と、
   第２の外部クロック信号を入力する第４の入力回路と、
   上記第４の入力回路に電気的に接続され、上記第２の外部クロック信号と同じ周波数の第４のクロック信号と当該第４のクロック信号よりも高い周波数の上記第２のクロック信号とを出力する第２のＰＬＬ回路と、
   を更に有し、
   上記第２の試験信号が上記第４のクロック信号であり、上記第４の試験信号が上記第３のクロック信号である、
   請求項７に記載の半導体集積回路。
9. 上記第１の試験信号生成回路が試験データを生成するための第１のパターン発生回路を有し、
   上記第２の試験信号生成回路が試験データを生成するための第２のパターン発生回路を有する、
   請求項８に記載の半導体集積回路。
10. 上記第１及び第２のタイミング信号の位相が互いに異なっており、
    上記第３及び第４のタイミング信号の位相が互いに異なっている、
    請求項７乃至９の何れかに記載の半導体集積回路。

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