JP2010087512A - シリコンウエハ及びその製造方法 - Google Patents

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Abstract

【課題】ゲッタリングサイト（ｇｅｔｔｅｒｉｎｇ ｓｉｔｅ）を十分に増大させて、後続の高温工程のために生じる結晶欠陥を防止することができるシリコンウエハを提供すること。
【解決手段】表面から一定深さに形成される第１の無欠陥層と、該第１の無欠陥層とシリコンウエハの裏面との間の領域に形成されたバルク領域とを備え、前記第１の無欠陥層は、前記表面から約２０μｍ〜８０μｍの深さに形成され、バルク領域内において、酸素濃度が前記バルク領域の全体にわたって１０％の偏差範囲内で均一な分布を有することを特徴とする。
【選択図】図１

Description

本発明は、半導体製造技術に関し、より詳細には、シリコンウエハ及びその製造方法に関する。
一般に、ほとんどの高電圧素子であるＮＭＯＳトランジスタまたはＰＭＯＳトランジスタのウェル（ｗｅｌｌ）の深さは、普通、基板の表面からほぼ５μｍ〜１０μｍ程度に形成される。５μｍ〜１０μｍ程度のウェルの深さのドーピング形状（ｄｏｐｉｎｇ ｐｒｏｆｉｌｅ）を得るには、イオン注入工程（ｉｏｎ ｉｍｐｌａｎｔａｔｉｏｎ）だけでは実現が難しい。このため、イオン注入工程後、高温の過度な熱処理工程を利用したドーパント拡散（ｄｏｐａｎｔ ｄｉｆｆｕｓｉｏｎ）が必ず要求される。
しかし、高温の過度な熱処理工程により、シリコンバルクで酸素沈殿（ｏｘｙｇｅｎ ｐｒｅｃｉｐｉｔａｔｉｏｎ）が完壁にはなされない。このような完壁でない酸素沈殿のため、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）エッチング後、シリコン基板において環状シリコン転位（ｓｉｌｉｃｏｎ ｄｉｓｌｏｃａｔｉｏｎ）のような結晶欠陥（ｃｒｙｓｔａｌ ｄｅｆｅｃｔ）が生じる。
このような結晶欠陥は、製品の歩留まりを低下させ、高電圧素子のしきい電圧及びＳＲＡＭ待機モード時、漏れ電流の均一性のような電気的パラメーター（ｅｌｅｃｔｒｉｃａｌ ｐａｒａｍｅｔｅｒ）特性を低下させる。さらに、このような結晶欠陥は、半導体の製造工程上、必ず必要な特定工程で行う異物検査時、数多い欠陥に対する検査及び分析時間を増加させ、全体の半導体素子の製造工程の時間を増加させるという問題を起こす。
本発明は、上記のような従来技術の問題点を解決するために提案されたものであって、次のような目的を提供する。
第１に、本発明の目的は、ゲッタリングサイト（ｇｅｔｔｅｒｉｎｇ ｓｉｔｅ）を十分に増大させて、後続の高温工程のために生じる結晶欠陥を防止することができるシリコンウエハを提供することにある。
第２に、本発明の目的は、バルク領域内で高くかつ均一なＢＭＤ（ＢｕｌｋＭｉｃｒｏ Ｄｅｆｅｃｔ）密度を有するシリコンウエハを提供することにある。
第３に、本発明の目的は、ゲッタリングサイトを十分に増大させて、後続の高温工程のために生じる結晶欠陥を防止することができるシリコンウエハの製造方法を提供することにある。
第４に、本発明の目的は、バルク領域内で高くかつ均一なＢＭＤ密度を有するシリコンウエハの製造方法を提供することにある。
第５に、本発明の目的は、前記したシリコンウエハを用いて製造された半導体素子を提供することにある。
第６に、本発明の目的は、前記したシリコンウエハの製造方法を利用した半導体素子の製造方法を提供することにある。
そこで、上記の目的を達成するための本発明によるシリコンウエハは、表面から一定深さに形成される第１の無欠陥層と、該第１の無欠陥層とシリコンウエハの裏面との間の領域に形成されたバルク領域とを備え、前記第１の無欠陥層は、前記表面から約２０μｍ〜８０μｍの深さに形成され、前記バルク領域内において、酸素濃度が前記バルク領域の全体にわたって１０％の偏差範囲内で均一な分布を有することを特徴とする。
また、上記の目的を達成するための本発明によるシリコンウエハの製造方法は、無欠陥層及びバルク領域が形成されるシリコンウエハを準備するステップと、該シリコンウエハを第１の温度で加熱して、前記バルク領域内に析出物の核と析出物を追加的に形成させる第１のアニール処理を行うステップと、前記シリコンウエハを前記第１の温度よりも高い第２の温度で加熱して、前記バルク領域内に形成される析出物の大きさを増大させる第２のアニール処理を行うステップとを含むことを特徴とする。
なお、上記の目的を達成するための本発明によるシリコンウエハの製造方法は、シリコンウエハを準備するステップと、該シリコンウエハを第１の温度で加熱して、前記シリコンウエハ内に析出物の核と析出物を追加的に形成させる第１のアニール処理を行うステップと、前記シリコンウエハを前記第１の温度よりも高い第２の温度で加熱して、前記シリコンウエハ内に形成される析出物の大きさを増大させる第２のアニール処理を行うステップとを含むことを特徴とする。
さらに、上記の目的を達成するための本発明によるシリコンウエハの製造方法は、シリコンウエハを準備するステップと、前記シリコンウエハをファーネスの内部にロードさせるステップと、前記ファーネス内の温度を第１の温度に上昇させるステップと、前記シリコンウエハを前記第１の温度で加熱して、析出物を形成する第１のアニール処理を行うステップと、前記ファーネス内の温度を前記第１の温度よりも高い第２の温度に上昇させるステップと、前記シリコンウエハを前記第２の温度で加熱して、析出物の大きさを成長させて析出物の密度を増加させる第２のアニール処理を行うステップと、前記ファーネス内の温度を前記第１の温度に下降させるステップと、前記シリコンウエハを前記ファーネスからアンロードさせるステップとを含むことを特徴とする。
上記の構成を含む本発明によれば、次のような効果を得ることができる。
第１に、本発明によれば、シリコンウエハに対して互いに異なる温度で２ステップのアニール処理を行うことにより、シリコンウエハ内にゲッタリングサイトを十分に増大させて、後続の高温工程のため、シリコンウエハに生じる結晶欠陥を防止することができる。
第２に、本発明によれば、シリコンウエハに対して互いに異なる温度で２ステップのアニール処理を行うことにより、バルク領域内で高いＢＭＤ密度を有しつつ、全体のバルク領域内でさらに均一なＢＭＤ密度分布を有するシリコンウエハを提供することができる。
第３に、本発明によれば、シリコンウエハに対して互いに異なる温度で２ステップのアニール処理を行った後、その上部にエピタキシャル成長法（ｅｐｉｔａｘｉａｌ ｇｒｏｗｔｈ）を利用してエピ層を形成することにより、特性の優れたエピ層が形成された半導体素子を提供することができる。
第４に、本発明によれば、シリコンウエハに対して互いに異なる温度で２ステップのアニール処理を行い、シリコンウエハ上にスクリーン酸化膜を形成した後、これをイオン注入マスクとして用いたイオン注入工程を行って、シリコンウエハ内にウェルを形成することにより、シリコンウエハ内に十分なゲッタリングサイトを生成させて、後続の高温の過度な熱処理による熱バジェット（ｔｈｅｒｍａｌ ｂｕｄｇｅｔ）のため、結晶欠陥が生じることを防止することができる。
本発明の実施形態に係るシリコンウエハを示した断面図である。 本発明の実施形態に係るシリコンウエハの製造方法を説明するために示したフローチャートである。 本発明の他の実施形態に係るシリコンウエハの製造方法を説明するために示したフローチャートである。 本発明のさらに他の実施形態に係るシリコンウエハの製造方法を説明するために示したフローチャートである。 本発明のさらに他の実施形態に係るシリコンウエハの製造方法を説明するために示したフローチャートである。 本発明の実施形態に係る２ステップのアニール処理方法を説明するために示したフローチャートである。 各条件によるＢＭＤ密度を示した図である。 各条件による無欠陥層の深さを示した図である。 各条件において、酸素濃度によるＢＭＤ密度と無欠陥層の深さとを示した図である。 各条件において、酸素濃度によるＢＭＤ密度と無欠陥層の深さとを示した図である。 各条件において、酸素濃度によるＢＭＤ密度と無欠陥層の深さとを示した図である。 各条件において、酸素濃度によるＢＭＤ密度と無欠陥層の深さとを示した図である。 本発明の実施形態により製造されたシリコンウエハを示した断面図である。 比較例により製造されたシリコンウエハを示した断面図である。 比較例により製造されたエピシリコンウエハのバルク領域に対する結晶欠陥地図を示した図である。 本発明の２ステップのアニール処理方法が適用されたエピシリコンウエハのバルク領域に対する結晶欠陥地図を示した図である。 本発明の実施形態に係る半導体素子の製造方法を説明するために示したフローチャートである。 本発明の実施形態に係る半導体素子の製造方法を説明するために示したフローチャートである。 本発明の実施形態に係る半導体素子の製造方法を説明するために示したフローチャートである。 本発明の実施形態に係る半導体素子の製造方法を説明するために示したフローチャートである。 比較例により製造されたシリコンウエハの結晶欠陥を検査した結果を示した図である。 比較例により製造されたシリコンウエハを示した断面図である。 比較例により製造されたシリコンウエハを示した平面図である。 比較例により製造されたシリコンウエハに対してＢＭＤ密度分布を分析した図である。 本発明の実施形態により製造されたシリコンウエハの結晶欠陥を検査した結果を示した図である。 本発明の実施形態により製造されたシリコンウエハを示した平面図である。 本発明の実施形態により製造されたウエハに対してＢＭＤ密度分布を分析した図である。 ＳＲＡＭ待機モード時、漏れ電流特性を比較した結果の図である。 歩留まり比較結果の図である。
以下、本発明の最も好ましい実施形態を添付した図面を参照して説明する。
図面において、層（または膜）及び領域等の厚さと間隔、そしてシリコンウエハ内に酸素原子、析出物の核、析出物を含むＢＭＤ密度は、説明の便宜及び明確性を期するために誇張されたものである。また、明細書の全体にわたって、層が他の層、領域または基板「上」または「上部」にあると言及される場合に、それは他の層、領域、または基板上に直接形成され得るか、またはそれらの間に第３の層が介在することもあり得る。また、同じ図面符号で表示された部分は同じ層及び領域を示す。
本発明は、シリコンウエハに対して、２ステップのアニール処理を利用してバルク領域内で高いＢＭＤ密度を得ることにより、全体のバルク領域内でさらに均一なＢＭＤ密度分布を実現することができる。これにより、バルク領域内にゲッタリングサイトを十分に増大させて、後続の高温工程のため、シリコンウエハに生じる結晶欠陥を防止することができるという効果を得ることができる。
図１に示すように、本発明の実施形態に係るシリコンウエハ１００は、表面１０１から一定深さに形成された無欠陥層ＤＺ１（Ｄｅｎｕｄｅｄ Ｚｏｎｅ）（以下、第１の無欠陥層とする）と、第１の無欠陥層ＤＺ１と裏面１０２との間の領域に形成されたバルク領域ＢＫとを備える。また、シリコンウエハ１００は、裏面１０２から表面１０１方向に一定深さに形成された無欠陥層ＤＺ２（以下、第２の無欠陥層とする）をさらに備えることができる。
第１の無欠陥層ＤＺ１は、シリコンウエハ１００の表面１０１から裏面１０２方向に一定深さに形成され、空孔（ｖａｃａｎｃｙ）と転位（ｄｉｓｌｏｃａｔｉｏｎ）のような結晶欠陥のない無欠点領域ＤＦＺ（Ｄｅｆｅｃｔ Ｆｒｅｅ Ｚｏｎｅ）であって、その深さは、表面１０１から裏面１０２方向に２０〜８０μｍの深さに形成される。
第２の無欠陥層ＤＺ２は、第１の無欠陥層ＤＺ１と同様に、無欠点領域であって、シリコンウエハ１００の裏面１０２から表面１０１方向に第１の無欠陥層ＤＺ１と同じ深さに形成されるか、または裏面１０２の研磨処理状態に応じて第１の無欠陥層ＤＺ１よりも浅い深さに形成されることもできる。すなわち、シリコンウエハ１００の表面１０１と裏面１０２とが全て同一に鏡面研磨される場合には、熱処理によって第１の無欠陥層及び第２の無欠陥層ＤＺ１、ＤＺ２共に同一深さに形成される。しかし、表面１０１のみ鏡面研磨され、裏面１０２が鏡面研磨されなかった場合、析出物が裏面１０２の粗さに応じて裏面１０２に近接して生成され、第２の無欠陥層ＤＺ２は第１の無欠陥層ＤＺ１よりも浅く形成される。
バルク領域ＢＫは、第１の無欠陥層及び第２の無欠陥層ＤＺ１、ＤＺ２の間に形成される領域であって、ゲッタリングの役割を果たすことのできる十分なＢＭＤ（Ｂｕｌｋ Ｍｉｃｒｏ−Ｄｅｆｅｃｔ：バルク微小欠陥）１０３が全体の領域内で均一に維持されるようにする。このとき、ＢＭＤ１０３は、析出物（ｐｒｅｃｉｐｉｔａｔｅ）とバルク積層欠陥（ｂｕｌｋ ｓｔａｃｋｉｎｇ ｆａｕｌｔ）とを備える。また、バルク領域ＢＫ内でＢＭＤ１０３は、後続の高温工程（熱処理）等によりウエハの表面に拡散される金属系の汚染物質を十分にゲッタリングするだけの十分な密度を有するように制御することが好ましい。望ましくは、バルク領域ＢＫ内でＢＭＤ１０３の密度は１×１０５ｅａ／ｃｍ２〜１×１０７ｅａ／ｃｍ２に維持されるようにする。より望ましくは、１×１０６ｅａ／ｃｍ２〜１×１０７ｅａ／ｃｍ２に維持されるようにする。
また、バルク領域ＢＫ内で酸素濃度は、酸素析出物と密接な関連性を有し、バルク領域ＢＫの全体にわたって１０％の偏差の範囲内で均一な分布を有するようにすることが好ましい。このとき、酸素濃度は１０．５ＰＰＭＡ〜１３ＰＰＭＡ（Ｐａｒｔｓ Ｐｅｒ Ｍｉｌｌｉｏｎ Ａｔｏｍ）に維持されるようにする。
図２は、本発明の実施形態に係るシリコンウエハの製造方法を示したフローチャートである。
同図に示すように、シリコンウエハ２００を準備する。このとき、シリコンウエハ２００はベアー（ｂａｒｅ）ウエハでありうる。シリコンウエハ２００は、次のステップにより形成することができる。まず、シリコン単結晶を成長させた後、成長されたシリコン単結晶をウエハ形態でスライシングする。次に、スライシングされたウエハの側面をラウンドするか、または表面をエッチングするエッチング工程を行った後、ウエハ２００の表面２０１と裏面２０２とを鏡面研磨する。このとき、シリコン単結晶は、広く知られたチョクラルスキー法で成長させることができる。また、ウエハ２００の鏡面研磨は後述の第１の熱処理及び第２の熱処理後に行うこともできる。
また、シリコンウエハ２００に対して第１の熱処理を行う。第１の熱処理によってシリコンウエハ２００の表面２０１と裏面２０２とに存在する酸素原子２０３は外部に拡散され、第１の無欠陥層及び第２の無欠陥層ＤＺ１、ＤＺ２とバルク領域ＢＫとが形成される。このとき、第１の熱処理は、急速熱処理ＲＴＰ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｐｒｏｃｅｓｓｉｎｇ）またはファーネス（ｆｕｒｎａｃｅ）を利用したアニール処理でありうる。望ましくは、急速熱処理により行う。第１の熱処理は、シリコンウエハ２００の表面２０１と裏面２０２とに存在する酸素原子２０３の拡散を高めるために、アルゴンガス、窒素ガス、アンモニアガス、またはこれらが混合された混合ガスを用いて高温で行うことが好ましい。第１の熱処理を急速熱処理により行う場合、１０５０℃〜１１５０℃の温度で１０秒〜３０秒間行う。アニール処理により行う場合、１０５０℃〜１１５０℃の温度で１００分〜３００分間行う。
次に、シリコンウエハ２００に対して第２の熱処理を行う。第２の熱処理によってバルク領域ＢＫ内には酸素原子２０３が結合し、析出物の核２０４が形成される。このとき、第２の熱処理は第１の熱処理と同様に、急速熱処理またはアニール処理でありうる。望ましくは、急速熱処理により行う。そして、第２の熱処理は、析出物の核２０４の形成を容易にするために、アルゴンガス、窒素ガス、アンモニアガス、またはこれらが混合された混合ガスを用いて第１の熱処理時よりも低い低温で行う。第２の熱処理を急速熱処理により行う場合、９５０℃〜１０００℃の温度で１０秒〜３０秒間行う。アニール処理により行う場合、９５０℃〜１０００℃の温度で１００分〜２００分間行う。
次いで、第２の熱処理が完了したシリコンウエハ２００に対して第１のアニール処理を行う。第１のアニール処理はファーネスを利用して行い、シリコンウエハ２００を所定の温度で加熱して、バルク領域ＢＫ内に生成された析出物の核２０４を追加生成するとともに、微細析出物２０５Ａを形成する。このとき、第１のアニール処理は第２の熱処理よりも低い温度で行う。望ましくは、第１のアニール処理は７５０℃〜８００℃の温度で１００分〜１８０分間行う。また、第１のアニール処理は酸素ガス雰囲気で行う。
続いて、第１のアニール処理が完了したシリコンウエハ２００に対して第２のアニール処理を行う。第２のアニール処理は第１のアニール処理と同様に、ファーネスを利用して行う。第２のアニール処理は第１のアニール処理よりも高い温度でシリコンウエハ２００を加熱し、微細析出物２０５Ａの大きさを増大させて大きさが増大された析出物２０５Ｂを形成する。第２のアニール処理は１０００℃〜１１５０℃の温度で１００分〜１８０分間行う。また、第２のアニール処理は第１のアニール処理と同様に、酸素ガス雰囲気で行う。
具体的に、上記において第１のアニール処理及び第２のアニール処理は、図６と同じ方法で行うことができる。
図６は、本発明の実施形態に係る第１のアニール処理及び第２のアニール処理方法を示した図である。
同図に示すように、ファーネスを利用したアニール処理方法は、第１の温度で酸素Ｏ２ガスを用いてシリコンウエハ２００をアニールする第１のアニール処理ステップＩＩと、第１の温度よりも高い第２の温度でアニールする第２のアニール処理ステップＩＶとを含む。このとき、第１のアニール処理及び第２のアニール処理ステップＩＩ、ＩＶは、各々１００分〜１８０分間行うことが好ましい。
また、本発明の実施形態に係るアニール処理方法は、酸化工程及び熱処理工程の効果を向上させるために、第１のアニール処理ステップＩＩの前に、シリコンウエハ２００をファーネス内部にロードした後、一定時間の間、ロード温度で維持させるロードステップＬと、第２のアニール処理ステップＩＶの後に、シリコンウエハ２００をファーネス外部にアンロードする前の一定時間の間、アンロード温度で維持させるアンロードステップＵＬとをさらに含むことができる。
ロードステップＬでロード温度は第１の温度よりも低い温度を有する。望ましくは、６００℃〜７００℃である。また、ロードステップＬでは加熱装置の内部に酸素Ｏ２ガスが供給されない。これにより、ロードステップＬではシリコンウエハ２００に対する酸化が起きない。アンロードステップＵＬでアンロード温度は第１の温度と同じ温度を有する。望ましくは、７５０℃〜８００℃にする。また、アンロードステップＵＬでは酸素Ｏ２ガスの供給を遮断し、窒素Ｎ２ガスのみを供給して用いる。このとき、窒素ガスは９ｓｌｍ〜１１ｓｌｍで供給することができる。
また、本発明の実施形態に係るアニール処理方法は、ロードステップＬと第１のアニール処理ステップＩＩとの間にロード温度を第１の温度に上昇させる第１の昇温ステップＩと、第１のアニール処理ステップＩＩと第２のアニール処理ステップＩＶとの間に第１の温度を第２の温度に上昇させる第２の昇温ステップ ＩＩＩとを含む。第１の昇温ステップ及び第２の昇温ステップＩ、ＩＩＩで分当りの温度上昇があまり大きい場合、ウエハ構造の変形等の問題が生じる虞がある。このため、第１の昇温ステップ及び第２の昇温ステップＩ、ＩＩＩで温度上昇率（ｒａｍｐ ｕｐ ｒａｔｅ）は５℃／ｍｉｎ〜８℃／ｍｉｎにすることが好ましい。
また、本発明の実施形態に係るアニール処理方法は、第２のアニール処理ステップＩＶとアンロードステップＵＬとの間に第２の温度をアンロード温度に下降させる降温ステップＶを含む。降温ステップＶで温度下降率（ｒａｍｐ ｄｏｗｎ ｒａｔｅ）は２℃／ｍｉｎ〜４℃／ｍｉｎにすることが好ましい。
本発明の実施形態に係るアニール処理方法で実質的にほとんどのシリコンウエハ２００に対する熱処理は、第１のアニール処理ステップ及び第２のアニール処理ステップＩＩ、ＩＶでなされる。このとき、第１のアニール処理ステップ及び第２のアニール処理ステップＩＩ、ＩＶで酸素ガスを５０ｓｃｃｍ〜１２０ｓｃｃｍで供給する。
上記において図６を介して説明されたアニール処理方法は、後述の本発明の他の実施形態に係るシリコンウエハの製造方法の第１のアニール処理及び第２のアニール処理に全て適用することができる。
図３は、本発明の他の実施形態に係るシリコンウエハの製造方法を説明するために示したフローチャートである。
同図に示すように、シリコンウエハ３００に対して熱処理を行う。熱処理によりシリコンウエハ３００の表面３０１及び裏面３０２に存在する酸素原子３０３は外部に拡散され、第１の無欠陥層及び第２の無欠陥層ＤＺ１、ＤＺ２とバルク領域ＢＫとが形成される。このとき、熱処理は、急速熱処理またはファーネスを利用したアニール処理でありうる。望ましくは、急速熱処理により行う。熱処理は、シリコンウエハ３００の表面３０１及び裏面３０２に存在する酸素原子３０３の拡散を高めるために、高温で行うことが好ましい。熱処理を急速熱処理により行う場合、１０５０℃〜１１５０℃の温度で１０秒〜３０秒間行う。アニール処理により行う場合、１０５０℃〜１１５０℃の温度で１００分〜２００分間行う。
次に、シリコンウエハ３００に対して第１のアニール処理を行う。第１のアニール処理によりバルク領域ＢＫ内には酸素原子３０３が結合し、析出物の核３０４が形成される。第１のアニール処理はファーネスを利用して行い、以前に行われた熱処理よりも低い温度で行う。望ましくは、第１のアニール処理は、７５０℃〜８００℃の温度で１００分〜１８０分間行う。また、第１のアニール処理は酸素ガス雰囲気で行う。
次いで、シリコンウエハ３００に対して第２のアニール処理を行う。第２のアニール処理は第１のアニール処理と同様に、ファーネスを利用して行う。第２のアニール処理は第１のアニール処理よりも高い温度でシリコンウエハ３００を加熱して析出物３０５を形成する。第２のアニール処理は１０００℃〜１１５０℃の温度で１００分〜１８０分間行う。また、第２のアニール処理は第１のアニール処理と同様に、酸素ガス雰囲気で行う。
図４は、本発明の他の実施形態に係るシリコンウエハの製造方法を説明するために示したフローチャートである。同図に示すシリコンウエハの製造方法では、第１のアニール処理の前に行う熱処理を図３の熱処理よりも低い温度で行う。
同図に示すように、シリコンウエハ４００に対して熱処理を行う。このとき、熱処理は図３において行われた熱処理よりも低い温度で行う。熱処理により析出物の核４０４が形成される。熱処理は低温で行われるにともない、析出物の核４０４はバルク領域ＢＫだけでなく、第１の無欠陥層及び第２の無欠陥層ＤＺ１、ＤＺ２にも形成され得る。このとき、熱処理は、急速熱処理またはアニール処理でありうる。望ましくは、急速熱処理により行う。熱処理を急速熱処理により行う場合、９５０℃〜１０００℃の温度で１０秒〜３０秒間行う。アニール処理により行う場合、９５０℃〜１０００℃の温度で１００分〜２００分間行う。
次いで、図３のように、シリコンウエハ４００に対し、第１のアニール処理及び第２のアニール処理を順次行って析出物の核４０４と微細析出物４０５Ａを形成する。このとき、第１のアニール処理及び第２のアニール処理は、図３において行われた第１のアニール処理及び第２のアニール処理と同じ方法で行う。
図５は、本発明のさらに他の実施形態に係るシリコンウエハの製造方法を説明するために示したフローチャートである。
図５に示すように、同図において行うシリコンウエハの製造方法は、図２〜図４において行われた製造方法とは異なり、第１のアニール処理及び第２のアニール処理を行う前に別途の熱処理を行わない。すなわち、ベアーウエハ状態のシリコンウエハ５００が提供され、提供されたシリコンウエハ５００に対し、第１のアニール処理及び第２のアニール処理を順次行って、第１の無欠陥層及び第２の無欠陥層ＤＺ１、ＤＺ２とバルク領域ＢＫとを形成する。このとき、第１のアニール処理及び第２のアニール処理は、図２〜図４において行われた第１のアニール処理及び第２のアニール処理と同じ方法で行う。
図５において未説明された「５０１」は表面であり、「５０２」は裏面である。 「５０３」は酸素原子、「５０４」は析出物の核、「５０５Ａ」は微細析出物、「５０５Ｂ」は大きさが増大された析出物である。
これまで、図２〜図５を参照して本発明の実施形態に係るシリコンウエハの製造方法について説明した。
これらのうち、図２〜図４で提示した実施形態において、第１のアニール処理及び第２のアニール処理の前に行われる熱処理は、前述したように、急速熱処理により行うのが好ましい。
シリコンウエハにおいてボイド性欠陥や酸素析出物等の内部欠陥を制御する方法としては、単結晶成長時に制御する方法と結晶成長後、熱処理によって制御する方法とがある。このうち、熱処理方法としては、前述したように、ハロゲンランプを用いた急速熱処理方法とファーネスを利用したアニール処理方法とがある。
ファーネスを利用したアニール処理方法は、１０００℃以上の高温で、水素またはアルゴンガス雰囲気において１００分以上の長い時間の間、アニールがなされる。このようなアニール処理によって、シリコンウエハ内に存在する酸素の外部への拡散とシリコン再配列（ｓｉｌｉｃｏｎ ｒｅａｒｒａｎｇｅｍｅｎｔ）とによりシリコンウエハの表面領域の一部に素子パーフェクトゾーン（ｄｅｖｉｃｅ ｐｅｒｆｅｃｔ ｚｏｎｅ）、すなわち、無欠点領域が形成される。しかし、このようなアニール処理方法は、シリコンウエハの大きさが増加するにつれて、高温熱処理によるウエハに現われるスリップ転位（ｓｌｉｐ ｄｉｓｌｏｃａｔｉｏｎ）の制御や高温熱処理による汚染制御が非常に難しい。
このように、アニール処理方法よりは急速熱処理方法がシリコンウエハの特性の側面ではより一層優れたシリコンウエハ特性を得ることができるであろう。しかし、急速熱処理方法によって製造されたシリコンウエハでも、様々な欠陥検出方法を利用して評価する場合、表面からほぼ３μｍ〜１０μｍ内の深さで微細酸素析出物の制御のみが可能である。また、１ステップまたは２ステップの急速熱処理方法のみで製造されたシリコンウエハでは、バルク領域内のＢＭＤ密度を高めるのに限界がある。具体的に、結果データによる比較は各製造方法別に後述するが、急速熱処理を２ステップで行う場合、ＢＭＤ密度はほぼ１×１０６ｅａ／ｃｍ２〜３×１０６ｅａ／ｃｍ２の範囲内で決定されるはずであり、それ以上は困難である。
したがって、本発明では図２〜図４のように、熱処理後、第１のアニール処理及び第２のアニール処理を行い、シリコンウエハの表面近傍でのボイド性欠陥及び微細酸素析出物を完壁に除去して無欠点領域をさらに深く確保し、また、バルク領域内には、一定の密度で均一に酸素析出物及びバルク積層欠陥を含むＢＭＤ密度を増大させることにより、バルク領域でのゲッタリングサイトを増大させてゲッタリング効果を改善させることができる。
以下、表１及び表２を介して本発明の実施形態により製造されたシリコンウエハの特性を説明する。
前記表１において、「高温ＲＴＰ」と「低温ＲＴＰ」は、アルゴンガス、窒素ガス、アンモニアガス、またはこれらが混合された混合ガスを用いて、１０秒〜３０秒間、急速熱処理して行った。「低温アニール」と「高温アニール」は、酸素ガスを用いて１００分〜１８０分間行った。
前記表１において、「条件１」は、図２を介して説明された実施形態に該当し、「条件２」は、図３を介して説明された実施形態に該当する。「条件３」は、図４を介して説明された実施形態に該当し、「条件４」は、図５を介して説明された実施形態に該当する。前記表２は、各条件において、酸素濃度ＯｉによるＢＭＤ密度及び無欠陥層ＤＺの深さを示している。
図７〜図１２は、前記表１及び表２に記載されたデータをグラフで示した図である。図７は、各条件に対するシリコンウエハのバルク領域内のＢＭＤ密度を示したグラフである。図８は、各条件に対する無欠陥層の深さを示したグラフである。図９〜図１２は、各条件に対するバルク領域の酸素濃度を示したグラフである。
前記表２及び図７のように、全ての条件で１×１０５ｅａ／ｃｍ２以上のＢＭＤ密度を得ることができる。特に、「条件１」において、酸素濃度とは関係なく、１×１０６ｅａ／ｃｍ２以上のＢＭＤ密度を得ることができる。もちろん、本明細書では各条件において、低温アニール処理及び高温アニール処理を行わずに、単に１ステップまたは２ステップのＲＴＰのみを行って製造されたシリコンウエハのＢＭＤ密度に対するデータは提示していないが、前記条件から得られるＢＭＤ密度に比べて顕著に低くなることは十分に予測できるであろう。
前述したように、金属系の汚染物質は、ＢＭＤによるゲッタリングで制御される。しかし、ＢＭＤ密度は、高温工程時に減少する傾向があるため、シリコンウエハの製造段階でＢＭＤ密度を十分に高く確保する必要がある。一般に、半導体装置は高電圧で動作する高電圧素子を必要とするが、このような高電圧素子を製造するためには、深い形状を有する接合領域（ドーピング領域）が要求されるため、苛酷なイオン注入工程と高温のアニール工程が必ず行われている。このような高温工程でＢＭＤ密度が減少した場合、欠陥評価が困難であるだけでなく、低いゲッタリング能力のため、後続のＳＴＩ後、環状欠陥が生じる。
測定の結果、ＢＭＤ密度が２．５×１０５ｅａ／ｃｍ２では環状欠陥が一部生じたが、４．４×１０５ｅａ／ｃｍ２では環状欠陥が生じなかった。したがって、ＢＭＤ密度を少なくとも１×１０５ｅａ／ｃｍ２以上に制御する必要がある。本発明では、一般的にシリコンウエハ製造でなされている熱処理と関係なく、半導体装置の初期素子製造工程において、本発明で提示している２ステップのアニール工程をさらに行うこともできる。このとき、初期素子製造工程はウェルを形成するためのイオン注入工程の前に行う酸化工程でありうる。酸化工程は、ウェルイオン注入工程時、スクリーン酸化膜を形成するための工程に該当する。これについては、図面とともに具体的な実施形態によって後述する。
表２及び図８は、各条件に係る無欠陥層の深さを示している。無欠陥層は、ＢＭＤ密度及び酸素濃度と密接な関連性を見せる。ＢＭＤ密度及び酸素濃度が高いほど、無欠陥層の深さは浅くなることが分かる。同一酸素濃度では、「条件１」と「条件２」とにおいて「条件３」と「条件４」とに比べて相対的に低い深さに形成されることが分かる。したがって、無欠陥層の深さは、ＢＭＤ密度を測定する１つの尺度として使用することもできる。
表２及び図９〜図１２は、各条件において酸素濃度によるＢＭＤ密度及び無欠陥層の深さを示している。酸素濃度が高いほど、ＢＭＤ密度が増加するのに対し、無欠陥層の深さは減少することが分かる。したがって、酸素濃度も無欠陥層の深さとともに、ＢＭＤ密度を測定することができる１つの尺度として使用することができる。言い替えれば、酸素濃度と無欠陥層との深さを測定すれば、バルク領域内のＢＭＤ密度を算出することができる。
図１３及び図１４は、シリコンウエハの断面を示した図である。図１３は、本発明で提示した２ステップのアニール処理を行わずに、急速熱処理のみを行って製造されたシリコンウエハのシリコン転位の断面を示した図であり、図１４は、本発明で提示した２ステップのアニール処理を行って製造されたシリコンウエハの断面を示した図である。
図１３及び図１４に示すように、本発明で提示した２ステップのアニール処理を行わないシリコンウエハでは、多量のシリコン転位（ｓｉｌｉｃｏｎ ｄｉｓｌｏｃａｔｉｏｎ）が発生することが分かる。しかし、本発明で提示した２ステップのアニール処理を行って製造されたシリコンウエハでは、シリコン転位が発生しないことが分かる。
さらには、本発明で提示した２ステップのアニール処理によって製造されたシリコンウエハ上に、エピタキシャル成長法によってエピ層（ｅｐｉ−ｌａｙｅｒ）を形成した場合、エピ層が形成されたシリコンウエハのバルク領域に結晶欠陥が顕著に減少することが分かる。
図１５及び図１６は、エピ層が形成されたシリコンウエハのバルク領域に対する結晶欠陥地図（ｃｒｙｓｔａｌ ｄｅｆｅｃｔ ｍａｐ）である。この検査は、特定装置ＫＬＡを利用してなされた。
図１５に示すように、ウェルイオン注入工程の間、スクリーン酸化膜を形成するための酸化工程時に、本発明で提示した２ステップのアニール処理を適用しなかった場合には、結晶欠陥が多く分布していることが分かる。しかし、図１６のように、本発明で提示した２ステップのアニール処理を適用した場合には、結晶欠陥が顕著に減少したことが分かる。
図１７Ａ〜図１７Ｄに示すように、本発明で提示した２ステップのアニール処理を適用した高電圧素子用ウェルを備える半導体素子の製造方法について説明する。
図１７Ａ〜図１７Ｄは、本発明の実施形態に係る半導体素子の製造方法を説明するために示したフローチャートである。
図１７Ａに示すように、図６に示された第１のアニール処理及び第２のアニール処理を利用してシリコンウエハ６００上にスクリーン酸化膜６０１を形成する。シリコンウエハ６００は、図２〜図４において説明された１ステップまたは２ステップの急速熱処理が行われたウエハであるか、または、図５において、急速熱処理が行われていないベアー状態のウエハでありうる。そして、スクリーン酸化膜６０１はシリコン酸化膜であり、１００Å〜１４０Åの厚さで形成する。
また、図１７Ｂに示すように、スクリーン酸化膜６０１をバッファ層としてシリコンウエハ６００内に一定深さにウェル６０２を形成する。ウェル６０２は、高電圧素子のタイプによってＰ型導電型またはＮ型導電型で形成することができる。
ウェル６０２は、イオン注入工程及び拡散工程を行って形成する。イオン注入工程だけでは、高電圧素子用ウェルを形成することが不可能である。したがって、図１７Ｂに示されたドーピング形状（ｄｏｐｉｎｇ ｐｒｏｆｉｌｅ）を有するウェル６０２を形成するためには、イオン注入工程だけでなく、イオン注入工程後、拡散工程をさらに行わなければならない。拡散工程は、高温の加熱装置、例えば、ファーネスを利用したアニール処理により長時間行う。望ましくは、１１００℃〜１２５０℃の温度で、窒素Ｎ２ガスのみを用いて６時間〜１０時間の間行う。
次に、図１７Ｃに示すように、スクリーン酸化膜６０１上にハードマスクとして機能するパッド窒化膜６０３を形成するか、または、スクリーン酸化膜６０１を除去してから、別途の酸化工程を行って緩衝膜（図示せず）を形成した後、その上部にパッド窒化膜６０３を形成する。上記においてスクリーン酸化膜６０１を除去する理由は、スクリーン酸化膜６０１がイオン注入工程時に損傷されて、実質的に緩衝膜として機能するのに適していないためである。そして、パッド窒化膜６０３上にＳＴＩトレンチ形成用感光膜パターン６０４を形成する。
パッド窒化膜６０３は、蒸着工程時に加えられるストレスを最小化して、シリコンウエハ６００が損傷されることを防止するために、ＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）工程により行うことが好ましい。パッド窒化膜６０３はシリコン窒化膜で形成する。また、パッド窒化膜６０３は１４００Å〜２０００Åの厚さで形成することができる。
次いで、感光膜パターン６０４をエッチングマスクとして用いたエッチング工程を行って、パッド窒化膜６０３、スクリーン酸化膜６０１、及びシリコンウエハ６００を順次一部エッチングする。これにより、シリコンウエハ６００内には一定深さを有するトレンチ６０５が形成される。
続いて、図１７Ｄに示すように、トレンチ６０５が埋め込まれる素子分離膜６０６を形成した後、パッド窒化膜６０３及びスクリーン酸化膜６０１Ａを除去する。素子分離膜６０６は、埋め込み特性に優れたＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）膜で形成することが好ましい。
図１７Ａ〜図１７Ｄのように、本発明で提示した２ステップのアニール処理方法を利用した酸化工程を介してスクリーン酸化膜を形成する方法と、一般的な１ステップのアニール処理方法を利用した酸化工程を介してスクリーン酸化膜を形成する方法（比較例）とを比較する。比較例では、酸化工程を８００℃〜８５０℃の単一温度のみでウェット酸化工程により行った。
図１８〜図２１は、比較例に係る酸化工程が適用されたシリコンウエハの結晶欠陥を検査した図である。
図１８は、比較例に係る酸化工程が適用されたシリコンウエハにＳＴＩ工程を行ってトレンチを形成した後、ＫＬＡ社で製作された検査装置を利用して結晶欠陥を検査した結果を示したマップデータである。同図に示すように、ほとんどのウエハにおいて、環状シリコン転位のような結晶欠陥が存在することが確認できる。
図１９及び図２０は、ＫＬＡ社で製作された検査装置を利用してウエハを撮影した図である。図１９は、断面ＳＥＭ（Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）写真であり、図２０は、平面チルトＳＥＭ写真である。図１９及び図２０のように、結晶欠陥及びシリコン電位を確認することができる。
図２１は、環状欠陥を有するシリコンウエハのＢＭＤ密度分布を分析した図である。図２１のように、ＢＭＤは、ほとんどがシリコンウエハの表面に近接して分布しており、シリコンウエハの中間部分、すなわち、バルク領域内ではＢＭＤがほとんど存在しないか、または、その密度が表面部位に比べて顕著に低いことを確認することができる。
図２２〜図２４は、本発明で提示した２ステップのアニール処理方法を利用した酸化工程が適用されたシリコンウエハの結晶欠陥をＫＬＡ社の検査装置により検査した図である。
図２２は、本発明で提示した２ステップのアニール処理方法を利用した酸化工程が適用されたシリコンウエハにＳＴＩ工程を行ってトレンチを形成した後、シリコンウエハの結晶欠陥を検査した結果を示した図である。図２２に示すように、結晶欠陥が除去されたことを確認することができ、パーティクルまたはダストのみが一部検出された。
図２３は、ＫＬＡ社で製作された検査装置を利用してウエハを撮影したウエハ平面チルトＳＥＭ写真である。図２２と同様に、一部のパーティクルのみが検出されたことを確認することができる。
図２４は、本発明で提示した２ステップのアニール処理方法を利用した酸化工程が適用されたシリコンウエハのＢＭＤ密度分布を分析した写真である。図２４に示すように、シリコンウエハのバルク領域内の全体でＢＭＤが一定の密度で均一に分布していることが分かる。
図２５は、ＳＲＡＭ待機モード時、漏れ電流（ｌｅａｋａｇｅ ｃｕｒｒｅｎｔ）特性を比較した結果図である。図２５において、左側が本発明で提示した２ステップのアニール処理方法を利用した酸化工程が適用されたシリコンウエハを用いて高電圧素子を形成したサンプルであり、右側が比較例により製造されたシリコンウエハを用いて高電圧素子を形成したサンプルである。図２５に示すように、比較例により製造されたサンプルに比べて、本発明で提示した方法により製造されたサンプルで漏れ電流の特性が均一であることが分かる。
図２６は、歩留まり比較の結果図である。図２６において、左側が本発明で提示した２ステップのアニール処理方法を利用した酸化工程が適用されたシリコンウエハを用いて高電圧素子を形成したサンプルであり、右側が比較例により製造されたシリコンウエハを用いて高電圧素子を形成したサンプルである。同図に示すように、比較例により製造されたサンプルに比べて、本発明で提示した方法により製造されたサンプルで歩留まりが５％〜９％程度高いことが分かる。
以上で説明したように、本発明の技術的思想は好ましい実施形態において具体的に記述されたが、上記の実施形態はその説明のためのものであり、その制限のためのものではないということに注意すべきである。また、この技術分野の通常の専門家であれば、本発明の技術思想の範囲内で様々な実施形態が可能であることが理解できるであろう。
１００、２００、３００、４００、５００ シリコンウエハ
１０１、２０１、３０１、４０１、５０１ 表面
１０２、２０２、３０２、４０２、５０２ 裏面
ＤＺ１、ＤＺ２ 無欠陥層
ＢＫ バルク領域
２０３、３０３、４０３、５０３ 酸素原子
２０４、３０４、４０４、５０４ 析出物の核
２０５Ａ、４０５Ａ、５０５Ａ 微細析出物
２０５Ｂ、４０５Ｂ、５０５Ｂ 大きさが増加された析出物
３０５ 析出物
６００ シリコンウエハ
６０１ スクリーン酸化膜
６０２ ウェル
６０３ パッド窒化膜
６０４ 感光膜パターン
６０５ トレンチ
６０６ 素子分離膜

Claims (37)

  1. シリコンウエハの表面から一定深さに形成される第１の無欠陥層と、
    該第１の無欠陥層とシリコンウエハの裏面との間の領域に形成されたバルク領域とを備え、
    前記第１の無欠陥層は、前記表面から２０μｍ 〜８０μｍの深さに形成され、前記バルク領域内において、酸素濃度が前記バルク領域の全体にわたって１０％の偏差範囲内で均一な分布を有することを特徴とするシリコンウエハ。
  2. 前記バルク領域内において、ＢＭＤ密度が１×１０５ｅａ／ｃｍ２〜１×１０７ｅａ／ｃｍ２であることを特徴とする請求項１に記載のシリコンウエハ。
  3. 前記バルク領域内において、酸素濃度が１０．５ＰＰＭＡ〜１３ＰＰＭＡであることを特徴とする請求項１に記載のシリコンウエハ。
  4. エピタキシャル成長法によって前記シリコンウエハの表面上に形成されたエピ層をさらに備えることを特徴とする請求項１に記載のシリコンウエハ。
  5. 前記表面方向にシリコンウエハの裏面から一定深さにバルク領域の下に形成される第２の無欠陥層をさらに備えることを特徴とする請求項１に記載のシリコンウエハ。
  6. 前記第２の無欠陥層は、前記裏面から２０μｍ〜８０μｍの深さに形成されることを特徴とする請求項５に記載のシリコンウエハ。
  7. 無欠陥層及びバルク領域が形成されるシリコンウエハを準備する準備ステップと、
    該シリコンウエハを第１の温度で加熱して、前記バルク領域内に析出物の核と析出物を追加的に形成させる第１のアニール処理を行う第１アニール処理ステップと、
    前記シリコンウエハを前記第１の温度よりも高い第２の温度で加熱して、前記バルク領域内に形成される析出物の大きさを増大させる第２のアニール処理を行う第２アニール処理ステップと、
    を含むことを特徴とするシリコンウエハの製造方法。
  8. 前記第１のアニール処理は、７５０℃〜８００℃で行われることを特徴とする請求項７に記載のシリコンウエハの製造方法。
  9. 前記第２のアニール処理は、１０００℃〜１１５０℃で行われることを特徴とする請求項７に記載のシリコンウエハの製造方法。
  10. 前記準備ステップは、
    前記シリコンウエハを前記第２の温度と同じであるか、または前記第２の温度より高い第３の温度で加熱して、前記無欠陥層及び前記バルク領域を形成する第１の熱処理を行う第１熱処理ステップと、
    前記シリコンウエハを前記第３の温度よりも低く、前記第１の温度よりも高い第４の温度で加熱して、前記バルク領域内に析出物の核を生成させる第２の熱処理を行う第２熱処理ステップと、
    を含むことを特徴とする請求項７に記載のシリコンウエハの製造方法。
  11. 前記第１の熱処理及び第２の熱処理は、急速熱処理またはアニール処理により行われることを特徴とする請求項１０に記載のシリコンウエハの製造方法。
  12. 前記第１の熱処理は、１０５０℃〜１１５０℃の温度で行われ、前記第２の熱処理は、９５０℃〜１０００℃の温度で行われることを特徴とする請求項１０に記載のシリコンウエハの製造方法。
  13. 前記第１の熱処理及び第２の熱処理は、アルゴンガス、窒素ガス、アンモニアガス、またはこれらの混合ガスを用いることを特徴とする請求項１０に記載のシリコンウエハの製造方法。
  14. 前記準備ステップは、
    前記シリコンウエハを前記第２の温度と同じであるか、または前記第２の温度より高い第３の温度で加熱して、前記無欠陥層及び前記バルク領域を形成する熱処理を行うステップを含むことを特徴とする請求項７に記載のシリコンウエハの製造方法。
  15. 前記熱処理は、急速熱処理またはアニール処理により１０５０℃〜１１５０℃の温度で行われることを特徴とする請求項１４に記載のシリコンウエハの製造方法。
  16. 前記準備ステップは、
    前記シリコンウエハを前記第１の温度よりも高く、前記第２の温度よりも低い第３の温度で加熱して、前記無欠陥層及び前記バルク領域を形成する熱処理を行うステップを含むことを特徴とする請求項７に記載のシリコンウエハの製造方法。
  17. 前記熱処理は、急速熱処理またはアニール処理により９５０℃〜１０００℃の温度で行われることを特徴とする請求項１６に記載のシリコンウエハの製造方法。
  18. 前記第１のアニール処理及び第２のアニール処理は、酸素ガスを用いることを特徴とする請求項７に記載のシリコンウエハの製造方法。
  19. 前記第１のアニール処理及び第２のアニール処理は、各々１００分〜１８０分の間行われることを特徴とする請求項７に記載のシリコンウエハの製造方法。
  20. 前記無欠陥層は、前記表面から２０μｍ〜８０μｍの深さに形成されることを特徴とする請求項７に記載のシリコンウエハの製造方法。
  21. 前記第２のアニール処理を行い、前記バルク領域内で前記析出物を含むＢＭＤ密度を１×１０５ｅａ／ｃｍ２〜１×１０７ｅａ／ｃｍ２に制御することを特徴とする請求項７に記載のシリコンウエハの製造方法。
  22. 前記第２のアニール処理を行い、前記バルク領域内で酸素濃度が前記バルク領域の全体にわたって１０％の偏差範囲内で均一な分布を有するように制御することを特徴とする請求項７に記載のシリコンウエハの製造方法。
  23. 前記第２のアニール処理を行い、前記バルク領域内で酸素濃度を１０．５ＰＰＭＡ〜１３ＰＰＭＡに有するように制御することを特徴とする請求項７に記載のシリコンウエハの製造方法。
  24. 前記第２アニール処理ステップの後、
    前記第２のアニール処理の間に発生する前記シリコンウエハの表面上に形成される酸化膜を除去する酸化膜除去ステップと、
    前記酸化膜が除去されたシリコンウエハの表面にエピタキシャル成長法によってエピ層を形成するエピ層形成ステップと、
    をさらに含むことを特徴とする請求項７に記載のシリコンウエハの製造方法。
  25. 前記第２アニール処理ステップの後、
    前記第２のアニール処理後に前記シリコンウエハの表面に形成される酸化膜をバッファ層として、前記シリコンウエハ内にウェルを形成するステップをさらに含むことを特徴とする請求項７に記載のシリコンウエハの製造方法。
  26. 前記準備ステップは、
    シリコン単結晶を成長させるステップと、
    成長されたシリコン単結晶をスライシングするステップと、
    スライシングされたウエハの側面をラウンドするか、または表面をエッチングするエッチング工程を行うステップと、
    を含むことを特徴とする請求項７に記載のシリコンウエハの製造方法。
  27. シリコンウエハを準備する準備ステップと、
    前記シリコンウエハをファーネスの内部にロードさせるロードステップと、
    前記ファーネス内の温度を第１の温度に上昇させる第１温度上昇ステップと、
    前記シリコンウエハを前記第１の温度で加熱して、析出物を形成する第１のアニール処理を行う第１アニール処理ステップと、
    前記ファーネス内の温度を前記第１の温度よりも高い第２の温度に上昇させる第２温度上昇ステップと、
    前記シリコンウエハを前記第２の温度で加熱して、析出物の大きさを成長させて析出物の密度を増加させる第２のアニール処理を行う第２アニール処理ステップと、
    前記ファーネス内の温度を前記第１の温度に下降させる温度下降ステップと、
    前記シリコンウエハを前記ファーネスからアンロードさせるアンロードステップと、
    を含むことを特徴とするシリコンウエハの製造方法。
  28. 前記準備ステップは、
    前記シリコンウエハに対して熱処理を行い、前記シリコンウエハ内に無欠陥層及びバルク領域を形成するステップを含むことを特徴とする請求項２７に記載のシリコンウエハの製造方法。
  29. 前記ロードステップにおいて、
    前記ファーネスの内部温度を６００℃〜７００℃に維持させることを特徴とする請求項２７に記載のシリコンウエハの製造方法。
  30. 前記第１温度上昇ステップにおいて、
    温度上昇率を５℃／ｍｉｎ〜８℃／ｍｉｎに維持させることを特徴とする請求項２７に記載のシリコンウエハの製造方法。
  31. 前記第１のアニール処理は、７５０℃〜８００℃で行われることを特徴とする請求項２７に記載のシリコンウエハの製造方法。
  32. 前記第２温度上昇ステップにおいて、
    温度上昇率を５℃／ｍｉｎ 〜８℃／ｍｉｎに維持させることを特徴とする請求項２７に記載のシリコンウエハの製造方法。
  33. 前記第２のアニール処理は、１０００℃〜１１５０℃で行われることを特徴とする請求項２７に記載のシリコンウエハの製造方法。
  34. 前記温度下降ステップにおいて、
    温度下降率を２℃／ｍｉｎ〜４℃／ｍｉｎに維持させることを特徴とする請求項２７に記載のシリコンウエハの製造方法。
  35. 前記アンロードステップにおいて、
    前記ファーネスの内部温度を７５０℃〜８００℃に維持させることを特徴とする請求項２７に記載のシリコンウエハの製造方法。
  36. 前記アンロードステップは、窒素ガスを用いて行われることを特徴とする請求項２７に記載のシリコンウエハの製造方法。
  37. 前記第１のアニール処理及び第２のアニール処理において、酸素ガスを用いることを特徴とする請求項２７に記載のシリコンウエハの製造方法。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013157453A (ja) * 2012-01-30 2013-08-15 Shin Etsu Handotai Co Ltd 半導体素子、及びその形成方法
WO2016006145A1 (ja) * 2014-07-09 2016-01-14 株式会社Sumco エピタキシャルシリコンウェーハおよびその製造方法
JP6978641B1 (ja) * 2020-09-17 2021-12-08 日本碍子株式会社 Ｉｉｉ族元素窒化物半導体基板
WO2022059244A1 (ja) * 2020-09-17 2022-03-24 日本碍子株式会社 Ｉｉｉ族元素窒化物半導体基板

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2966980B1 (fr) * 2010-11-02 2013-07-12 Commissariat Energie Atomique Procédé de fabrication de cellules solaires, atténuant les phénomènes de lid
KR101971597B1 (ko) * 2011-10-26 2019-04-24 엘지이노텍 주식회사 웨이퍼 및 박막 제조 방법
KR101340237B1 (ko) * 2012-02-27 2013-12-10 주식회사 엘지실트론 단결정 실리콘 잉곳인상방법, 단결정 실리콘 잉곳, 및 에피텍셜 실리콘 웨이퍼
CN104779135A (zh) * 2014-01-10 2015-07-15 上海华虹宏力半导体制造有限公司 在批量式多晶硅沉积制程中消除控片影响的方法
DE102014208815B4 (de) * 2014-05-09 2018-06-21 Siltronic Ag Verfahren zur Herstellung einer Halbleiterscheibe aus Silizium
CN106158583B (zh) * 2015-04-01 2019-10-15 北大方正集团有限公司 一种硅晶片形成牺牲氧化层的方法
WO2018008561A1 (ja) * 2016-07-06 2018-01-11 株式会社トクヤマ 単結晶シリコン板状体およびその製造方法
KR102626492B1 (ko) * 2016-11-14 2024-01-17 신에쓰 가가꾸 고교 가부시끼가이샤 고광전변환효율 태양전지의 제조 방법 및 고광전변환효율 태양전지
DE102016225138A1 (de) * 2016-12-15 2018-06-21 Siltronic Ag Halbleiterscheibe aus einkristallinem Silizium und Verfahren zur Herstellung einer Halbleiterscheibe aus einkristallinem Silizium
CN108987250B (zh) * 2017-06-02 2021-08-17 上海新昇半导体科技有限公司 衬底及其制作方法
US11060981B2 (en) * 2018-03-20 2021-07-13 Applied Materials Israel Ltd. Guided inspection of a semiconductor wafer based on spatial density analysis
WO2020102990A1 (zh) * 2018-11-20 2020-05-28 长江存储科技有限责任公司 外延层和3d nand存储器的形成方法、退火设备
CN109830437B (zh) * 2019-01-25 2021-05-28 西安奕斯伟硅片技术有限公司 一种晶圆热处理方法和晶圆
DE102020107236B4 (de) * 2019-09-30 2023-05-04 Taiwan Semiconductor Manufacturing Co. Ltd. Verfahren zum herstellen eines halbleiter-auf-isolator(soi)-substrats
US11710656B2 (en) * 2019-09-30 2023-07-25 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming semiconductor-on-insulator (SOI) substrate
CN111430236B (zh) * 2020-05-06 2021-05-14 合肥晶合集成电路股份有限公司 一种晶圆的退火方法
CN113257953A (zh) * 2021-04-18 2021-08-13 安徽华晟新能源科技有限公司 N型硅片的吸杂方法和磷吸杂设备

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6066857A (ja) * 1983-09-22 1985-04-17 Matsushita Electronics Corp 固体撮像素子の製造方法
JP2001509319A (ja) * 1997-02-26 2001-07-10 エムイーエムシー・エレクトロニック・マテリアルズ・インコーポレイテッド 理想的な酸素析出シリコンウエハおよびそれのための酸素外方拡散の無い方法
JP2002100632A (ja) * 2000-09-20 2002-04-05 Shin Etsu Handotai Co Ltd シリコンウエーハの製造方法およびシリコンウエーハ
JP2002100631A (ja) * 2000-09-20 2002-04-05 Shin Etsu Handotai Co Ltd シリコンウエーハおよびシリコンエピタキシャルウエーハならびにこれらの製造方法
JP2005123351A (ja) * 2003-10-16 2005-05-12 Sumitomo Mitsubishi Silicon Corp 高抵抗シリコンウェーハおよびその製造方法
JP2005286282A (ja) * 2004-03-01 2005-10-13 Sumco Corp Ｓｉｍｏｘ基板の製造方法及び該方法により得られるｓｉｍｏｘ基板
JP2007235153A (ja) * 2002-04-26 2007-09-13 Sumco Corp 高抵抗シリコンウエーハ及びその製造方法
JP2008085333A (ja) * 2006-09-25 2008-04-10 Siltron Inc 金属汚染と熱処理を利用した単結晶シリコンの結晶欠陥領域の区分方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100531552B1 (ko) * 2003-09-05 2005-11-28 주식회사 하이닉스반도체 실리콘 웨이퍼 및 그 제조방법
KR101104492B1 (ko) 2009-04-28 2012-01-12 삼성전자주식회사 단결정 기판 제조방법 및 그에 의해 제조된 단결정 기판 평가를 위한 열처리 방법

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6066857A (ja) * 1983-09-22 1985-04-17 Matsushita Electronics Corp 固体撮像素子の製造方法
JP2001509319A (ja) * 1997-02-26 2001-07-10 エムイーエムシー・エレクトロニック・マテリアルズ・インコーポレイテッド 理想的な酸素析出シリコンウエハおよびそれのための酸素外方拡散の無い方法
JP2002100632A (ja) * 2000-09-20 2002-04-05 Shin Etsu Handotai Co Ltd シリコンウエーハの製造方法およびシリコンウエーハ
JP2002100631A (ja) * 2000-09-20 2002-04-05 Shin Etsu Handotai Co Ltd シリコンウエーハおよびシリコンエピタキシャルウエーハならびにこれらの製造方法
JP2007235153A (ja) * 2002-04-26 2007-09-13 Sumco Corp 高抵抗シリコンウエーハ及びその製造方法
JP2005123351A (ja) * 2003-10-16 2005-05-12 Sumitomo Mitsubishi Silicon Corp 高抵抗シリコンウェーハおよびその製造方法
JP2005286282A (ja) * 2004-03-01 2005-10-13 Sumco Corp Ｓｉｍｏｘ基板の製造方法及び該方法により得られるｓｉｍｏｘ基板
JP2008085333A (ja) * 2006-09-25 2008-04-10 Siltron Inc 金属汚染と熱処理を利用した単結晶シリコンの結晶欠陥領域の区分方法

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013157453A (ja) * 2012-01-30 2013-08-15 Shin Etsu Handotai Co Ltd 半導体素子、及びその形成方法
WO2016006145A1 (ja) * 2014-07-09 2016-01-14 株式会社Sumco エピタキシャルシリコンウェーハおよびその製造方法
JP2016018927A (ja) * 2014-07-09 2016-02-01 株式会社Sumco エピタキシャルシリコンウェーハおよびその製造方法
CN106663628A (zh) * 2014-07-09 2017-05-10 胜高股份有限公司 外延硅晶片和其制造方法
US10192754B2 (en) 2014-07-09 2019-01-29 Sumco Corporation Epitaxial silicon wafer and method for producing the epitaxial silicon wafer
JP6978641B1 (ja) * 2020-09-17 2021-12-08 日本碍子株式会社 Ｉｉｉ族元素窒化物半導体基板
WO2022059244A1 (ja) * 2020-09-17 2022-03-24 日本碍子株式会社 Ｉｉｉ族元素窒化物半導体基板
US11862689B2 (en) 2020-09-17 2024-01-02 Ngk Insulators, Ltd. Group-III element nitride semiconductor substrate

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