JP2010081259A - 固体撮像装置 - Google Patents
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Abstract
【課題】撮像結果の画質の低下を招くことなく、画素信号の加算を実現可能な固体撮像装置を提供する。
【解決手段】行列状に配列された複数の単位画素11を備え、複数の単位画素11の信号を加算する固体撮像装置であって、単位画素11の信号を列方向に伝達する列信号線22−1〜22−mと、列信号線22−1〜22−mを介して伝達された信号をアナログ−デジタル変換し、該アナログ−デジタル変換により得られた信号を加算して出力するADC23−1〜23−mとを備え、ADC23−1〜23−mは、1つの単位画素11の信号が所定の電圧範囲を超えているキズ信号であるか否かを判定し、キズ信号でないと判定されたときには該判定が行われた信号をアナログ−デジタル変換して得られる信号を加算の対象となる信号として保持し、キズ信号であると判定されたときにはキズ信号をアナログ−デジタル変換して得られる信号とは異なる信号を加算の対象とする。
【選択図】図1
【解決手段】行列状に配列された複数の単位画素11を備え、複数の単位画素11の信号を加算する固体撮像装置であって、単位画素11の信号を列方向に伝達する列信号線22−1〜22−mと、列信号線22−1〜22−mを介して伝達された信号をアナログ−デジタル変換し、該アナログ−デジタル変換により得られた信号を加算して出力するADC23−1〜23−mとを備え、ADC23−1〜23−mは、1つの単位画素11の信号が所定の電圧範囲を超えているキズ信号であるか否かを判定し、キズ信号でないと判定されたときには該判定が行われた信号をアナログ−デジタル変換して得られる信号を加算の対象となる信号として保持し、キズ信号であると判定されたときにはキズ信号をアナログ−デジタル変換して得られる信号とは異なる信号を加算の対象とする。
【選択図】図1
Description
本発明は、固体撮像装置及びその駆動方法に関し、特に単位画素から列信号線を介して出力されるアナログ信号をデジタル信号に変換して読み出す構成の固体撮像装置及びその駆動方法に関する。
固体撮像装置として、近年、単位画素の行列状(マトリックス状)の配列に対して列毎にアナログ−デジタル変換装置(以下、ADC(Analog-Digital Converter)と略す)を配置してなる列並列ADC搭載のCMOSイメージセンサが報告されている。そして、CMOSイメージセンサでは、高速撮像のために、画素信号(光電変換により単位画素で発生した信号)を加算することによってフレームレートを向上させる手法が採られる場合がある(例えば、特許文献1参照)。
特許文献1のCMOSイメージセンサでは、光電変換素子を含む単位画素が行列状に2次元配列されるとともに、単位画素の行列状の配列に対して列毎に列信号線が配線され、単位画素が行毎に順次選択制御される。このCMOSイメージセンサにおいて、選択制御された単位画素の行から列信号線を介して出力されるアナログ信号(画素信号)をデジタル値に変換し、かつ得られたデジタル値を複数の単位画素間で加算して読み出す構成が採られている。単位画素から出力されるアナログ信号をデジタル値に変換するとともに、デジタル値を複数の単位画素間で加算して読み出すことで、例えば2つの単位画素間で加算を行えば、画素数情報としては1/2になるが、フレームレートを2倍にすることができる。
特開2005−278135号公報
しかしながら、特許文献1記載の従来技術、すなわち画素信号の加算を行う技術では、キズ信号を含む単位画素があった場合、加算後の信号にキズ信号が含まれてしまい、撮像結果の画質が低下するという課題がある。
本発明は、上記課題に鑑みてなされたものであって、その目的とするところは、撮像結果の画質の低下を招くことなく、画素信号の加算を実現可能な固体撮像装置を提供することにある。
上記目的を達成するために、本発明の固体撮像装置は、行列状に配列された複数の画素を備え、前記複数の画素の信号を加算する固体撮像装置であって、前記画素の信号を列方向に伝達する列信号線と、前記列信号線を介して伝達された信号をアナログ−デジタル変換し、該アナログ−デジタル変換により得られた信号を加算して出力するアナログ−デジタル変換回路とを備え、前記アナログ−デジタル変換回路は、1つの前記画素の信号が所定の電圧範囲を超えているキズ信号であるか否かを判定し、前記キズ信号でないと判定されたときには該判定が行われた信号をアナログ−デジタル変換して得られる信号を前記加算の対象となる信号として保持し、前記キズ信号であると判定されたときには前記キズ信号をアナログ−デジタル変換して得られる信号とは異なる信号を前記加算の対象とすることを特徴とする。
この構成によれば、アナログ−デジタル変換回路が、単位画素から出力されるアナログ信号をデジタル値に変換するとともに、デジタル値を加算する前の1つの画素の信号にてキズ検出を行う。そして、そのキズ検出の結果にて加算する/しないの制御を行って複数の画素間で信号が加算して読み出されるので、加算後の信号にはキズ信号が含まれない。その結果、撮像結果の画質の低下を招くことなく、画素信号の加算を行うことができる。
ここで、前記アナログ−デジタル変換回路は、前記キズ信号であると判定されたときには、既に保持されている前記加算の対象となる信号のいずれかと同じ信号を前記加算の対象としてもよい。あるいは、前記アナログ−デジタル変換回路は、前記キズ信号であると判定されたときには、既に保持されている前記加算の対象となる複数の信号の加算値に補正係数を乗じて得られる信号を前記加算の対象としてもよい。
この構成によれば、キズ信号であるとされて加算されなかった信号が、キズ信号でない正常信号から想定される信号で補われる。その結果、さらに撮像結果の画質の低下を防ぐことができる。
本発明によれば、画素から列信号線を介して出力されるアナログ信号(画素信号)をデジタル値に変換し、加算して読み出す構成の固体撮像装置において、キズ信号が検出され、キズ信号がそのまま加算されない。従って、キズ信号を出力する画素があったとしても、キズ信号が含まれない加算後の信号が得られるため、撮像結果の画質の低下が防止され、良好な画像を得ることができる。
以下、本発明の実施形態における固体撮像装置について図面を参照して詳細に説明する。
(第1の実施形態)
図1は、本発明の第1の実施形態に係る固体撮像装置、例えば列並列ADC搭載のMOS型イメージセンサの構成を示すブロック図である。
図1は、本発明の第1の実施形態に係る固体撮像装置、例えば列並列ADC搭載のMOS型イメージセンサの構成を示すブロック図である。
本実施形態に係るMOS型イメージセンサ10は、複数の単位画素11の信号を加算するものであって、光電変換素子を含む単位画素11が行列状(マトリックス状)に2次元配置されてなる画素アレイ部12に加えて、行走査回路13、カラム処理部14、参照電圧供給部15、列走査回路16、水平出力線17、カウンタ24、キズ判定電位生成回路40、信号処理回路41及びタイミング制御回路18を有する構成となっている。
このMOS型イメージセンサ10において、タイミング制御回路18は、マスタークロックMCKに基づいて、行走査回路13、カラム処理部14、参照電圧供給部15及び列走査回路16などの動作の基準となるクロック信号や制御信号などを生成し、行走査回路13、カラム処理部14、参照電圧供給部15及び列走査回路16などに対して与える。
画素アレイ部12の各単位画素11を駆動制御する周辺の駆動系や信号処理系、すなわち行走査回路13、カラム処理部14、参照電圧供給部15、列走査回路16、水平出力線17、カウンタ24、キズ判定電位生成回路40、信号処理回路41及びタイミング制御回路18などは、画素アレイ部12と同一の半導体チップ(半導体基板)19上に集積される。
画素アレイ部12には、単位画素11がm列n行分だけ2次元配置されるとともに、このm列n行の画素配置に対して行毎に行制御線21−1〜21−nが配線され、列毎に列信号線22−1〜22−mが配線されている。行制御線21−1〜21−nの各一端は、行走査回路13の単位画素11の各行に対応して設けられた各出力端に接続されている。行制御線21−1〜21−nは、単位画素11の行を選択制御するための制御線である。列信号線22−1〜22−mは、単位画素11の各々に電気的に接続され、それぞれ単位画素11の信号を列方向に伝達する。
行走査回路13は、シフトレジスタなどによって構成され、行制御線21−1〜21−nを介して画素アレイ部12の行アドレスや行走査の制御を行う。
カラム処理部14は、画素アレイ部12の単位画素11の列毎、即ち列信号線22−1〜22−m毎に設けられたADC(アナログ−デジタル変換回路)23−1〜23−mを有し、画素アレイ部12の単位画素11の列毎に出力されるアナログ信号をデジタル信号に変換して出力する。本発明の固体撮像装置ではこれらADC23−1〜23−mの構成を特徴としており、その詳細については後述する。なお、ADC23−1〜23−mは全て同じ構成となっており、ここでは、ADC23−mを例に挙げて説明するものとする。
ADC23−mは、列信号線22−mを介して伝達された画素信号をアナログ−デジタル変換し、アナログ−デジタル変換により得られた列方向に並ぶ複数の単位画素11の信号を加算して出力する。
ADC23−mは、1つの単位画素11の信号が所定の電圧範囲を超えているキズ信号であるか否かをキズ判定電位Vcompに基づいて判定し、キズ信号でないと判定されたときには該判定が行われた信号を正常信号であるとし、その信号をアナログ−デジタル変換して得られる信号を加算の対象となる信号として新たに保持する。一方、キズ信号であると判定されたときには、ADC23−mは、キズ信号をアナログ−デジタル変換して得られる信号とは異なる信号を加算の対象となる信号として新たに保持する。
具体的には、ADC23−mは、キズ信号であると判定されたとき、既に保持されている加算の対象となる信号のいずれかと同じ信号を加算の対象となる信号として新たに保持する。なお、ADC23−mは、キズ信号であると判定されたとき、既に保持されている加算の対象となる複数の信号の加算値に補正係数を乗じて得られる信号を加算の対象となる信号として新たに保持してもよい。また、ADC23−mは、キズ信号であると判定されたとき、既に保持されている加算の対象となる複数の信号の平均値の信号を加算の対象となる信号として新たに保持してもよい。
参照電圧供給部15は、時間が経過するにつれてレベルが傾斜状に変化する、いわゆるランプ(RAMP)波形の参照電圧Vrefを生成する手段として、DAC(デジタル−アナログ変換回路)151を有している。なお、ランプ波形の参照電圧Vrefを生成する手段としては、DAC151に限られるものではない。
DAC151は、タイミング制御回路18から与えられる制御信号による制御の下に、タイミング制御回路18から与えられるクロックCKに基づいてランプ波形の参照電圧Vrefを生成してカラム処理部14のADC23−1〜23−mに対して供給する。
キズ判定電位生成回路40は、キズ信号か否かを判定するための閾値を示すキズ判定電位Vcompを生成する。キズ判定電位Vcompは、固定値でも、イメージセンサの撮像条件に応じて変えられるものであっても良い。なお、キズ判定電位生成回路40は図1では半導体チップ19上に設けられているが、半導体チップ19の外に設けられてもよい。
図2は、単位画素11の回路図である。
単位画素11は、4トランジスタ構成の画素であって、光電変換素子51(例えば、フォトダイオード)と、光電変換素子51で光電変換して得られる信号電荷をFD(フローティングディフュージョン)部52に転送する転送トランジスタ53と、FD部52の電位を制御するリセットトランジスタ54と、FD部52の電位に応じた信号電圧を出力する増幅トランジスタ55と、単位画素11の選択を行うための選択トランジスタ56とを有する。なお、単位画素11は、選択トランジスタ56を有しない3トランジスタ構成の画素であってもよい。
単位画素11は、4トランジスタ構成の画素であって、光電変換素子51(例えば、フォトダイオード)と、光電変換素子51で光電変換して得られる信号電荷をFD(フローティングディフュージョン)部52に転送する転送トランジスタ53と、FD部52の電位を制御するリセットトランジスタ54と、FD部52の電位に応じた信号電圧を出力する増幅トランジスタ55と、単位画素11の選択を行うための選択トランジスタ56とを有する。なお、単位画素11は、選択トランジスタ56を有しない3トランジスタ構成の画素であってもよい。
次に、本発明の固体撮像装置が特徴とするADC23−mの構成の詳細について具体的に説明する。
ADC23−mは、第1の比較器31、第2の比較器32、列信号処理回路33及びメモリ装置34を有する構成となっている。
ADC23−mの装置構成上の特徴は第2の比較器32にあり、第2の比較器32の入力にはキズ判定電位生成回路40から供給されるキズ判定電位Vcompと列信号線22−mが繋がっている。第2の比較器32は、列信号線22−mからの画素信号をアナログ−デジタル変換前のアナログ信号にてキズ判定電位Vcompと比較し、比較結果をH/L信号を用いて列信号処理回路33へ伝達する。
図3は、図1の構成を有するMOS型イメージセンサ10の駆動方法を説明するためのタイミングチャートである。
第1の比較器31は、画素アレイ部12のm列目の単位画素11から出力される信号に応じた列信号線22−mの信号電圧Vxと、参照電圧供給部15から供給されるランプ波形の参照電圧Vrefとを比較する。参照電圧Vrefが信号電圧Vxよりも大なるときには第1の比較器31の出力Vco1は“H”レベルであり、参照電圧Vrefが信号電圧Vx以下になると第1の比較器31の出力Vco1は“L”レベルになる(t1)。
第2の比較器32は、画素アレイ部12のm列目の単位画素11から出力される信号に応じた列信号線22−mの信号電圧Vxと、キズ判定電位生成回路40から供給されるキズ判定電位Vcompとを比較する。信号電圧Vxがキズ判定電位Vcompよりも大なるときには第2の比較器32の出力Vco2は“H”レベルであり、信号電圧Vxがキズ判定電位Vcomp以下になると第2の比較器32の出力Vco2は“L”レベルになる(t2)。
メモリ装置34は、本発明の計測部の一例であり、第1の比較器31による比較の開始から単位画素11から出力される信号が参照電圧Vrefに達するまでの時間を計測する。具体的には、メモリ装置34は、第1の比較器31からの出力Vco1が変わると同時に、カウンタ24の値を保持する。このカウンタ24の値が信号電圧Vxに対応するデジタルデータとなり、アナログ−デジタル変換が実現される。
列信号処理回路33は、メモリ装置34の値を読み出して保持し、次の行走査でのアナログ−デジタル変換にてメモリ装置34に保持される値と加算、減算、乗算、除算及び平均化などの演算を行い、複数の単位画素11の信号電圧Vxの加算や混合を実現する。
列信号処理回路33は、第2の比較器32による比較結果に基づいてメモリ装置34による計測結果を保持するか否かを決定する。すなわち、i+1行目の単位画素11の信号電圧Vxがキズ信号であることを示している場合、つまりi+1行目の単位画素11の信号が出力されているときの第2の比較器32からの出力Vco2が“H”である場合、列信号処理回路33は、i+1行目の単位画素11の信号電圧Vxがキズ信号と判定する。この場合、i+1行目の単位画素11の信号電圧Vxのデジタルデータは用いられずに、キズ信号でない正常信号であってi+1行目の単位画素11の信号電圧Vxと加算されるi+1行目以外の他の行の単位画素11の信号電圧Vxにより導出される値がi+1行目の単位画素11のデジタルデータとされる。例えばi行目の単位画素11のデジタルデータ等、以前に読み出された単位画素11のデジタルデータがi+1行目の単位画素11のデジタルデータとされる。
なお、例えばi行目までの全ての行の単位画素11のデジタルデータ等、以前に読み出された複数行の単位画素11のデジタルデータを加算し、その加算値に補正係数kを乗じたものがi+1行目の単位画素11のデジタルデータとされてもよい。この場合、補正係数kはデジタルデータの加算値から1画素あたりのデジタルデータを演算するための値で、pを加算した単位画素11の数とすると、1/p(pは整数)と表せる。また、信号電圧Vxがキズ信号であることを示す第2の比較器32の出力Vco2を“L”として、列信号処理回路33は、信号電圧Vxがキズ判定電位Vcompより大きい時にキズ信号と判定してもよい。
列走査回路16は、ADC23−1〜23−mで加算されたデジタル信号の水平出力線17への出力制御を行う。水平出力線17は、ADC23−1〜23−mから出力されるデジタル信号を伝達する。
信号処理回路41は、列走査回路16により列信号処理回路33の出力を順次読み取り、複数のデータ毎に加算し、順次出力する。この動作が順次行毎に繰り返されることにより二次元画像が生成される。
以上のように本実施形態のMOS型イメージセンサ10によれば、第2の比較器32及び列信号処理回路33で構成されるキズ判定装置により、加算前の1単位画素の信号にてキズ信号が検出される。キズ信号と判定された場合、キズ信号とされた単位画素11の信号を用いずに、正常信号により導出される値を用いることにより、次のような作用効果を得ることができる。
図4は加算前の1単位画素の信号と加算後の信号を表した図である。なお、以下の説明では、キズ判定電位Vcompを正常な信号範囲よりも大きな電位とする。
加算後の信号では、図4(b)に示されるように、キズ信号と正常信号を加算した場合でも2単位画素の正常信号を加算した正常信号範囲に収まっており、キズ信号を検出できない。それに対し、本実施形態のMOS型イメージセンサ10のように1単位画素の信号にてキズ判定電位と比較すると、図4(a)に示されるように、1単位画素のキズ信号は、1単位画素の正常信号範囲を超えているため、キズ信号として検出できる。キズ信号として検出された場合は、キズ信号のデータを用いずに、加算対象の正常信号より得られる値を用いることで、1単位画素のキズ信号の影響を除去することができる。
なお、上記実施形態において、ADC23−mは、1つの単位画素11の信号と参照電圧とを比較してキズ信号か否かを判定するとした。しかし、ADC23−mは、1つの単位画素11の信号をアナログ−デジタル変換して得られる信号と所定値とを比較してキズ信号であるか否かを判定してもよい。具体的には、列信号処理回路33におけるキズ判定電位Vcompに相当する値とのデジタル値比較によりキズ信号であるか否かを判定してもよい。
(第2の実施形態)
図5は、本発明の第2の実施形態に係る固体撮像装置、例えば列並列ADC搭載のMOS型イメージセンサの構成図である。以下、第1の実施形態の固体撮像装置と異なる点を中心に説明する。
図5は、本発明の第2の実施形態に係る固体撮像装置、例えば列並列ADC搭載のMOS型イメージセンサの構成図である。以下、第1の実施形態の固体撮像装置と異なる点を中心に説明する。
本実施形態に係るMOS型イメージセンサ20では、ADC223−1〜223−mは全て同じ構成となっており、ここでは、ADC223−mを例に挙げて説明するものとする。ADC223−mは、第1の比較器31、キズ判定装置236及びメモリ装置234を有する構成となっている。
ADC223−mは、列信号線22−mを介して伝達された画素信号をアナログ−デジタル変換し、アナログ−デジタル変換により得られた列方向に並ぶ複数の単位画素11の信号を加算して出力する。
ADC223−mは、1つの単位画素11の信号がキズ信号であるか否かを判定し、キズ信号でないと判定されたときには該判定が行われた信号を正常信号とし、その信号をアナログ−デジタル変換して得られる信号を加算の対象となる信号として保持する。一方、キズ信号であると判定されたときには、ADC223−mは、キズ信号をアナログ−デジタル変換して得られる信号とは異なる信号を加算の対象となる信号として保持する。
具体的には、ADC223−mは、キズ信号であると判定されたとき、ゼロレベルの信号を加算の対象となる信号として保持する。
第1の比較器31の出力にはキズ判定装置236が接続されており、キズ判定装置236の出力がメモリ装置234に接続されている。キズ判定装置236は、キズ判定タイミング指示線235のパルスの立ち上りにて第1の比較器31の出力Vco1をラッチし、キズ判定タイミング指示線235のパルスの立ち上り時の出力Vco1の状態をキズ判定タイミング指示線235が“H”レベルである期間保持するキズ判定装置判定パルスと、出力Vco1との論理和を出力する装置である。
図6は、図5の構成を有するMOS型イメージセンサ20の駆動方法を説明するためのタイミングチャートである。参照電圧供給部15から出力されるVrefは、キズ判定電位Vcomp1の電位を示す期間と、ランプ波形の電位の期間と、基準信号の期間とがある。
第1の比較器31は、画素アレイ部12のm列目の単位画素11から出力される信号に応じた列信号線22−mの信号電圧Vxと、参照電圧供給部15から供給されるランプ波形の参照電圧Vrefとを比較する。参照電圧Vrefが信号電圧Vxよりも大なるときには第1の比較器31の出力Vco1は“H”レベルであり、参照電圧Vrefが信号電圧Vx以下になると第1の比較器31の出力Vco1は“L”レベルになる(t3)。
キズ判定タイミング指示線235は、参照電圧Vrefがキズ判定電位Vcomp1の電位の期間に立ち上り、参照電圧Vrefのランプ波形の電位の期間が終わり基準信号に戻っている期間に立ち下がる。
キズ判定装置判定パルスは、キズ判定タイミング指示線235の立ち上り時(t4)に出力Vco1が“L”レベルであった場合、キズ判定タイミング指示線235が“H”レベルである期間、“H”レベルとなる。
キズ判定装置出力パルス(キズ判定装置236からの出力)は、出力Vco1とキズ判定装置判定パルスの論理和であり、出力Vco1とキズ判定装置判定パルスが両方とも“L”レベルである場合は、“L”レベルとなり、そのほかの場合は“H”レベルとなる。
メモリ装置234は、キズ判定装置出力パルスのレベルが変わると同時に、カウンタ24の値を保持する。このカウンタ24の値が信号電圧Vxに対応するデジタルデータとなり、アナログ−デジタル変換が実現される。
メモリ装置234は、既にメモリ装置234に保持されている値と、次の行走査でのアナログ−デジタル変換にてメモリ装置234に保持される値とを加算し、複数の単位画素11の信号電圧Vxの加算や混合を実現する。
以上のように本実施形態のMOS型イメージセンサ20によれば、参照電圧供給部15にて生成したキズ判定電位Vcomp1の電位を下回り、キズ信号と判定された場合、キズ信号とされた単位画素11の信号は用いられず、ゼロ信号が出力されたものとされる。従って、キズ信号が加算されていない状態の正常信号のみが加算された信号を取り出すことができる。
本発明は、固体撮像装置に利用でき、特に列並列ADC搭載のMOS型イメージセンサ等に利用することができる。
10、20 MOS型イメージセンサ
11 単位画素
12 画素アレイ部
13 行走査回路
14 カラム処理部
15 参照電圧供給部
16 列走査回路
17 水平出力線
18 タイミング制御回路
19 半導体チップ
21−1〜21−n 行制御線
22−1〜22−m 列信号線
23−1〜23−m、223−1〜223−m ADC
24 カウンタ
31 第1の比較器
32 第2の比較器
33 列信号処理回路
34、234 メモリ装置
40 キズ判定電位生成回路
41 信号処理回路
51 光電変換素子
52 FD部
53 転送トランジスタ
54 リセットトランジスタ
55 増幅トランジスタ
56 選択トランジスタ
151 DAC
235 キズ判定タイミング指示線
236 キズ判定装置
11 単位画素
12 画素アレイ部
13 行走査回路
14 カラム処理部
15 参照電圧供給部
16 列走査回路
17 水平出力線
18 タイミング制御回路
19 半導体チップ
21−1〜21−n 行制御線
22−1〜22−m 列信号線
23−1〜23−m、223−1〜223−m ADC
24 カウンタ
31 第1の比較器
32 第2の比較器
33 列信号処理回路
34、234 メモリ装置
40 キズ判定電位生成回路
41 信号処理回路
51 光電変換素子
52 FD部
53 転送トランジスタ
54 リセットトランジスタ
55 増幅トランジスタ
56 選択トランジスタ
151 DAC
235 キズ判定タイミング指示線
236 キズ判定装置
Claims (8)
- 行列状に配列された複数の画素を備え、前記複数の画素の信号を加算する固体撮像装置であって、
前記画素の信号を列方向に伝達する列信号線と、
前記列信号線を介して伝達された信号をアナログ−デジタル変換し、該アナログ−デジタル変換により得られた信号を加算して出力するアナログ−デジタル変換回路とを備え、
前記アナログ−デジタル変換回路は、1つの前記画素の信号が所定の電圧範囲を超えているキズ信号であるか否かを判定し、前記キズ信号でないと判定されたときには該判定が行われた信号をアナログ−デジタル変換して得られる信号を前記加算の対象となる信号として保持し、前記キズ信号であると判定されたときには前記キズ信号をアナログ−デジタル変換して得られる信号とは異なる信号を前記加算の対象とする
固体撮像装置。 - 前記アナログ−デジタル変換回路は、前記キズ信号であると判定されたときには、既に保持されている前記加算の対象となる信号のいずれかと同じ信号を前記加算の対象とする
請求項1に記載の固体撮像装置。 - 前記アナログ−デジタル変換回路は、前記キズ信号であると判定されたときには、既に保持されている前記加算の対象となる複数の信号の加算値に補正係数を乗じて得られる信号を前記加算の対象とする
請求項1に記載の固体撮像装置。 - 前記アナログ−デジタル変換回路は、前記キズ信号であると判定されたときには、既に保持されている前記加算の対象となる複数の信号の平均値の信号を前記加算の対象とする
請求項1に記載の固体撮像装置。 - 前記アナログ−デジタル変換回路は、前記キズ信号であると判定されたときには、ゼロレベルの信号を前記加算の対象とする
請求項1に記載の固体撮像装置。 - 前記アナログ−デジタル変換回路は、1つの前記画素の信号と参照電圧とを比較して前記キズ信号か否かを判定する
請求項1〜5のいずれか1項に記載の固体撮像装置。 - 前記前記アナログ−デジタル変換回路は、
前記列信号線を介して伝達された信号を参照電圧と比較する第1比較器と、
前記列信号線を介して伝達された信号を所定電圧と比較する第2比較器と、
前記第1比較器による比較の開始から前記列信号線を介して伝達された信号が前記参照電圧に達するまでの時間を計測する計測部と、
前記第2比較器による比較結果に基づいて前記計測部による計測結果を保持するか否かを決定する信号処理部とから構成される
請求項6に記載の固体撮像装置。 - 前記アナログ−デジタル変換回路は、1つの前記画素の信号をアナログ−デジタル変換して得られる信号と所定値とを比較して前記キズ信号であるか否かを判定する
請求項1〜5のいずれか1項に記載の固体撮像装置。
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- 2008-09-25 JP JP2008246773A patent/JP2010081259A/ja not_active Withdrawn
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- 2009-09-17 US US12/561,772 patent/US20100073539A1/en not_active Abandoned
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US20100073539A1 (en) | 2010-03-25 |
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