JP2010081259A - 固体撮像装置 - Google Patents

Abstract

【課題】撮像結果の画質の低下を招くことなく、画素信号の加算を実現可能な固体撮像装置を提供する。
【解決手段】行列状に配列された複数の単位画素１１を備え、複数の単位画素１１の信号を加算する固体撮像装置であって、単位画素１１の信号を列方向に伝達する列信号線２２−１〜２２−ｍと、列信号線２２−１〜２２−ｍを介して伝達された信号をアナログ−デジタル変換し、該アナログ−デジタル変換により得られた信号を加算して出力するＡＤＣ２３−１〜２３−ｍとを備え、ＡＤＣ２３−１〜２３−ｍは、１つの単位画素１１の信号が所定の電圧範囲を超えているキズ信号であるか否かを判定し、キズ信号でないと判定されたときには該判定が行われた信号をアナログ−デジタル変換して得られる信号を加算の対象となる信号として保持し、キズ信号であると判定されたときにはキズ信号をアナログ−デジタル変換して得られる信号とは異なる信号を加算の対象とする。
【選択図】図１

Description

本発明は、固体撮像装置及びその駆動方法に関し、特に単位画素から列信号線を介して出力されるアナログ信号をデジタル信号に変換して読み出す構成の固体撮像装置及びその駆動方法に関する。

固体撮像装置として、近年、単位画素の行列状（マトリックス状）の配列に対して列毎にアナログ−デジタル変換装置（以下、ＡＤＣ（Analog-Digital Converter）と略す）を配置してなる列並列ＡＤＣ搭載のＣＭＯＳイメージセンサが報告されている。そして、ＣＭＯＳイメージセンサでは、高速撮像のために、画素信号（光電変換により単位画素で発生した信号）を加算することによってフレームレートを向上させる手法が採られる場合がある（例えば、特許文献１参照）。

特許文献１のＣＭＯＳイメージセンサでは、光電変換素子を含む単位画素が行列状に２次元配列されるとともに、単位画素の行列状の配列に対して列毎に列信号線が配線され、単位画素が行毎に順次選択制御される。このＣＭＯＳイメージセンサにおいて、選択制御された単位画素の行から列信号線を介して出力されるアナログ信号（画素信号）をデジタル値に変換し、かつ得られたデジタル値を複数の単位画素間で加算して読み出す構成が採られている。単位画素から出力されるアナログ信号をデジタル値に変換するとともに、デジタル値を複数の単位画素間で加算して読み出すことで、例えば２つの単位画素間で加算を行えば、画素数情報としては１／２になるが、フレームレートを２倍にすることができる。
特開２００５−２７８１３５号公報

しかしながら、特許文献１記載の従来技術、すなわち画素信号の加算を行う技術では、キズ信号を含む単位画素があった場合、加算後の信号にキズ信号が含まれてしまい、撮像結果の画質が低下するという課題がある。

本発明は、上記課題に鑑みてなされたものであって、その目的とするところは、撮像結果の画質の低下を招くことなく、画素信号の加算を実現可能な固体撮像装置を提供することにある。

上記目的を達成するために、本発明の固体撮像装置は、行列状に配列された複数の画素を備え、前記複数の画素の信号を加算する固体撮像装置であって、前記画素の信号を列方向に伝達する列信号線と、前記列信号線を介して伝達された信号をアナログ−デジタル変換し、該アナログ−デジタル変換により得られた信号を加算して出力するアナログ−デジタル変換回路とを備え、前記アナログ−デジタル変換回路は、１つの前記画素の信号が所定の電圧範囲を超えているキズ信号であるか否かを判定し、前記キズ信号でないと判定されたときには該判定が行われた信号をアナログ−デジタル変換して得られる信号を前記加算の対象となる信号として保持し、前記キズ信号であると判定されたときには前記キズ信号をアナログ−デジタル変換して得られる信号とは異なる信号を前記加算の対象とすることを特徴とする。

この構成によれば、アナログ−デジタル変換回路が、単位画素から出力されるアナログ信号をデジタル値に変換するとともに、デジタル値を加算する前の１つの画素の信号にてキズ検出を行う。そして、そのキズ検出の結果にて加算する／しないの制御を行って複数の画素間で信号が加算して読み出されるので、加算後の信号にはキズ信号が含まれない。その結果、撮像結果の画質の低下を招くことなく、画素信号の加算を行うことができる。

ここで、前記アナログ−デジタル変換回路は、前記キズ信号であると判定されたときには、既に保持されている前記加算の対象となる信号のいずれかと同じ信号を前記加算の対象としてもよい。あるいは、前記アナログ−デジタル変換回路は、前記キズ信号であると判定されたときには、既に保持されている前記加算の対象となる複数の信号の加算値に補正係数を乗じて得られる信号を前記加算の対象としてもよい。

この構成によれば、キズ信号であるとされて加算されなかった信号が、キズ信号でない正常信号から想定される信号で補われる。その結果、さらに撮像結果の画質の低下を防ぐことができる。

本発明によれば、画素から列信号線を介して出力されるアナログ信号（画素信号）をデジタル値に変換し、加算して読み出す構成の固体撮像装置において、キズ信号が検出され、キズ信号がそのまま加算されない。従って、キズ信号を出力する画素があったとしても、キズ信号が含まれない加算後の信号が得られるため、撮像結果の画質の低下が防止され、良好な画像を得ることができる。

以下、本発明の実施形態における固体撮像装置について図面を参照して詳細に説明する。

（第１の実施形態）
図１は、本発明の第１の実施形態に係る固体撮像装置、例えば列並列ＡＤＣ搭載のＭＯＳ型イメージセンサの構成を示すブロック図である。

本実施形態に係るＭＯＳ型イメージセンサ１０は、複数の単位画素１１の信号を加算するものであって、光電変換素子を含む単位画素１１が行列状（マトリックス状）に２次元配置されてなる画素アレイ部１２に加えて、行走査回路１３、カラム処理部１４、参照電圧供給部１５、列走査回路１６、水平出力線１７、カウンタ２４、キズ判定電位生成回路４０、信号処理回路４１及びタイミング制御回路１８を有する構成となっている。

このＭＯＳ型イメージセンサ１０において、タイミング制御回路１８は、マスタークロックＭＣＫに基づいて、行走査回路１３、カラム処理部１４、参照電圧供給部１５及び列走査回路１６などの動作の基準となるクロック信号や制御信号などを生成し、行走査回路１３、カラム処理部１４、参照電圧供給部１５及び列走査回路１６などに対して与える。

画素アレイ部１２の各単位画素１１を駆動制御する周辺の駆動系や信号処理系、すなわち行走査回路１３、カラム処理部１４、参照電圧供給部１５、列走査回路１６、水平出力線１７、カウンタ２４、キズ判定電位生成回路４０、信号処理回路４１及びタイミング制御回路１８などは、画素アレイ部１２と同一の半導体チップ（半導体基板）１９上に集積される。

画素アレイ部１２には、単位画素１１がｍ列ｎ行分だけ２次元配置されるとともに、このｍ列ｎ行の画素配置に対して行毎に行制御線２１−１〜２１−ｎが配線され、列毎に列信号線２２−１〜２２−ｍが配線されている。行制御線２１−１〜２１−ｎの各一端は、行走査回路１３の単位画素１１の各行に対応して設けられた各出力端に接続されている。行制御線２１−１〜２１−ｎは、単位画素１１の行を選択制御するための制御線である。列信号線２２−１〜２２−ｍは、単位画素１１の各々に電気的に接続され、それぞれ単位画素１１の信号を列方向に伝達する。

行走査回路１３は、シフトレジスタなどによって構成され、行制御線２１−１〜２１−ｎを介して画素アレイ部１２の行アドレスや行走査の制御を行う。

カラム処理部１４は、画素アレイ部１２の単位画素１１の列毎、即ち列信号線２２−１〜２２−ｍ毎に設けられたＡＤＣ（アナログ−デジタル変換回路）２３−１〜２３−ｍを有し、画素アレイ部１２の単位画素１１の列毎に出力されるアナログ信号をデジタル信号に変換して出力する。本発明の固体撮像装置ではこれらＡＤＣ２３−１〜２３−ｍの構成を特徴としており、その詳細については後述する。なお、ＡＤＣ２３−１〜２３−ｍは全て同じ構成となっており、ここでは、ＡＤＣ２３−ｍを例に挙げて説明するものとする。

ＡＤＣ２３−ｍは、列信号線２２−ｍを介して伝達された画素信号をアナログ−デジタル変換し、アナログ−デジタル変換により得られた列方向に並ぶ複数の単位画素１１の信号を加算して出力する。

ＡＤＣ２３−ｍは、１つの単位画素１１の信号が所定の電圧範囲を超えているキズ信号であるか否かをキズ判定電位Ｖｃｏｍｐに基づいて判定し、キズ信号でないと判定されたときには該判定が行われた信号を正常信号であるとし、その信号をアナログ−デジタル変換して得られる信号を加算の対象となる信号として新たに保持する。一方、キズ信号であると判定されたときには、ＡＤＣ２３−ｍは、キズ信号をアナログ−デジタル変換して得られる信号とは異なる信号を加算の対象となる信号として新たに保持する。

具体的には、ＡＤＣ２３−ｍは、キズ信号であると判定されたとき、既に保持されている加算の対象となる信号のいずれかと同じ信号を加算の対象となる信号として新たに保持する。なお、ＡＤＣ２３−ｍは、キズ信号であると判定されたとき、既に保持されている加算の対象となる複数の信号の加算値に補正係数を乗じて得られる信号を加算の対象となる信号として新たに保持してもよい。また、ＡＤＣ２３−ｍは、キズ信号であると判定されたとき、既に保持されている加算の対象となる複数の信号の平均値の信号を加算の対象となる信号として新たに保持してもよい。

参照電圧供給部１５は、時間が経過するにつれてレベルが傾斜状に変化する、いわゆるランプ（ＲＡＭＰ）波形の参照電圧Ｖｒｅｆを生成する手段として、ＤＡＣ（デジタル−アナログ変換回路）１５１を有している。なお、ランプ波形の参照電圧Ｖｒｅｆを生成する手段としては、ＤＡＣ１５１に限られるものではない。

ＤＡＣ１５１は、タイミング制御回路１８から与えられる制御信号による制御の下に、タイミング制御回路１８から与えられるクロックＣＫに基づいてランプ波形の参照電圧Ｖｒｅｆを生成してカラム処理部１４のＡＤＣ２３−１〜２３−ｍに対して供給する。

キズ判定電位生成回路４０は、キズ信号か否かを判定するための閾値を示すキズ判定電位Ｖｃｏｍｐを生成する。キズ判定電位Ｖｃｏｍｐは、固定値でも、イメージセンサの撮像条件に応じて変えられるものであっても良い。なお、キズ判定電位生成回路４０は図１では半導体チップ１９上に設けられているが、半導体チップ１９の外に設けられてもよい。

図２は、単位画素１１の回路図である。
単位画素１１は、４トランジスタ構成の画素であって、光電変換素子５１（例えば、フォトダイオード）と、光電変換素子５１で光電変換して得られる信号電荷をＦＤ（フローティングディフュージョン）部５２に転送する転送トランジスタ５３と、ＦＤ部５２の電位を制御するリセットトランジスタ５４と、ＦＤ部５２の電位に応じた信号電圧を出力する増幅トランジスタ５５と、単位画素１１の選択を行うための選択トランジスタ５６とを有する。なお、単位画素１１は、選択トランジスタ５６を有しない３トランジスタ構成の画素であってもよい。

次に、本発明の固体撮像装置が特徴とするＡＤＣ２３−ｍの構成の詳細について具体的に説明する。

ＡＤＣ２３−ｍは、第１の比較器３１、第２の比較器３２、列信号処理回路３３及びメモリ装置３４を有する構成となっている。

ＡＤＣ２３−ｍの装置構成上の特徴は第２の比較器３２にあり、第２の比較器３２の入力にはキズ判定電位生成回路４０から供給されるキズ判定電位Ｖｃｏｍｐと列信号線２２−ｍが繋がっている。第２の比較器３２は、列信号線２２−ｍからの画素信号をアナログ−デジタル変換前のアナログ信号にてキズ判定電位Ｖｃｏｍｐと比較し、比較結果をＨ／Ｌ信号を用いて列信号処理回路３３へ伝達する。

図３は、図１の構成を有するＭＯＳ型イメージセンサ１０の駆動方法を説明するためのタイミングチャートである。

第１の比較器３１は、画素アレイ部１２のｍ列目の単位画素１１から出力される信号に応じた列信号線２２−ｍの信号電圧Ｖｘと、参照電圧供給部１５から供給されるランプ波形の参照電圧Ｖｒｅｆとを比較する。参照電圧Ｖｒｅｆが信号電圧Ｖｘよりも大なるときには第１の比較器３１の出力Ｖｃｏ１は“Ｈ”レベルであり、参照電圧Ｖｒｅｆが信号電圧Ｖｘ以下になると第１の比較器３１の出力Ｖｃｏ１は“Ｌ”レベルになる（ｔ１）。

第２の比較器３２は、画素アレイ部１２のｍ列目の単位画素１１から出力される信号に応じた列信号線２２−ｍの信号電圧Ｖｘと、キズ判定電位生成回路４０から供給されるキズ判定電位Ｖｃｏｍｐとを比較する。信号電圧Ｖｘがキズ判定電位Ｖｃｏｍｐよりも大なるときには第２の比較器３２の出力Ｖｃｏ２は“Ｈ”レベルであり、信号電圧Ｖｘがキズ判定電位Ｖｃｏｍｐ以下になると第２の比較器３２の出力Ｖｃｏ２は“Ｌ”レベルになる（ｔ２）。

メモリ装置３４は、本発明の計測部の一例であり、第１の比較器３１による比較の開始から単位画素１１から出力される信号が参照電圧Ｖｒｅｆに達するまでの時間を計測する。具体的には、メモリ装置３４は、第１の比較器３１からの出力Ｖｃｏ１が変わると同時に、カウンタ２４の値を保持する。このカウンタ２４の値が信号電圧Ｖｘに対応するデジタルデータとなり、アナログ−デジタル変換が実現される。

列信号処理回路３３は、メモリ装置３４の値を読み出して保持し、次の行走査でのアナログ−デジタル変換にてメモリ装置３４に保持される値と加算、減算、乗算、除算及び平均化などの演算を行い、複数の単位画素１１の信号電圧Ｖｘの加算や混合を実現する。

列信号処理回路３３は、第２の比較器３２による比較結果に基づいてメモリ装置３４による計測結果を保持するか否かを決定する。すなわち、ｉ＋１行目の単位画素１１の信号電圧Ｖｘがキズ信号であることを示している場合、つまりｉ＋１行目の単位画素１１の信号が出力されているときの第２の比較器３２からの出力Ｖｃｏ２が“Ｈ”である場合、列信号処理回路３３は、ｉ＋１行目の単位画素１１の信号電圧Ｖｘがキズ信号と判定する。この場合、ｉ＋１行目の単位画素１１の信号電圧Ｖｘのデジタルデータは用いられずに、キズ信号でない正常信号であってｉ＋１行目の単位画素１１の信号電圧Ｖｘと加算されるｉ＋１行目以外の他の行の単位画素１１の信号電圧Ｖｘにより導出される値がｉ＋１行目の単位画素１１のデジタルデータとされる。例えばｉ行目の単位画素１１のデジタルデータ等、以前に読み出された単位画素１１のデジタルデータがｉ＋１行目の単位画素１１のデジタルデータとされる。

なお、例えばｉ行目までの全ての行の単位画素１１のデジタルデータ等、以前に読み出された複数行の単位画素１１のデジタルデータを加算し、その加算値に補正係数ｋを乗じたものがｉ＋１行目の単位画素１１のデジタルデータとされてもよい。この場合、補正係数ｋはデジタルデータの加算値から１画素あたりのデジタルデータを演算するための値で、ｐを加算した単位画素１１の数とすると、１／ｐ（ｐは整数）と表せる。また、信号電圧Ｖｘがキズ信号であることを示す第２の比較器３２の出力Ｖｃｏ２を“Ｌ”として、列信号処理回路３３は、信号電圧Ｖｘがキズ判定電位Ｖｃｏｍｐより大きい時にキズ信号と判定してもよい。

列走査回路１６は、ＡＤＣ２３−１〜２３−ｍで加算されたデジタル信号の水平出力線１７への出力制御を行う。水平出力線１７は、ＡＤＣ２３−１〜２３−ｍから出力されるデジタル信号を伝達する。

信号処理回路４１は、列走査回路１６により列信号処理回路３３の出力を順次読み取り、複数のデータ毎に加算し、順次出力する。この動作が順次行毎に繰り返されることにより二次元画像が生成される。

以上のように本実施形態のＭＯＳ型イメージセンサ１０によれば、第２の比較器３２及び列信号処理回路３３で構成されるキズ判定装置により、加算前の１単位画素の信号にてキズ信号が検出される。キズ信号と判定された場合、キズ信号とされた単位画素１１の信号を用いずに、正常信号により導出される値を用いることにより、次のような作用効果を得ることができる。

図４は加算前の１単位画素の信号と加算後の信号を表した図である。なお、以下の説明では、キズ判定電位Ｖｃｏｍｐを正常な信号範囲よりも大きな電位とする。

加算後の信号では、図４（ｂ）に示されるように、キズ信号と正常信号を加算した場合でも２単位画素の正常信号を加算した正常信号範囲に収まっており、キズ信号を検出できない。それに対し、本実施形態のＭＯＳ型イメージセンサ１０のように１単位画素の信号にてキズ判定電位と比較すると、図４（ａ）に示されるように、１単位画素のキズ信号は、１単位画素の正常信号範囲を超えているため、キズ信号として検出できる。キズ信号として検出された場合は、キズ信号のデータを用いずに、加算対象の正常信号より得られる値を用いることで、１単位画素のキズ信号の影響を除去することができる。

なお、上記実施形態において、ＡＤＣ２３−ｍは、１つの単位画素１１の信号と参照電圧とを比較してキズ信号か否かを判定するとした。しかし、ＡＤＣ２３−ｍは、１つの単位画素１１の信号をアナログ−デジタル変換して得られる信号と所定値とを比較してキズ信号であるか否かを判定してもよい。具体的には、列信号処理回路３３におけるキズ判定電位Ｖｃｏｍｐに相当する値とのデジタル値比較によりキズ信号であるか否かを判定してもよい。

（第２の実施形態）
図５は、本発明の第２の実施形態に係る固体撮像装置、例えば列並列ＡＤＣ搭載のＭＯＳ型イメージセンサの構成図である。以下、第１の実施形態の固体撮像装置と異なる点を中心に説明する。

本実施形態に係るＭＯＳ型イメージセンサ２０では、ＡＤＣ２２３−１〜２２３−ｍは全て同じ構成となっており、ここでは、ＡＤＣ２２３−ｍを例に挙げて説明するものとする。ＡＤＣ２２３−ｍは、第１の比較器３１、キズ判定装置２３６及びメモリ装置２３４を有する構成となっている。

ＡＤＣ２２３−ｍは、列信号線２２−ｍを介して伝達された画素信号をアナログ−デジタル変換し、アナログ−デジタル変換により得られた列方向に並ぶ複数の単位画素１１の信号を加算して出力する。

ＡＤＣ２２３−ｍは、１つの単位画素１１の信号がキズ信号であるか否かを判定し、キズ信号でないと判定されたときには該判定が行われた信号を正常信号とし、その信号をアナログ−デジタル変換して得られる信号を加算の対象となる信号として保持する。一方、キズ信号であると判定されたときには、ＡＤＣ２２３−ｍは、キズ信号をアナログ−デジタル変換して得られる信号とは異なる信号を加算の対象となる信号として保持する。

具体的には、ＡＤＣ２２３−ｍは、キズ信号であると判定されたとき、ゼロレベルの信号を加算の対象となる信号として保持する。

第１の比較器３１の出力にはキズ判定装置２３６が接続されており、キズ判定装置２３６の出力がメモリ装置２３４に接続されている。キズ判定装置２３６は、キズ判定タイミング指示線２３５のパルスの立ち上りにて第１の比較器３１の出力Ｖｃｏ１をラッチし、キズ判定タイミング指示線２３５のパルスの立ち上り時の出力Ｖｃｏ１の状態をキズ判定タイミング指示線２３５が“Ｈ”レベルである期間保持するキズ判定装置判定パルスと、出力Ｖｃｏ１との論理和を出力する装置である。

図６は、図５の構成を有するＭＯＳ型イメージセンサ２０の駆動方法を説明するためのタイミングチャートである。参照電圧供給部１５から出力されるＶｒｅｆは、キズ判定電位Ｖｃｏｍｐ１の電位を示す期間と、ランプ波形の電位の期間と、基準信号の期間とがある。

第１の比較器３１は、画素アレイ部１２のｍ列目の単位画素１１から出力される信号に応じた列信号線２２−ｍの信号電圧Ｖｘと、参照電圧供給部１５から供給されるランプ波形の参照電圧Ｖｒｅｆとを比較する。参照電圧Ｖｒｅｆが信号電圧Ｖｘよりも大なるときには第１の比較器３１の出力Ｖｃｏ１は“Ｈ”レベルであり、参照電圧Ｖｒｅｆが信号電圧Ｖｘ以下になると第１の比較器３１の出力Ｖｃｏ１は“Ｌ”レベルになる（ｔ３）。

キズ判定タイミング指示線２３５は、参照電圧Ｖｒｅｆがキズ判定電位Ｖｃｏｍｐ１の電位の期間に立ち上り、参照電圧Ｖｒｅｆのランプ波形の電位の期間が終わり基準信号に戻っている期間に立ち下がる。

キズ判定装置判定パルスは、キズ判定タイミング指示線２３５の立ち上り時（ｔ４）に出力Ｖｃｏ１が“Ｌ”レベルであった場合、キズ判定タイミング指示線２３５が“Ｈ”レベルである期間、“Ｈ”レベルとなる。

キズ判定装置出力パルス（キズ判定装置２３６からの出力）は、出力Ｖｃｏ１とキズ判定装置判定パルスの論理和であり、出力Ｖｃｏ１とキズ判定装置判定パルスが両方とも“Ｌ”レベルである場合は、“Ｌ”レベルとなり、そのほかの場合は“Ｈ”レベルとなる。

メモリ装置２３４は、キズ判定装置出力パルスのレベルが変わると同時に、カウンタ２４の値を保持する。このカウンタ２４の値が信号電圧Ｖｘに対応するデジタルデータとなり、アナログ−デジタル変換が実現される。

メモリ装置２３４は、既にメモリ装置２３４に保持されている値と、次の行走査でのアナログ−デジタル変換にてメモリ装置２３４に保持される値とを加算し、複数の単位画素１１の信号電圧Ｖｘの加算や混合を実現する。

以上のように本実施形態のＭＯＳ型イメージセンサ２０によれば、参照電圧供給部１５にて生成したキズ判定電位Ｖｃｏｍｐ１の電位を下回り、キズ信号と判定された場合、キズ信号とされた単位画素１１の信号は用いられず、ゼロ信号が出力されたものとされる。従って、キズ信号が加算されていない状態の正常信号のみが加算された信号を取り出すことができる。

本発明は、固体撮像装置に利用でき、特に列並列ＡＤＣ搭載のＭＯＳ型イメージセンサ等に利用することができる。

本発明の第１の実施形態に係るＭＯＳ型イメージセンサの構成を示すブロック図である。 単位画素の回路図である。 同実施形態に係るＭＯＳ型イメージセンサの駆動方法を説明するためのタイミングチャートである。 加算前にキズ信号を検出する場合と加算後にキズ信号を検出する場合との違いを表した図である。 本発明の第２の実施形態に係るＭＯＳ型イメージセンサの構成を示すブロック図である。 同実施形態に係るＭＯＳ型イメージセンサの駆動方法を説明するためのタイミングチャートである。

符号の説明

１０、２０ ＭＯＳ型イメージセンサ
１１ 単位画素
１２ 画素アレイ部
１３ 行走査回路
１４ カラム処理部
１５ 参照電圧供給部
１６ 列走査回路
１７ 水平出力線
１８ タイミング制御回路
１９ 半導体チップ
２１−１〜２１−ｎ 行制御線
２２−１〜２２−ｍ 列信号線
２３−１〜２３−ｍ、２２３−１〜２２３−ｍ ＡＤＣ
２４ カウンタ
３１ 第１の比較器
３２ 第２の比較器
３３ 列信号処理回路
３４、２３４ メモリ装置
４０ キズ判定電位生成回路
４１ 信号処理回路
５１ 光電変換素子
５２ ＦＤ部
５３ 転送トランジスタ
５４ リセットトランジスタ
５５ 増幅トランジスタ
５６ 選択トランジスタ
１５１ ＤＡＣ
２３５ キズ判定タイミング指示線
２３６ キズ判定装置

Claims (8)

1. 行列状に配列された複数の画素を備え、前記複数の画素の信号を加算する固体撮像装置であって、
   前記画素の信号を列方向に伝達する列信号線と、
   前記列信号線を介して伝達された信号をアナログ−デジタル変換し、該アナログ−デジタル変換により得られた信号を加算して出力するアナログ−デジタル変換回路とを備え、
   前記アナログ−デジタル変換回路は、１つの前記画素の信号が所定の電圧範囲を超えているキズ信号であるか否かを判定し、前記キズ信号でないと判定されたときには該判定が行われた信号をアナログ−デジタル変換して得られる信号を前記加算の対象となる信号として保持し、前記キズ信号であると判定されたときには前記キズ信号をアナログ−デジタル変換して得られる信号とは異なる信号を前記加算の対象とする
   固体撮像装置。
2. 前記アナログ−デジタル変換回路は、前記キズ信号であると判定されたときには、既に保持されている前記加算の対象となる信号のいずれかと同じ信号を前記加算の対象とする
   請求項１に記載の固体撮像装置。
3. 前記アナログ−デジタル変換回路は、前記キズ信号であると判定されたときには、既に保持されている前記加算の対象となる複数の信号の加算値に補正係数を乗じて得られる信号を前記加算の対象とする
   請求項１に記載の固体撮像装置。
4. 前記アナログ−デジタル変換回路は、前記キズ信号であると判定されたときには、既に保持されている前記加算の対象となる複数の信号の平均値の信号を前記加算の対象とする
   請求項１に記載の固体撮像装置。
5. 前記アナログ−デジタル変換回路は、前記キズ信号であると判定されたときには、ゼロレベルの信号を前記加算の対象とする
   請求項１に記載の固体撮像装置。
6. 前記アナログ−デジタル変換回路は、１つの前記画素の信号と参照電圧とを比較して前記キズ信号か否かを判定する
   請求項１〜５のいずれか１項に記載の固体撮像装置。
7. 前記前記アナログ−デジタル変換回路は、
   前記列信号線を介して伝達された信号を参照電圧と比較する第１比較器と、
   前記列信号線を介して伝達された信号を所定電圧と比較する第２比較器と、
   前記第１比較器による比較の開始から前記列信号線を介して伝達された信号が前記参照電圧に達するまでの時間を計測する計測部と、
   前記第２比較器による比較結果に基づいて前記計測部による計測結果を保持するか否かを決定する信号処理部とから構成される
   請求項６に記載の固体撮像装置。
8. 前記アナログ−デジタル変換回路は、１つの前記画素の信号をアナログ−デジタル変換して得られる信号と所定値とを比較して前記キズ信号であるか否かを判定する
   請求項１〜５のいずれか１項に記載の固体撮像装置。

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