JP2010080936A - アモルファス酸化物半導体及び該アモルファス酸化物半導体を用いた薄膜トランジスタ - Google Patents

アモルファス酸化物半導体及び該アモルファス酸化物半導体を用いた薄膜トランジスタ Download PDF

Info

Publication number
JP2010080936A
JP2010080936A JP2009190168A JP2009190168A JP2010080936A JP 2010080936 A JP2010080936 A JP 2010080936A JP 2009190168 A JP2009190168 A JP 2009190168A JP 2009190168 A JP2009190168 A JP 2009190168A JP 2010080936 A JP2010080936 A JP 2010080936A
Authority
JP
Japan
Prior art keywords
thin film
oxide semiconductor
amorphous oxide
film transistor
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2009190168A
Other languages
English (en)
Other versions
JP2010080936A5 (ja
JP5725698B2 (ja
Inventor
Susumu Hayashi
享 林
Hideyuki Omura
秀之 大村
Hideya Kumomi
日出也 雲見
Yuzo Shigesato
有三 重里
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Canon Inc
Original Assignee
Canon Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Canon Inc filed Critical Canon Inc
Priority to JP2009190168A priority Critical patent/JP5725698B2/ja
Publication of JP2010080936A publication Critical patent/JP2010080936A/ja
Publication of JP2010080936A5 publication Critical patent/JP2010080936A5/ja
Application granted granted Critical
Publication of JP5725698B2 publication Critical patent/JP5725698B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78663—Amorphous silicon transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H01L29/78693—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate the semiconducting oxide being amorphous

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)
  • Electroluminescent Light Sources (AREA)

Abstract

【課題】 トランジスタ特性に優れたアモルファス酸化物薄膜トランジスタを提供する。
【解決手段】 Ｉｎ又はＺｎの少なくとも一方の元素と水素とを含むアモルファス酸化物半導体であって、前記アモルファス酸化物半導体が１×１０２０ｃｍ−３以上１×１０２２ｃｍ−３以下の水素原子又は重水素原子を含有しており、かつ、前記アモルファス酸化物半導体中で、過剰な酸素（ＯＥＸ）（ここで、該過剰な酸素とは、前記アモルファス酸化物半導体の一部分の数原子サイズを単位として見た際のミクロな領域において過剰な状態にある酸素である）と水素の結合（ＯＥＸ−Ｈ結合及びＨ−ＯＥＸ−Ｈ結合）を除く、酸素と水素の結合（Ｏ−Ｈ結合）の密度が１×１０１８ｃｍ−３以下であることを特徴とするアモルファス酸化物半導体。
【選択図】 図３

Description

本発明は、アモルファス酸化物半導体、該アモルファス酸化物半導体膜を用いた薄膜トランジスタ、及びその製造方法に関する。
近年、金属酸化物系半導体薄膜を用いた半導体素子が注目されている。上記薄膜は、低温で製膜でき、かつ光学バンドギャップが大きく可視光に対して透明である等の特徴を有しており、プラスチック基板やフィルムなどの基板上にフレキシブルな透明薄膜トランジスタ（ＴＦＴ）等を形成することが可能である（特許文献１）。
従来、ＴＦＴ活性層に用いる酸化物半導体膜は、膜の電気特性を制御するため、酸素ガスを導入した雰囲気中で成膜されるのが一般的である。例えば、特許文献２には、チャネル層にＩｎ−Ｇａ−Ｚｎ−Ｏから構成されるｎ型酸化物半導体を用い、ソース・ドレイン電極としてＩＴＯを用いた薄膜トランジスタ（ＴＦＴ）を形成する方法が開示されており、そこには次のような成膜法が記載されている。すなわち、特許文献２では、Ｉｎ−Ｇａ−Ｚｎ−Ｏ成膜雰囲気中の酸素分圧を制御することでキャリア密度が制御されており、これによって高いキャリア移動度を得ている。
また、特許文献３には、前記酸化物半導体膜をチャネル層に用いた高性能薄膜トランジスタの製造方法として、スパッタ法における雰囲気ガス中に水蒸気を含む技術が開示されている。さらに、特許文献４及び特許文献５には、薄膜トランジスタのチャネル層として用いられる酸化物半導体中に水素を導入することでキャリア密度を制御する技術が開示されている。
特開２０００−１５０９００号公報 国際公開第２００５−０８８７２６号パンフレット 特開２００７−７３６９７号公報 特開２００７−１０３９１８号公報 特開２００７−１９４５９４号公報
しかしながら、前記特許文献に開示されている酸化物半導体膜は、特許文献４及び５に示されるように水素の導入によりキャリア密度を制御する場合においても、酸化物半導体中の水素量はキャリア密度に対して数桁大きいものであった。つまり、膜中水素量のみでキャリア密度を制御できないという問題点があった。さらに、本発明者らがアモルファスＩｎ−Ｇａ−Ｚｎ−Ｏ系をはじめとするアモルファス酸化物半導体のスパッタ法による形成を検討をしたところ、アモルファス酸化物半導体は非常に水素を取り込みやすいことがわかった。例えば、酸化物半導体スパッタ装置の背圧を２×１０−４Ｐａ以下としても１×１０２０ｃｍ−３以上の水素を含んでいる場合があることがわかった。これらの検討により、水素量が１×１０２０ｃｍ−３以上のアモルファス酸化物半導体を熱処理などの前処理をすることなく室温で低コストに形成し、アモルファス酸化物薄膜トランジスタに適した抵抗率にすることが難しいという課題が判明した。
本発明は、上記課題に鑑みてなされたものであり、トランジスタ特性に優れたアモルファス酸化物薄膜トランジスタを提供することを目的とする。
本発明は、Ｉｎ又はＺｎの少なくとも一方の元素と水素とを含むアモルファス酸化物半導体であって、前記アモルファス酸化物半導体が１×１０２０ｃｍ−３以上１×１０２２ｃｍ−３以下の水素原子又は重水素原子を含有しており、かつ、前記アモルファス酸化物半導体中で、過剰な酸素（ＯＥＸ）（ここで、該過剰な酸素とは、前記アモルファス酸化物半導体の一部分の数原子サイズを単位として見た際のミクロな領域において過剰な状態にある酸素である）と水素の結合（ＯＥＸ−Ｈ結合及びＨ−ＯＥＸ−Ｈ結合）を除く、酸素と水素の結合（Ｏ−Ｈ結合）の密度が１×１０１８ｃｍ−３以下であることを特徴とする。
また、本発明は、基板上で表示素子の電極と薄膜トランジスタのソース電極又はドレイン電極とが接続されてなる表示装置であって、前記薄膜トランジスタは、前記の薄膜トランジスタであることを特徴とする。
また、本発明は、基板と、Ｉｎ又はＺｎの少なくとも一方の元素と水素を含むアモルファス酸化物半導体から構成されたチャネル層と、ゲート絶縁層と、ソース電極と、ドレイン電極と、ゲート電極とから少なくともなる薄膜トランジスタの製造方法であって、前記チャネル層は成膜ガスに水蒸気を含有するスパッタ法により形成され、前記チャネル層が形成された後に、１５０℃以上５００℃以下の範囲で熱処理が行なわれることを特徴とする。
また、本発明は、基板と、Ｉｎ又はＺｎの少なくとも一方の元素と水素を含むアモルファス酸化物半導体から構成されたチャネル層と、ゲート絶縁層と、ソース電極と、ドレイン電極と、ゲート電極とから少なくともなる薄膜トランジスタの製造方法であって、前記チャネル層は溶液塗布によって形成され、前記チャネル層が形成された後に、５００℃以下の範囲で熱処理が行なわれることを特徴とする。
また、本発明は、基板と、Ｉｎ又はＺｎの少なくとも一方の元素と水素を含むアモルファス酸化物半導体から構成されたチャネル層と、ゲート絶縁層と、ソース電極と、ドレイン電極と、ゲート電極とから少なくともなる薄膜トランジスタの製造方法であって、前記チャネル層は電気析出法によって形成され、前記チャネル層が形成された後に、５００℃以下の範囲で熱処理が行なわれることを特徴とする。
本発明により、アモルファス酸化物半導体をチャネル層に用いたＴＦＴにおいて、キャリア密度を精密に制御し、良好なトランジスタ特性を持つ素子を安価に提供することが可能となる。
本発明のアモルファスＩｎＧａＺｎＯ４（ａ−ＩＧＺＯ）構造モデルに構造緩和計算を実施して得られた原子構造を示す図である。 図１のモデルについてカットオフエネルギー４００ｅＶ、４×５×６ Ｍｏｎｋｈｏｓｔ−Ｐａｃｋ特殊ｋ点メッシュを用いて状態密度（ＤＯＳ）の計算を実施して得られたＤＯＳを示す図である。 ａ−ＩＧＺＯのホール効果測定によるキャリア密度、ホール移動度、抵抗率とスパッタ成膜時の水蒸気分圧の関係を示す図である。 本発明の薄膜トランジスタの一実施形態の模式的な断面図である。 本発明の薄膜トランジスタの一実施形態の伝達特性を示す図である。 本発明の表示装置の一実施形態の断面図である。 本発明の表示装置の他の実施形態の断面図である。 有機ＥＬ素子と薄膜トランジスタを含む画素を二次元状に配置した表示装置の一実施形態の構成を示す図である。 本発明の薄膜トランジスタの他の実施形態の模式的な断面図である。 実施例１で作製したアモルファス酸化物半導体膜中の水素量とスパッタガス中水蒸気分圧の関係を示す図である。 実施例２で作製した薄膜トランジスタの伝達特性を示す図である。 実施例４で作製した薄膜トランジスタの模式的な断面図である。
以下、図面を参照しながら本発明の実施の形態について説明する。
先ず、本発明者らが精力的に研究開発を行ったアモルファスＩｎ−Ｇａ−Ｚｎ−Ｏについて水素とキャリア密度の関係について説明する。
現在、アモルファス酸化物半導体ＴＦＴに用いられるアモルファスＩｎ−Ｇａ−Ｚｎ−Ｏ薄膜に水素イオンを注入することでその薄膜の電気伝導度が高められ、膜中で水素はドナーとして振舞うことがわかっている（特許文献４参照）。一方、スパッタ法などで成膜されたアモルファスＩｎ−Ｇａ−Ｚｎ−Ｏ薄膜には、イオン注入などを行わなくとも、〜１ｘ１０２０個ｃｍ−３程度の水素原子が含まれている。これは成膜を行うチャンバー内に存在する、Ｈ２やＨ２Ｏといった水素を含有する分子種の残留ガスに由来する。こうして成膜したアモルファスＩｎ−Ｇａ−Ｚｎ−Ｏ薄膜は、成膜条件にもよるが１ｘ１０１８ｃｍ−３程度以下のキャリア電子密度を有する。膜中の水素原子濃度とキャリア電子密度の差は１ｘ１０２ｃｍ−３程度以上であり、したがって膜中に存在する水素原子の多くはドナーとして機能していないと考えられる。
本発明者が電子構造計算による検討を重ねた結果、膜中に存在する酸素と水素の結合状態によってドナーとして機能しない水素が存在することが明らかになった。以下にその詳細を示す。また、キャリア密度に関与する水素としては、水素原子だけでなく重水素原子も本発明の範囲に入る。
〔計算モデル〕
アモルファスＩｎＧａＺｎＯ４（ａ−ＩＧＺＯ）構造モデルは以下のようにして得た。２０１６原子を含む結晶ＩｎＧａＺｎＯ４セルモデルを古典分子動力学（ＭＤ）によって８０００Ｋ、タイムステップ２ｆ秒で２０ｐ秒間溶融し、８０００Ｋから１２Ｋまで１２５Ｋ／ｐ秒で急冷した後、１Ｋで１００ｐ秒間の古典ＭＤシミュレーションを実施した。こうして古典ＭＤシミュレーション下でのアモルファスａ−ＩＧＺＯの安定構造を得た。このモデルから第一原理計算によって実施可能な原子数８４原子のセルを切り出し、先に述べた条件で再度古典ＭＤシミュレーションによって溶融、急冷し８４原子ａ−ＩＧＺＯモデルを得た。これらの古典ＭＤシミュレーションにはＢｕｃｋｉｎｇｈａｍ型ポテンシャルを用いた。このポテンシャルのパラメータは金属原子の第一近接距離と質量密度の実験値をそれぞれ２％、１０％以内の誤差で再現するように決定した。
得られた８４原子ａ−ＩＧＺＯモデルを単位胞として、平面波基底、ｐｒｏｊｅｃｔｅｄ ａｒｇｕｍｅｎｔ ｗａｖｅ法に基づく第一原理バンド計算による構造緩和計算を実施し不純物を含まないａ−ＩＧＺＯモデル（ｐｕｒｅ ａ−ＩＧＺＯ）の安定構造を得た。以下に述べる第一原理バンド計算法による構造緩和計算は、平面波基底カットオフエネルギー４００ｅＶ、４×４×１ Ｍｏｎｋｈｏｓｔ−ｐａｃｋ特殊ｋ点メッシュを用い、単位胞内で電荷が中性となる条件で実施された。
不純物を含むａ−ＩＧＺＯ構造モデルとして水素原子を１原子加えたもの（ａ−ＩＧＺＯ＋Ｈ）、過剰酸素として酸素原子ＯＥＸを１原子加えたもの（ａ−ＩＧＺＯ＋Ｏ）について構造緩和計算を実施した。これらの原子は図１中のａ−ＩＧＺＯ＋Ｈ及びａ−ＩＧＺＯ＋Ｏの構造モデルに示される酸素Ｏ（Ａ）の近傍の約０．１５ｎｍの位置に配置された。
次に、構造緩和されたａ−ＩＧＺＯ＋Ｏモデルに対して、加えられた酸素原子ＯＥＸの遠方にさらに水素を１原子加えたもの（ａ−ＩＧＺＯ＋ＯＨ（１））又は２原子加えたもの（ａ−ＩＧＺＯ＋ＯＨ２（２））について構造緩和計算を実施した。さらに、この加えられた酸素原子ＯＥＸの近傍にさらに水素を１原子加えたもの（ａ−ＩＧＺＯ＋ＯＥＸＨ（２））又は２原子加えたもの（ａ−ＩＧＺＯ＋ＯＥＸＨ２（２））について構造緩和計算を実施した。
以上の構造緩和計算によって得られた構造モデルに対して、状態密度（ＤＯＳ）の計算を実施した。該構造モデルとは、ａ−ＩＧＺＯ、ａ−ＩＧＺＯ＋Ｈ、ａ−ＩＧＺＯ＋Ｏ、ａ−ＩＧＺＯ＋ＯＨ（１）、ａ−ＩＧＺＯ＋ＯＨ２（１）、ａ−ＩＧＺＯ＋ＯＥＸＨ（２）、ａ−ＩＧＺＯ＋ＯＥＸＨ２（２）のことである。なお、状態密度（ＤＯＳ）の計算にはカットオフエネルギー４００ｅＶ、４×５×６ Ｍｏｎｋｈｏｓｔ−Ｐａｃｋ特殊ｋ点メッシュを用いた。
〔計算結果〕
図１に、構造緩和によって得られた上記モデルの原子構造を示す。ａ−ＩＧＺＯ＋Ｈにおいて不純物として加えられた水素はｐｕｒｅ ａ−ＩＧＺＯモデルに存在する酸素（図１中Ｏ（Ａ））と結合を形成する。ａ−ＩＧＺＯ＋Ｏにおいて過剰酸素として加えられた酸素ＯＥＸはその近傍に存在するｐｕｒｅ ａ−ＩＧＺＯモデルの酸素（図１中Ｏ（Ａ））とＯ−ＯＥＸ結合を形成する。ａ−ＩＧＺＯ＋ＯＨ（１）、ａ−ＩＧＺＯ＋ＯＨ２（１）では、過剰酸素はＯ−ＯＥＸ結合を維持しており、加えられた水素はその近傍に存在するｐｕｒｅ ａ−ＩＧＺＯモデルの酸素と結合を形成する。一方、ａ−ＩＧＺＯ＋ＯＥＸＨ（２）、ａ−ＩＧＺＯ＋ＯＥＸＨ２（２）では、過剰酸素近傍に配置された水素によってＯ−ＯＥＸ結合が破壊され、過剰酸素と水素のＯＥＸ−Ｈ−Ｏ結合あるいはＨ−ＯＥＸ−Ｈ結合を形成する。特に、図１のａ−ＩＧＺＯ＋ＯＥＸＨ２（２）の図からＨ−ＯＥＸ−Ｈは水に類似した構造であることがわかる。
図２に上記モデルについて得られたＤＯＳを示す。また、比較としてｐｕｒｅ ａ−ＩＧＺＯのＤＯＳを示す。これらの図においては、ｐｕｒｅ ａ−ＩＧＺＯの価電子帯の頂上のエネルギーを０ｅＶとしている。図中に示す実線はフェルミ準位を表す。ａ−ＩＧＺＯ＋ＨのＤＯＳにおいてそのフェルミ準位は伝導帯中に位置する。これは伝導帯にキャリアとなる電子がドープされることを示しており、水素はドナーとして振舞うという事実に一致する。ａ−ＩＧＺＯ＋ＯのＤＯＳにおいてそのフェルミ準位は伝導帯内には存在しない。また、価電子帯の上にＯ−Ｏ結合に由来する準位のピークが観測される。この準位は電子に完全占有されているので、過剰酸素はｎ型ＴＦＴの電気特性に影響を与えない。ａ−ＩＧＺＯ＋Ｏの構造モデルにおける過剰酸素から遠方に水素を配置したａ−ＩＧＺＯ＋ＯＨ（１）及びａ−ＩＧＺＯ＋ＯＨ２（１）のＤＯＳは、Ｏ−ＯＥＸ結合に由来するピークが価電子帯の上に見られ、そのフェルミ準位は伝導帯に位置する。過剰酸素と水素はそれぞれの特徴を独立に示していることから、過剰な酸素が存在していてもキャリアキラーとして機能しない場合が存在することを示している。一方、ａ−ＩＧＺＯ＋Ｏの構造モデルにおける過剰酸素の近傍に水素を配置したａ−ＩＧＺＯ＋ＯＥＸＨ（２）のＤＯＳはバンドギャップ内に過剰酸素と水素に由来するＯ−Ｈ−ＯＥＸ結合の鋭いピークが見られる。よって、そのフェルミ準位の位置から不完全占有準位であることがわかる。したがって、この準位はキャリア電子を捕捉するトラップとして作用する。ａ−ＩＧＺＯ＋ＯＥＸＨ２（２）のＤＯＳではａ−ＩＧＺＯ＋ＯＥＸＨ（２）において観測されたギャップ内準位は消失し、そのフェルミ準位は伝導帯内に存在せず、ＤＯＳはｐｕｒｅ ａ−ＩＧＺＯに類似したものである。したがって、この場合はＴＦＴの電気特性に多大な影響を与える不純物とはなり得ない。
以上から、アモルファス酸化物半導体中の水素がドナーとして働くという実験事実がある一方で膜中に存在する水素原子の密度とキャリア電子密度が一致しない理由は、以下のように考えられる。アモルファス酸化物半導体薄膜に水素をイオン注入した場合、上記におけるａ−ＩＧＺＯ＋Ｈの場合に該当し、水素はイオン化してドナーとして働く。一方、酸素分圧あるいは水の分圧を制御して成膜された薄膜では、膜中に存在する水素の多くがドナーとして機能しないことが示唆されている。上記の計算から、ａ−ＩＧＺＯの化学量論比組成からずれて存在する過剰酸素と水素がＯ−Ｈ−ＯＥＸあるいはＯＥＸ−Ｈ２の化学結合を形成した場合、水素はドナーとして機能しない。この場合、Ｏ−Ｈ−ＯＥＸはキャリアトラップとして働き、ＯＥＸ−Ｈ２はＴＦＴ電気特性に影響を与えない。したがって、成膜された膜中で、存在する水素の多くがＯ−Ｈ−ＯＥＸあるいはＯＥＸ−Ｈ２という結合状態で存在するために、ＴＦＴ素子においてｎｏｒｍａｌｌｙ ｏｆｆが可能なキャリア電子密度が保たれると考えられる。
本発明中での過剰酸素とは、アモルファス酸化物半導体全体での化学量論比から過剰であるか否かではなく、アモルファス酸化半導体の一部分における、ある特定の数原子サイズを単位として見た際のミクロな領域での過剰な状態にある酸素を意味している。そのため、アモルファス酸化物半導体全体では、化学量論比にあったとしても、酸素欠損と過剰酸素の数が等しい数存在するような場合も本件で言う過剰酸素として扱うものとする。
つまり、本来金属元素Ｍ（ここではＭは金属元素であるＩｎ、Ｚｎ、Ｇａを示す）と結合しＭ−Ｏ−Ｍであるところが、Ｍ−Ｏ−Ｏ−ＭとなりＯ−Ｏの結合状態となっているものを指している。この酸素の結合状態をＯ−ＯＥＸ結合と表し、このＯ−ＯＥＸと結合した水素はＯＥＸ−Ｈ結合若しくはＨ−ＯＥＸ−Ｈ結合で表されている。
本発明中でＯ−Ｈ結合とは、前記ａ−ＩＧＺＯ＋ＯＨ（１）結合である。また、金属元素と化学量論比から過剰な酸素と結合した水素で構成するＯＥＸ−Ｈ結合とは、過剰酸素であるＯ−ＯＥＸ結合の間に水素が入り込んだ構成となる前記ａ−ＩＧＺＯ＋ＯＥＸＨ（２）結合のことである。また、過剰な酸素と結合した水素で構成するＨ−ＯＥＸ−Ｈ結合とは、前記ａ−ＩＧＺＯ＋ＯＥＸＨ２（２）結合のことである。
以上の説明の通り、アモルファス酸化物半導体中の水素は、水素近傍の酸素が局所的に過剰な状態にあるとドナーとして働かなくなることが判明した。つまり、水素をキャリア密度に対して過剰に含むアモルファス酸化物半導体においては、キャリア発生源となる前記ａ−ＩＧＺＯ＋ＯＨ（１）結合数が最終的なアモルファス酸化物半導体のキャリア密度を決定することになる。すなわち、Ｏ−Ｈ結合の密度がキャリア密度となる。
また、１×１０２０個ｃｍ−３以上の大量の水素原子がアモルファス酸化物半導体中に含まれる場合には、水素２原子に対して過剰酸素１原子以上の割合でアモルファス酸化物半導体に取り込まれるよう供給することが重要である。こうすることにより過剰酸素が５×１０１９個ｃｍ−３以上含まれ、キャリア密度をＴＦＴのチャネル層半導体として機能するレベルである１×１０１８個ｃｍ−３とすることが可能となる。水素原子数が１×１０２０個ｃｍ−３より少ない場合は、例えば酸素欠損などの水素以外のキャリア生成源からのキャリア密度とＯ−Ｈ結合によるキャリア密度が競合する（密度の差が小さくなる）ため、本発明の関係が成り立たない（Ｏ−Ｈ結合の密度が本発明の範囲外となる）場合が発生するので好ましくない。
さらに、１ｘ１０２１個ｃｍ−３以上の大量の水素原子がアモルファス酸化物半導体中に含まれる場合には、キャリアトラップとなるＯ−Ｈ−ＯＥＸ濃度が増大してしまう。そのトラップ増加抑制のためには、スパッタガスとしてＡｒガスに酸素の添加を行わず水蒸気のみ添加することがより重要となる。その例として、スパッタガスとしてＡｒガスに水蒸気のみを添加して形成することができる。図３に本実施形態で作製したａ−ＩＧＺＯのホール効果測定によるキャリア密度、ホール移動度、抵抗率とスパッタ成膜時の水蒸気分圧の依存性を示す。ガス圧、投入電力密度などのスパッタ成膜条件にも依るが、１ｘ１０−２Ｐａ以上の水蒸気分圧を導入することでａ−ＩＧＺＯの抵抗率を増大することができる。また、キャリア密度を１ｘ１０１８ｃｍ−３以下とすることができる。水素量の上限値は１×１０２２個ｃｍ−３であり、これは、これより多い水素を水蒸気により安定してアモルファス酸化物半導体薄膜に供給することが難しいために設定されている。また、キャリアトラップとして働くＯ−Ｈ−ＯＥＸの密度も大きくなるため、ＴＦＴの閾値が極めて高くなるなどＴＦＴとして動作するための電気特性を得られなくなる。
図４に本実施形態で作製したＴＦＴ素子構造の模式図を示す。基板１０上にゲート電極１５、ゲート絶縁膜１４を設け、その上にソース電極１２、ドレイン電極１１を設ける。その上にチャネル層１３を設け、当該チャネル層１３上に保護層１６を設けることにより構成される。
本発明に適用できる半導体素子の構成は、このようなボトムゲート型構造のＴＦＴに限らない。例えば、ゲート電極の上にゲート絶縁膜と半導体チャネル層を順に備え、その上にソース電極・ドレイン電極を形成する逆スタガ構造や、その上下反転となるスタガ構造（トップゲート型）のＴＦＴでもよい。
本発明者らの知見によれば、Ｉｎ又はＺｎの少なくとも一方の元素と水素を含むアモルファス酸化物半導体層をチャネル層に適用した薄膜トランジスタにおいては、その組成にも依存するが、以下の特性を満たすことが好ましい。すなわち、電気抵抗率が約１０Ωｃｍより大きく１ｘ１０６Ωｃｍより小さい半絶縁性の酸化膜を適用すると、良好なＴＦＴ特性が得ることができる。例えば電気抵抗率にして１０Ωｃｍ以下の場合、ノーマリーオフ・トランジスタを構成することができないし、また、オン・オフ比を大きくすることができない。極端な場合には、ゲート電圧の印加によっても、ソース・ドレイン電極間の電流がオン・オフせず、トランジスタ動作を示さない。一方で、電気抵抗率にして１ｘ１０６Ωｃｍ以上となると、オン電流を大きくすることができなくなる。極端な場合には、ゲート電圧の印加によっても、ソース・ドレイン電極間の電流がオン・オフせず、トランジスタ動作を示さない場合がある。
通常、酸化物の電気抵抗率やキャリア密度は成膜時の導入酸素分圧により制御される。すなわち、酸素分圧を制御することで、主として薄膜中の酸素欠損量を制御し、これにより電子キャリア密度を制御する。しかし、本発明では図３で示した水蒸気分圧のみを制御することで電子キャリア密度を制御した例を示す。
以下、本発明におけるチャネル層の形成方法について詳細に説明する。
まず、ガラス等の基板１０を用意し、ＤＣスパッタリング法、ＲＦスパッタリング法、パルスレーザー蒸着法、原子層蒸着法及び電子ビーム蒸着法の気相法又はそれらの組み合わせなどによりアモルファス酸化物半導体膜を成膜する。このとき、アモルファス酸化物半導体膜の電気抵抗率が、ＴＦＴチャネル層として良好な特性を示す抵抗率よりも高くなるような条件で成膜する。これは、アモルファス酸化物半導体膜の組成や成膜装置にも依存するが、基本的には導入水蒸気分圧を８×１０−４Ｐａ以上の範囲に設定することにより実現される。特に、導入水蒸気分圧が１×１０−２Ｐａ以上のとき、容易に実現することができる。真空装置を用いる成膜方法の場合、導入水蒸気分圧は成膜ガス圧力が上限となり、気相中での重合反応による膜の低密度化や成膜速度の低下などを防ぐため１０Ｐａ程度以下で行うことが望ましい。また、抵抗率の厳密制御のために水蒸気と水蒸気に対して少量の酸素を同時に導入し制御してもよい。
ここで導入水蒸気分圧とは、流量制御装置により成膜装置内に意図的に導入された水蒸気の分圧のことを指している。成膜装置内壁等から不可避的に放出される水蒸気、成膜装置のリークにより外部から進入する水蒸気、あるいはターゲットから放出される水蒸気は、成膜履歴により大きく変化するために制御が非常に難しい。また、真空成膜装置の背圧を１ｘ１０−８Ｐａ以下の超高真空にして、アモルファス酸化物中の水素濃度をキャリア密度以下に制御することは、技術的には可能である。しかし、そうすると、成膜装置のコストが上昇する又は製造タクトが長くなる等の製造コストを押し上げてしまう課題を伴う。ただし、残留水蒸気圧が上記導入水蒸気分圧の上限を超えてしまうような条件では、本発明の効果を得ることが難しくなってしまうため、本発明で用いる成膜装置の背圧は５×１０−４Ｐａ以下であることが好ましい。なお、前記流量制御装置は、例えばマスフローコントローラ等がこれに相当する。
またこのとき、アモルファス酸化物半導体膜の抵抗率が１ｘ１０２Ωｃｍ以上となる条件で成膜することが、ＴＦＴ素子の性能の観点から好ましい。なお、本発明において、前記金属膜成膜後の抵抗率の下限としては、酸化物膜の組成や成膜条件にもよるが、例えば、１×１０Ωｃｍ以上である。
その後、作製されたアモルファス酸化物半導体膜に対し熱処理を行ってもよい。このとき、アモルファス酸化物半導体膜がＴＦＴチャネル層として良好な特性を示す抵抗率となるよう熱処理条件を設定する。短時間で均一に抵抗率を制御するには、雰囲気中の温度を１５０℃以上５００℃以下、好ましくは２００℃以上３５０℃以下で熱処理を行うのがよい。また、酸化雰囲気を用いることも均一性に関して効果的であり、好ましい形態である。
この熱処理の際、アモルファス酸化物中では水素原子が熱拡散し、キャリアトラップとして働くＯ−Ｈ−ＯＥＸに拡散してきた水素が結合することによりＴＦＴの電気特性に影響を与えないＯＥＸ−Ｈ２に転じ、キャリアトラップ密度を減少させると考えられる。
また、低コストでＴＦＴを実現する上で好ましい成膜方法として、溶液塗布によるアモルファス酸化物半導体膜の形成が挙げられる。例えば、まず、（Ｚｎ（ＣＨ３ＣＯＯ）２２Ｈ２Ｏ，Ａｌｄｒｉｃｈ）、（Ｉｎ（ＣＨ３ＣＯＯ）３，Ａｌｄｒｉｃｈ）を溶媒である２−ｍｅｔｈｏｘｙｅｈａｎｏｌに溶解したものを原料としてインクジェット法にて塗布する。それから、大気中５００℃以下で熱処理することでアモルファスＩｎＺｎＯ膜が得られる。熱処理温度は、溶媒を十分に揮発させるため１５０℃以上５００℃以下、好ましくは２００℃以上３５０℃以下で熱処理を行うのがよい。熱処理温度の上限は、酸化物半導体膜の結晶化により制限される。その際、アモルファス酸化物半導体膜中には１ｘ１０２０ｃｍ−３以上の水素が残留し、発明のキャリア密度を実現するＭ−ＯＨ結合数１ｘ１０１８個ｃｍ−３以下を実現できる。また、他の溶液からの成膜方法として、電気析出法を用いることもできる。例えば、硝酸インジウム、硝酸ガリウム、硝酸亜鉛、ジメチルアミンボラン（ＤＭＡＢ）を含有する水溶液を原料として、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系アモルファス酸化物薄膜を絶縁基板（例えば、コーニング社製１７３７）上に形成することができる。堆積初期層として無電界堆積した後、ジメチルアミンボラン（ＤＭＡＢ）を含有しない水溶液で外部電源を用いて電界をかけ、電気析出によるアモルファス酸化物膜を形成することができる。このとき、水溶液の温度は６０℃である。こうして形成されたアモルファス酸化物膜も膜中には１ｘ１０２０ｃｍ−３以上の大量の水素が残留している。この膜を５００℃以下で熱処理することで本発明のＭ−ＯＨ結合数１ｘ１０１８個ｃｍ−３以下、キャリア密度１ｘ１０１８個ｃｍ−３以下を実現することができる。こうしてＴＦＴ動作可能なアモルファス酸化物半導体膜とすることができる。熱処理温度は、膜中に大量に含有される水分を揮発させるため１５０℃以上５００℃以下、好ましくは２００℃以上３５０℃以下で熱処理を行うのがよい。熱処理温度の上限は、酸化物半導体膜の結晶化により制限される。
次に、酸化物絶縁体保護膜を、酸素含有雰囲気でスパッタ法により形成する。そうすることで保護膜形成によるチャネル層へのダメージ並びに還元効果を相殺することができる。
これより、ＴＦＴ構造の各構成要素別に詳細に説明する。
（ゲート絶縁層）
本発明において、ゲート絶縁層にはＳｉＯ２を用いることが望ましい。又はＳｉＯ２、Ｙ２Ｏ３、Ａｌ２Ｏ３、ＨｆＯ２及びＴｉＯ２のうち少なくとも１種を含む材料をゲート絶縁層に用いることも好ましい。又は、これらを積層した膜のいずれを用いてもよい。
ゲート絶縁層の成膜法としては、スパッタ法、パルスレーザー蒸着法及び電子ビーム蒸着法などの気相法を用いるのがよい。しかし、成膜法はこれらの方法に限られるものではない。
（電極）
ソース電極、ドレイン電極、ゲート電極の材料は、良好な電気伝導性とチャネル層への電気接続を可能とするものであれば特にこだわらない。たとえば、Ｉｎ２Ｏ３：Ｓｎ、ＺｎＯなどの透明導電膜や、Ｍｏ、Ａｕ、Ｐｔ、Ａｌ、Ｎｉ、Ｃｕなどの金属膜を用いることができる。またチャネル層若しくは絶縁層と電極との間に、密着性向上のためのＴｉ、Ｎｉ、Ｃｒ等からなる層があってもよい。
（基板）
基板としては、チャネル層の熱処理条件等にもよるが、ガラス基板、金属基板、プラスチック基板、プラスチックフィルムなどを用いることができる。
（チャネル層）
チャネル層はＩｎとＺｎのうち少なくとも１つの元素と水素を含有するアモルファス酸化物である。
チャネル層の成膜法としては、スパッタ法、パルスレーザー蒸着法及び電子ビーム蒸着法などの気相法を用いるのがよい。しかし、成膜法はこれらの方法に限られるものではない。
チャネル層の成膜温度はアモルファス酸化物半導体に取り込まれる水素量を一定に保つため、成膜開始前にチャネル層の下地あるいは真空装置チャンバー壁面に水蒸気の吸着を起こさないように８０℃以上とすることも望ましい。
熱処理温度はガラス転移温度以下であることが望ましく、本発明の場合は１５０℃以上５００℃以下であることが望ましい。熱処理の下限温度である１５０℃は金属Ｉｎの精錬原料としてよく知られるＩｎ（ＯＨ）３の分解開始温度が１５０℃であるからである。熱処理時間の短縮化の観点から好ましくは２００℃以上３５０℃以下で行うのがよい。
熱処理はチャネル層の形成温度によって兼ねることも可能であるため、形成と同時でも構わないし、保護膜形後でも構わない。さらにはＴＦＴを完成させた後に行っても構わない。
（保護膜）
保護膜には少なくとも１種の金属元素を含む金属酸化物膜を用いる。金属酸化物の中でも、以下に挙げるものを少なくとも１種含むものを保護膜として用いることがより好ましい。ＳｉＯ２、Ａｌ２Ｏ３、Ｇａ２Ｏ３、Ｉｎ２Ｏ３、ＭｇＯ、ＣａＯ、ＳｒＯ、ＢａＯ、ＺｎＯ、Ｎｂ２Ｏ５、Ｔａ２Ｏ５、ＴｉＯ２、ＺｒＯ２、ＨｆＯ２。ＣｅＯ２、Ｌｉ２Ｏ、Ｎａ２Ｏ、Ｋ２Ｏ、Ｒｂ２Ｏ、Ｓｃ２Ｏ３、Ｙ２Ｏ３、Ｌａ２Ｏ３、Ｎｄ２Ｏ３、Ｓｍ２Ｏ３、Ｇｄ２Ｏ３、Ｄｙ２Ｏ３、Ｅｒ２Ｏ３、Ｙｂ２Ｏ３。
また、この他にシリコン酸窒化物（ＳｉＯｘＮｙ）を用いてもよい。
上記金属酸化物又はＳｉＯｘＮｙを保護膜としてＴＦＴ上に形成する手段としては、ＣＶＤ法、スパッタ法等を用いることができる。スパッタ法で形成する場合には、スパッタ中は酸素含有雰囲気で成膜を行う。その理由として、たとえばＡｒガス雰囲気で保護膜を形成した素子は保護膜を成膜する前に比べＴＦＴ特性が悪くなるためである。ＴＦＴ特性が悪くなる原因としては、保護膜を成膜中にチャネル層の界面から酸素が抜けることによりキャリアが生成され、チャネル層の抵抗が低くなることが考えられる。そのため、保護膜をスパッタ中は酸素含有雰囲気で成膜しなければならない。酸素含有量は全スパッタガス中の１０％から８０％であることが望ましい。
（ＴＦＴ特性）
図５に本発明のＴＦＴの典型的なトランスファ特性（Ｖｇ−Ｉｄ特性）を示す。ソース・ドレイン電極間に１２Ｖの電圧Ｖｄを印加したとき、ゲート電圧Ｖｇを−２０Ｖ〜２０Ｖの間で掃引すると、ソース・ドレイン電極間の電流Ｉｄを制御する（オン・オフする）ことができる。
特に、粒界散乱がなく、界面特性に優れているため本来高いキャリア移動度を持つアモルファス酸化物をチャネル層に用いたＴＦＴに本発明を適用すると、電界効果移動度が大きく、特性に優れたＴＦＴを実現することができる。このとき、Ｇａ及びＳｎの少なくとも１種類の元素を酸化膜に含ませることにより、アモルファス相が安定化する。またアモルファス相安定化という観点からは他にも、熱処理時における酸化雰囲気中の温度を５００℃以下とすることが好ましいと言える。
ここでアモルファスとは、測定対象薄膜に、入射角度０．５度程度の低入射角によるＸ線回折を行った場合に明瞭な回折ピークが検出されない（すなわちハローパターンが観測される）ことで確認できる。なお、本発明は、上記した材料を薄膜トランジスタのチャネル層に用いる場合に、当該チャネル層が微結晶状態の構成材料を含むことを除外するものではない。
上記薄膜トランジスタの出力端子であるドレインに、有機又は無機のエレクトロルミネッセンス（ＥＬ）素子、液晶素子等の表示素子の電極に接続することで、表示装置を構成することができる。以下に表示装置の断面図を用いて具体的な表示装置構成の例を説明する。
図６は、本発明の一実施形態としての表示装置の一例の断面図である。基体６１１上に、ゲート電極６１２と、ゲート絶縁膜６１３と、アモルファス酸化物半導体膜６１４と、保護層６１５と、ソース（ドレイン）電極６１６と、ドレイン（ソース）電極６１７とから構成されるＴＦＴを形成する。
そして、ドレイン（ソース）電極６１７に、層間絶縁膜６１９を介して電極６１８が接続されており、電極６１８は発光層６２０と接し、さらに発光層６２０が電極６２１と接している。
かかる構成により、発光層６２０に注入する電流を、ソース電極（ドレイン）６１６からドレイン（ソース）電極６１７にアモルファス酸化物半導体膜６１４に形成されるチャネルを介して流れる電流値によって制御することが可能となる。
したがって、これをＴＦＴのゲート６１２の電圧によって制御することができる。ここで、電極６１８、発光層６２０、電極６２１は無機又は有機のエレクトロルミネッセンス素子を構成する。
図７は、本発明の一実施形態としての表示装置の他の例の断面図である。ドレイン（ソース）電極７１７が延長されて電極７１８を兼ねており、これを高抵抗膜７２０、７２２に挟まれた液晶セルや電気泳動型粒子セル７２１へ電圧を印加する電極７２３の対向電極とする構成を取ることができる。
液晶セルや電気泳動型粒子セル７２１、高抵抗膜７２０及び７２２、電極７１８、電極７２３は表示素子を構成する。
これら表示素子に印加する電圧を、ソース電極７１６からドレイン電極７１７にアモルファス酸化物半導体膜７１４に形成されるチャネルを介して流れる電流値によって制御することが可能となる。
したがって、これをＴＦＴのゲート電極７１２の電圧によって制御することができる。ここで表示素子の表示媒体が流体と粒子を絶縁性皮膜中に封止したカプセルであるなら、高抵抗膜７２０、７２２は不要である。
上記の２例においてＴＦＴとしては、ボトムゲート逆スタガ型の構成で代表させたが、本発明は必ずしも本構成に限定されるものではない。
例えば、ＴＦＴの出力端子であるドレイン電極と表示素子の接続が位相幾何的に同一であれば、コプレナー型等他の構成も可能である。
また、上記の２例においては、表示素子を駆動する一対の電極が、基体と平行に設けられた例を図示したが、本実施形態は必ずしも本構成に限定されるものではない。
例えば、ＴＦＴの出力端子であるドレイン電極と表示素子の接続が位相幾何的に同一であれば、いずれかの電極又は両電極が基体と垂直に設けられていてもよい。
さらに、上記の２例においては、表示素子に接続されるＴＦＴをひとつだけ図示したが、本発明は必ずしも本構成に限定されるものではない。例えば、図中に示したＴＦＴがさらに本発明による別のＴＦＴに接続されていてもよく、図中のＴＦＴはそれらＴＦＴによる回路の最終段であればよい。
ここで、表示素子を駆動する一対の電極が、基体と平行に設けられた場合、表示素子がＥＬ素子又は反射型液晶素子等の反射型表示素子ならば、いずれかの電極が発光波長若しくは反射光の波長に対して透明であることが求められる。
又は、透過型液晶素子等の透過型表示素子ならば、両電極とも透過光に対して透明であることが求められる。
さらに本実施形態のＴＦＴでは、全ての構成体を透明にすることも可能であり、これにより、透明な表示素子を形成することもできる。
また、軽量可撓で透明な樹脂製プラスチック基板など低耐熱性基体の上にも、かかる表示素子を設けることができる。
次に、ＥＬ素子（ここでは有機ＥＬ素子）と薄膜トランジスタを含む画素を二次元状に複数配された表示装置について図８を用いて説明する。
図８において、参照番号８０１は有機ＥＬ層８０４を駆動するトランジスタを、参照番号８０２は画素を選択するトランジスタを指示している。また、コンデンサ８０３は選択された状態を保持するためのものであり、共通電極線８０７とトランジスタ８０２のソース部分との間に電荷を蓄え、トランジスタ８０１のゲートの信号を保持している。画素選択は走査電極線８０５と信号電極線８０６により決定される。
より具体的に説明すると、画像信号がドライバ回路（不図示）から走査電極線８５を通してゲート電極へパルス信号で印加される。それと同時に、別のドライバ回路（不図示）から信号電極線８６を通してやはりパルス信号でトランジスタ８０２へと印加されて画素が選択される。そのとき、トランジスタ８０２がＯＮとなり共通電極線８０７とトランジスタ８０２のソースの間にあるコンデンサ８０３に電荷が蓄積される。
これにより、トランジスタ８０１のゲート電圧が所望の電圧に保持されトランジスタ８０１はＯＮになる。この状態は次の信号を受け取るまで保持される。
トランジスタ８０１がＯＮである状態の間、有機ＥＬ層８０４には電圧、電流が供給され続け発光が維持されることになる。
図８の例では１画素にトランジスタ２ヶコンデンサー１ヶの構成であるが、性能を向上させるためにさらに多くのトランジスタ等を組み込んでも構わない。
本質的なのはトランジスタ部分に、低温で形成でき透明のＴＦＴであるＩｎ−Ｇａ−Ｚｎ−Ｏ系のＴＦＴを用いることにより、有効なＥＬ素子が得られる。
以下、実施例を用いて本発明をさらに説明するが、本発明は以下の実施例に限定されはしない。
（実施例１）
本実施例では、本発明におけるＴＦＴ素子の一実施形態を説明する。
まず、ガラス基板上に、アモルファス酸化物半導体として、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜を形成した。アルゴン雰囲気中でのＤＣスパッタリング成膜を行うことにより、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜を形成した。
ターゲット（材料源）としては、３インチサイズのＩｎＧａＺｎＯ４組成を有する焼結体を用い、投入ＲＦパワーは５０Ｗとしている。ターゲットと基板との距離は６０ｍｍである。Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜は、５．０×１０−１Ｐａのアルゴンと水蒸気の混合雰囲気中で成膜され、導入水蒸気分圧は８．０×１０−４Ｐａから６．０×１０−２Ｐａとした。なお、酸素は導入しなかった。成膜時の基板温度は２５℃である。
得られた膜に対し、ホール効果測定を行った結果を図３に示す。Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜のキャリア密度、ホール移動度、抵抗率とスパッタ成膜時の水蒸気分圧の依存性を示す。１０−２Ｐａ以上の水蒸気分圧を導入することでＩｎ−Ｇａ−Ｚｎ−Ｏ膜の抵抗率を増大することができる。また、キャリア密度を１ｘ１０１８ｃｍ−３以下とすることができる。このＩｎ−Ｇａ−Ｚｎ−Ｏ膜に膜面に入射角度０．５度程度の低入射角によるＸ線回折を行ったところ、いずれの膜も明瞭な回折ピークは検出されず、作製したＩｎ−Ｇａ−Ｚｎ−Ｏ膜はアモルファス膜であることが確認された。さらに、ＡＦＭ測定を行い、パターンの解析を行った結果、薄膜の表面粗さ（Ｒａ）は約０．４ｎｍであった。膜厚は約２００ｎｍである。Ｘ線光電子分光（ＸＰＳ）分析の結果、薄膜の金属組成比はＩｎ：Ｇａ：Ｚｎ＝１：１：０．９であった。
また、ターゲット（材料源）としては、３インチサイズのＩｎＺｎＯ（ＺｎＯ：１０．７ｗｔ．％）の焼結体を用い同様の実験を行った。１ｘ１０−２Ｐａ以上の水蒸気分圧を導入することでＩｎＺｎＯ膜の抵抗率を増大することができ、アモルファスＩＺＯ膜を得ることができた。
また、得られたアモルファスＩｎ−Ｇａ−Ｚｎ−Ｏ膜、並びにＩＺＯ膜について２次イオン質量分析（ＳＩＭＳ）測定を行い、膜中水素量の定量を行った。その結果を図１０に示す。膜中には導入水蒸気分圧に応じて、本発明の１×１０２０ｃｍ−３以上となる１×１０２１〜１×１０２２ｃｍ−３の水素が含まれていることがわかった。また、膜中水素量と導入水蒸気分圧の対数プロットが非常によい直線性を示すことから、膜中水素量が導入水蒸気分圧により精密に制御可能であることがわかった。
（実施例２）
本実施例では、本発明におけるＴＦＴ素子の一実施形態を図９を用いて説明する。
まず、１００ｎｍの熱酸化シリコン膜９０４の形成されたｎ型低抵抗シリコン基板９００上に、チャネル層として、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜９０３を形成した。アルゴン雰囲気中でのＤＣスパッタリング成膜を行うことにより、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜を形成した。
ターゲット（材料源）としては、３インチサイズのＩｎＧａＺｎＯ４組成を有する焼結体を用い、投入ＲＦパワーは５０Ｗとしている。ターゲットと基板との距離は６０ｍｍである。Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜は、５．０×１０−１Ｐａのアルゴンと水蒸気の混合雰囲気中で成膜され、導入水蒸気分圧は６．２×１０−２Ｐａとした。なお、酸素は導入しなかった。成膜時の基板温度は２５℃である。アモルファスＩｎＧａＺｎＯ４チャネル層の膜厚は３０ｎｍである。その後フォトリソグラフィ法によるチャネル層のパターニングを行った。その後、電子ビーム加熱蒸着法を用いて、チャネル層に近い側から、約５ｎｍの膜厚を有するＴｉ層と、約１００ｎｍの膜厚を有するＡｕ層とを順次積層し、フォトリソグラフィ法とリフトオフ法により、ソース電極９０２・ドレイン電極９０１を形成した。こうしてチャネル長は３０μｍ、チャネル幅は１８０μｍのボトムゲート逆スタガ型ＴＦＴを完成した。本ＴＦＴ素子では、ｎ型低抵抗シリコン膜９００がゲート電極９０５、１００ｎｍの熱酸化シリコン膜９０４がゲート絶縁層として機能する。
次に、このようにして得られたＴＦＴ素子の特性評価を行った。図１１は、本実施例で作製したＴＦＴ素子を形成後熱処理なし、大気中２００℃３０分熱処理、大気中２５０℃３０分熱処理を行って室温下で測定したときの、Ｖｄ＝２０ＶにおけるＩｄ−Ｖｇ特性（トランスファ特性）を示したものである。水蒸気分圧のみによるアモルファスＩｎＧａＺｎＯ４チャネル層の抵抗率制御が可能であり、トランジスタのオン・オフ比、１ｘ１０４以上のＴＦＴ特性を示すことがわかった。
（実施例３）
本実施例では、本発明におけるＴＦＴ素子の一実施形態を図４を用いて説明する。
まず、ガラス基板１０に、Ｍｏ電極をゲート電極としてスパッタ法により形成した。その後フォトリソグラフィ法によるパターニングを行い、スパッタ法によりＳｉＯ２をゲート絶縁膜１４として成膜した後、ソース電極１２・ドレイン電極１１を形成した。その上にチャネル層１３として、実施例２と同様にＩｎ−Ｇａ−Ｚｎ−Ｏ膜を形成した。アモルファスＩｎＧａＺｎＯ４チャネル層の膜厚は３０ｎｍである。導入水蒸気分圧は１．６×１０−２Ｐａ、６．２×１０−２Ｐａ、８．６×１０−２Ｐａの３条件とした。なお、酸素は導入しなかった。成膜時の基板温度は２５℃である。
さらにその上にスパッタ法により保護膜１１６としてＳｉＯ２膜を１００ｎｍ堆積する。
投入ＲＦパワーは３００Ｗとする。成膜時の雰囲気は、全圧０．１Ｐａであり、その際のガス流量比はＡｒ：Ｏ２＝９０：１０である。また、基板温度は２５℃である。
最後にゲート電極１５、ドレイン電極１２、ソース電極１１上の一部をフォトリソグラフィ法及びエッチング法により除去し、コンタクトホールを形成する。この後大気中での２５０℃６０分熱処理を行った。こうしてチャネル長は３０μｍ、チャネル幅は１８０μｍのボトムゲート型ＴＦＴを完成した。
次に、このようにして得られたＴＦＴ素子の特性評価を行った。図５は、本実施例で作製したＴＦＴ素子を室温下で測定したときの、Ｖｄ＝２０ＶにおけるＩｄ−Ｖｇ特性（トランスファ特性）を示したものである。Ｖｇ＝２０Ｖのときには、Ｉｄ＝１×１０−５Ａ程度の電流が流れた。また、導入水蒸気分圧８．６×１０−２Ｐａの条件から出力特性から電界効果移動度を算出したところ、飽和領域において約３ｃｍ２／Ｖｓの電界効果移動度が得られた。
（実施例４）
本実施例では、図１２の薄膜トランジスタを用いた表示装置について説明する。用いられる薄膜トランジスタのチャネル層形成工程は、実施例３の導入水蒸気分圧８．６×１０−２Ｐａにおけるものと同様である。
上記薄膜トランジスタにおいて絶縁層（保護層）１６で被覆しパターニングした後、ドレイン電極１２をなすＩＴＯ膜の島の短辺を１００μｍまで延長し、延長された９０μｍの部分を残し、ソース電極１１及びゲート電極１５への配線を確保する。この上にポリイミド膜を塗布し、ラビング工程を施す。一方で、同じくプラスチック基板上にＩＴＯ膜とポリイミド膜を形成し、ラビング工程を施したものを用意し、上記薄膜トランジスタを形成した基板と５μｍの空隙を空けて対向させ、ここにネマチック液晶を注入する。さらに、この構造体の両側に一対の偏光板を設ける。ここで、薄膜トランジスタのソース電極に電圧を印加し、ゲート電極の印加電圧を変化させると、ドレイン電極から延長されたＩＴＯ膜の島の一部である３０μｍ×９０μｍの領域のみ、光透過率が変化する。また、その透過率は、薄膜トランジスタがオン状態となるゲート電圧の下ではソース−ドレイン間電圧によっても連続的に変化させることができる。こうして、図７に対応した、液晶セルを表示素子とする表示装置を作製する。
本実施例において、薄膜トランジスタを形成する基板として白色のプラスチック基板を用い、薄膜トランジスタの各電極を金に置き換え、ポリイミド膜と偏光板を廃する構成とする。そして、白色と透明のプラスチック基板の空隙に粒子と流体を絶縁性皮膜にて被覆したカプセルを充填させる構成とする。この構成の表示装置の場合、本薄膜トランジスタによって延長されたドレイン電極と上部のＩＴＯ膜間の電圧が制御され、よってカプセル内の粒子が上下に移動する。それによって、透明基板側から見た延長されたドレイン電極領域の反射率を制御することで表示を行うことができる。
また、本実施例において、薄膜トランジスタを複数隣接して形成して、例えば、通常の４トランジスタ１キャパシタ構成の電流制御回路を構成し、その最終段トランジスタのひとつを図１２の薄膜トランジスタとして、ＥＬ素子を駆動することもできる。例えば、上述のＩＴＯ膜をドレイン電極とする薄膜トランジスタを用いる。そして、ドレイン電極から延長されたＩＴＯ膜の島の一部である３０μｍ×９０μｍの領域に電荷注入層と発光層からなる有機エレクトロルミネッセンス素子を形成する。こうして、図６に示す、ＥＬ素子を用いる表示装置を形成することができる。
（実施例５）
本実施例では、実施例４の表示素子と薄膜トランジスタとを二次元に配列させる。例えば、実施例４の液晶セルやＥＬ素子等の表示素子と、薄膜トランジスタとを含めて約３０μｍ×１１５μｍの面積を占める画素を、短辺方向に４０μｍピッチ、長辺方向に１２０μｍピッチでそれぞれ７４２５×１７９０個方形配列する。そして、長辺方向に７４２５個の薄膜トランジスタのゲート電極を貫くゲート配線を１７９０本、１７９０個の薄膜トランジスタのソース電極がアモルファス酸化物半導体膜の島から５μｍはみ出した部分を短辺方向に貫く信号配線を７４２５本設ける。そして、それぞれをゲートドライバ回路、ソースドライバ回路に接続する。さらに液晶表示素子の場合、液晶表示素子と同サイズで位置を合わせＲＧＢが長辺方向に反復するカラーフィルタを表面に設ければ、約２１１ｐｐｉでＡ４サイズのアクティブマトリクス型カラー画像表示装置を構成することができる。
また、ＥＬ素子においても、ひとつのＥＬ素子に含まれる２つの薄膜トランジスタのうち、第１の薄膜トランジスタのゲート電極をゲート線に配線し、第２の薄膜トランジスタのソース電極を信号線に配線する。さらに、ＥＬ素子の発光波長を長辺方向にＲＧＢで反復させる。こうすることで、同じ解像度の発光型カラー画像表示装置を構成することができる。
ここで、アクティブマトリクスを駆動するドライバ回路は、画素の薄膜トランジスタと同じ本発明の薄膜トランジスタを用いて構成してもよいし、既存のＩＣチップを用いてもよい。
１０ 基板
１１ ドレイン（ソース）電極
１２ ソース（ドレイン）電極
１３ チャネル層
１４ ゲート絶縁膜
１５ ゲート電極
１６ 保護層
６１１ 基体
６１２ ゲート電極
６１３ ゲート絶縁膜
６１４ アモルファス酸化物半導体膜
６１５ 保護層
６１６ ソース（ドレイン）電極
６１７ ドレイン（ソース）電極
６１８ 電極
６１９ 層間絶縁膜
６２０ 発光層
６２１ 電極
７１１ 基体
７１２ ゲート電極
７１３ ゲート絶縁膜
７１４ アモルファス酸化物半導体膜
７１５ 保護層
７１６ ソース（ドレイン）電極
７１７ ドレイン（ソース）電極
７１８ 電極
７１９ 層間絶縁膜
７２０ 高抵抗膜
７２１ 電気泳動型粒子セル
７２２ 高抵抗膜
７２３ 電極
８０１ トランジスタ
８０２ トランジスタ
８０３ コンデンサ
８０４ 有機ＥＬ層
８０５ 走査電極線
８０６ 信号電極線
８０７ 共通電極線
９００ ｎ型低抵抗シリコン基板
９０１ ドレイン（ソース）電極
９０２ ソース（ドレイン）電極
９０３ Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜（チャネル層）
９０４ 熱酸化シリコン膜（ゲート絶縁膜）
９０５ ゲート電極

Claims (12)

  1. Ｉｎ又はＺｎの少なくとも一方の元素と水素とを含むアモルファス酸化物半導体であって、
    前記アモルファス酸化物半導体が１×１０２０ｃｍ−３以上１×１０２２ｃｍ−３以下の水素原子又は重水素原子を含有しており、かつ、
    前記アモルファス酸化物半導体中で、過剰な酸素（ＯＥＸ）と水素の結合を除く、酸素と水素の結合の密度が１×１０１８ｃｍ−３以下であることを特徴とするアモルファス酸化物半導体。
  2. チャネル層、ゲート絶縁層、ソース電極、ドレイン電極及びゲート電極を少なくとも有する薄膜トランジスタであって、
    前記チャネル層が、請求項１に記載のアモルファス酸化物半導体であることを特徴とする薄膜トランジスタ。
  3. 前記アモルファス酸化物半導体の電気抵抗率は、１０Ωより大きく１ｘ１０６Ωより小さいことを特徴とする請求項２に記載の薄膜トランジスタ。
  4. 前記アモルファス酸化物半導体が、Ｇａ及びＳｎの少なくとも１つをさらに含むことを特徴とする請求項２又は３に記載の薄膜トランジスタ。
  5. 基板上で表示素子の電極と薄膜トランジスタのソース電極又はドレイン電極とが接続されてなる表示装置であって、
    前記薄膜トランジスタは、請求項２から４のいずれか１項に記載の薄膜トランジスタであることを特徴とする表示装置。
  6. 前記表示素子は、エレクトロルミネッセンス素子であることを特徴とする請求項５に記載の表示装置。
  7. 前記表示素子は、液晶セルであることを特徴とする請求項５に記載の表示装置。
  8. 前記基板上に前記表示素子及び前記薄膜トランジスタが二次元状に複数配されてなることを特徴とする請求項５から７のいずれか１項に記載の表示装置。
  9. 基板と、Ｉｎ又はＺｎの少なくとも一方の元素と水素を含むアモルファス酸化物半導体から構成されたチャネル層と、ゲート絶縁層と、ソース電極と、ドレイン電極と、ゲート電極とから少なくともなる薄膜トランジスタの製造方法であって、
    前記チャネル層は成膜ガスに水蒸気を含有するスパッタ法により形成され、
    前記チャネル層が形成された後に、１５０℃以上５００℃以下の範囲で熱処理が行なわれることを特徴とする薄膜トランジスタの製造方法。
  10. 前記成膜ガスの導入水蒸気分圧は、８×１０−４Ｐａ以上であることを特徴とする請求項９に記載の薄膜トランジスタの製造方法。
  11. 基板と、Ｉｎ又はＺｎの少なくとも一方の元素と水素を含むアモルファス酸化物半導体から構成されたチャネル層と、ゲート絶縁層と、ソース電極と、ドレイン電極と、ゲート電極とから少なくともなる薄膜トランジスタの製造方法であって、
    前記チャネル層は溶液塗布によって形成され、
    前記チャネル層が形成された後に、５００℃以下の範囲で熱処理が行なわれることを特徴とする薄膜トランジスタの製造方法。
  12. 基板と、Ｉｎ又はＺｎの少なくとも一方の元素と水素を含むアモルファス酸化物半導体から構成されたチャネル層と、ゲート絶縁層と、ソース電極と、ドレイン電極と、ゲート電極とから少なくともなる薄膜トランジスタの製造方法であって、
    前記チャネル層は電気析出法によって形成され、
    前記チャネル層が形成された後に、５００℃以下の範囲で熱処理が行なわれることを特徴とする薄膜トランジスタの製造方法。
JP2009190168A 2008-08-28 2009-08-19 アモルファス酸化物半導体及び該アモルファス酸化物半導体を用いた薄膜トランジスタ Active JP5725698B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2009190168A JP5725698B2 (ja) 2008-08-28 2009-08-19 アモルファス酸化物半導体及び該アモルファス酸化物半導体を用いた薄膜トランジスタ

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2008219888 2008-08-28
JP2008219888 2008-08-28
JP2009190168A JP5725698B2 (ja) 2008-08-28 2009-08-19 アモルファス酸化物半導体及び該アモルファス酸化物半導体を用いた薄膜トランジスタ

Publications (3)

Publication Number Publication Date
JP2010080936A true JP2010080936A (ja) 2010-04-08
JP2010080936A5 JP2010080936A5 (ja) 2012-09-13
JP5725698B2 JP5725698B2 (ja) 2015-05-27

Family

ID=41426348

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009190168A Active JP5725698B2 (ja) 2008-08-28 2009-08-19 アモルファス酸化物半導体及び該アモルファス酸化物半導体を用いた薄膜トランジスタ

Country Status (6)

Country Link
US (3) US8129718B2 (ja)
EP (1) EP2159844B1 (ja)
JP (1) JP5725698B2 (ja)
KR (1) KR101194255B1 (ja)
CN (2) CN101661952B (ja)
AT (1) ATE534146T1 (ja)

Cited By (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010103340A (ja) * 2008-10-24 2010-05-06 Semiconductor Energy Lab Co Ltd 酸化物半導体、薄膜トランジスタ並びに表示装置
JP2010166030A (ja) * 2008-12-19 2010-07-29 Semiconductor Energy Lab Co Ltd トランジスタの作製方法
WO2011132418A1 (ja) * 2010-04-22 2011-10-27 出光興産株式会社 成膜方法
JP2011249674A (ja) * 2010-05-28 2011-12-08 Fujifilm Corp 薄膜トランジスタおよびその製造方法
JP2011249788A (ja) * 2010-04-28 2011-12-08 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
WO2011162177A1 (ja) * 2010-06-21 2011-12-29 株式会社アルバック 半導体装置、半導体装置を有する液晶表示装置、半導体装置の製造方法
JP2012049209A (ja) * 2010-08-25 2012-03-08 Fujifilm Corp 酸化物半導体薄膜の製造方法および該製造方法により作製された酸化物半導体薄膜、薄膜トランジスタ、並びに薄膜トランジスタを備えた装置
JP2012064201A (ja) * 2010-08-19 2012-03-29 Semiconductor Energy Lab Co Ltd 入出力装置及び入出力装置の駆動方法
WO2012049830A1 (ja) * 2010-10-12 2012-04-19 出光興産株式会社 半導体薄膜、薄膜トランジスタ及びその製造方法
WO2012090490A1 (ja) * 2010-12-28 2012-07-05 出光興産株式会社 酸化物半導体薄膜層を有する積層構造及び薄膜トランジスタ
JP2012256871A (ja) * 2011-05-19 2012-12-27 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2013004555A (ja) * 2011-06-13 2013-01-07 Idemitsu Kosan Co Ltd 薄膜トランジスタ
JP2013016866A (ja) * 2010-12-28 2013-01-24 Idemitsu Kosan Co Ltd 酸化物半導体薄膜層を有する積層構造、積層構造の製造方法、薄膜トランジスタ及び表示装置
JP2013030785A (ja) * 2010-04-23 2013-02-07 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
WO2013187486A1 (ja) * 2012-06-14 2013-12-19 独立行政法人物質・材料研究機構 薄膜トランジスタ、薄膜トランジスタの製造方法および半導体装置
US8945981B2 (en) 2008-07-31 2015-02-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP2015038980A (ja) * 2013-07-19 2015-02-26 株式会社半導体エネルギー研究所 酸化物半導体膜、酸化物半導体膜の作製方法および半導体装置
US9087745B2 (en) 2008-07-31 2015-07-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TWI508287B (zh) * 2009-09-24 2015-11-11 Semiconductor Energy Lab 氧化半導體薄膜、半導體裝置及製造半導體裝置之方法
WO2015182888A1 (ko) * 2014-05-27 2015-12-03 한양대학교 산학협력단 산화물 반도체 박막 트랜지스터의 제조방법
JP2016036039A (ja) * 2010-07-16 2016-03-17 株式会社半導体エネルギー研究所 半導体装置
JP2016134489A (ja) * 2015-01-19 2016-07-25 三菱電機株式会社 酸化物半導体薄膜およびそれを用いた薄膜トランジスタ素子、表示素子
JPWO2014103323A1 (ja) * 2012-12-28 2017-01-12 出光興産株式会社 薄膜電界効果型トランジスタ
JP2017098579A (ja) * 2011-11-11 2017-06-01 株式会社半導体エネルギー研究所 半導体装置及び電子機器
WO2017150115A1 (ja) * 2016-02-29 2017-09-08 住友金属鉱山株式会社 酸化物半導体薄膜、酸化物半導体薄膜の製造方法及びそれを用いた薄膜トランジスタ
KR101891828B1 (ko) * 2010-08-25 2018-08-24 후지필름 가부시키가이샤 산화물 반도체 박막, 박막 트랜지스터 및 박막 트랜지스터를 구비한 장치
JP2018137475A (ja) * 2013-03-14 2018-08-30 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR20190077622A (ko) * 2010-07-02 2019-07-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP2020150266A (ja) * 2010-04-09 2020-09-17 株式会社半導体エネルギー研究所 表示装置

Families Citing this family (70)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7998372B2 (en) * 2005-11-18 2011-08-16 Idemitsu Kosan Co., Ltd. Semiconductor thin film, method for manufacturing the same, thin film transistor, and active-matrix-driven display panel
JP5305630B2 (ja) 2006-12-05 2013-10-02 キヤノン株式会社 ボトムゲート型薄膜トランジスタの製造方法及び表示装置の製造方法
JP5213422B2 (ja) * 2007-12-04 2013-06-19 キヤノン株式会社 絶縁層を有する酸化物半導体素子およびそれを用いた表示装置
US8129718B2 (en) * 2008-08-28 2012-03-06 Canon Kabushiki Kaisha Amorphous oxide semiconductor and thin film transistor using the same
KR101064402B1 (ko) * 2009-01-12 2011-09-14 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를 구비하는 평판 표시 장치
EP2406826B1 (en) * 2009-03-12 2017-08-23 Semiconductor Energy Laboratory Co, Ltd. Method for manufacturing semiconductor device
EP2256814B1 (en) 2009-05-29 2019-01-16 Semiconductor Energy Laboratory Co, Ltd. Oxide semiconductor device and method for manufacturing the same
EP3236504A1 (en) 2009-06-30 2017-10-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR101810699B1 (ko) 2009-06-30 2018-01-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제작 방법
KR101944656B1 (ko) 2009-06-30 2019-04-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제조 방법
KR101644249B1 (ko) 2009-06-30 2016-07-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제조 방법
JP5663214B2 (ja) * 2009-07-03 2015-02-04 株式会社半導体エネルギー研究所 半導体装置の作製方法
WO2011004723A1 (en) 2009-07-10 2011-01-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method the same
KR20220100086A (ko) 2009-07-10 2022-07-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
CN102473731B (zh) 2009-07-10 2015-06-17 株式会社半导体能源研究所 制造半导体器件的方法
WO2011013502A1 (en) 2009-07-31 2011-02-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
WO2011013596A1 (en) 2009-07-31 2011-02-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR101291434B1 (ko) 2009-07-31 2013-08-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 디바이스 및 그 형성 방법
KR101716918B1 (ko) 2009-07-31 2017-03-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
WO2011013523A1 (en) * 2009-07-31 2011-02-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
WO2011027701A1 (en) 2009-09-04 2011-03-10 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device and method for manufacturing the same
CN104934483B (zh) * 2009-09-24 2018-08-10 株式会社半导体能源研究所 半导体元件及其制造方法
EP2489075A4 (en) 2009-10-16 2014-06-11 Semiconductor Energy Lab LOGIC CIRCUIT AND SEMICONDUCTOR DEVICE
TWI415794B (zh) * 2009-10-23 2013-11-21 Nat Univ Tsing Hua 合成銦鎵鋅氧化物之方法及使用其形成銦鎵鋅氧化物薄膜之方法
KR101669476B1 (ko) * 2009-10-30 2016-10-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 논리 회로 및 반도체 장치
KR20120106766A (ko) 2009-11-20 2012-09-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
KR101800852B1 (ko) * 2009-11-20 2017-12-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011068025A1 (en) 2009-12-04 2011-06-09 Semiconductor Energy Laboratory Co., Ltd. Dc converter circuit and power supply circuit
KR101511076B1 (ko) 2009-12-08 2015-04-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
KR101835300B1 (ko) 2009-12-08 2018-03-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
WO2011074409A1 (en) * 2009-12-18 2011-06-23 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US8759917B2 (en) * 2010-01-04 2014-06-24 Samsung Electronics Co., Ltd. Thin-film transistor having etch stop multi-layer and method of manufacturing the same
KR20130045418A (ko) 2010-04-23 2013-05-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
US9202895B2 (en) * 2010-05-07 2015-12-01 Japan Science And Technology Agency Process for production of functional device, process for production of ferroelectric material layer, process for production of field effect transistor, thin film transistor, field effect transistor, and piezoelectric inkjet head
US8906756B2 (en) 2010-05-21 2014-12-09 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP2012033836A (ja) 2010-08-03 2012-02-16 Canon Inc トップゲート型薄膜トランジスタ及びこれを備えた表示装置
EP2447999A1 (en) * 2010-10-29 2012-05-02 Applied Materials, Inc. Method for depositing a thin film electrode and thin film stack
US8569754B2 (en) 2010-11-05 2013-10-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TWI658516B (zh) 2011-03-11 2019-05-01 日商半導體能源研究所股份有限公司 半導體裝置的製造方法
TWI521612B (zh) 2011-03-11 2016-02-11 半導體能源研究所股份有限公司 半導體裝置的製造方法
US9219159B2 (en) 2011-03-25 2015-12-22 Semiconductor Energy Laboratory Co., Ltd. Method for forming oxide semiconductor film and method for manufacturing semiconductor device
US9012904B2 (en) * 2011-03-25 2015-04-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TWI545652B (zh) 2011-03-25 2016-08-11 半導體能源研究所股份有限公司 半導體裝置及其製造方法
US8541266B2 (en) 2011-04-01 2013-09-24 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US9478668B2 (en) * 2011-04-13 2016-10-25 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor film and semiconductor device
US8709922B2 (en) * 2011-05-06 2014-04-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8901554B2 (en) 2011-06-17 2014-12-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including channel formation region including oxide semiconductor
KR101259000B1 (ko) * 2011-07-08 2013-04-29 단국대학교 산학협력단 박막의 물성을 변화시키는 방법
US9660092B2 (en) 2011-08-31 2017-05-23 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor thin film transistor including oxygen release layer
JP6076038B2 (ja) 2011-11-11 2017-02-08 株式会社半導体エネルギー研究所 表示装置の作製方法
JP6122275B2 (ja) 2011-11-11 2017-04-26 株式会社半導体エネルギー研究所 表示装置
KR102330543B1 (ko) 2012-04-13 2021-11-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8653516B1 (en) * 2012-08-31 2014-02-18 Eastman Kodak Company High performance thin film transistor
KR101991338B1 (ko) * 2012-09-24 2019-06-20 엘지디스플레이 주식회사 박막트랜지스터 어레이 기판 및 그 제조방법
TWI613813B (zh) 2012-11-16 2018-02-01 半導體能源研究所股份有限公司 半導體裝置
US9105658B2 (en) 2013-01-30 2015-08-11 Semiconductor Energy Laboratory Co., Ltd. Method for processing oxide semiconductor layer
US9373711B2 (en) 2013-02-27 2016-06-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN104022044B (zh) * 2013-03-01 2017-05-10 北京京东方光电科技有限公司 氧化物薄膜晶体管及其制备方法、阵列基板和显示装置
US9153650B2 (en) 2013-03-19 2015-10-06 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor
US9882058B2 (en) * 2013-05-03 2018-01-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9356156B2 (en) * 2013-05-24 2016-05-31 Cbrite Inc. Stable high mobility MOTFT and fabrication at low temperature
TWI652822B (zh) 2013-06-19 2019-03-01 日商半導體能源研究所股份有限公司 氧化物半導體膜及其形成方法
WO2015125042A1 (en) 2014-02-19 2015-08-27 Semiconductor Energy Laboratory Co., Ltd. Oxide, semiconductor device, module, and electronic device
JP2015158572A (ja) * 2014-02-24 2015-09-03 株式会社Ｊｏｌｅｄ 表示装置、電子機器
US20160163869A1 (en) * 2014-12-08 2016-06-09 Semiconductor Energy Laboratory Co., Ltd. Transistor
CN105514286B (zh) * 2016-01-08 2019-01-04 中国计量学院 一种基于氟化锂缓冲层的光敏有机场效应管薄膜封装技术
CN106206745B (zh) * 2016-08-31 2019-12-31 深圳市华星光电技术有限公司 一种高迁移率金属氧化物tft的制作方法
KR20190105566A (ko) * 2016-11-14 2019-09-17 알마마 테르 스투디오룸 유니베르시타‘ 디 볼로냐 감지 전계 효과 소자 및 그 제조 방법
US11211461B2 (en) * 2018-12-28 2021-12-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and memory device
CN111628017A (zh) * 2020-06-16 2020-09-04 深圳先进技术研究院 掺杂氢的铟镓锌氧化物膜层、其制备方法及其应用、晶体管及其制备方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006165531A (ja) * 2004-11-10 2006-06-22 Canon Inc 電界効果型トランジスタの製造方法
JP2007042689A (ja) * 2005-07-29 2007-02-15 Fujifilm Holdings Corp 金属アルコキシド溶液、それを用いた半導体デバイスの製造方法及び半導体デバイス
JP2007073697A (ja) * 2005-09-06 2007-03-22 Canon Inc 薄膜トランジスタの製造方法
JP2007194594A (ja) * 2005-12-19 2007-08-02 Kochi Prefecture Sangyo Shinko Center 薄膜トランジスタ
WO2008096768A1 (ja) * 2007-02-09 2008-08-14 Idemitsu Kosan Co., Ltd. 薄膜トランジスタの製造方法、薄膜トランジスタ、薄膜トランジスタ基板及び画像表示装置と、画像表示装置と、半導体デバイス

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3352118B2 (ja) * 1992-08-25 2002-12-03 キヤノン株式会社 半導体装置及びその製造方法
US6058945A (en) * 1996-05-28 2000-05-09 Canon Kabushiki Kaisha Cleaning methods of porous surface and semiconductor surface
JP3276930B2 (ja) * 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP3445187B2 (ja) * 1999-08-03 2003-09-08 キヤノン株式会社 半導体素子の欠陥補償方法
JP2002206168A (ja) * 2000-10-24 2002-07-26 Canon Inc シリコン系薄膜の形成方法、シリコン系半導体層の形成方法及び光起電力素子
US6858308B2 (en) * 2001-03-12 2005-02-22 Canon Kabushiki Kaisha Semiconductor element, and method of forming silicon-based film
JP2003007629A (ja) * 2001-04-03 2003-01-10 Canon Inc シリコン系膜の形成方法、シリコン系膜および半導体素子
JP2004289034A (ja) * 2003-03-25 2004-10-14 Canon Inc 酸化亜鉛膜の処理方法、それを用いた光起電力素子の製造方法
CN1806322A (zh) * 2003-06-20 2006-07-19 夏普株式会社 半导体装置及其制造方法以及电子设备
EP1737044B1 (en) * 2004-03-12 2014-12-10 Japan Science and Technology Agency Amorphous oxide and thin film transistor
US7829444B2 (en) * 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
JP4560502B2 (ja) 2005-09-06 2010-10-13 キヤノン株式会社 電界効果型トランジスタ
JP5037808B2 (ja) * 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
JP5110803B2 (ja) * 2006-03-17 2012-12-26 キヤノン株式会社 酸化物膜をチャネルに用いた電界効果型トランジスタ及びその製造方法
US20070215945A1 (en) * 2006-03-20 2007-09-20 Canon Kabushiki Kaisha Light control device and display
US20080023703A1 (en) * 2006-07-31 2008-01-31 Randy Hoffman System and method for manufacturing a thin-film device
JP5127183B2 (ja) 2006-08-23 2013-01-23 キヤノン株式会社 アモルファス酸化物半導体膜を用いた薄膜トランジスタの製造方法
JP4332545B2 (ja) * 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
KR101146574B1 (ko) 2006-12-05 2012-05-16 캐논 가부시끼가이샤 산화물 반도체를 이용한 박막 트랜지스터의 제조방법 및 표시장치
JP5105842B2 (ja) 2006-12-05 2012-12-26 キヤノン株式会社 酸化物半導体を用いた表示装置及びその製造方法
JP5305630B2 (ja) 2006-12-05 2013-10-02 キヤノン株式会社 ボトムゲート型薄膜トランジスタの製造方法及び表示装置の製造方法
JP5354862B2 (ja) 2007-02-19 2013-11-27 キヤノン株式会社 アモルファス絶縁体膜及び薄膜トランジスタ
US8129718B2 (en) * 2008-08-28 2012-03-06 Canon Kabushiki Kaisha Amorphous oxide semiconductor and thin film transistor using the same
US9082857B2 (en) * 2008-09-01 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising an oxide semiconductor layer
CN103456794B (zh) * 2008-12-19 2016-08-10 株式会社半导体能源研究所 晶体管的制造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006165531A (ja) * 2004-11-10 2006-06-22 Canon Inc 電界効果型トランジスタの製造方法
JP2007042689A (ja) * 2005-07-29 2007-02-15 Fujifilm Holdings Corp 金属アルコキシド溶液、それを用いた半導体デバイスの製造方法及び半導体デバイス
JP2007073697A (ja) * 2005-09-06 2007-03-22 Canon Inc 薄膜トランジスタの製造方法
JP2007194594A (ja) * 2005-12-19 2007-08-02 Kochi Prefecture Sangyo Shinko Center 薄膜トランジスタ
WO2008096768A1 (ja) * 2007-02-09 2008-08-14 Idemitsu Kosan Co., Ltd. 薄膜トランジスタの製造方法、薄膜トランジスタ、薄膜トランジスタ基板及び画像表示装置と、画像表示装置と、半導体デバイス

Cited By (60)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10937897B2 (en) 2008-07-31 2021-03-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9111804B2 (en) 2008-07-31 2015-08-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9087745B2 (en) 2008-07-31 2015-07-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US8945981B2 (en) 2008-07-31 2015-02-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US10326025B2 (en) 2008-07-31 2019-06-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9136389B2 (en) 2008-10-24 2015-09-15 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor, thin film transistor, and display device
JP2010103340A (ja) * 2008-10-24 2010-05-06 Semiconductor Energy Lab Co Ltd 酸化物半導体、薄膜トランジスタ並びに表示装置
US10439050B2 (en) 2008-12-19 2019-10-08 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing transistor
JP2010166030A (ja) * 2008-12-19 2010-07-29 Semiconductor Energy Lab Co Ltd トランジスタの作製方法
US9601601B2 (en) 2008-12-19 2017-03-21 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing transistor
US8803149B2 (en) 2008-12-19 2014-08-12 Semiconductor Energy Laboratory Co., Ltd. Thin-film transistor device including a hydrogen barrier layer selectively formed over an oxide semiconductor layer
US9214563B2 (en) 2009-09-24 2015-12-15 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor film and semiconductor device
US9318617B2 (en) 2009-09-24 2016-04-19 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device
US9853167B2 (en) 2009-09-24 2017-12-26 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor film and semiconductor device
TWI508287B (zh) * 2009-09-24 2015-11-11 Semiconductor Energy Lab 氧化半導體薄膜、半導體裝置及製造半導體裝置之方法
US10418491B2 (en) 2009-09-24 2019-09-17 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor film and semiconductor device
JP2020150266A (ja) * 2010-04-09 2020-09-17 株式会社半導体エネルギー研究所 表示装置
JPWO2011132418A1 (ja) * 2010-04-22 2013-07-18 出光興産株式会社 成膜方法
WO2011132418A1 (ja) * 2010-04-22 2011-10-27 出光興産株式会社 成膜方法
JP2013030785A (ja) * 2010-04-23 2013-02-07 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
US9147754B2 (en) 2010-04-23 2015-09-29 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP2014195103A (ja) * 2010-04-23 2014-10-09 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
US8865534B2 (en) 2010-04-23 2014-10-21 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP2011249788A (ja) * 2010-04-28 2011-12-08 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
US9449852B2 (en) 2010-04-28 2016-09-20 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR101792258B1 (ko) * 2010-05-28 2017-11-20 후지필름 가부시키가이샤 박막 트랜지스터 및 그 제조 방법
JP2011249674A (ja) * 2010-05-28 2011-12-08 Fujifilm Corp 薄膜トランジスタおよびその製造方法
JP5579848B2 (ja) * 2010-06-21 2014-08-27 株式会社アルバック 半導体装置、半導体装置を有する液晶表示装置、半導体装置の製造方法
JP2014239217A (ja) * 2010-06-21 2014-12-18 株式会社アルバック 半導体装置、半導体装置を有する液晶表示装置、半導体装置の製造方法
WO2011162177A1 (ja) * 2010-06-21 2011-12-29 株式会社アルバック 半導体装置、半導体装置を有する液晶表示装置、半導体装置の製造方法
KR20190077622A (ko) * 2010-07-02 2019-07-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102220873B1 (ko) * 2010-07-02 2021-02-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP2016036039A (ja) * 2010-07-16 2016-03-17 株式会社半導体エネルギー研究所 半導体装置
US9837513B2 (en) 2010-07-16 2017-12-05 Semicinductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9640642B2 (en) 2010-07-16 2017-05-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP2016173829A (ja) * 2010-08-19 2016-09-29 株式会社半導体エネルギー研究所 入出力装置の作製方法、及び入出力装置
JP2012064201A (ja) * 2010-08-19 2012-03-29 Semiconductor Energy Lab Co Ltd 入出力装置及び入出力装置の駆動方法
KR101891828B1 (ko) * 2010-08-25 2018-08-24 후지필름 가부시키가이샤 산화물 반도체 박막, 박막 트랜지스터 및 박막 트랜지스터를 구비한 장치
JP2012049209A (ja) * 2010-08-25 2012-03-08 Fujifilm Corp 酸化物半導体薄膜の製造方法および該製造方法により作製された酸化物半導体薄膜、薄膜トランジスタ、並びに薄膜トランジスタを備えた装置
JP2012104809A (ja) * 2010-10-12 2012-05-31 Idemitsu Kosan Co Ltd 半導体薄膜、薄膜トランジスタ及びその製造方法
WO2012049830A1 (ja) * 2010-10-12 2012-04-19 出光興産株式会社 半導体薄膜、薄膜トランジスタ及びその製造方法
JP2013016866A (ja) * 2010-12-28 2013-01-24 Idemitsu Kosan Co Ltd 酸化物半導体薄膜層を有する積層構造、積層構造の製造方法、薄膜トランジスタ及び表示装置
JP2013145885A (ja) * 2010-12-28 2013-07-25 Idemitsu Kosan Co Ltd 酸化物半導体薄膜層を有する積層構造の製造方法
WO2012090490A1 (ja) * 2010-12-28 2012-07-05 出光興産株式会社 酸化物半導体薄膜層を有する積層構造及び薄膜トランジスタ
JP2012253315A (ja) * 2010-12-28 2012-12-20 Idemitsu Kosan Co Ltd 酸化物半導体薄膜層を有する積層構造及び薄膜トランジスタ
JP2013102227A (ja) * 2010-12-28 2013-05-23 Idemitsu Kosan Co Ltd 薄膜トランジスタ、その製造方法、及び表示装置
US8785927B2 (en) 2010-12-28 2014-07-22 Idemitsu Kosan Co., Ltd. Laminate structure including oxide semiconductor thin film layer, and thin film transistor
JP2012256871A (ja) * 2011-05-19 2012-12-27 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2013004555A (ja) * 2011-06-13 2013-01-07 Idemitsu Kosan Co Ltd 薄膜トランジスタ
JP2019080077A (ja) * 2011-11-11 2019-05-23 株式会社半導体エネルギー研究所 半導体装置
JP2017098579A (ja) * 2011-11-11 2017-06-01 株式会社半導体エネルギー研究所 半導体装置及び電子機器
WO2013187486A1 (ja) * 2012-06-14 2013-12-19 独立行政法人物質・材料研究機構 薄膜トランジスタ、薄膜トランジスタの製造方法および半導体装置
JP5846563B2 (ja) * 2012-06-14 2016-01-20 国立研究開発法人物質・材料研究機構 薄膜トランジスタ、薄膜トランジスタの製造方法および半導体装置
JPWO2013187486A1 (ja) * 2012-06-14 2016-02-08 国立研究開発法人物質・材料研究機構 薄膜トランジスタ、薄膜トランジスタの製造方法および半導体装置
JPWO2014103323A1 (ja) * 2012-12-28 2017-01-12 出光興産株式会社 薄膜電界効果型トランジスタ
JP2018137475A (ja) * 2013-03-14 2018-08-30 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2015038980A (ja) * 2013-07-19 2015-02-26 株式会社半導体エネルギー研究所 酸化物半導体膜、酸化物半導体膜の作製方法および半導体装置
WO2015182888A1 (ko) * 2014-05-27 2015-12-03 한양대학교 산학협력단 산화물 반도체 박막 트랜지스터의 제조방법
JP2016134489A (ja) * 2015-01-19 2016-07-25 三菱電機株式会社 酸化物半導体薄膜およびそれを用いた薄膜トランジスタ素子、表示素子
WO2017150115A1 (ja) * 2016-02-29 2017-09-08 住友金属鉱山株式会社 酸化物半導体薄膜、酸化物半導体薄膜の製造方法及びそれを用いた薄膜トランジスタ

Also Published As

Publication number Publication date
US20100051938A1 (en) 2010-03-04
CN101661952B (zh) 2013-02-06
CN103077961A (zh) 2013-05-01
ATE534146T1 (de) 2011-12-15
US8129718B2 (en) 2012-03-06
US8426243B2 (en) 2013-04-23
KR20100026990A (ko) 2010-03-10
KR101194255B1 (ko) 2012-10-29
EP2159844A3 (en) 2010-05-19
CN101661952A (zh) 2010-03-03
EP2159844B1 (en) 2011-11-16
US20120115276A1 (en) 2012-05-10
US20130207106A1 (en) 2013-08-15
JP5725698B2 (ja) 2015-05-27
CN103077961B (zh) 2016-04-13
EP2159844A2 (en) 2010-03-03

Similar Documents

Publication Publication Date Title
JP5725698B2 (ja) アモルファス酸化物半導体及び該アモルファス酸化物半導体を用いた薄膜トランジスタ
JP7376663B2 (ja) 半導体装置
TWI389216B (zh) 製造場效電晶體的方法
JP5110803B2 (ja) 酸化物膜をチャネルに用いた電界効果型トランジスタ及びその製造方法
JP4332545B2 (ja) 電界効果型トランジスタ及びその製造方法
JP6134230B2 (ja) 薄膜トランジスタおよび表示装置
TW201005950A (en) Thin film transistor and method of manufacturing the same
US9768322B2 (en) Metal oxide TFT with improved source/drain contacts and reliability
JP2010161327A (ja) 有機電界発光表示装置及びその製造方法
JP2009010348A (ja) チャンネル層とその形成方法、及び該チャンネル層を含む薄膜トランジスタとその製造方法
Hosono Transparent Amorphous Oxide Semiconductors for Display Applications: Materials, Features, Progress, and Prospects
JP7492410B2 (ja) 画素回路及びその製造方法

Legal Events

Date Code Title Description
RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20100201

RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20100630

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120730

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20120730

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20131218

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140128

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140331

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140819

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20141017

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150303

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20150331

R151 Written notification of patent or utility model registration

Ref document number: 5725698

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151